JP3226437B2

JP3226437B2 - 半導体集積回路用静電気保護素子

Info

Publication number: JP3226437B2
Application number: JP11858395A
Authority: JP
Inventors: 裕嗣山口
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-05-17
Filing date: 1995-05-17
Publication date: 2001-11-05
Anticipated expiration: 2016-11-05
Also published as: JPH08316425A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路用静電
気保護素子に関し、より詳細には半導体集積回路の破壊
を防止するための半導体集積回路用静電気保護素子に関
する。

【０００２】

【従来の技術】一般的に、半導体集積回路において、静
電気の印加による破壊を防止する方法として端子と接地
端子または端子と電源端子との間に静電気保護素子を導
入する方法が取られている。この場合、ある一定以上の
電圧が静電気保護素子に加わると静電気保護素子が導通
することを利用して、端子に印加される静電気を静電気
保護素子を通して接地端子や電源端子に逃している。こ
れにより、半導体集積回路の内部に一定以上の電圧サー
ジは加わらないため、半導体集積回路の内部のゲート酸
化膜やＰＮ接合は静電気による破壊から保護される。

【０００３】現在、半導体集積回路は年々構造の微細化
が行われている。これに対応して、ゲート酸化膜の絶縁
破壊耐圧やジャンクション・ブレークダウン耐圧も低下
してきている。従って、静電気による半導体集積回路の
破壊を防止するための静電気素子の動作電圧もこれに応
じて低下させる必要がある。従来から提案されている半
導体集積回路用静電気保護素子（特公昭６２−６６５７
号公報）を図面に基づいて説明する。

【０００４】図４（ａ）に示したように、この静電気保
護素子は、一般的なバイポーラ・プロセスの縦型ＮＰＮ
トランジスタの構造と同じである。つまり、Ｐ型半導体
基板３０とＰ型半導体領域３１とに囲まれたＮ型半導体
領域３２をコレクタとし、このＮ型半導体領域３２内に
形成された浅いＰ型半導体領域３３をベースとし、さら
にこのＰ型半導体領域３３内に形成されたより浅いＮ型
半導体領域３４をエミッタとする縦型ＮＰＮトランジス
タである。このトランジスタにおいては、コレクタが第
１の端子（端子３５）に接続され、ベースとエミッタが
第２の端子（端子３６）に接続されている。なお、ベー
スの第２の端子（端子３６）との接続点とエミッタ直下
のベースの間に寄生抵抗（図４（ｂ）中、Ｒ３８）が発
生している。

【０００５】図４（ｂ）に、上記静電気保護素子の等価
回路図を示す。縦型ＮＰＮトランジスタＮＰＮ３７が、
コレクタを介して端子３５に接続され、エミッタ及びベ
ースを介して端子３６に接続されている。また、ベース
とエミッタとの間には寄生抵抗Ｒ３８が形成されてい
る。上記等価回路図において、端子３６を基準にして正
の静電サージが端子３５に入った場合、次のようなメカ
ニズムでこのサージを端子３６に逃す。一定の値より小
さい静電サージが端子３５に印加された場合、ＮＰＮ３
７のコレクタであるＮ型半導体領域３２とベースである
Ｐ型半導体領域３３のＰＮジャンクションに逆にバイア
スがかかる。端子３５に印加された静電サージが増加す
ると、それに伴って逆バイアスも増加し、この逆バイア
スが一定の値以上になるとアバランシェ・ブレークダウ
ンが生じてベースに電流が流れる。この電流がＲ３８を
通して端子３６に流れる。この電流が一定以上になる
と、Ｒ３８での電圧降下によってＮＰＮ３７のベース、
エミッタ間が順バイアスになりＮＰＮ３７がオンになる
ことにより静電サージを端子３６に逃す。

【０００６】

【発明が解決しようとする課題】上記従来の半導体集積
回路用静電気保護素子では、ＰＮ接合のアバランシェ・
ブレークダウン電圧とトランジスタのベース、エミッタ
間電圧の和で決まる電圧が、静電気保護素子の動作電圧
となる。アバランシェ・ブレークダウン電圧は、ＰＮ接
合を形成する２つの半導体領域の不純物濃度により決定
するため、半導体集積回路の製造プロセスが決定すると
静電気保護素子の動作電圧も決まることになる。従っ
て、静電気保護素子の最適な動作電圧を実現しようとす
ると、新たな製造工程を付加して静電気保護素子専用の
拡散によるアバランシェ・ブレークダウン電圧を利用す
るか、デバイス用の拡散の不純物濃度を変える必要があ
る。いずれにしても、製造コストの増加を引き起こし、
デバイスの特性が悪くなったりするという問題がある。

【０００７】本発明はこのような点に鑑みなされたもの
であって、半導体集積回路の製造プロセスが決まった後
においてパターンのレイアウトにより最適な動作電圧を
プログラミングできる半導体集積回路用静電気保護素子
を提供することを目的としている。

【０００８】

【課題を解決するための手段】本発明によれば、第１導
電型半導体基板内に形成された第２導電型半導体領域
に、２つの第１導電型拡散層をアノード／カソードとし
て有するラテラル型パンチスルー素子と、前記第２導電
型半導体領域をベースとし、該第２導電型半導体領域内
に形成された２つの第１導電型拡散層をエミッタ及びコ
レクタとして有するラテラル型バイポーラトランジスタ
とを具備し、前記エミッタが、ベースと接続されるとと
もに、第１の端子に接続され、前記コレクタが、一方の
アノード／カソードと接続されるとともに、第２の端子
に接続され、さらに、前記他方のアノード／カソード
が、前記エミッタとベースが接続されている点とは異な
る点でベースと接続されている半導体集積回路用静電気
保護素子が提供される。

【０００９】本発明は、半導体基板表面に、基板とは異
なる導電型を有する半導体領域を有し、その半導体領域
内にラテラル型パンチスルー素子と、ラテラル型バイポ
ーラトランジスタとを有して構成される半導体集積回路
用静電気保護素子である。半導体基板として、その材料
は特に限定されるものではないが、Ｐ型又はＮ型のシリ
コン基板が好ましい。本発明における静電気保護素子
は、１つの半導体基板に静電気保護素子のみが形成され
ていてもよいし、どの様なタイプの半導体集積回路に並
設されていてもよい。例えば、ＮＭＯＳ、ＰＭＯＳ、Ｃ
ＭＯＳ、バイポーラトランジスタ、ＢｉＣＭＯＳのいず
れか１つ又は２以上が同一半導体基板に並設されていて
もよい。

【００１０】半導体基板に形成される基板とは異なる導
電型を有する半導体領域とは、半導体基板がＰ型であれ
ば半導体領域はＮ型、半導体基板がＮ型であれば半導体
領域はＰ型であることを意味する。この半導体領域は、
半導体基板表面全面に１つのみ形成されていてもよい
し、複数の同じ、異なる又両方の導電型を有する半導体
領域の１つとして形成されていてもよい。この際の半導
体基板内の不純物濃度は１×１０¹⁶〜３×１０¹⁶ｃｍ^-3
程度が好ましく、公知の方法、例えば１２０〜１５０Ｋ
ｅＶの注入エネルギー、５×１０¹²〜９×１０¹²ｃｍ^-2
のドーズ量でイオン注入することにより形成することが
好ましい。また、ドライブインのためイオン注入を行っ
た後、１１００〜１２００℃、１８０〜３００分間程
度、Ｎ₂雰囲気中で熱処理を行ってもよい。この半導体
領域は、この領域内に形成されるラテラル型バイポーラ
トランジスタのベースとしても機能するものである。

【００１１】また、本発明においては、第２導電型半導
体領域内に、ラテラル型パンチスルー素子のアノード／
カソードとして機能する２つの第１導電型拡散層と、ラ
テラル型バイポーラトランジスタのエミッタ及びコレク
タとして機能する２つの第１導電型拡散層とが、つま
り、少なくとも４つの第１導電型拡散層が形成されてい
る。この第１導電型拡散層を形成しようとする領域は、
それぞれロコス酸化膜で規定されていることが好まし
い。この場合には、ロコス酸化膜をマスクとして用いる
ことにより、ロコス酸化膜に対して自己整合的に第１導
電型拡散層を形成することができるからである。また、
この第１導電型拡散層は、例えば、１５〜３０ＫｅＶの
注入エネルギー、１．５×１０¹⁵〜２．５×１０¹⁵ｃｍ
^-2のドーズ量でイオン注入することにより、５×１０¹⁹
〜１×１０²⁰ｃｍ^-3の不純物濃度で形成されていること
が好ましい。また、この第１導電型拡散層の配置は、特
に限定されるものではないが、ラテラル型パンチスルー
素子のアノード／カソードである２つの第１導電型拡散
層が互いに一定の間隔を維持しながら隣接していること
が好ましく、ラテラル型バイポーラトランジスタのエミ
ッタ及びコレクタである２つの第１導電型拡散層も互い
に一定の間隔を維持しながら隣接していることが好まし
い。特に、アノード−カソード間の距離は、後述するよ
うにパンチスルー電圧を決定する要因の１つとなるた
め、得ようとするパンチスルー電圧に応じて適宜調整す
ることが好ましい。具体的には、アノード−カソード間
の距離は、第２導電型半導体領域、第１導電型拡散層の
不純物濃度等により変化するが、０．８〜１．６μｍ程
度が好ましい。

【００１２】また、本発明の静電気保護素子において
は、ラテラル型バイポーラトランジスタを構成する第１
導電型拡散層であるエミッタが、ベースと接続されると
ともに、第１の端子に接続されている。ベースとの接続
のためには、ベースと同じ導電型を有する高濃度の不純
物拡散層を形成することが好ましい。その場合には、例
えば、ベースと同じ導電型の不純物を５０〜１００Ｋｅ
Ｖの注入エネルギー、３×１０¹⁵〜５×１０¹⁵ｃｍ^-2程
度のドーズ量でイオン注入し、１×１０²⁰〜２×１０²⁰
ｃｍ^-3程度の不純物濃度で形成することが好ましい。こ
のような場合には、コンタクト抵抗が低減され、良好な
接続を得ることができる。なお、この際の拡散層を形成
しようとする領域は、それぞれロコス酸化膜で規定され
ていることが好ましい。この場合には、ロコス酸化膜を
マスクとして用いるとともに、先に形成された第１導電
型拡散層又は未だ形成されていないが第１導電型拡散層
を形成しようとする領域をマスクして不純物を注入する
ことによりロコス酸化膜に対して自己整合的に形成する
ことができる。また、ラテラル型バイポーラトランジス
タを構成する第１導電型拡散層であるコレクタは、ラテ
ラル型パンチスルー素子を構成する一方のアノード／カ
ソードと接続されるとともに、第２の端子に接続されて
いる。さらに、他方のアノード／カソードが、エミッタ
とベースが接続されている点とは異なる点で、ラテラル
型バイポーラトランジスタを構成する第１導電型拡散層
であるベースと接続されている。この際の他方のアノー
ド／カソードとベースとの接続のためには、上述と同様
に、ベースと同じ導電型を有する高濃度の不純物拡散層
を上述した位置とは別の領域、例えば、ラテラル型パン
チスルー素子とラテラル型バイポーラトランジスタとの
間に形成することが好ましい。また、この場合の高濃度
不純物拡散層は、ラテラル型バイポーラトランジスタの
コレクタ−エミッタ間に位置するベース領域との距離に
応じて、ベース内に抵抗を形成する。つまり、高濃度不
純物拡散層とベース領域との距離が大きくなれば発生す
る抵抗も大きくなり、この抵抗の大きさは、本発明の静
電気保護素子の動作電圧を決定する要因の１つとなるた
め、得ようとする静電気保護素子の動作電圧に応じて適
宜調整することができる。

【００１３】

【作用】本発明の半導体集積回路用静電気保護素子にお
いては、第２導電型半導体領域内に形成された２つの第
１導電型拡散層をアノード／カソードとして有するラテ
ラル型パンチスルー素子と、前記第２導電型半導体領域
をベースとし、該第２導電型半導体領域内に形成された
２つの第１導電型拡散層をエミッタ及びコレクタとして
有するラテラル型バイポーラトランジスタとを具備し、
前記エミッタが、ベースと接続されるとともに、第１の
端子に接続され、前記コレクタが、一方のアノード／カ
ソードと接続されるとともに、第２の端子に接続され、
さらに、前記他方のアノード／カソードが、前記エミッ
タとベースが接続されている点とは異なる点でベースと
接続されているので、静電気保護素子の動作電圧は、
ラテラル型パンチスルー素子のパンチスルー電圧と、
他方のアノード／カソードがベースと接続されている点
とラテラル型バイポーラトランジスタのコレクタ−エミ
ッタ間に位置するベース領域との距離に応じて発生する
抵抗による電圧降下と、ラテラル型バイポーラトラン
ジスタのエミッタ−ベース間電圧との和によって決定さ
れることとなる。

【００１４】さらに、ラテラル型パンチスルー素子のパ
ンチスルー電圧は、半導体集積回路の製造プロセスが決
定し、各領域の不純物濃度等が決定した後においても、
アノード−カソード間距離を適宜調整することにより変
化させることができる。つまり、アノード−カソード間
の距離を長くすることによりパンチスルー電圧が高くな
り、アノード−カソード間の距離を短くすることにより
パンチスルー電圧が低くなる。よって、所望のパンチス
ルー電圧が製造プロセスの変更及び追加等することなく
設定できる。

【００１５】また、他方のアノード／カソードがベース
に接続されている点をベース領域に対して遠ざけること
により、ベース内に発生する抵抗を比較的小さいものと
することができる。よって、本発明の静電気保護素子の
動作電圧は、実質的に、ラテラル型パンチスルー素子
のパンチスルー電圧と、ラテラル型バイポーラトラン
ジスタのエミッタ−ベース間電圧との和によって決定す
ることができることとなる。

【００１６】従って、半導体集積回路の製造プロセスが
決定し、各領域の不純物濃度等が決定した後において
も、アノード、カソード、ベース、エミッタ及びコレク
タ、及びそれらの接続点等のレイアウトを変化させるこ
とにより、製造プロセスを増加又は変更することなく、
最適な動作電圧がプログラミングされることとなる。

【００１７】

【実施例】本発明の半導体集積回路用静電気保護素子の
実施例を図面に基づいて説明する。実施例１図１（ａ）に示したように、この静電気保護素子は、ラ
テラル型ＰＮＰトランジスタＰＮＰ１７とラテラル型パ
ンチスルー素子ＰＴＤ１７とが接続されて構成される。
つまり、Ｐ型半導体基板１０にＮ型ウェルであるベース
１２が形成されており、このＮ型ウェル中には、ロコス
酸化膜１１を用いて自己整合的にＰ型拡散層が形成さ
れ、それぞれＰＮＰ１７のエミッタ１３ａ、コレクタ１
３ｂ、ＰＴＤ１７のアノード１３ｃ、カソード１３ｄが
構成されている。また、Ｎ型ウェル中には、同様にロコ
ス酸化膜１１を用いて自己整合的にＮ型拡散層１４ａ及
び１４ｂがそれぞれ形成されている。

【００１８】この静電気保護素子においては、ＰＮＰ１
７のＰ型拡散層であるエミッタ１３ａは、一方のＮ型拡
散層１４ａを介してＰＮＰ１７のベース１２に接続され
るとともに、電源に接続された端子１５に接続されてい
る。また、ＰＮＰ１７のＰ型拡散層であるコレクタ１３
ｂと、ＰＴＤ１７のＰ型拡散層であるカソード１３ｄと
が入力端子に対応する端子１６に接続されている。さら
に、ＰＴＤ１７のＰ型拡散層であるアノード１３ｃは、
他方のＮ型拡散層１４ｂを介して配線によりＰＮＰ１７
のベース１２に接続されている。

【００１９】図１（ｂ）に、上記静電気保護素子の等価
回路図を示す。ベース１２と端子１５との接続点（Ｎ型
拡散層１４ａ）と、ＰＮＰ１７のベース１２との間には
抵抗Ｒ１８が発生し、ベース１２上の端子１５とは異な
る接続点（Ｔ１９）と、ＰＮＰ１７のベース１２との間
には抵抗Ｒ１７が発生している。この等価回路において
は、ＰＮＰ１７のベース電圧は、Ｔ１９と端子１５との
間の電圧をＲ１７とＲ１８により分圧された電圧とな
る。

【００２０】上記構成においては、端子１５を基準にし
て負の静電サージが端子１６に入った場合、次のような
メカニズムでこの静電サージを端子１５に逃す。端子１
６に印加された負のサージ電圧が一定以上になると、Ｐ
ＴＤ１７のアノード１３ｃとカソード１３ｄとの間の電
圧がパンチスルー電圧を越えることとなり、アノード１
３ｃからカソード１３ｄにパンチスルー電流が流れる。
このパンチスルー電圧Ｖｐは、ベース１２のドナー濃度
をＮｄとして、ＰＴＤ１７のアノード１３ｃ及びカソー
ド１３ｄのアクセプター濃度がドナー濃度Ｎｄよりも十
分高いとき、アノード−カソード間距離をｄとすると式
（１）で表される。

【００２１】Ｖｐ＝（ｑ・Ｎｄ・ｄ²）／（２・ε）−φ …………（１）ここで、ｑ：電子の電荷、ε：半導体の誘電率、φ：ビ
ルトイン電圧である。つまり、上記パンチスルー電流
は、端子１５からの電流が、ＰＮＰ１７のベース１２で
あるＮ型ウェルを通って、電気的に接続されているＰＴ
Ｄ１７のアノード１３ｃへ流れることによって、アノー
ド１３ｃからカソード１３ｄに流れることとなる。この
際、ベース１２内の抵抗により電圧降下がおこるため、
ＰＮＰ１７のベース１２が端子１５に接続されているエ
ミッタ１３ａに対して電位が低くなる。しかし、パンチ
スルー電流が徐々に大きくなって一定以上の値になる
と、ＰＮＰ１７のベース−エミッタ間が順バイアスとな
り、ＰＮＰ１７がオンすることとなって、端子１５から
端子１６に電流を流すこととなる。

【００２２】なお、上述したように、静電気保護素子の
動作電圧はＰＴＤ１７のパンチスルー電圧と、抵抗Ｒ１
７による電圧降下と、ＰＮＰ１７のエミッタ−ベース間
の電圧との和で決定されるが、ＰＮＰ１７のベース領域
に対して、Ｔ１９を近づけて配置させ、ベースと端子１
５の接続点を遠ざけて配置させることにより、抵抗Ｒ１
７の値が抵抗Ｒ１８の値に比較して十分小さくすること
ができるので、抵抗Ｒ１７のよる電圧降下はほとんど無
視できるほど小さくすることができる。よって、静電気
保護素子の動作電圧は、実質的に、ＰＴＤ１７のパンチ
スルー電圧と、ＰＮＰ１７のエミッタ−ベース間の電圧
との和で決定することが可能となる。また、たとえＲ１
７とＲ１８との抵抗値が等しくなっても、静電保護素子
の動作電圧はＰＮＰ１７のエミッタ−ベース間の順方向
電圧だけ高くなるのみで大差はない。

【００２３】このように、上記実施例の静電気保護素子
では、パンチスルー素子のパンチスルー電圧とＰＮＰト
ランジスタのベース−エミッタ間電圧の和により、動作
電圧が決まることになり、この動作電圧をトリガとし
て、ＰＮＰトランジスタに大きな電流を流すことができ
る。一方、端子１５を基準にして正の静電サージが端子
１６に入った場合には、ＰＮＰ１７が逆方向でダイオー
ドとして動作することとなり静電サージをクランプす
る。この場合のクランプ電圧は、ＰＮＰ１７の逆方向動
作でのベース−エミッタ間順方向電圧と、ＰＮＰ１７の
ベース電流による抵抗Ｒ１８の電圧降下との和となる。

【００２４】上記の静電気保護素子の製造方法を以下に
示す。図２（ａ）に示したように、Ｐ型半導体基板１１
に、フォトリソグラフィ及びエッチング工程によって所
望の形状のマスク（図示せず）を形成し、そのマスクを
用いて、例えば、Ｐイオンを１００ＫｅＶ、７×１０¹²
ｃｍ^-2程度のドーズ量で注入し、その後、１１５０℃程
度のＮ₂雰囲気中、２５０分間程度熱処理することによ
り、Ｎ型ウェル１２を形成する。

【００２５】次いで、図２（ｂ）に示したように、ＬＯ
ＣＯＳ法により所望の領域にロコス酸化膜１１を形成す
る。さらに、図２（ｃ）に示したように、フォトリソグ
ラフィ及びエッチング工程によって、Ｎ型拡散層を形成
しようとする領域をマスクし、Ｐ型拡散層を形成しよう
とする領域のみ開口したレジスト（図示せず）とロコス
酸化膜１１とを用いて、例えば、ボロンイオンを２０Ｋ
ｅＶ、２×１０¹⁵ｃｍ^-2程度のドーズ量で注入し、ロコ
ス酸化膜１１に自己整合的にＰ型拡散層１３ａ〜１３ｄ
を形成する。次いで、フォトリソグラフィ及びエッチン
グ工程によって、Ｐ型拡散層１３ａ〜１３ｄをマスク
し、Ｎ型拡散層を形成しようとする領域のみ開口したレ
ジスト（図示せず）と、ロコス酸化膜１１とを用いて、
例えば、Ａｓイオンを５０ＫｅＶ、４×１０¹⁵ｃｍ^-2程
度のドーズ量で注入し、ロコス酸化膜１１に自己整合的
にＮ型拡散層１４ａ、１４ｂを形成する。なお、Ｎ型拡
散層及びＰ型拡散層は、いづれを先に形成してもよい。

【００２６】続いて、Ｐ型拡散層１３ａ〜１３ｄ及びＮ
型拡散層１４ａ、１４ｂ上を絶縁膜（図示せず）で被覆
し、この絶縁膜にコンタクトホールを開口し、メタル配
線を施して、図１（ａ）の静電気保護素子を形成する。実施例２図３（ａ）に示したように、この静電気保護素子は、ラ
テラル型ＮＰＮトランジスタＮＰＮ２７とラテラル型パ
ンチスルー素子ＰＴＤ２７とが接続されて構成される。
つまり、Ｎ型半導体基板２０にＰ型ウェルであるベース
２２が形成されており、このＰ型ウェル中には、ロコス
酸化膜２１を用いて自己整合的にＮ型拡散層が形成さ
れ、それぞれＮＰＮ２７のエミッタ２３ａ、コレクタ２
３ｂ、ＰＴＤ２７のカソード２３ｃ、アノード２３ｄが
構成されている。また、Ｐ型ウェル中には、同様にロコ
ス酸化膜２１を用いて自己整合的にＰ型拡散層２４ａ及
び２４ｂがそれぞれ形成されている。

【００２７】この静電気保護素子においては、ＮＰＮ２
７のＮ型拡散層であるエミッタ２３ａは、一方のＰ型拡
散層２４ａを介してＮＰＮ２７のベース２２に接続され
るとともに、接地された端子２６に接続されている。ま
た、ＮＰＮ２７のＮ型拡散層であるコレクタ２３ｂと、
ＰＴＤ２７のＮ型拡散層であるアノード２３ｄとが入力
端子に対応する端子２５に接続されている。さらに、Ｐ
ＴＤ２７のＮ型拡散層であるカソード２３ｃは、他方の
Ｐ型拡散層２４ｂを介して配線によりＮＰＮ２７のベー
ス２２に接続されている。

【００２８】図３（ｂ）に、上記静電気保護素子の等価
回路図を示す。ベース２２と端子２６との接続点（Ｐ型
拡散層２４ａ）と、ＮＰＮ２７のベース２２との間には
抵抗Ｒ２８が発生し、ベース２２上の端子２６とは異な
る接続点（Ｔ２９）と、ＮＰＮ２７のベース２２との間
には抵抗Ｒ２７が発生している。この等価回路において
は、ＮＰＮ２７のベース電圧は、Ｔ２９と端子２６との
間の電圧をＲ２７とＲ２８により分圧された電圧とな
る。

【００２９】上記構成においては、端子２６を基準にし
て正の静電サージが端子２５に入った場合、次のような
メカニズムでこの静電サージを端子２６に逃す。端子２
６に印加された正のサージ電圧が一定以上になると、Ｐ
ＴＤ２７のアノード２３ｄとカソード２３ｃとの間の電
圧がパンチスルー電圧を越えることとなり、アノード２
３ｄからカソード２３ｃにパンチスルー電流が流れる。
このパンチスルー電圧Ｖｐｐは、ベース２２のアクセプ
タ濃度をＮａとして、ＰＴＤ２７のカソード２３ｃ及び
アノード２３ｄのドナー濃度がアクセプタ濃度Ｐａより
も十分高いとき、アノード−カソード間距離をｄとする
と式（２）で表される。

【００３０】Ｖｐｐ＝（ｑ・Ｎａ・ｄ²）／（２・ε）−φ …………（２）ここで、ｑ：電子の電荷、ε：半導体の誘電率、φ：ビ
ルトイン電圧である。上記パンチスルー電流は、さらに
カソード２３ｃから、カソード２３ｃと電気的に接続さ
れているＰ型拡散層２４ｂを介してＮＰＮ２７のベース
２２であるＰ型ウェルを通って、端子２６へ流れること
となる。この際、ベース２２内の抵抗により電圧降下が
おこるため、ＮＰＮ２７のベース２２が端子２６に接続
されているエミッタ２３ａに対して電位が高くなる。し
かし、パンチスルー電流が徐々に大きくなって一定以上
の値になると、ＮＰＮ２７のベース−エミッタ間が順バ
イアスとなり、ＰＮＰ１７がオンすることとなって、端
子２５から端子２６に電流を流すこととなる。

【００３１】なお、上述したように、静電気保護素子の
動作電圧はＰＴＤ２７のパンチスルー電圧と、抵抗Ｒ２
７による電圧降下と、ＮＰＮ２７のエミッタ−ベース間
の電圧との和で決定されるが、ＮＰＮ２７のベース領域
に対して、Ｔ２９を近づけて配置させ、ベースと端子２
５の接続点を遠ざけて配置させることにより、抵抗Ｒ２
７の値が抵抗Ｒ２８の値に比較して十分小さくすること
ができるので、抵抗Ｒ２７のよる電圧降下はほとんど無
視できるほど小さくすることができる。よって、静電気
保護素子の動作電圧は、実質的に、ＰＴＤ２７のパンチ
スルー電圧と、ＮＰＮ２７のエミッタ−ベース間の電圧
との和で決定することが可能となる。また、たとえＲ２
７とＲ２８との抵抗値が等しくなっても、静電保護素子
の動作電圧はＮＰＮ２７のエミッタ−ベース間の順方向
電圧だけ高くなるのみで大差はない。

【００３２】一方、端子２５を基準にして負の静電サー
ジが端子２６に入った場合には、ＮＰＮ２７が逆方向で
ダイオードとして動作することとなり静電サージをクラ
ンプする。この場合のクランプ電圧は、ＮＰＮ２７の逆
方向動作でのベース−エミッタ間順方向電圧と、ＮＰＮ
２７のベース電流による抵抗Ｒ２８の電圧降下との和と
なる。

【００３３】

【発明の効果】本発明の半導体集積回路用静電気保護素
子においては、動作電圧を、ラテラル型パンチスルー
素子のパンチスルー電圧と、他方のアノード／カソー
ドがベースと接続されている点とラテラル型バイポーラ
トランジスタのコレクタ−エミッタ間に位置するベース
領域との距離に応じて発生する抵抗による電圧降下と、
ラテラル型バイポーラトランジスタのエミッタ−ベー
ス間電圧との和によって決定することができる。しか
も、ラテラル型パンチスルー素子のパンチスルー電圧
は、半導体集積回路の製造プロセスが決定し、各領域の
不純物濃度等が決定した後においても、アノード−カソ
ード間距離を適宜調整することにより変化させることが
できる。つまり、アノード−カソード間の距離を長くす
ることによりパンチスルー電圧が高くなり、アノード−
カソード間の距離を短くすることによりパンチスルー電
圧が低くなる。よって、所望のパンチスルー電圧が製造
プロセスの変更及び追加等することなく設定できる。

【００３４】また、他方のアノード／カソードがベース
に接続されている点をベース領域に対して遠ざけること
により、ベース内に発生する抵抗を比較的小さいものと
することができる。よって、本発明の静電気保護素子の
動作電圧は、実質的に、ラテラル型パンチスルー素子
のパンチスルー電圧と、ラテラル型バイポーラトラン
ジスタのエミッタ−ベース間電圧との和によって決定す
ることができることとなる。

【００３５】従って、半導体集積回路の製造プロセスが
決定し、各領域の不純物濃度等が決定した後において
も、製造プロセスを増加又は変更することなく、個々の
デバイス毎にデバイス（ＩＣ，ＬＳＩ）設計の段階にお
けるアノード、カソード、ベース、エミッタ及びコレク
タ、及びそれらの接続点等のパターンのレイアウトによ
って、最適な動作電圧を設計し、プログラミングするこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路用静電気保護素子の実
施例を示す（ａ）要部の概略断面図及び（ｂ）等価回路
図である。

【図２】図１の半導体集積回路用静電気保護素子の製造
工程を説明するための概略断面図である。

【図３】本発明の半導体集積回路用静電気保護素子の別
の実施例を示す（ａ）要部の概略断面図及び（ｂ）等価
回路図である。

【図４】従来の半導体集積回路用静電気保護素子を示す
（ａ）要部の概略断面図及び（ｂ）等価回路図である。

【符号の説明】

１０、２０半導体基板（第１導電型半導体基板）１１、２１ロコス酸化膜１２、２２ベース（第２導電型半導体領域）１３ａ、２３ａエミッタ（第１導電型拡散層）１３ｂ、２３ｂコレクタ（第１導電型拡散層）１３ｃ、２３ｄアノード（第１導電型拡散層）１３ｄ、２３ｃカソード（第１導電型拡散層）１４ａ拡散層（エミッタ−ベース接続点）１４ｂ拡散層（Ｔ１９、Ｔ２９：アノード／カソード
−ベース接続点）１５、２５第１の端子１６、２６第２の端子ＰＴＤ１７、２７パンチスルー素子ＰＮＰ１７、ＮＰＮ２７バイポーラトランジスタＲ１７、Ｒ１８、Ｒ２７、Ｒ２８抵抗

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/06 H01L 21/331 H01L 21/8222 H01L 21/8249 H01L 29/73

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型半導体基板内に形成された第
２導電型半導体領域に、２つの第１導電型拡散層をアノ
ード／カソードとして有するラテラル型パンチスルー素
子と、前記第２導電型半導体領域をベースとし、該第２導電型
半導体領域内に形成された２つの第１導電型拡散層をエ
ミッタ及びコレクタとして有するラテラル型バイポーラ
トランジスタとを具備し、前記エミッタが、ベースと接続されるとともに、第１の
端子に接続され、前記コレクタが、一方のアノード／カソードと接続され
るとともに、第２の端子に接続され、さらに、前記他方のアノード／カソードが、前記エミッタとベー
スが接続されている点とは異なる点でベースと接続され
ていることを特徴とする半導体集積回路用静電気保護素
子。
【請求項２】ラテラル型パンチスルー素子とラテラル
型バイポーラトランジスタとが、ロコス酸化膜により自
己整合的に形成された素子である請求項１記載の半導体
集積回路用静電気保護素子。
【請求項３】第２導電型半導体領域が、ＣＭＯＳ又は
ＢｉＣＭＯＳにおけるウェル領域を構成している請求項
１又は２記載の半導体集積回路用静電気保護素子。