JP2660056B2 - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は相補型MOS半導体装置の構造に関するもの
である。
である。
同一半導体基板上にＰチヤネルトランジスタとｎチヤ
ネルトランジスタとで構成された相補型MOS半導体装置
（以下CMOSと略す）には、低消費電力という特徴と生か
しつつ、高密度、高集積化に伴なう微細化技術の確立が
要求されている。
ネルトランジスタとで構成された相補型MOS半導体装置
（以下CMOSと略す）には、低消費電力という特徴と生か
しつつ、高密度、高集積化に伴なう微細化技術の確立が
要求されている。
ところで、CMOSは構造上内部にバイポーラの寄生トラ
ンジスタ回路が構成され、それがサイリスタと同じ構成
になるため、外部からのサージ等によりトリガされる
と、電源端子から接地端子に過大電流が流れ、サージ等
がなくなつても電流が流れ続けるラツチアツプと呼ばれ
る現象を起こし過電流により破壊されることがある。CM
OSはその微細化と共により厳しくなるラツチアツプ耐量
を高めていく上で、新たな構造を要求されている。その
１つとして、リトログレードウエル構造があるが、第11
図は最も簡単なCMOSインバーターを構成した場合の構造
及び寄生サイリスタ等価回路を示す構造断面回路図であ
る。
ンジスタ回路が構成され、それがサイリスタと同じ構成
になるため、外部からのサージ等によりトリガされる
と、電源端子から接地端子に過大電流が流れ、サージ等
がなくなつても電流が流れ続けるラツチアツプと呼ばれ
る現象を起こし過電流により破壊されることがある。CM
OSはその微細化と共により厳しくなるラツチアツプ耐量
を高めていく上で、新たな構造を要求されている。その
１つとして、リトログレードウエル構造があるが、第11
図は最も簡単なCMOSインバーターを構成した場合の構造
及び寄生サイリスタ等価回路を示す構造断面回路図であ
る。
第11図において、（１）は濃度１×1015cm-3、比抵抗
10Ω・cmのｐ型シリコン半導体基板、（２）は上記ｐ型
シリコン半導体基板（１）の一主面に形成された素子分
離領域としてのフイールド酸化膜、（３）は上記フイー
ルド酸化膜（２）により分離された島状領域に、リンを
加速電圧700kev、ドーズ量１×1013cm-2の条件で１回目
のイオン注入を、加速電圧200kev、ドーズ量１×1012cm
-2の条件で２回目のイオン注入を行ない形成されたｎウ
エル領域、（４）は上記ｎウエル領域（３）内の不純物
濃度の高い（１×1016〜１×1017cm-3）底部分、（５）
は上記フイールド酸化膜（２）により分離された島状領
域のうちの上記ｎウエル領域（３）と隣り合う領域に、
ボロンを加速電圧400kev、ドーズ量１×1013cm-2の条件
で１回目のイオン注入を、加速電圧100kev、ドーズ量１
×1012cm-2の条件で２回目のイオン注入を行ない形成さ
れたｐウエル領域、（６）は上記ｐウエル領域（５）内
の不純物濃度の高い（１×1016〜１×1017cm-3）底部
分、（７）は上記ｎウエル領域（３）に電位を供給する
n+型ウエルコンタクト領域、（８）は上記ｐウエル領域
（５）に電位を供給するp+型ウエルコンタクト領域、
（9a）はCMOSインバーターのｐチヤネルトランジスタを
構成する上記ｎウエル領域（３）内に形成されたp+型ソ
ース領域、（9b）は上記p+型ソース領域（9a）と共にCM
OSインバーターのｐチヤネルトランジスタを構成する上
記ｎウエル領域（３）内に形成されたp+型ドレイン領
域、（10a）はCMOSインバーターのｎチヤネルトランジ
スタを構成する上記ｐウエル領域（５）内に形成された
n+型ソース領域、（10b）は上記n+型ソース領域（10a）
と共にCMOSインバーターのｎチヤネルトランジスタを構
成する上記ｐウエル領域（５）内に形成されたn+型ドレ
イン領域、（11a）はCMOSインバーターのｐチヤネルト
ランジスタのゲート電極、（11b）はCMOSインバーター
のｎチヤネルトランジスタのゲート電極、（12）は上記
p+型ソース領域（9a）をエミツタ、上記ｎウエル領域
（３）をベース、上記ｐ型シリコン半導体基板（１）を
コレクタとする寄生PNPトランジスタ、（13）は上記n+
型ソース領域（10a）をエミツタ、上記ｐウエル領域
（５）をベース、上記ｎウエル領域（３）をコレクタと
する寄生NPNトランジスタで、上記寄生PNPトランジスタ
（12）とで寄生サイリスタを構成している。（14）は上
記ｎウエル領域（３）の寄生抵抗、（15）は上記ｐウエ
ル領域（５）の寄生抵抗である。
10Ω・cmのｐ型シリコン半導体基板、（２）は上記ｐ型
シリコン半導体基板（１）の一主面に形成された素子分
離領域としてのフイールド酸化膜、（３）は上記フイー
ルド酸化膜（２）により分離された島状領域に、リンを
加速電圧700kev、ドーズ量１×1013cm-2の条件で１回目
のイオン注入を、加速電圧200kev、ドーズ量１×1012cm
-2の条件で２回目のイオン注入を行ない形成されたｎウ
エル領域、（４）は上記ｎウエル領域（３）内の不純物
濃度の高い（１×1016〜１×1017cm-3）底部分、（５）
は上記フイールド酸化膜（２）により分離された島状領
域のうちの上記ｎウエル領域（３）と隣り合う領域に、
ボロンを加速電圧400kev、ドーズ量１×1013cm-2の条件
で１回目のイオン注入を、加速電圧100kev、ドーズ量１
×1012cm-2の条件で２回目のイオン注入を行ない形成さ
れたｐウエル領域、（６）は上記ｐウエル領域（５）内
の不純物濃度の高い（１×1016〜１×1017cm-3）底部
分、（７）は上記ｎウエル領域（３）に電位を供給する
n+型ウエルコンタクト領域、（８）は上記ｐウエル領域
（５）に電位を供給するp+型ウエルコンタクト領域、
（9a）はCMOSインバーターのｐチヤネルトランジスタを
構成する上記ｎウエル領域（３）内に形成されたp+型ソ
ース領域、（9b）は上記p+型ソース領域（9a）と共にCM
OSインバーターのｐチヤネルトランジスタを構成する上
記ｎウエル領域（３）内に形成されたp+型ドレイン領
域、（10a）はCMOSインバーターのｎチヤネルトランジ
スタを構成する上記ｐウエル領域（５）内に形成された
n+型ソース領域、（10b）は上記n+型ソース領域（10a）
と共にCMOSインバーターのｎチヤネルトランジスタを構
成する上記ｐウエル領域（５）内に形成されたn+型ドレ
イン領域、（11a）はCMOSインバーターのｐチヤネルト
ランジスタのゲート電極、（11b）はCMOSインバーター
のｎチヤネルトランジスタのゲート電極、（12）は上記
p+型ソース領域（9a）をエミツタ、上記ｎウエル領域
（３）をベース、上記ｐ型シリコン半導体基板（１）を
コレクタとする寄生PNPトランジスタ、（13）は上記n+
型ソース領域（10a）をエミツタ、上記ｐウエル領域
（５）をベース、上記ｎウエル領域（３）をコレクタと
する寄生NPNトランジスタで、上記寄生PNPトランジスタ
（12）とで寄生サイリスタを構成している。（14）は上
記ｎウエル領域（３）の寄生抵抗、（15）は上記ｐウエ
ル領域（５）の寄生抵抗である。
従来のCMOSは上記のように構成され、ｎウエル領域
（３）内の不純物濃度の高い底部分（４）の形成により
寄生抵抗（14）が下がり、寄生PNPトランジスタ（12）
はベース、エミツタ間電位差が小さくなるためターンオ
ンしにくくなる。しかも、寄生PNPトランジスタ（12）
のベースに相当する領域の濃度が高くなることから、ベ
ースでの再結合が多くなり、寄生PNPトランジスタ（1
2）の電流増幅率を小さくすることができる。
（３）内の不純物濃度の高い底部分（４）の形成により
寄生抵抗（14）が下がり、寄生PNPトランジスタ（12）
はベース、エミツタ間電位差が小さくなるためターンオ
ンしにくくなる。しかも、寄生PNPトランジスタ（12）
のベースに相当する領域の濃度が高くなることから、ベ
ースでの再結合が多くなり、寄生PNPトランジスタ（1
2）の電流増幅率を小さくすることができる。
一方、ｐウエル領域（５）内の不純物濃度の高い底部
分（６）の形成により寄生抵抗（15）が下がり、寄生NP
Nトランジスタ（13）はベース・エミツタ間電位差が小
さくなるためターンオンしにくくなる。
分（６）の形成により寄生抵抗（15）が下がり、寄生NP
Nトランジスタ（13）はベース・エミツタ間電位差が小
さくなるためターンオンしにくくなる。
しかも、寄生NPNトランジスタ（13）のベースに相当す
る領域の濃度が高くなることから、ベースでの再結合が
多くなり、寄生NPNトランジスタ（13）の電流増幅率を
小さくすることができる。
る領域の濃度が高くなることから、ベースでの再結合が
多くなり、寄生NPNトランジスタ（13）の電流増幅率を
小さくすることができる。
ゆえに、寄生PNPトランジスタ（12）と寄生NPNトラン
ジスタ（13）とで構成される寄生サイリスタのループゲ
インを抑え、ラツチアツプ耐量は増大する。
ジスタ（13）とで構成される寄生サイリスタのループゲ
インを抑え、ラツチアツプ耐量は増大する。
上記のような従来のCMOSでは、寄生NPNトランジスタ
（13）のベース幅に相当するn+型ソース領域（10a）と
ｎウエル領域（３）間の距離にも依存するが、一般にラ
ツチアツプ耐量は底部を高濃度にしていないものに対し
て２〜３倍強化される。
（13）のベース幅に相当するn+型ソース領域（10a）と
ｎウエル領域（３）間の距離にも依存するが、一般にラ
ツチアツプ耐量は底部を高濃度にしていないものに対し
て２〜３倍強化される。
しかしながら、例えば、半導体チツプの外部で発生す
る電子機器のノイズの内、負方向成分のノイズを受け、
n+型ドレイン領域（10b）に接地電位（GND）よりも低い
電圧が印加されると、ｐウエル領域（５）を経由してｐ
型シリコン半導体基板（１）に電子が注入され、その一
部は寄生NPNトランジスタ（13）のコレクタ領域に相当
するｎウエル領域（３）に集められ、ｎウエル領域
（３）内を通つてn+型ウエルコンタクト領域（７）に達
することがある。その結果電流が流れることになり、寄
生抵抗（14）による電圧降下が生じ、p+型ソース領域
（9a）とｎウエル領域（３）とのpn接合が順バイアスさ
れて、寄生PNPトランジスタ（12）がターンオン状態と
なり、コレクタ電流が流れることになる。
る電子機器のノイズの内、負方向成分のノイズを受け、
n+型ドレイン領域（10b）に接地電位（GND）よりも低い
電圧が印加されると、ｐウエル領域（５）を経由してｐ
型シリコン半導体基板（１）に電子が注入され、その一
部は寄生NPNトランジスタ（13）のコレクタ領域に相当
するｎウエル領域（３）に集められ、ｎウエル領域
（３）内を通つてn+型ウエルコンタクト領域（７）に達
することがある。その結果電流が流れることになり、寄
生抵抗（14）による電圧降下が生じ、p+型ソース領域
（9a）とｎウエル領域（３）とのpn接合が順バイアスさ
れて、寄生PNPトランジスタ（12）がターンオン状態と
なり、コレクタ電流が流れることになる。
この電流が寄生抵抗（15）による電圧降下により、n+
型ソース領域（10a）とｐウエル領域（５）とのpn接合
が順バイアスされるほど大きいと、今度は寄生NPNトラ
ンジスタ（13）がターンオン状態となり、そのコレクタ
電流が寄生PNPトランジスタ（12）をより深い導通状態
にする。
型ソース領域（10a）とｐウエル領域（５）とのpn接合
が順バイアスされるほど大きいと、今度は寄生NPNトラ
ンジスタ（13）がターンオン状態となり、そのコレクタ
電流が寄生PNPトランジスタ（12）をより深い導通状態
にする。
このようにして正帰還が加わつた状態では、はじめにト
リガとなつたn+型ドレイン領域（10b）からの電流とは
無関係にVccとGND間に大電流が流れたままの状態にな
り、チツプそれ自身を熱的に破壊してしまうという問題
点があつた。
リガとなつたn+型ドレイン領域（10b）からの電流とは
無関係にVccとGND間に大電流が流れたままの状態にな
り、チツプそれ自身を熱的に破壊してしまうという問題
点があつた。
この発明は上記のような問題点を解消するためになさ
れたものであり、ラツチアツプ耐量を十分に高めること
ができるCMOSを得ることを目的としている。
れたものであり、ラツチアツプ耐量を十分に高めること
ができるCMOSを得ることを目的としている。
この発明の装置は、第１導電型の半導体基板を備え、
この半導体基板内にこの半導体基板よりも高い不純物濃
度を有する第１導電型の高濃度埋め込み層が形成されて
おり、この高濃度埋め込み層の上部に位置した上記半導
体基板の一主面に、第２導電型のMOSトランジスタが形
成される第１導電型の第１ウエル領域が設けられ、上記
高濃度埋め込み層の上部に位置した上記半導体基板の一
主面に、第１導電型のMOSトランジスタが形成される第
２導電型の第２ウエル領域が設けられている相補型MOS
半導体装置において、前記第１および第２ウエル領域の
双方の底部が前記高濃度埋め込み層に接しており、しか
も、前記高濃度埋め込み層が、前記第１および第２ウエ
ル領域の境界側に位置する双方の底部の湾曲した辺縁部
にも接するように、湾曲して形成されていることを特徴
とする。
この半導体基板内にこの半導体基板よりも高い不純物濃
度を有する第１導電型の高濃度埋め込み層が形成されて
おり、この高濃度埋め込み層の上部に位置した上記半導
体基板の一主面に、第２導電型のMOSトランジスタが形
成される第１導電型の第１ウエル領域が設けられ、上記
高濃度埋め込み層の上部に位置した上記半導体基板の一
主面に、第１導電型のMOSトランジスタが形成される第
２導電型の第２ウエル領域が設けられている相補型MOS
半導体装置において、前記第１および第２ウエル領域の
双方の底部が前記高濃度埋め込み層に接しており、しか
も、前記高濃度埋め込み層が、前記第１および第２ウエ
ル領域の境界側に位置する双方の底部の湾曲した辺縁部
にも接するように、湾曲して形成されていることを特徴
とする。
上記のように構成された相補型MOS半導体装置におい
て、高濃度埋め込み層が半導体基板の寄生抵抗を下げ、
内外部から印加されるサージ等により半導体基板に注入
される或いは発生するキヤリアの移動を抑制し、寄生PN
Pトランジスタ及び寄生NPNトランジスタのターンオンを
抑制せしめる。しかも、高濃度埋め込み層が第１および
第２ウエルの双方の底部に、それらの境界側の湾曲した
辺縁部をも含めて接しているので、寄生トランジスタの
ターンオンが効果的に抑制され、ラッチアップ耐量がさ
らに高められる。
て、高濃度埋め込み層が半導体基板の寄生抵抗を下げ、
内外部から印加されるサージ等により半導体基板に注入
される或いは発生するキヤリアの移動を抑制し、寄生PN
Pトランジスタ及び寄生NPNトランジスタのターンオンを
抑制せしめる。しかも、高濃度埋め込み層が第１および
第２ウエルの双方の底部に、それらの境界側の湾曲した
辺縁部をも含めて接しているので、寄生トランジスタの
ターンオンが効果的に抑制され、ラッチアップ耐量がさ
らに高められる。
第１図はこの発明の一実施例を示す構造断面図であ
る。図において、（16）はボロンを加速電圧1.5〜3Me
v、ドーズ量２×1012〜１×1015cm-2の条件でイオン注
入を行ない、ｐ型シリコン半導体基板（１）の主面より
１〜２μｍの深さで、ｐウエル領域（５）の底面と接
し、かつ、ｎウエル領域（３）の底面より0.5μｍの範
囲内で下方部位に平担に形成された濃度３×1016〜１×
1020cm-3、比抵抗10-4〜１Ωcm、厚さ１〜４μｍ程度の
高濃度埋め込み層で、この実施例ではp+型埋め込み層を
用いている。
る。図において、（16）はボロンを加速電圧1.5〜3Me
v、ドーズ量２×1012〜１×1015cm-2の条件でイオン注
入を行ない、ｐ型シリコン半導体基板（１）の主面より
１〜２μｍの深さで、ｐウエル領域（５）の底面と接
し、かつ、ｎウエル領域（３）の底面より0.5μｍの範
囲内で下方部位に平担に形成された濃度３×1016〜１×
1020cm-3、比抵抗10-4〜１Ωcm、厚さ１〜４μｍ程度の
高濃度埋め込み層で、この実施例ではp+型埋め込み層を
用いている。
次に上記の様に構成されたCMOSの製造方法を第３図
（ａ）〜（ｒ）を用いて説明する。
（ａ）〜（ｒ）を用いて説明する。
まず、第３図（ａ）に示すように、濃度１×1015c
m-3、比抵抗10Ω・cm程度のｐ型シリコン半導体基板
（１）の表面に、ボロンを加速電圧1.5〜3Mev、ドーズ
量２×1012〜１×1015cm-2の条件でイオン注入して、ｐ
型シリコン半導体基板（１）にｐ型シリコン半導体基板
（１）の表面から１〜２μｍの深さで、濃度３×1016〜
１×1020cm-3、比抵抗10-4〜１Ωcm、厚さ１〜４μｍ程
度のp+型埋め込み層（16）を形成する。
m-3、比抵抗10Ω・cm程度のｐ型シリコン半導体基板
（１）の表面に、ボロンを加速電圧1.5〜3Mev、ドーズ
量２×1012〜１×1015cm-2の条件でイオン注入して、ｐ
型シリコン半導体基板（１）にｐ型シリコン半導体基板
（１）の表面から１〜２μｍの深さで、濃度３×1016〜
１×1020cm-3、比抵抗10-4〜１Ωcm、厚さ１〜４μｍ程
度のp+型埋め込み層（16）を形成する。
次に、第３図（ｂ）に示すように、ｐ型シリコン半導
体基板（１）上に熱酸化膜（18）を形成する。
体基板（１）上に熱酸化膜（18）を形成する。
次に、第３図（ｃ）に示すように、熱酸化膜（18）上
にシリコン窒化膜（19）を形成する。
にシリコン窒化膜（19）を形成する。
次に、第３図（ｄ）に示すように、シリコン窒化膜
（19）上にレジスト（20）を形成する。
（19）上にレジスト（20）を形成する。
次に、第３図（ｅ）に示すように素子を形成する領域
（ウエル）上にレジスト（20）のパターンが残るよう
に、レジスト（20）を写真蝕刻法によりパターニングす
る。続いて、レジスト（20）のパターンを用いて、シリ
コン窒化膜（19）のパターニングを行なう。
（ウエル）上にレジスト（20）のパターンが残るよう
に、レジスト（20）を写真蝕刻法によりパターニングす
る。続いて、レジスト（20）のパターンを用いて、シリ
コン窒化膜（19）のパターニングを行なう。
次に、第３図（ｆ）に示すように、レジスト（20）の
パターンを除去する。
パターンを除去する。
次に、第３図（ｇ）に示すように、パターニングされ
たシリコン窒化膜（19）をマスクにして、ｐ型シリコン
半導体基板（１）の一部に900〜1100℃の低温で選択的
に酸化を行ない、膜厚約5000Åのフイールド酸化膜
（２）を形成する。
たシリコン窒化膜（19）をマスクにして、ｐ型シリコン
半導体基板（１）の一部に900〜1100℃の低温で選択的
に酸化を行ない、膜厚約5000Åのフイールド酸化膜
（２）を形成する。
次に、第３図（ｈ）に示すように、シリコン窒化膜
（19）を除去する。
（19）を除去する。
次に、第３図（ｉ）に示すように形成すべきｎウエル
領域を覆う位置にレジスト（21）のパターンを形成す
る。続いて、レジスト（21）のパターンをマスクにし
て、露出している半導体基板（１）のｐウエルを形成す
べき部分の主表面に、ボロンを加速電圧400kev、ドーズ
量１×1013cm-2の条件で１回目のイオン注入を行なう。
加速電圧を350〜450kevの範囲に選ぶと、厚いフイール
ド酸化膜（２）内をイオンが通り抜けて、フイールド酸
化膜（２）の下方領域（22）にもボロンが注入される。
領域を覆う位置にレジスト（21）のパターンを形成す
る。続いて、レジスト（21）のパターンをマスクにし
て、露出している半導体基板（１）のｐウエルを形成す
べき部分の主表面に、ボロンを加速電圧400kev、ドーズ
量１×1013cm-2の条件で１回目のイオン注入を行なう。
加速電圧を350〜450kevの範囲に選ぶと、厚いフイール
ド酸化膜（２）内をイオンが通り抜けて、フイールド酸
化膜（２）の下方領域（22）にもボロンが注入される。
その後、引き続き、加速電圧100kev、ドーズ量１×10
12cm-2の条件で、同じマスク（レジスト（21））を用い
て、同じ位置に２回目のボロンのイオン注入を行なう。
２回目のイオン注入を行なうための加速電圧は、フイー
ルド酸化膜（２）内を通るイオンがフイールド酸化膜
（２）内に捕捉されてしまう程度の低い加速電圧（50〜
150kev）でよい。この２回のイオン注入によつて、半導
体基板（１）にその底部がp+型埋め込み層（16）と接し
たｐウエル領域（５）が形成される。
12cm-2の条件で、同じマスク（レジスト（21））を用い
て、同じ位置に２回目のボロンのイオン注入を行なう。
２回目のイオン注入を行なうための加速電圧は、フイー
ルド酸化膜（２）内を通るイオンがフイールド酸化膜
（２）内に捕捉されてしまう程度の低い加速電圧（50〜
150kev）でよい。この２回のイオン注入によつて、半導
体基板（１）にその底部がp+型埋め込み層（16）と接し
たｐウエル領域（５）が形成される。
ｐウエル（５）の深さは約1.2μｍであり、底部分
（６）は表面部分より不純物濃度が高くなつている（１
×1016〜１×1017cm-3）とともに、フイールド酸化膜
（２）の下方領域（22）の不純物濃度も高くなつている
（１×1016〜１×1017cm-3）。
（６）は表面部分より不純物濃度が高くなつている（１
×1016〜１×1017cm-3）とともに、フイールド酸化膜
（２）の下方領域（22）の不純物濃度も高くなつている
（１×1016〜１×1017cm-3）。
引き続き、同じマスク（レジスト（21））を用いて、
同じ位置に、加速電圧50kev、ドーズ量2.5×1012cm-2の
条件でボロンをイオン注入する。このイオン注入はｎチ
ヤネルトランジスタのパンチスルー防止及びしきい値電
圧を制御するためのものであり、チヤネル領域（23）に
ボロンが注入されることになる。このｎチヤネルトラン
ジスタのチヤネル領域（23）の不純物濃度は１×1016cm
-3程度となり、底部分（６）の濃度と比較して低い。
同じ位置に、加速電圧50kev、ドーズ量2.5×1012cm-2の
条件でボロンをイオン注入する。このイオン注入はｎチ
ヤネルトランジスタのパンチスルー防止及びしきい値電
圧を制御するためのものであり、チヤネル領域（23）に
ボロンが注入されることになる。このｎチヤネルトラン
ジスタのチヤネル領域（23）の不純物濃度は１×1016cm
-3程度となり、底部分（６）の濃度と比較して低い。
その後、レジスト（21）のパターンを除去した後、第
３図（ｊ）に示すように、ｐウエル領域（５）を覆う位
置にレジスト（24）のパターンを形成する。続いて、レ
ジスト（24）のパターンをマスクにして、露出している
半導体基板（１）のｎウエルを形成すべき部分の主表面
に、リンを加速電圧700kev、ドーズ量１×1013cm-2の条
件で１回目のイオン注入を行なう。加速電圧を400〜120
0kevの範囲に選ぶと、厚いフイールド酸化膜（２）内を
イオンが通り抜けて、フイールド酸化膜（２）の下方領
域（25）にもリンが注入される。
３図（ｊ）に示すように、ｐウエル領域（５）を覆う位
置にレジスト（24）のパターンを形成する。続いて、レ
ジスト（24）のパターンをマスクにして、露出している
半導体基板（１）のｎウエルを形成すべき部分の主表面
に、リンを加速電圧700kev、ドーズ量１×1013cm-2の条
件で１回目のイオン注入を行なう。加速電圧を400〜120
0kevの範囲に選ぶと、厚いフイールド酸化膜（２）内を
イオンが通り抜けて、フイールド酸化膜（２）の下方領
域（25）にもリンが注入される。
その後、引き続き加速電圧200kev、ドーズ量１×1012
cm-2の条件で、同じマスク（レジスト（24））を用い
て、同じ位置に２回目のリンのイオン注入を行なう。２
回目のイオン注入を行なうための加速電圧は100〜300ke
vでよい。
cm-2の条件で、同じマスク（レジスト（24））を用い
て、同じ位置に２回目のリンのイオン注入を行なう。２
回目のイオン注入を行なうための加速電圧は100〜300ke
vでよい。
この２回のイオン注入によつて、半導体基板（１）にｎ
ウエル領域（３）が形成される。このｎウエル（３）の
深さは約1.2μｍであり、底部分（４）は不純物濃度が
高くなつている（１×1016〜１×1017cm-3）とともに、
フイールド酸化膜（２）の下方領域（25）の不純物濃度
も高くなつている（１×1016〜１×1017cm-3）。
ウエル領域（３）が形成される。このｎウエル（３）の
深さは約1.2μｍであり、底部分（４）は不純物濃度が
高くなつている（１×1016〜１×1017cm-3）とともに、
フイールド酸化膜（２）の下方領域（25）の不純物濃度
も高くなつている（１×1016〜１×1017cm-3）。
引き続き、同じマスク（レジスト（24））を用いて、
同じ位置に、加速電圧20kev、ドーズ量2.5×1012cm-2の
条件でボロンをイオン注入し、同時に、加速電圧180ke
v、ドーズ量1.5×1012cm-2の条件で砒素をイオン注入す
る。このイオン注入は、ｐチヤネルトランジスタのパン
チスルー防止及びしきい値電圧を制御するためのもので
あり、チヤネル領域（26）にボロン及び砒素が注入され
ることになる。このｐチヤネルトランジスタのチヤネル
領域（26）の不純物濃度は１×1016cm-3程度となり、底
部分（４）の濃度と比較して低い。
同じ位置に、加速電圧20kev、ドーズ量2.5×1012cm-2の
条件でボロンをイオン注入し、同時に、加速電圧180ke
v、ドーズ量1.5×1012cm-2の条件で砒素をイオン注入す
る。このイオン注入は、ｐチヤネルトランジスタのパン
チスルー防止及びしきい値電圧を制御するためのもので
あり、チヤネル領域（26）にボロン及び砒素が注入され
ることになる。このｐチヤネルトランジスタのチヤネル
領域（26）の不純物濃度は１×1016cm-3程度となり、底
部分（４）の濃度と比較して低い。
なお、ボロンを併用するのは、ｐウエル領域（３）及
びｎウエル領域（５）に形成される各々のトランジスタ
のしきい値電圧のバランスをとるためである。
びｎウエル領域（５）に形成される各々のトランジスタ
のしきい値電圧のバランスをとるためである。
その後、第３図（ｋ）に示すように、レジスト（24）
のパターンを除去する。
のパターンを除去する。
次に、第３図（ｌ）に示すように、ｐウエル領域
（５）上及びｎウエル領域（３）上の熱酸化膜（18）を
除去する。
（５）上及びｎウエル領域（３）上の熱酸化膜（18）を
除去する。
次に、第３図（ｍ）に示すように、ｐウエル領域
（５）及びｎウエル領域（３）の主表面上にゲート酸化
膜（27）を形成する。
（５）及びｎウエル領域（３）の主表面上にゲート酸化
膜（27）を形成する。
その後、ゲート酸化膜（27）を含む半導体基板（１）
の全面にゲート電極となるべきポリシリコン層（28）を
形成する。
の全面にゲート電極となるべきポリシリコン層（28）を
形成する。
次に、第３図（ｎ）に示すように、ポリシリコン層
（28）をパターニングし、ｎウエル領域（３）上にゲー
ト電極（11a）をｐウエル領域（５）上にゲート電極（1
1b）を形成する。
（28）をパターニングし、ｎウエル領域（３）上にゲー
ト電極（11a）をｐウエル領域（５）上にゲート電極（1
1b）を形成する。
次に、第３図（ｏ）に示すように、ｐウエル領域
（５）上をレジスト（29）のパターンで覆い、このレジ
スト（29）のパターンをマスクにして、ｎウエル領域
（３）にゲート電極（11a）と自己整合的にしてボロン
のイオン注入を行なう。これにより、ｎウエル領域
（３）内に、p+型ソース領域（9a）及びp+型ドレイン領
域（9b）が形成され、結果として、ｐチヤネルトランジ
スタが形成される。
（５）上をレジスト（29）のパターンで覆い、このレジ
スト（29）のパターンをマスクにして、ｎウエル領域
（３）にゲート電極（11a）と自己整合的にしてボロン
のイオン注入を行なう。これにより、ｎウエル領域
（３）内に、p+型ソース領域（9a）及びp+型ドレイン領
域（9b）が形成され、結果として、ｐチヤネルトランジ
スタが形成される。
その後、レジスト（29）のパターンを除去する。
次に、第３図（ｐ）に示すように、ｎウエル領域
（３）上をレジスト（30）のパターンで覆い、このレジ
スト（30）のパターンをマスクにして、ｐウエル領域
（５）にゲート電極（11b）と自己整合的に砒素のイオ
ン注入を行なう。これにより、ｐウエル領域（５）内
に、n+型ソース領域（10a）及びn+型ドレイン領域（10
b）が形成され、結果として、ｎチヤネルトランジスタ
が形成される。
（３）上をレジスト（30）のパターンで覆い、このレジ
スト（30）のパターンをマスクにして、ｐウエル領域
（５）にゲート電極（11b）と自己整合的に砒素のイオ
ン注入を行なう。これにより、ｐウエル領域（５）内
に、n+型ソース領域（10a）及びn+型ドレイン領域（10
b）が形成され、結果として、ｎチヤネルトランジスタ
が形成される。
その後、レジスト（30）のパターンを除去する。
次に、第３図（ｑ）に示すように、ゲート電極（11
a）（11b）を含む半導体基板（１）の主面上全面に、シ
リコン酸化膜からなる絶縁膜（31）を形成する。
a）（11b）を含む半導体基板（１）の主面上全面に、シ
リコン酸化膜からなる絶縁膜（31）を形成する。
その後、第３図（ｒ）に示すように、絶縁膜（31）に
コンタクトホール（32）を設け、アルミニウム金属（3
3）で配線を行なうと、CMOSインバーターが完成する。
コンタクトホール（32）を設け、アルミニウム金属（3
3）で配線を行なうと、CMOSインバーターが完成する。
上記のように構成されたCMOSにおいては、ｎウエル領
域（３）及びｐウエル領域（５）の下部に形成されたp+
型埋め込み層（16）は第２図に示すようにｐ型シリコン
半導体基板（１）の寄生抵抗（17）を下げることにな
る。
域（３）及びｐウエル領域（５）の下部に形成されたp+
型埋め込み層（16）は第２図に示すようにｐ型シリコン
半導体基板（１）の寄生抵抗（17）を下げることにな
る。
したがつて、今、例えば、半導体チツプの外部で発生
する電子機器のノイズの内、負方向成分のノイズを受
け、n+型ドレイン領域（10b）にGNDよりも低い電圧が印
加されたとしても、そのほとんどはｐウエル領域（５）
を経由してp+型埋め込み層（16）に注入され、p+型埋め
込み層（16）の多数キヤリアであるホールと再結合する
ため、電子のライフタイムは短くなり、その移動は抑制
される。ゆえに、ｎウエル領域（３）に集められ、ｎウ
エル領域（３）内を通つてn+型ウエルコンタクト領域
（７）に達する電流は十分に小さく、寄生抵抗（14）で
の電圧降下による寄生PNPトランジスタ（12）のターン
オン状態には到らない。
する電子機器のノイズの内、負方向成分のノイズを受
け、n+型ドレイン領域（10b）にGNDよりも低い電圧が印
加されたとしても、そのほとんどはｐウエル領域（５）
を経由してp+型埋め込み層（16）に注入され、p+型埋め
込み層（16）の多数キヤリアであるホールと再結合する
ため、電子のライフタイムは短くなり、その移動は抑制
される。ゆえに、ｎウエル領域（３）に集められ、ｎウ
エル領域（３）内を通つてn+型ウエルコンタクト領域
（７）に達する電流は十分に小さく、寄生抵抗（14）で
の電圧降下による寄生PNPトランジスタ（12）のターン
オン状態には到らない。
また、フイールド酸化膜（２）とn+型ドレイン領域
（10b）とが近接している場合には、n+型ドレイン領域
（10b）にGNDよりも低い電圧が印加されると、ｐウエル
領域（５）を経由して、ｐウエル領域（５）及びｎウエ
ル領域（３）とp+型埋め込み層（16）との間のｐ型シリ
コン半導体基板（１）に電子が注入され、p+型埋め込み
層（16）には注入されないことがある。
（10b）とが近接している場合には、n+型ドレイン領域
（10b）にGNDよりも低い電圧が印加されると、ｐウエル
領域（５）を経由して、ｐウエル領域（５）及びｎウエ
ル領域（３）とp+型埋め込み層（16）との間のｐ型シリ
コン半導体基板（１）に電子が注入され、p+型埋め込み
層（16）には注入されないことがある。
その一部はｎウエル領域（３）に集められ、ｎウエル
領域（３）内を通つてn+型ウエルコンタクト領域（７）
に達するが、寄生抵抗（17）の低下により、寄生NPNト
ランジスタ（13）はp+型埋め込み層（16）を形成してい
ないものに対してベース・エミツタ間電位差が小さくな
るため、ターンオン状態には到らない。
領域（３）内を通つてn+型ウエルコンタクト領域（７）
に達するが、寄生抵抗（17）の低下により、寄生NPNト
ランジスタ（13）はp+型埋め込み層（16）を形成してい
ないものに対してベース・エミツタ間電位差が小さくな
るため、ターンオン状態には到らない。
しかも、寄生NPNトランジスタ（13）のベースに相当
する領域の濃度がp+型埋め込み層（16）を形成していな
いものに対して高くなることから、ベースでの再結合が
多くなり、寄生NPNトランジスタ（13）の電流増幅率を
より小さくすることができる。
する領域の濃度がp+型埋め込み層（16）を形成していな
いものに対して高くなることから、ベースでの再結合が
多くなり、寄生NPNトランジスタ（13）の電流増幅率を
より小さくすることができる。
すなわち、寄生PNPトランジスタ（12）及び寄生NPNト
ランジスタ（13）とで構成される寄生サイリスタはター
ンオンすることなく、ラツチアツプ耐量は増大する。
ランジスタ（13）とで構成される寄生サイリスタはター
ンオンすることなく、ラツチアツプ耐量は増大する。
また、図１あるいは図２に示したように、ｐウエル領
域（５）の底部とp+型埋め込み層（16）とが接している
ために、ｐウエル領域（５）をベースとする寄生NPNト
ランジスタ（13）のベース・エミツタ間に並列に存在す
る寄生抵抗（寄生抵抗（15）を含む抵抗）の中に、不純
物濃度の低い半導体基板の抵抗成分が含まれないので、
寄生抵抗が低くなる。その結果、寄生NPNトランジスタ
（13）がオンしにくくなり、ラッチアップ耐量がさらに
高まるという利点が得られる。
域（５）の底部とp+型埋め込み層（16）とが接している
ために、ｐウエル領域（５）をベースとする寄生NPNト
ランジスタ（13）のベース・エミツタ間に並列に存在す
る寄生抵抗（寄生抵抗（15）を含む抵抗）の中に、不純
物濃度の低い半導体基板の抵抗成分が含まれないので、
寄生抵抗が低くなる。その結果、寄生NPNトランジスタ
（13）がオンしにくくなり、ラッチアップ耐量がさらに
高まるという利点が得られる。
なお、上記実施例ではp+型埋め込み層（16）は第３図
（ａ）のようにｐ型シリコン半導体基板（１）の表面に
直接ボロンをイオン注入して平担に形成しているが、第
３図（ｂ）に示したｐ型シリコン半導体基板（１）上に
熱酸化膜（18）を形成した後、ボロンをイオン注入しp+
型埋め込み層（16）を平担に形成したとしても良くま
た、第３図（ｃ）に示したｐ型シリコン半導体基板
（１）上に熱酸化膜（18）、シリコン窒化膜（19）を順
次形成した後、ボロンをイオン注入しp+型埋め込み層
（16）を平担に形成したとしても、上記実施例と同様の
効果を得られるものである。
（ａ）のようにｐ型シリコン半導体基板（１）の表面に
直接ボロンをイオン注入して平担に形成しているが、第
３図（ｂ）に示したｐ型シリコン半導体基板（１）上に
熱酸化膜（18）を形成した後、ボロンをイオン注入しp+
型埋め込み層（16）を平担に形成したとしても良くま
た、第３図（ｃ）に示したｐ型シリコン半導体基板
（１）上に熱酸化膜（18）、シリコン窒化膜（19）を順
次形成した後、ボロンをイオン注入しp+型埋め込み層
（16）を平担に形成したとしても、上記実施例と同様の
効果を得られるものである。
さらに、第３図（ｆ）に示したレジスト（20）のパタ
ーンを除去した後、ボロンをイオン注入しp+型埋め込み
層（16）を形成したとしても、上記実施例と同様の効果
を得られるものである。この場合、熱酸化膜（18）とシ
リコン窒化膜（19）との間に段差が生じるが、シリコン
窒化膜（19）の膜厚は数100Å程度なので、この段差は
無視でき、p+型埋め込み層（16）は平担に形成される。
ーンを除去した後、ボロンをイオン注入しp+型埋め込み
層（16）を形成したとしても、上記実施例と同様の効果
を得られるものである。この場合、熱酸化膜（18）とシ
リコン窒化膜（19）との間に段差が生じるが、シリコン
窒化膜（19）の膜厚は数100Å程度なので、この段差は
無視でき、p+型埋め込み層（16）は平担に形成される。
また、さらに、第３図（ｇ）に示したフイールド酸化
膜（２）を形成した後、ボロンをイオン注入しp+型埋め
込み層（16）を形成したとしても、上記実施例と同様の
効果を得られるものである。この場合熱酸化膜（18）と
シリコン窒化膜（19）との間に段差が生じるが、シリコ
ン窒化膜（19）の膜厚は数100Å程度なので、この段差
は無視でき、第４図に示すように、p+型埋め込み層（1
6）はフイールド酸化膜（２）の形状を反映し、フイー
ルド酸化膜（２）の平担部及び熱酸化膜（18）の平担部
の直下では平担に、フイールド酸化膜（２）と熱酸化膜
（18）との接続部（平担でない部分）の直下では傾斜を
もつように形成される。
膜（２）を形成した後、ボロンをイオン注入しp+型埋め
込み層（16）を形成したとしても、上記実施例と同様の
効果を得られるものである。この場合熱酸化膜（18）と
シリコン窒化膜（19）との間に段差が生じるが、シリコ
ン窒化膜（19）の膜厚は数100Å程度なので、この段差
は無視でき、第４図に示すように、p+型埋め込み層（1
6）はフイールド酸化膜（２）の形状を反映し、フイー
ルド酸化膜（２）の平担部及び熱酸化膜（18）の平担部
の直下では平担に、フイールド酸化膜（２）と熱酸化膜
（18）との接続部（平担でない部分）の直下では傾斜を
もつように形成される。
さらに、第３図（ｈ）に示したシリコン窒化膜（19）
を除去した後、ボロンをイオン注入しp+型埋め込み層
（16）を形成したとしても、上記実施例と同様の効果を
得られるものである。この場合、第５図に示すように、
p+型埋め込み層（16）はフイールド酸化膜（２）の形状
を反映し、フイールド酸化膜（２）の平担部及び熱酸化
膜（18）の平担部の直下では平担に、フイールド酸化膜
（２）と熱酸化膜（18）との接続部（平担でない部分）
の直下では傾斜をもつように形成される。
を除去した後、ボロンをイオン注入しp+型埋め込み層
（16）を形成したとしても、上記実施例と同様の効果を
得られるものである。この場合、第５図に示すように、
p+型埋め込み層（16）はフイールド酸化膜（２）の形状
を反映し、フイールド酸化膜（２）の平担部及び熱酸化
膜（18）の平担部の直下では平担に、フイールド酸化膜
（２）と熱酸化膜（18）との接続部（平担でない部分）
の直下では傾斜をもつように形成される。
第６図はこの発明の第２の実施例を示すものであり、
ｐ型シリコン半導体基板（１）の主面より１〜２μｍの
深さで、ｎウエル領域（３）の底面と接し、かつ、ｐウ
エル領域（５）の底面より0.5μｍの範囲内で下方部位
に厚さ１〜４μｍ程度のp+型埋め込み層（16）を平担に
形成したものであり、このものにあつても上記実施例と
同様の効果を奏する。
ｐ型シリコン半導体基板（１）の主面より１〜２μｍの
深さで、ｎウエル領域（３）の底面と接し、かつ、ｐウ
エル領域（５）の底面より0.5μｍの範囲内で下方部位
に厚さ１〜４μｍ程度のp+型埋め込み層（16）を平担に
形成したものであり、このものにあつても上記実施例と
同様の効果を奏する。
特に、図６に示したように、ｎウエル領域（３）とp+
型埋め込み層（16）とが接しているために、ｎウエル領
域（３）をベースとする寄生PNPトランジスタ（12）
が、外部からの電気的雑音等によってオンしても、寄生
PNPトランジスタ（12）は飽和しにくく、ｎウエル領域
（３）の底部の電位の上昇が低く抑えられる。その結
果、寄生NPNトランジスタ（13）のオン状態への遷移が
抑えられるので、ラッチアップ耐量がさらに向上すると
いう利点が、第１の実施例と同様に得られる。
型埋め込み層（16）とが接しているために、ｎウエル領
域（３）をベースとする寄生PNPトランジスタ（12）
が、外部からの電気的雑音等によってオンしても、寄生
PNPトランジスタ（12）は飽和しにくく、ｎウエル領域
（３）の底部の電位の上昇が低く抑えられる。その結
果、寄生NPNトランジスタ（13）のオン状態への遷移が
抑えられるので、ラッチアップ耐量がさらに向上すると
いう利点が、第１の実施例と同様に得られる。
第７図はこの発明の第３の実施例を示すものであり、
ｐ型シリコン半導体基板（１）の主面より１〜２μｍの
深さで、ｎウエル領域（３）の底面及びｐウエル領域
（５）の底面と接するように厚さ１〜４μｍ程度のp+型
埋め込み層（16）を平担に形成したものであり、上記実
施例と同様の効果を奏するものである。
ｐ型シリコン半導体基板（１）の主面より１〜２μｍの
深さで、ｎウエル領域（３）の底面及びｐウエル領域
（５）の底面と接するように厚さ１〜４μｍ程度のp+型
埋め込み層（16）を平担に形成したものであり、上記実
施例と同様の効果を奏するものである。
特に、p+型埋め込み層（16）が、ｎウエル領域（３）
とｐウエル領域（５）の双方の底部に接しているので、
寄生NPNトランジスタ（13）のベース・エミツタ間に並
列に存在する抵抗の低減効果と、ｎウエル領域（３）の
底部の電位の上昇を抑える効果との双方が現れる。その
結果、第１および第２の実施例のいずれに比べても、ラ
ッチアップ耐量がさらに向上する。
とｐウエル領域（５）の双方の底部に接しているので、
寄生NPNトランジスタ（13）のベース・エミツタ間に並
列に存在する抵抗の低減効果と、ｎウエル領域（３）の
底部の電位の上昇を抑える効果との双方が現れる。その
結果、第１および第２の実施例のいずれに比べても、ラ
ッチアップ耐量がさらに向上する。
第８図はこの発明の第４の実施例を示すものであり、
ｐ型シリコン半導体基板（１）の主面より１〜15μｍの
深さで、ｎウエル領域（３）の底面及びｐウエル領域
（５）の底面とより10μｍの範囲内で下方部位に厚さ１
〜４μｍ程度のp+型埋め込み層（16）を平担に形成した
ものであり、上記実施例と同様の効果を奏するものであ
る。第９図はこの発明の第５の実施例を示すものであ
り、ｐ型シリコン半導体基板（１）の主面より0.5〜２
μｍの深さで、ｎウエル領域（３）の底面及びｐウエル
領域（５）の下部にｎウエル領域（３）及びｐウエル領
域（５）に沿つて、かつ、接するように厚さ１〜４μｍ
程度のp+型埋め込み層（16）を形成したものであり、上
記実施例と同様の効果を奏するものである。
ｐ型シリコン半導体基板（１）の主面より１〜15μｍの
深さで、ｎウエル領域（３）の底面及びｐウエル領域
（５）の底面とより10μｍの範囲内で下方部位に厚さ１
〜４μｍ程度のp+型埋め込み層（16）を平担に形成した
ものであり、上記実施例と同様の効果を奏するものであ
る。第９図はこの発明の第５の実施例を示すものであ
り、ｐ型シリコン半導体基板（１）の主面より0.5〜２
μｍの深さで、ｎウエル領域（３）の底面及びｐウエル
領域（５）の下部にｎウエル領域（３）及びｐウエル領
域（５）に沿つて、かつ、接するように厚さ１〜４μｍ
程度のp+型埋め込み層（16）を形成したものであり、上
記実施例と同様の効果を奏するものである。
特に、双方のウエル領域（３），（５）の底部ととも
に、その湾曲した辺縁部にもp+型埋め込み層（16）が接
しているために、寄生NPNトランジスタ（13）のベース
・エミツタ間に並列に存在する抵抗の低減効果、ｎウエ
ル領域（３）の底部の電位の上昇を抑える効果の、いず
れもがより顕著に現れる。
に、その湾曲した辺縁部にもp+型埋め込み層（16）が接
しているために、寄生NPNトランジスタ（13）のベース
・エミツタ間に並列に存在する抵抗の低減効果、ｎウエ
ル領域（３）の底部の電位の上昇を抑える効果の、いず
れもがより顕著に現れる。
さらに加えて、寄生NPNトランジスタ（13）のコレク
タ電流を担う電子の中で、双方のウエル領域（３），
（５）の境界部に位置する湾曲した辺縁部を避けて第１
ウエル領域（５）を通過した成分が消滅し易いために、
寄生NPNトランジスタ（13）のコレクタ電流が小さくな
る。このため、寄生NPNトランジスタ（13）の増幅率が
低くなり、その結果として、ラッチアップ耐量のさらな
る向上がもたらされるという利点がある。
タ電流を担う電子の中で、双方のウエル領域（３），
（５）の境界部に位置する湾曲した辺縁部を避けて第１
ウエル領域（５）を通過した成分が消滅し易いために、
寄生NPNトランジスタ（13）のコレクタ電流が小さくな
る。このため、寄生NPNトランジスタ（13）の増幅率が
低くなり、その結果として、ラッチアップ耐量のさらな
る向上がもたらされるという利点がある。
第10図はこの効果の優位性を示すものであり、ｐ型シ
リコン半導体基板（１）の主面より0.5〜15μｍの深さ
で、ｎウエル領域（３）及びｐウエル領域（５）の下部
にｎウエル領域（３）及びｐウエル領域（５）に沿つ
て、かつ、10μｍの範囲内で下方部位に厚さ１〜４μｍ
程度のp+型埋め込み層（16）を形成したものである。第
５の実施例は第10図に示された場合と比較して、寄生NP
Nトランジスタ（13）のベースからコレクタに向かう電
子は双方のウエル領域（3,5）の辺縁部を避けて移動
し、寄生NPNトランジスタ（13）の電流増幅度が低くな
る。
リコン半導体基板（１）の主面より0.5〜15μｍの深さ
で、ｎウエル領域（３）及びｐウエル領域（５）の下部
にｎウエル領域（３）及びｐウエル領域（５）に沿つ
て、かつ、10μｍの範囲内で下方部位に厚さ１〜４μｍ
程度のp+型埋め込み層（16）を形成したものである。第
５の実施例は第10図に示された場合と比較して、寄生NP
Nトランジスタ（13）のベースからコレクタに向かう電
子は双方のウエル領域（3,5）の辺縁部を避けて移動
し、寄生NPNトランジスタ（13）の電流増幅度が低くな
る。
さらに、上記各実施例においては、ｎウエル領域
（３）内のｐチヤネルトランジスタのチヤネル領域（2
6）に、加速電圧20kev、ドーズ量2.5×1012cm-2の条件
でボロンがイオン注入され、同時に、加速電圧180kev、
ドーズ量1.5×1012cm-2の条件で砒素がイオン注入され
たものとしたが、砒素の代わりにリンを用いてもよく、
加速電圧20kev、ドーズ量2.5×1012cm-2の条件でボロン
がイオン注入し、同時に、加速電圧180kev、ドーズ量1.
5×1012cm-2の条件でリンをイオン注入したものであつ
てもよく、同様の効果を奏するものである。
（３）内のｐチヤネルトランジスタのチヤネル領域（2
6）に、加速電圧20kev、ドーズ量2.5×1012cm-2の条件
でボロンがイオン注入され、同時に、加速電圧180kev、
ドーズ量1.5×1012cm-2の条件で砒素がイオン注入され
たものとしたが、砒素の代わりにリンを用いてもよく、
加速電圧20kev、ドーズ量2.5×1012cm-2の条件でボロン
がイオン注入し、同時に、加速電圧180kev、ドーズ量1.
5×1012cm-2の条件でリンをイオン注入したものであつ
てもよく、同様の効果を奏するものである。
この発明は以上述べたように、高濃度埋め込み層を第
１導電型のウエル領域及び第２導電型のウエル領域の下
部に形成したので、半導体基板の内外部からのサージ等
による寄生サイリスタのターンオンを抑制でき、ラツチ
アツプ耐量の高いCMOSが得られるという効果を有するも
のである。しかも、高濃度埋め込み層が湾曲して形成さ
れることによって、高濃度埋め込み層が第１および第２
ウエル領域の双方の底部と、それらの境界側の湾曲した
辺縁部に接しているので、ラッチアップ耐量の一層の向
上がもたらされる。
１導電型のウエル領域及び第２導電型のウエル領域の下
部に形成したので、半導体基板の内外部からのサージ等
による寄生サイリスタのターンオンを抑制でき、ラツチ
アツプ耐量の高いCMOSが得られるという効果を有するも
のである。しかも、高濃度埋め込み層が湾曲して形成さ
れることによって、高濃度埋め込み層が第１および第２
ウエル領域の双方の底部と、それらの境界側の湾曲した
辺縁部に接しているので、ラッチアップ耐量の一層の向
上がもたらされる。
第１図はこの発明の一実施例を示す構造断面図、第２図
は第１図に示したものの寄生バイポーラトランジスタを
考慮した寄生サイリスタ等価回路図、第３図（ａ）ない
し第３図（ｒ）は第１図に示したものの製造工程を示す
断面図、第４図ないし第９図はそれぞれこの発明の第２
ないし第５の実施例を示す構造断面図、第10図は第５の
実施例と比較される構造断面図、第11図は従来のCMOSの
構造及び寄生サイリスタ等価回路を示す構造断面回路図
である。 図において、（１）はｐ型シリコン半導体基板、（３）
はｎウエル領域、（４）はｎウエル領域内の不純物濃度
の高い底部分、（５）はｐウエル領域、（６）はｐウエ
ル領域内の不純物濃度の高い底部分、（16）は高濃度埋
め込み層（p+型埋め込み層）である。 なお、各図中、同一符号は同一または相当部分を示す。
は第１図に示したものの寄生バイポーラトランジスタを
考慮した寄生サイリスタ等価回路図、第３図（ａ）ない
し第３図（ｒ）は第１図に示したものの製造工程を示す
断面図、第４図ないし第９図はそれぞれこの発明の第２
ないし第５の実施例を示す構造断面図、第10図は第５の
実施例と比較される構造断面図、第11図は従来のCMOSの
構造及び寄生サイリスタ等価回路を示す構造断面回路図
である。 図において、（１）はｐ型シリコン半導体基板、（３）
はｎウエル領域、（４）はｎウエル領域内の不純物濃度
の高い底部分、（５）はｐウエル領域、（６）はｐウエ
ル領域内の不純物濃度の高い底部分、（16）は高濃度埋
め込み層（p+型埋め込み層）である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】第１導電型の半導体基板を備え、この半導
体基板内にこの半導体基板よりも高い不純物濃度を有す
る第１導電型の高濃度埋め込み層が形成されており、こ
の高濃度埋め込み層の上部に位置した上記半導体基板の
一主面に、第２導電型のMOSトランジスタが形成される
第１導電型の第１ウエル領域が設けられ、上記高濃度埋
め込み層の上部に位置した上記半導体基板の一主面に、
第１導電型のMOSトランジスタが形成される第２導電型
の第２ウエル領域が設けられている相補型MOS半導体装
置において、 前記第１および第２ウエル領域の双方の底部が前記高濃
度埋め込み層に接しており、しかも、前記高濃度埋め込
み層が、前記第１および第２ウエル領域の境界側に位置
する双方の底部の湾曲した辺縁部にも接するように、湾
曲して形成されていることを特徴とする相補型MOS半導
体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236269A JP2660056B2 (ja) | 1989-09-12 | 1989-09-12 | 相補型ｍｏｓ半導体装置 |
| US07/700,180 US5304833A (en) | 1989-09-12 | 1990-09-10 | Complementary MOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236269A JP2660056B2 (ja) | 1989-09-12 | 1989-09-12 | 相補型ｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0399464A JPH0399464A (ja) | 1991-04-24 |
| JP2660056B2 true JP2660056B2 (ja) | 1997-10-08 |
Family
ID=16998280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236269A Expired - Lifetime JP2660056B2 (ja) | 1989-09-12 | 1989-09-12 | 相補型ｍｏｓ半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5304833A (ja) |
| JP (1) | JP2660056B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5702973A (en) * | 1990-04-05 | 1997-12-30 | Seh America, Inc. | Method for forming epitaxial semiconductor wafer for CMOS integrated circuits |
| JPH0567753A (ja) * | 1991-04-17 | 1993-03-19 | Mitsubishi Electric Corp | 二重構造ウエルを有する半導体装置およびその製造方法 |
| WO1994025988A1 (en) * | 1993-04-28 | 1994-11-10 | Seh America, Inc. | Epitaxial semiconductor wafer for cmos integrated circuits |
| KR950012035B1 (ko) * | 1993-05-22 | 1995-10-13 | 현대전자산업주식회사 | 상보 모스 트랜지스터 제조방법 |
| US5721445A (en) * | 1995-03-02 | 1998-02-24 | Lucent Technologies Inc. | Semiconductor device with increased parasitic emitter resistance and improved latch-up immunity |
| JP3400891B2 (ja) * | 1995-05-29 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| WO1997001867A1 (fr) * | 1995-06-29 | 1997-01-16 | Hitachi, Ltd. | Procede de fabrication d'un dispositif de circuit integre a semi-conducteur et dispositif de circuit integre a semi-conducteur |
| JP3958388B2 (ja) | 1996-08-26 | 2007-08-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6057184A (en) * | 1997-03-21 | 2000-05-02 | International Business Machines Corporation | Semiconductor device fabrication method using connecting implants |
| KR100252844B1 (ko) * | 1998-02-12 | 2000-04-15 | 김영환 | 스탠바이전류 감소회로 |
| US6137142A (en) | 1998-02-24 | 2000-10-24 | Sun Microsystems, Inc. | MOS device structure and method for reducing PN junction leakage |
| JP2000049237A (ja) | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2000091443A (ja) | 1998-09-14 | 2000-03-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6144076A (en) * | 1998-12-08 | 2000-11-07 | Lsi Logic Corporation | Well formation For CMOS devices integrated circuit structures |
| KR100300069B1 (ko) * | 1999-05-10 | 2001-09-26 | 김영환 | 반도체 소자 및 그 제조방법 |
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| US11908899B2 (en) | 2009-02-20 | 2024-02-20 | Zeno Semiconductor, Inc. | MOSFET and memory cell having improved drain current through back bias application |
| KR102529073B1 (ko) | 2015-04-29 | 2023-05-08 | 제노 세미컨덕터, 인크. | 백바이어스를 이용한 드레인 전류가 향상된 트랜지스터 및 메모리 셀 |
| US10553683B2 (en) | 2015-04-29 | 2020-02-04 | Zeno Semiconductor, Inc. | MOSFET and memory cell having improved drain current through back bias application |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
| US10079301B2 (en) | 2016-11-01 | 2018-09-18 | Zeno Semiconductor, Inc. | Memory device comprising an electrically floating body transistor and methods of using |
| TWI787498B (zh) | 2018-04-18 | 2022-12-21 | 美商季諾半導體股份有限公司 | 包括電性浮體電晶體的記憶裝置 |
| US11600663B2 (en) | 2019-01-11 | 2023-03-07 | Zeno Semiconductor, Inc. | Memory cell and memory array select transistor |
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|---|---|---|---|---|
| JPS5694671A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Manufacture of mis field-effect semiconductor device |
| JPS5694670A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Complementary type mis semiconductor device |
| JPS5694672A (en) * | 1979-12-27 | 1981-07-31 | Seiko Epson Corp | Manufacture of silicon semiconductor element |
| JPS6179247A (ja) * | 1984-09-26 | 1986-04-22 | Toshiba Corp | 半導体装置 |
| JPS6179250A (ja) * | 1984-09-26 | 1986-04-22 | Toshiba Corp | 相補型半導体装置 |
| JPS6179249A (ja) * | 1984-09-26 | 1986-04-22 | Nec Corp | 半導体装置 |
| JPS6473661A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Complementary semiconductor device |
| JPH01211962A (ja) * | 1988-02-18 | 1989-08-25 | Nec Ic Microcomput Syst Ltd | Ｃｍｏｓ型集積回路の製造方法 |
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-
1989
- 1989-09-12 JP JP1236269A patent/JP2660056B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-10 US US07/700,180 patent/US5304833A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0399464A (ja) | 1991-04-24 |
| US5304833A (en) | 1994-04-19 |
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