JP2000091443A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000091443A JP10260024A JP26002498A JP2000091443A JP 2000091443 A JP2000091443 A JP 2000091443A JP 10260024 A JP10260024 A JP 10260024A JP 26002498 A JP26002498 A JP 26002498A JP 2000091443 A JP2000091443 A JP 2000091443A
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well
impurity
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Masahiro Ishida
雅宏 石田
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Abstract

(57)【要約】 【課題】 エピタキシャルウェハにおいて、ラッチアッ
プ耐性およびパンチスルー耐性を向上させる。 【解決手段】 ｐ+ シリコン基板１ａの主表面上にｐ-
エピタキシャル層３ａを形成する。主表面からエピタキ
シャル層３ａ内に延在するｐ型不純物領域２ａが形成さ
れる。ｐ型不純物領域２ａは、相対的に厚みの大きい第
１領域２ａ１と、相対的に厚みの小さい第２領域２ａ２
とを有する。第１領域２ａ１上にｐウェル５を形成し、
第２領域２ａ２上にｎウェル４を形成する。ｎウェル４
上にｐＭＯＳトランジスタを形成し、ｐウェル５上にｎ
ＭＯＳトランジスタを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、半導体基板に
異なる導電型の活性領域を備えた半導体装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】従来から、同一半導体基板に異なる導電
型の活性領域を備えた半導体装置の一例として、ｐチャ
ネルＭＯＳ（Metal Oxide Semiconductor ）トランジス
タとｎチャネルＭＯＳトランジスタとで構成された相補
型ＭＯＳ半導体装置（以下単に「ＣＭＯＳ」と称する）
が知られている。
【０００３】従来のＣＭＯＳは、たとえば日本特許第２
６６００５６号（特開平３−９９４６４号）に開示され
ている。ＣＭＯＳには、低消費電力という特色を生かし
つつ、高密度、高集積化に伴う微細化の技術の確立が要
求されている。
【０００４】ところで、ＣＭＯＳには、構造上、内部に
寄生のバイポーラトランジスタ回路が形成される。この
バイポーラトランジスタ回路がサイリスタと同じ構成に
なるため、外部からサージ等によりトリガされると、電
源端子から過大電流が流れ、サージ等がなくなっても電
流が流れ続けるラッチアップと呼ばれる現象が生じる。
このラッチアップにより素子が破壊されることがある。
【０００５】ラッチアップ現象は素子の微細化とともに
生じやすくなるので、ＣＭＯＳの微細化に伴いラッチア
ップ耐性を向上させることができる新たな構造が要求さ
れている。その一例として、エピタキシャル層を用いた
レトログレードウェル構造がある。
【０００６】図１８に、シリコン基板上に薄いエピタキ
シャル層を形成したエピタキシャルウエハにＣＭＯＳイ
ンバータを形成した場合の断面図を示す。なお、この図
１８には、寄生サイリスタの等価回路図をも併記する。
【０００７】図１８に示すように、ｐ+ シリコン基板１
ａの主表面上にはｐ- エピタキシャル層３ａが形成され
る。ｐ- エピタキシャル層３ａとシリコン基板１ａとの
境界部にはｐ型不純物領域２ａが形成される。ｐ- エピ
タキシャル層３ａ内には、ｎウェル４とｐウェル５とが
隣接して形成される。また、ｐ- エピタキシャル層３ａ
の表面にはフィールド酸化膜６が選択的に形成される。
【０００８】ｎウェル４上にはｐＭＯＳトランジスタが
形成され、ｐウェル５上にはｎＭＯＳトランジスタが形
成される。ｐＭＯＳトランジスタは、ソース領域８ａ
と、ドレイン領域８ｂと、ゲート電極７ａとを備える。
ｎＭＯＳトランジスタは、ソース領域９ａと、ドレイン
領域９ｂと、ゲート電極７ｂとを備える。
【０００９】ゲート電極７ａ，７ｂの側壁上にはサイド
ウォール絶縁膜１２が形成される。また、ｎウェル４に
は、ｎウェルコンタクト領域１０が形成され、ｐウェル
５にはｐウェルコンタクト領域１１が形成される。
【００１０】ｎウェルコンタクト領域１０およびソース
領域８ａが電源電圧Ｖｃｃに接続され、ゲート電極７
ａ，７ｂが入力端子に接続され、ドレイン領域８ｂ，９
ｂが出力端子に接続される。また、ソース領域９ａおよ
びｐウェルコンタクト領域１１は、接地（ＧＮＤ）され
る。
【００１１】上記構成において、ソース領域８ａをエミ
ッタ、ｎウェル４をベース、シリコン基板１ａをコレク
タとする寄生縦型ｐｎｐバイポーラトランジスタ１６ａ
と、ソース領域９ａをエミッタ、ｐウェル５をベース、
ｎウェル４をコレクタとする寄生横型ｎｐｎバイポーラ
トランジスタ１７ａとが形成される。この寄生横型ｎｐ
ｎバイポーラトランジスタ１７ａと、寄生縦型ｐｎｐバ
イポーラトランジスタ１６ａとで寄生サイリスタが構成
される。
【００１２】ｎウェル４は、不純物濃度の高い底部分を
含むレトログレードウェル構造を有する。そのため、寄
生抵抗ＲＷが小さくなり、寄生縦型ｐｎｐバイポーラト
ランジスタ１６ａのベース・エミッタ間電位差が小さく
なる。それにより、寄生縦型ｐｎｐバイポーラトランジ
スタ１６ａがターンオンしにくくなる。しかも、寄生縦
型ｐｎｐバイポーラトランジスタ１６ａのベースに相当
する領域の濃度が高くなっているので、ベースでの再結
合が多くなり、寄生縦型ｐｎｐバイポーラトランジスタ
１６ａの電流増幅率を低減することができる。
【００１３】また、ｐ+ シリコン基板１ａを用いること
により寄生抵抗ＲＳが低減し、寄生横型ｎｐｎバイポー
ラトランジスタ１７ａのベース・エミッタ間電位差が小
さくなる。そのため、寄生横型ｎｐｎバイポーラトラン
ジスタ１７ａはターンオンしにくくなる。しかも、寄生
横型ｎｐｎバイポーラトランジスタ１７ａのベースに相
当する領域の濃度が高くなるので、ベースでの再結合が
多くなり、寄生横型ｎｐｎバイポーラトランジスタ１７
ａの電流増幅率を小さくすることができる。
【００１４】ゆえに、寄生縦型ｐｎｐバイポーラトラン
ジスタ１６ａと寄生横型ｎｐｎバイポーラトランジスタ
１７ａとで構成される寄生サイリスタのループゲインを
抑えることができ、ラッチアップ耐性を向上することが
できる。
【００１５】特に、ｐ+ シリコン基板１ａの採用による
寄生横型ｎｐｎバイポーラトランジスタ１７ａのベース
抵抗低減効果がラッチアップ耐性向上に大きく寄与し得
る。ｐ+ シリコン基板１ａを用いることにより、寄生横
型ｎｐｎバイポーラトランジスタ１７ａのベース抵抗
が、通常のウエハを用いた場合の１〜２桁減少する。こ
のため、寄生横型ｎｐｎバイポーラトランジスタ１７ａ
のベース・エミッタ間のｐｎ接合を順バイアスするのに
必要な電流は著しく大きくなる。この電流は、寄生縦型
ｐｎｐバイポーラトランジスタ１６ａのコレクタ電流に
よって賄われるため、寄生縦型ｐｎｐバイポーラトラン
ジスタは大きな電流を流す必要があり、高注入領域（Hi
gh Level Injection Region ）動作となる。このため、
電流増幅率が急激に低下し、ラッチアップ耐性が向上す
る。
【００１６】以上のことより、ｐ+ シリコン基板１ａに
よる基板抵抗低減効果を向上させるべく、ｐ- エピタキ
シャル層３ａの厚みを小さくする方が好ましい。つま
り、エピタキシャルウエハの効果は、エピタキシャル層
の厚さが小さくなるほど顕著となるといえる。
【００１７】
【発明が解決しようとする課題】しかしながら、エピタ
キシャル層の厚みが小さくなるにつれ、次のような問題
が懸念される。
【００１８】図１８に示すように、ｐ- シリコン基板１
ａとｐ- エピタキシャル層３ａとの境界部にはｐ型不純
物領域２ａが形成される。このｐ型不純物領域２ａは、
高濃度のｐ型不純物を含むｐ+ シリコン基板１ａからｐ
- エピタキシャル層３ａ内にｐ型不純物が拡散すること
により形成される。そのため、ｐ型不純物領域２ａ内で
は、ｐ型不純物濃度が緩やかに変化する。
【００１９】上述のようにエピタキシャルウエハの効果
を顕著とすべくｐ- エピタキシャル層３ａの厚みを小さ
くすると、ｐ型不純物領域２ａがｎウェル４底部におけ
る高濃度領域に達し、ｎウェル４の不純物濃度分布が大
幅に変化する。それにより、ｐ型ソース／ドレイン領域
８ａ，８ｂと、ｐ+ シリコン基板１ａ間の耐圧が劣化
し、パンチスルー現象が発生しやすくなる。
【００２０】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、パンチ
スルー現象を抑制しつつ、ラッチアップ耐性を向上する
ことにある。
【００２１】
【課題を解決するための手段】この発明に係る半導体装
置は、主表面を有する第１導電型の低比抵抗半導体基板
と、エピタキシャル層と、第１導電型の第１活性領域
と、第２導電型の第２活性領域と、第１導電型の不純物
領域とを備える。エピタキシャル層は、半導体基板の主
表面上に形成される。第１および第２活性領域は、エピ
タキシャル層に形成される。不純物領域は、半導体基板
の主表面からエピタキシャル層内に延在し、第１活性領
域下に位置する第１領域と、第２活性領域下に位置し第
１領域よりも厚みの小さい第２領域とを含む。なお、低
比抵抗半導体基板とは、たとえば０．０１〜０．０３Ω
・ｃｍ程度と通常の基板よりも比抵抗の小さい半導体基
板のことを称する。
【００２２】上記のように不純物領域における第２領域
の厚みを第１領域の厚みよりも小さくすることにより、
エピタキシャル層の厚みが小さくなった場合においても
不純物領域が第２活性領域に達するのを阻止することが
できる。それにより、不純物領域が第２活性領域に達す
ることに起因して第２活性領域中に含まれる第２導電型
の不純物濃度が低下することを阻止でき、第２活性領域
をベースとする寄生バイポーラトランジスタのベースの
寄生抵抗を低減することができる。その結果、寄生バイ
ポーラトランジスタのターンオンを抑制することがで
き、ラッチアップ耐性が向上する。また、第２活性領域
内に形成される第１導電型の領域と基板間のパンチスル
ーをも抑制することができる。
【００２３】上記第１領域は、好ましくは、第１活性領
域に達し、第２領域は、好ましくは、第２活性領域と離
隔する。
【００２４】第１導電型の第１領域が第１導電型の第１
活性領域に達することにより、第１活性領域の寄生抵抗
を低減することができる。それにより、第１活性領域を
ベースとする寄生バイポーラトランジスタのベースの寄
生抵抗を低減でき、寄生バイポーラトランジスタのター
ンオンを抑制することができる。また、第２領域が第２
活性領域と離隔することにより、前述のように、第２活
性領域内に形成される第１導電型の領域と基板間のパン
チスルーを抑制することができる。さらに、第２領域が
第２活性領域と離隔することにより、基板をコレクタと
する寄生バイポーラトランジスタのコレクタ抵抗を増大
させることができる。それにより、寄生バイポーラトラ
ンジスタの電流増幅率を低下させることができる。
【００２５】不純物領域に含まれる第１導電型の不純物
濃度は、エピタキシャル層の不純物濃度よりも高い。ま
た、第２活性領域と第２領域間に位置するエピタキシャ
ル層の厚みは、第１活性領域と第１領域間に位置するエ
ピタキシャル層の厚みよりも大きい。
【００２６】上記のように不純物領域に厚みの異なる第
１と第２領域を設けることにより、第２活性領域と第２
領域間に位置するエピタキシャル層の厚みを、第１活性
領域と第１領域に位置するエピタキシャル層の厚みより
も大きくすることができる。それにより、前述のよう
に、ラッチアップの耐性を向上させつつ第２活性領域内
に形成される第１導電型の領域と基板間のパンチスルー
を効果的に抑制することができる。
【００２７】第１活性領域は、好ましくは第１導電型の
第１ウェルを含み、第２活性領域は、好ましくは、第２
導電型の第２ウェルを含む。第１ウェルには第２導電型
のＭＯＳ（Metal Oxide Semiconductor ）トランジスタ
が形成され、第２ウェルには第１導電型のＭＯＳトラン
ジスタが形成される。
【００２８】上記のようなＣＭＯＳ構造を有する半導体
装置において本発明は有用である。特に、上記第１およ
び第２ウェルがレトログレードウェル構造を有する場合
に、本発明は有用である。それは、第１および第２ウェ
ルがレトログレードウェル構造を有する場合には、第１
および第２ウェルの底部に高濃度部を有する場合がある
からである。本発明を適用することにより、不純物領域
が第２ウェルの高濃度部に達するのを阻止でき、第２ウ
ェル内に形成される第１導電型の領域と基板間のパンチ
スルーを効果的に抑制できる。
【００２９】上記半導体装置は、好ましくは、１対のド
ライバＭＯＳトランジスタと、１対のアクセスＭＯＳト
ランジスタと、１対の負荷用素子とを含むメモリセルを
有する。
【００３０】本発明は、ＳＲＡＭ（Static Random Acce
ss Memory ）等のメモリデバイスにも適用可能である。
【００３１】特に、上記負荷用素子がｐＭＯＳトランジ
スタである、いわゆるフルＣＭＯＳＳＲＡＭの場合に、
本発明は有効である。フルＣＭＯＳＳＲＡＭの場合に
は、メモリセル内にｎＭＯＳとｐＭＯＳとが存在する。
そのため、メモリセル内でラッチアップが発生する可能
性がある。メモリセルには最小のデザインルールが適用
されるので、ラッチアップ防止用ガードリングを設ける
のは困難である。そこで、フルＣＭＯＳＳＲＡＭに対し
本発明を適用することにより、ガードリングを設ける必
要がなくなり、メモリセル面積を縮小することができ
る。
【００３２】本発明に係る半導体装置の製造方法は、下
記の各工程を備える。第１導電型の低比抵抗半導体基板
の主表面に、相対的に高濃度の第１導電型の不純物を含
む高濃度部と、相対的に低濃度の第１導電型の不純物を
含む低濃度部とを形成する。主表面上にエピタキシャル
層を形成するとともに主表面からエピタキシャル層内に
延在し相対的に厚い第１領域と相対的に薄い第２領域と
を含む第１導電型の不純物領域を形成する。第１領域上
に第１導電型の第１活性領域を形成する。第２領域上に
第２導電型の第２活性領域を形成する。なお、上記低濃
度部とは、高濃度部よりも第１導電型の不純物濃度が低
い部分のことを称し、それ自体に高濃度の第１導電型の
不純物が含まれる場合もある。
【００３３】高濃度部と低濃度部を含む主表面上にエピ
タキシャル層を形成することにより、エピタキシャル層
内に厚みの異なる第１および第２領域を有する不純物領
域を形成することができる。相対的に厚い第１領域が高
濃度部上に形成され、相対的に薄い第２領域が低濃度部
上に形成される。このように第２領域を第１領域よりも
薄く形成することにより、前述のように、第２活性領域
内に形成される第１導電型の領域と基板間のパンチスル
ーを抑制できる。また、不純物領域が第２活性領域に達
するのを阻止できるので、第２活性領域をベースとする
寄生バイポーラトランジスタのベースの寄生抵抗増大を
も抑制することができる。それにより、寄生バイポーラ
トランジスタのターンオンを抑制できる。さらに、エピ
タキシャル層にエッチング等の処理を施さないので、エ
ピタキシャル層中に欠陥が発生することをも抑制でき
る。
【００３４】上記高濃度部と低濃度部を形成する工程
は、基板の主表面に第１導電型の不純物を選択的に導入
する工程を含む。
【００３５】半導体基板の主表面に第１導電型の不純物
を選択的に導入することにより、主表面に、相対的に不
純物濃度の高い高濃度部と、相対的に不純物濃度の低い
低濃度部とを形成することができる。
【００３６】上記第１導電型の不純物を主表面に選択的
に導入する工程は、下記の各工程を含む。主表面上に選
択的にマスク層を形成する。このマスク層を用いて主表
面に選択的に第１導電型の不純物を注入する。
【００３７】このようにマスクを用いて主表面に選択的
に第１導電型の不純物を注入することにより、主表面
に、相対的に不純物濃度の高い高濃度部と相対的に不純
物濃度の低い低濃度部とを形成でき、上述のような効果
が得られる。
【００３８】上記第１導電型の不純物を主表面に選択的
に導入する工程は、下記の各工程を含んでもよい。主表
面上に、第１導電型の不純物の透過を防止する不純物透
過防止膜を選択的に形成する。この不純物透過防止膜を
覆うように主表面上に第１導電型の不純物を含む膜を形
成する。第１導電型の不純物を含む膜から基板中に第１
導電型の不純物を選択的に拡散させる。
【００３９】上記の方法によっても、主表面に選択的に
第１導電型の不純物を導入でき、前述の場合と同様の効
果が得られる。
【００４０】上記第１活性領域は、好ましくは、第１導
電型の第１ウェルを含み、第２活性領域は、好ましく
は、第２導電型の第２ウェルを含む。この場合、第１活
性領域の形成工程は、好ましくは、第１領域上に位置す
るエピタキシャル層に第１導電型の不純物を導入するこ
とにより第１領域に達するように第１ウェルを形成する
工程を含む。また、第２活性領域の形成工程は、好まし
くは、第２領域上に位置するエピタキシャル層に第２導
電型の不純物を導入することにより、第２領域と離隔す
るように第２ウェルを形成する工程を含む。
【００４１】上記のようにして第１および第２活性領域
を形成することにより、第１活性領域底部の第１導電型
の不純物濃度を高めることができるばかりでなく、導電
型の異なる第２活性領域と不純物領域とが重なることに
起因する第２活性領域中に含まれる第２導電型の不純物
濃度の低下をも阻止することができる。それにより、ラ
ッチアップ耐性の向上された半導体装置が得られる。そ
れに加え、第２領域が第２活性領域と離隔しているの
で、前述のようにパンチスルー耐性をも向上させること
ができる。
【００４２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図１〜図１７を用いて説明する。
【００４３】（実施の形態１）図１は、この発明の実施
の形態１におけるＣＭＯＳの断面図である。図２は、Ｃ
ＭＯＳインバータの構成および寄生サイリスタの等価回
路を示す図である。
【００４４】図１を参照して、ｐ+ シリコン基板１ａの
主表面上にｐ- エピタキシャル層３ａが形成される。ｐ
+ シリコン基板１ａの比抵抗は、０．０１〜０．０３Ω
・ｃｍ程度である。また、ｐ- エピタキシャル層３ａの
比抵抗は１０Ω・ｃｍ程度であり、それに含まれるｐ型
の不純物濃度は１．５×１０15ｃｍ-3程度である。
【００４５】ｐ- エピタキシャル層３ａの厚みはほぼ均
一であり、ｐ- エピタキシャル層３ａは、底部にｐ型不
純物領域２ａを有する。
【００４６】ｐ型不純物領域２ａに含まれるｐ型の不純
物濃度は、ｐ- エピタキシャル層３ａに含まれるそれよ
りも高く、ｐ+ シリコン基板１ａに含まれるそれより低
い。また、ｐ型不純物領域２ａは、相対的に大きい厚み
ｔ２を有する第１領域２ａ１と、相対的に小さい厚みｔ
１を有する第２領域２ａ２を含む。
【００４７】第１領域２ａ１上には、シリコン基板１ａ
と同じ導電型のｐウェル（活性領域）５が形成され、第
２領域２ａ２上には、シリコン基板１ａと異なる導電型
のｎウェル（活性領域）４が形成される。ｎウェル４お
よびｐウェル５は、ともにレトログレードウェル構造を
有し、底部にｎ型とｐ型の高濃度部をそれぞれ有する。
【００４８】ｐ型不純物領域２ａの第１領域２ａ１は、
ｐウェル５に達し、ｐ型不純物領域２ａの第２領域２ａ
２は、ｎウェル４と離隔する。ｐウェル５と第１領域２
ａ１は離隔してもよいが、その場合、ｎウェル４と第２
領域２ａ２間に位置するエピタキシャル層３ａの厚み
を、ｐウェル５と第１領域２ａ１間に位置するエピタキ
シャル層３ａの厚みより大きくする。
【００４９】第１および第２領域２ａ１，２ａ２には、
前述のようにｐ- エピタキシャル層３ａに含まれるｐ型
不純物濃度より高くかつｐ+ シリコン基板１ａに含まれ
るｐ型不純物濃度より低いｐ型不純物が含まれる。それ
は、このｐ型不純物領域２ａが、エピタキシャル層３ａ
形成時および後述するフィールド酸化膜６形成時の熱処
理等により、シリコン基板１ａ中のボロン（Ｂ）等のｐ
型不純物がエピタキシャル層３ａ中に拡散することによ
り形成されるからである。
【００５０】このように比較的高濃度のｐ型不純物を含
む第１領域２ａ１がｐウェル５に達することにより、ｐ
ウェル５底部におけるｐ型不純物濃度を高めることがで
きる。また、第１領域２ａ１と同程度の量のｐ型不純物
を含む第２領域２ａ２がｎウェル４と離隔することによ
り、ｎウェル４中に含まれるｎ型不純物濃度の低下を阻
止することができる。特に、ｎウェル４がレトログレー
ドウェル構造を有する場合に効果的である。
【００５１】ｎウェル４上にはｐＭＯＳトランジスタが
形成され、ｐウェル５上にはｎＭＯＳトランジスタが形
成される。また、ｎウェル４内にはｎウェルコンタクト
領域１０が形成され、ｐ型ウェル５内にはｐウェルコン
タクト領域１１が形成される。
【００５２】上記ｐＭＯＳトランジスタは、ｐ型のソー
ス／ドレイン領域８ａ，８ｂと、ゲート電極７ａとを備
える。ｎＭＯＳトランジスタは、ｎ型ソース／ドレイン
領域９ａ，９ｂと、ゲート電極７ｂとを備える。ゲート
電極７ａ，７ｂの側壁上にはサイドウォール絶縁膜１２
が形成される。
【００５３】ｐ- エピタキシャル層３ａの表面には選択
的にフィールド酸化膜６が形成される。ｎＭＯＳトラン
ジスタおよびｐＭＯＳトランジスタを覆うようにｐ- エ
ピタキシャル層３ａ上に、シリコン酸化膜等からなる層
間絶縁膜１３を、１００〜１０００ｎｍ程度の厚みに形
成する。この層間絶縁膜１３にコンタクトホール１３ａ
〜１３ｆを形成する。コンタクトホール１３ａ〜１３ｆ
内に延在するように層間絶縁膜１３上に、５００〜２０
００ｎｍ程度の厚みの金属配線１４ａ〜１４ｃを形成す
る。
【００５４】次に、図２を用いて、ＣＭＯＳインバータ
の構成と、寄生サイリスタについて説明する。
【００５５】図２に示すように、ソース領域８ａおよび
ｎウェルコンタクト領域１０が電源電圧Ｖｃｃに接続さ
れ、ゲート電極７ａ，７ｂが入力端子に接続される。ド
レイン領域８ｂ，９ｂは出力端子に接続され、ソース領
域９ａおよびｐウェルコンタクト領域１１は接地（ＧＮ
Ｄ）される。
【００５６】ソース領域８ａをエミッタ、ｎウェル４を
ベース、ｐ+ シリコン基板１ａをコレクタとする寄生縦
型ｐｎｐバイポーラトランジスタ１６ａと、ソース領域
９ａをエミッタ、ｐウェル５をベース、ｎウェル４をコ
レクタとする寄生横型ｎｐｎバイポーラトランジスタ１
７ａとが存在する。これらの寄生バイポーラトランジス
タにより、寄生サイリスタが構成される。
【００５７】前述のように、ｎウェル４の底部にｎ型の
高濃度部が形成されるので、寄生抵抗ＲＷを低減するこ
とができる。それにより、寄生サイリスタのループゲイ
ンを抑え、ラッチアップ耐性を向上することができる。
【００５８】それに加え、図１および図２に示すよう
に、第２領域２ａ２を第１領域２ａ１よりも相対的に薄
く形成しているので、第２領域２ａ２がｎウェル４に達
するのを阻止することができる。ｎウェル４がレトログ
レードウェル構造を有する場合には、ｎウェル４の底部
における高濃度部にｐ型不純物が達するのを阻止するこ
とができる。それにより、ｎウェル４に含まれるｎ型不
純物の濃度低下を阻止することができ、寄生縦型ｐｎｐ
バイポーラトランジスタ１６ａのベースの寄生抵抗を低
く維持することができる。
【００５９】また、図１および図２に示すように、第１
領域２ａ１がｐウェル５に達することにより、ｐウェル
５に含まれるｐ型不純物濃度を高めることができる。そ
れにより、寄生横型ｎｐｎバイポーラトランジスタ１７
ａのベースの寄生抵抗を低減することができる。以上の
ことより、さらに効果的にラッチアップ耐性を向上する
ことができる。
【００６０】ここで、図３と図４とを用いて、図１にお
けるＩＩＩ−ＩＩＩ線に沿う不純物プロファイルおよび
ＩＶ−ＩＶ線に沿う不純物プロファイルについて説明す
る。
【００６１】図３に示すように、ｎウェル４の底部には
ｎ型高濃度部の不純物濃度ピーク位置が存在する。この
不純物濃度ピーク位置と、ｐ型不純物領域２ａの第２領
域２ａ２との間に、低濃度のｐ- エピタキシャル層３ａ
が存在する。そのため、図１および図２におけるソース
／ドレイン領域８ａ，８ｂと、シリコン基板１ａ間のパ
ンチスルー耐性を従来例よりも向上することができる。
【００６２】次に、図４に示すように、ｐウェル５の底
部にもｐ型高濃度部の不純物濃度ピーク位置が存在す
る。この不純物濃度ピーク位置に達するように第１領域
２ａ１が形成される。それにより、ｐウェル５中のｐ型
不純物濃度を高めることができる。なお、第１領域２ａ
１は、ｐウェル５の不純物濃度ピーク位置よりも深い部
分に到達するように形成されてもよい。
【００６３】以上のようにｐ型不純物領域２ａに第１お
よび第２領域２ａ１，２ａ２を設けることにより、エピ
タキシャル層３ａの厚みを低減した場合においても、ソ
ース／ドレイン領域８ａ，８ｂと基板１ａ間のパンチス
ルー耐性を確保することができる。その結果、ラッチア
ップ耐性のみならずパンチスルー耐性をも従来例より向
上させることができる。
【００６４】次に、図５〜図９を用いて、図１に示すＣ
ＭＯＳの製造方法について説明する。
【００６５】シリコン基板１ａの主表面上にレジスト１
５ａを塗布し、図５に示すようにレジスト１５ａを所定
形状にパターニングする。その後、パターニングされた
レジスト１５ａをマスクとして用いて、シリコン基板１
ａ中にボロン（Ｂ）等のｐ型不純物を注入する。注入条
件は、たとえば、３０ｋｅＶ〜５０ｋｅＶ，〜５．０×
１０15ｃｍ2 である。
【００６６】次に、レジスト１５ａを除去した後、図６
に示すように、シリコン基板１ａの主表面上に、ｐ- エ
ピタキシャル層３ａを１０μｍ程度の厚みに形成する。
このエピタキシャル層３ａは、たとえば１２００℃の温
度で形成される。そのため、シリコン基板１ａ中からエ
ピタキシャル層３ａ中にｐ型不純物が拡散する。このと
き、上述のｐ型不純物注入によりシリコン基板１ａの主
表面では相対的に高濃度のｐ型不純物を含む高濃度部
と、相対的に低濃度のｐ型不純物を含む低濃度部とが存
在する。
【００６７】上記の高濃度部から低濃度部よりも多くの
ｐ型不純物がエピタキシャル層３ａ中に拡散するので、
結果として相対的に厚みの大きい第１領域２ａ１と、相
対的に厚みの小さい第２領域２ａ２とが形成されること
となる。より詳しくは、上述の高濃度部上に第１領域２
ａ１が形成され、低濃度部上に第２領域２ａ２が形成さ
れる。なお、説明の便宜上「低濃度部」という表現を用
いたが、上述の低濃度部には通常の低濃度領域よりも多
くの不純物が含まれている。
【００６８】本実施の形態では、ｐ型不純物をシリコン
基板１ａ中にドーピングすることによりシリコン基板１
ａの主表面におけるｐ型不純物濃度に差を設けたが、た
とえばｎ型不純物を上述の場合と同様の手法でシリコン
基板１の主表面の所定領域に注入することによりｐ型不
純物濃度に差を設けることも可能であると考えられる。
【００６９】次に、図７に示すように、ＬＯＣＯＳ（LO
cal Oxidation of Silicon）法等を用いて、エピタキシ
ャル層３ａの表面に選択的にフィールド酸化膜６を形成
する。この熱処理により、第１および第２領域２ａ１，
２ａ２の厚みが増加する。
【００７０】次に、図８を参照して、第１領域２ａ１を
覆い第２領域２ａ２直上に位置するエピタキシャル層３
ａの表面を露出させるレジスト１５ｂを形成する。この
レジスト１５ｂをマスクとして用いて、リン（Ｐ）とボ
ロン（Ｂ）をエピタキシャル層３ａ中に注入する。条件
は、リン（Ｐ）を７００ｋｅＶ，１．０×１０13ｃ
ｍ -2、リン（Ｐ）を２００ｋｅＶ，１．０×１０12ｃｍ
-2、ボロン（Ｂ）を２０ｋｅＶ，１．５×１０12ｃｍ-2
である。それにより、第２領域２ａ２と離隔するように
ｎウェル４を形成する。
【００７１】次に、図９に示すように、第２領域２ａ２
を覆い、第１領域２ａ１直上に位置するエピタキシャル
層３ａの表面を露出させるレジスト１５ｃを形成する。
このレジスト１５ｃをマスクとして用いて、ボロン
（Ｂ）をエピタキシャル層３ａ中に注入する。条件は、
４００ｋｅＶ，１．０×１０13ｃｍ-2、１００ｋｅＶ，
１．０×１０12ｃｍ-3および５０ｋｅＶ，２．５×１０
12ｃｍ-2である。それにより、第１領域２ａ１に達する
ようにｐウェル５が形成される。なお、上述のｎウェル
４およびｐウェル５の形成条件は一例であり、他の条件
を採用することも可能である。
【００７２】次に、ＭＯＳトランジスタの能動領域とな
る部分に１０〜１００ｎｍ程度の厚みのゲート酸化膜を
熱酸化法等により形成し、その上に多結晶シリコン膜等
の導電膜を堆積する。この導電膜をパターニングするこ
とによりゲート電極７ａ，７ｂを形成する。次に、それ
らを覆うようにシリコン酸化膜等の絶縁膜を堆積し、そ
の絶縁膜にドライエッチング等のエッチバックを施す。
それにより、サイドウォール絶縁膜１２を形成する。
【００７３】次に、ｎ型不純物とｐ型不純物とを選択的
にｎウェル４あるいはｐウェル５に注入し、ソース／ド
レイン領域８ａ，９ａ，８ｂ，９ｂと、ｎウェルコンタ
クト領域１０と、ｐウェルコンタクト領域１１とを形成
する。
【００７４】次に、ＣＶＤ（Chemical Vapor Depositio
n ）法等を用いて、シリコン酸化膜等からなる層間絶縁
膜１３を形成する。この層間絶縁膜１３にフォトリソグ
ラフィとエッチングにより、コンタクトホール１３ａ〜
１３ｆを形成する。その後、スパッタリング法等を用い
て、アルミニウム等からなる金属配線１４ａ，１４ｂ，
１４ｃを形成する。以上の工程を経て図１に示すＣＭＯ
Ｓが形成されることとなる。
【００７５】次に、図１０〜図１２を用いて、シリコン
基板１ａへのｐ型不純物の選択的導入方法の他の例につ
いて説明する。本方法は、後述する実施の形態２〜４に
も適用可能である。
【００７６】図１０に示すように、シリコン基板１ａの
主表面上に窒化膜２５を堆積する。この窒化膜２５上に
レジスト１５ｄを形成し、このレジスト１５ｄをマスク
として用いて窒化膜２５をパターニングする。それによ
り図１１に示すように、シリコン基板１ａの主表面を選
択的に露出させる窒化膜２５が形成される。
【００７７】次に、窒化膜２５を覆うように主表面上に
ＢＳＧ（Borosilicate glass）膜２６を堆積する。この
ＢＳＧ膜２６からシリコン基板１ａ中にボロンを拡散さ
せる。このとき、窒化膜２５はボロンの透過を阻止す
る。それにより、シリコン基板１ａ中に選択的にボロン
が拡散し、相対的に高濃度のｐ型不純物を含む高濃度部
と、相対的に低濃度のｐ型不純物を含む低濃度部とを主
表面に形成することができる。その後、ＢＳＧ膜２６と
窒化膜２５とを除去し、エピタキシャル層３ａを形成す
る。それにより、図６の場合と同様のエピタキシャル層
３ａを形成できる。
【００７８】なお、不純物の透過を防止可能な膜であれ
ば、窒化膜２５の代わりに使用できる。また、ｐ型不純
物をドーピング可能な膜であれば、ＢＳＧ膜２６以外の
膜も使用可能である。
【００７９】本実施の形態におけるＣＭＯＳの製造方法
によれば、ラッチアップ耐性およびパンチスルー耐性が
向上されたＣＭＯＳを形成できるばかりでなく、エピタ
キシャル層３ａにエッチング処理等を施していないの
で、エピタキシャル層３ａにおける欠陥の発生をも抑制
することができる。
【００８０】（実施の形態２）次に、図１３を用いて、
本発明の実施の形態２について説明する。図１３は、本
発明の実施の形態２におけるＣＭＯＳを示す断面図であ
る。
【００８１】図１３を参照して、本実施の形態２では、
ｎ+ シリコン基板１ｂの主表面上にｎ- エピタキシャル
層３ｂが形成されている。そして、これらの間にｎ型不
純物領域２ｂが形成されている。このｎ型不純物領域２
ｂは、相対的に厚みの大きい第１領域２ｂ１と、相対的
に厚みの小さい第２領域２ｂ２とを有する。
【００８２】本実施の形態２の場合には、寄生縦型ｎｐ
ｎバイポーラトランジスタ１６ｂと、寄生横型ｐｎｐバ
イポーラトランジスタ１７ｂとで寄生サイリスタが構成
される。
【００８３】それ以外の構造に関しては実施の形態１の
場合と同様である。本実施の形態２においても実施の形
態１と同様の効果を期待できる。
【００８４】本実施の形態２におけるＣＭＯＳの製造方
法については、実施の形態１の場合と同様の方法でリン
（Ｐ）等のｎ型不純物をシリコン基板１ｂの主表面に選
択的に導入し、該主表面上にｎ- エピタキシャル層３ｂ
を形成すればよい。シリコン基板１ｂの主表面に導入さ
れるｎ型不純物の注入量および注入エネルギは、実施の
形態１におけるｐ型不純物の注入量および注入エネルギ
と同様でよい。それ以外のプロセスは実施の形態１の場
合と同様である。
【００８５】（実施の形態３）図１４に、本実施の形態
３におけるＣＭＯＳの断面構造を示す。図１４に示すよ
うに、本実施の形態３では、ｐ+ シリコン基板１ａの主
表面上にｎ- エピタキシャル層３ｂを形成している。そ
れ以外の構造に関しては実施の形態１の場合と同様であ
る。本実施の形態３の場合にも、実施の形態１の場合と
同様の効果を期待できる。
【００８６】製造方法に関しては、実施の形態１の場合
と同様の方法で、ｐ+ シリコン基板１ｂの主表面に選択
的にｐ型不純物を導入し、該主表面上にｎ- エピタキシ
ャル層３ｂを形成すればよい。それ以外のプロセスにつ
いては実施の形態１と同様である。
【００８７】（実施の形態４）図１５に、本実施の形態
４におけるＣＭＯＳの断面構造を示す。図１５に示すよ
うに、本実施の形態４では、ｎ+ シリコン基板１ｂの主
表面上に、ｐ- エピタキシャル層３ａを形成している。
また、ｎ型不純物領域２ｂがエピタキシャル層３ａ内に
形成され、第１および第２領域２ｂ１，２ｂ２を有す
る。さらに、寄生サイリスタが、寄生縦型ｎｐｎバイポ
ーラトランジスタ１６ｂと、寄生横型ｐｎｐバイポーラ
トランジスタ１７ｂとで構成されている。それ以外の構
造に関しては実施の形態１の場合と同様である。本実施
の形態４の場合も、実施の形態１と同様の効果を期待で
きる。
【００８８】本実施の形態４におけるＣＭＯＳの製造方
法については、実施の形態２と同様の方法でｎ+ シリコ
ン基板１ｂの主表面に選択的にｎ型不純物を導入し、該
主表面上にｐ- エピタキシャル層３ａを形成すればよ
い。それ以降は実施の形態１の場合と同様である。
【００８９】（実施の形態５）次に、図１６および図１
７を用いて、実施の形態１の思想をＳＲＡＭに適用した
実施の形態５について説明する。なお、実施の形態２〜
４の思想も、ＳＲＡＭに適用可能である。
【００９０】図１６は、フルＣＭＯＳＳＲＡＭのメモリ
セルの平面図である。図１７は、図１６におけるＸ１−
Ｘ２に沿う断面図である。
【００９１】図１６を参照して、ｎウェル４ａ，４ｂが
間隔をあけて形成され、ｐウェル５ａ，５ｂが間隔をあ
けて形成される。ｎウェル４ａ上からｐウェル５ａ上に
延在するようにゲート電極１９ａが形成され、ｎウェル
４ｂ上からｐウェル５ｂ上に延在するようにゲート電極
１９ｂが形成され、ｐウェル５ａ上からｐウェル５ｂ上
に延在するようにゲート電極１９ｃが形成される。
【００９２】ゲート電極１９ａとｎウェル４ａとの交差
部にｐＭＯＳトランジスタ（ロードトランジスタ）１８
ａが形成され、ｎウェル４ｂとゲート電極１９ｂとの交
差部にｐＭＯＳトランジスタ（ロードトランジスタ）１
８ｂが形成される。
【００９３】ｐウェル５ａとゲート電極１９ａとの交差
部にｎＭＯＳトランジスタ（ドライバトランジスタ）１
８ｃが形成され、ｐウェル５ｂとゲート電極１９ｂとの
交差部にｎＭＯＳトランジスタ（ドライバトランジス
タ）１８ｄが形成される。また、ｐウェル５ａとゲート
電極１９ｃとの交差部にｎＭＯＳトランジスタ（アクセ
ストランジスタ）１８ｅが形成され、ｐウェル５ｂとゲ
ート電極１９ｃとの交差部にｎＭＯＳトランジスタ（ア
クセストランジスタ）１８ｆが形成される。
【００９４】ｎウェル４ａ内の所定の不純物領域と、ゲ
ート電極１９ｂと、ｐウェル５ａ内の所定の不純物領域
とが、コンタクトホール２１ａ〜２１ｃを介して局所配
線２０ａによって接続される。ｎウェル４ｂ内の所定の
不純物領域と、ゲート電極１９ａと、ｐウェル５ｂ内の
所定の不純物領域とが、コンタクトホール２１ｄ〜２１
ｆを介して局所配線２０ｂにより接続される。
【００９５】次に、図１７を参照して、ｐ型不純物領域
２ａの第１領域２ａ１直上に位置するｐウェル５上にｎ
ＭＯＳトランジスタが形成され、第２領域２ａ２直上に
位置するｎウェル４上にｐＭＯＳが形成される。ｐＭＯ
Ｓは、ドレインとなるｐ型不純物領域２３を有し、ｎＭ
ＯＳトランジスタは、ソース／ドレインとなるｎ型不純
物領域２２ａ，２２ｂと、ゲート電極１９ｃとを備え
る。
【００９６】ｐＭＯＳトランジスタとｎＭＯＳトランジ
スタとを覆うように層間絶縁膜１３が形成され、層間絶
縁膜１３にコンタクトホール２１ｄ〜２１ｆが形成され
る。コンタクトホール２１ｄ〜２１ｆ内から層間絶縁膜
１３上に延在するように局所配線２０ｂが形成される。
【００９７】このようにフルＣＭＯＳＳＲＡＭに本発明
を適用することにより、メモリセル内におけるラッチア
ップを効果的に抑制することができる。そのため、ラッ
チアップ防止用ガードリングをメモリセル内に設ける必
要がなくなり、メモリセル面積を縮小することができ
る。特に、微細化が進みセル面積が小さくなった場合に
本発明は有効である。
【００９８】以上のように、さまざまな実施の形態につ
いて説明を行なったが、本発明の思想は、ＤＲＡＭ（Dy
namic Random Access Memory）等の他のメモリや、Ｂｉ
ＣＭＯＳその他のＣＭＯＳ構造を有するすべてのデバイ
スに適用可能である。特に、これらに適用する場合に
は、ｐ+ シリコン基板１ａを採用することが好ましい。
ＳＲＡＭに本発明を適用する場合は、ｎ+ シリコン基板
１ｂを採用することが好ましい。また、基板とエピタキ
シャル層とが同一導電型の場合には、シングルウェル構
造を採用することもできる。
【００９９】なお、今回開示された実施の形態は、すべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれる。
【０１００】
【発明の効果】以上説明したように、本発明によれば、
寄生サイリスタを構成する２つの寄生バイポーラトラン
ジスタのベースの寄生抵抗を低減できるので、バイポー
ラトランジスタのターンオンを抑制でき、ラッチアップ
耐性を向上することができる。そればかりでなく、基板
と、第２活性領域における基板と同じ導電型の領域との
間のパンチスルーをも抑制できる。さらに、エピタキシ
ャル層にエッチング等の処理を施さないので、エッチン
グ等の処理をエピタキシャル層に施すことにより生じ得
る結晶欠陥の発生をも阻止することができる。その結
果、信頼性の高い半導体装置が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるＣＭＯＳの断
面図である。
【図２】 寄生サイリスタの等価回路を併記したＣＭＯ
Ｓの断面図である。
【図３】 図１のＩＩＩ−ＩＩＩ線に沿う不純物プロフ
ァイルの一例を示す図である。
【図４】 図１のＩＶ−ＩＶ線に沿う不純物プロファイ
ルの一例を示す図である。
【図５】 図１に示すＣＭＯＳの製造工程の第１工程を
示す断面図である。
【図６】 図１に示すＣＭＯＳの製造工程の第２工程を
示す断面図である。
【図７】 図１に示すＣＭＯＳの製造工程の第３工程を
示す断面図である。
【図８】 図１に示すＣＭＯＳの製造工程の第４工程を
示す断面図である。
【図９】 図１に示すＣＭＯＳの製造工程の第５工程を
示す断面図である。
【図１０】 シリコン基板への不純物導入方法の他の例
における第１工程を示す断面図である。
【図１１】 シリコン基板への不純物導入方法の他の例
における第２工程を示す断面図である。
【図１２】 シリコン基板への不純物導入方法の他の例
における第３工程を示す断面図である。
【図１３】 寄生サイリスタの等価回路を併記した実施
の形態２におけるＣＭＯＳの断面図である。
【図１４】 寄生サイリスタの等価回路を併記した実施
の形態３におけるＣＭＯＳの断面図である。
【図１５】 寄生サイリスタの等価回路を併記した実施
の形態４におけるＣＭＯＳの断面図である。
【図１６】 本発明の実施の形態５におけるＳＲＡＭの
メモリセルの平面図である。
【図１７】 図１６におけるＸ１−Ｘ２に沿う断面図で
ある。
【図１８】 従来のＣＭＯＳの断面図である。
【符号の説明】
１ａ ｐ+ シリコン基板、１ｂ ｎ+ シリコン基板、２
ａ ｐ型不純物領域（遷移領域）、２ｂ ｎ型不純物領
域（遷移領域）、２ａ１，２ｂ１ 第１領域、２ａ２，
２ｂ２ 第２領域、３ａ ｐ- エピタキシャル層、３ｂ
ｎ- エピタキシャル層、４，４ａ，４ｂ ｎウェル、
５，５ａ，５ｂ ｐウェル、６ フィールド酸化膜、７
ａ，７ｂ ゲート電極、８ａ，９ａ ソース領域、８
ｂ，９ｂドレイン領域、１０ ｎウェルコンタクト領
域、１１ ｐウェルコンタクト領域、１６ａ 寄生縦型
ｐｎｐバイポーラトランジスタ、１６ｂ 寄生縦型ｎｐ
ｎバイポーラトランジスタ、１７ａ 寄生横型ｎｐｎバ
イポーラトランジスタ、１７ｂ 寄生横型ｐｎｐバイポ
ーラトランジスタ、１５ａ〜１５ｄ レジスト（マス
ク）。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する第１導電型の低比抵抗半
    導体基板と、 前記主表面上に形成されたエピタキシャル層と、 前記エピタキシャル層に形成された第１導電型の第１活
    性領域と、 前記エピタキシャル層に形成された第２導電型の第２活
    性領域と、 前記主表面から前記エピタキシャル層内に延在し、前記
    第１活性領域下に位置する第１領域と、前記第２活性領
    域下に位置し前記第１領域よりも厚みの小さい第２領域
    とを含む第１導電型の不純物領域と、を備えた半導体装
    置。
  2. 【請求項２】 前記第１領域は前記第１活性領域に達
    し、前記第２領域は前記第２活性領域と離隔する、請求
    項１に記載の半導体装置。
  3. 【請求項３】 前記不純物領域に含まれる第１導電型の
    不純物濃度は、前記エピタキシャル層の不純物濃度より
    高く、 前記第２活性領域と前記第２領域間に位置する前記エピ
    タキシャル層の厚みが、前記第１活性領域と前記第１領
    域間に位置する前記エピタキシャル層の厚みより大き
    い、請求項１に記載の半導体装置。
  4. 【請求項４】 前記第１活性領域は、第１導電型の第１
    ウェルを含み、 前記第２活性領域は、第２導電型の第２ウェルを含み、 前記第１ウェルには第２導電型のＭＯＳ（Metal Oxide
    Semiconductor ）トランジスタが形成され、 前記第２ウェルには第１導電型のＭＯＳトランジスタが
    形成される、請求項１から３のいずれかに記載の半導体
    装置。
  5. 【請求項５】 前記第１と第２ウェルは、レトログレー
    ドウェルである、請求項４に記載の半導体装置。
  6. 【請求項６】 前記半導体装置は、１対のドライバＭＯ
    Ｓ（Metal Oxide Semiconductor ）トランジスタと、１
    対のアクセスＭＯＳトランジスタと、１対の負荷用素子
    を含むメモリセルを備える、請求項１から５のいずれか
    に記載の半導体装置。
  7. 【請求項７】 前記負荷用素子はＭＯＳ（Metal Oxide
    Semiconductor ）トランジスタである、請求項６に記載
    の半導体装置。
  8. 【請求項８】 第１導電型の低比抵抗半導体基板の主表
    面に、相対的に高濃度の第１導電型の不純物を含む高濃
    度部と、相対的に低濃度の第１導電型の不純物を含む低
    濃度部とを形成する工程と、 前記主表面上にエピタキシャル層を形成するとともに前
    記主表面から前記エピタキシャル層内に延在し相対的に
    厚い第１領域と相対的に薄い第２領域とを含む第１導電
    型の不純物領域を形成する工程と、 前記第１領域上に第１導電型の第１活性領域を形成する
    工程と、 前記第２領域上に第２導電型の第２活性領域を形成する
    工程とを備えた半導体装置の製造方法。
  9. 【請求項９】 前記高濃度部と前記低濃度部を形成する
    工程は、前記主表面に第１導電型の不純物を選択的に導
    入する工程を含む、請求項８に記載の半導体装置の製造
    方法。
  10. 【請求項１０】 前記第１導電型の不純物を前記主表面
    に選択的に導入する工程は、 前記主表面上に選択的にマスク層を形成する工程と、 前記マスク層を用いて前記主表面に選択的に前記第１導
    電型の不純物を注入する工程とを含む、請求項９に記載
    の半導体装置の製造方法。
  11. 【請求項１１】 前記第１導電型の不純物を前記主表面
    に選択的に導入する工程は、 前記主表面上に、前記第１導電型の不純物の透過を防止
    する不純物透過防止膜を選択的に形成する工程と、 前記不純物透過防止膜を覆うように前記主表面上に、前
    記第１導電型の不純物を含む膜を形成する工程と、 前記第１導電型の不純物を含む膜から前記基板中に前記
    第１導電型の不純物を選択的に拡散させる工程とを含
    む、請求項９に記載の半導体装置の製造方法。
  12. 【請求項１２】 前記第１活性領域は第１導電型の第１
    ウェルを含み、 前記第２活性領域は第２導電型の第２ウェルを含み、 前記第１活性領域の形成工程は、 前記第１領域上に位置する前記エピタキシャル層に前記
    第１導電型の不純物を導入することにより、前記第１領
    域に達するように前記第１ウェルを形成する工程を含
    み、 前記第２活性領域の形成工程は、 前記第２領域上に位置する前記エピタキシャル層に第２
    導電型の不純物を導入することにより、前記第２領域と
    離隔するように前記第２ウェルを形成する工程を含む、
    請求項８から１１のいずれかに記載の半導体装置の製造
    方法。
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