JPH02148852A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯ５型電界効果トランジスタ（以下、単に
トランジスタと略記する）を具備してなる半導体装置お
よびその製造方法に係り、特に、チャネル長（ゲート長
）が０．５μｍ以下の超微細トランジスタに適用するの
に好適な半導体装置およびその製造方法に関する。

〔従来の技術〕

この種のトランジスタは、例えば、特開昭６３−７６４
８１号広報に記載されている。

第１１図は、この文献に記載された従来のトランジスタ
の断面図である。

図において、１はＰ型シリコン基板、２はトランジスタ
と他の素子との間の絶縁分離を行なう素子分離絶縁膜、
３はゲート絶縁膜、４はゲート電極、６はドレイン拡散
層、７はソース拡散層、５はゲート電極４とドレイン拡
散層６およびソース拡散層７とを絶縁する絶縁膜、８．
９はドレイン拡散層６およびソース拡散層７の側面の一
部および底面部に形成された絶縁膜である。

すなわち、高集積化に伴い、チャネル長が０．５μｍ以
下の超微細トランジスタを実現する上で、チャネル長が
微細な故に生じる解決すべき重大な課題がある。

それは、■電子崩降服が生じ、パンチスルーによりソー
ス、ドレイン間耐圧が低下する。また。

■ドレイン電界により閾値電圧が低下する、という、い
わゆる短チヤネル効果である。

本構造において、ドレイン拡散層６およびソース拡散層
７の底面部に形成された絶縁膜８．９は、チャネルが形
成可能なようにゲート電極４およびゲート絶縁膜３の直
下の極めて浅い領域を除いて、Ｉくレイン拡散層６およ
びソース拡散層７の側面部にも延在しており、ドレイン
拡散層６の側面部の絶縁膜でドレイン電界を緩和し、上
記■、■の短チヤネル効果を抑制しようとするものであ
る。

〔発明が解決しようとする課題〕

一ヒ記従来技術においては、短チヤネル効果への対策が
十分でない。すなわち、■ゲート電極４の直下の基板１
の濃度プロファイルの点について配慮がされておらず、
（１）ゲート電極４の直下の基板１内に生じる空乏層の
２次元分布により閾値電圧が低下する。（２）ドレイン
電界の緩和が十分でなく、ソース、ドレイン間耐圧が十
分高くない。

（３）ゲート電極４およびゲート絶縁膜３の直下の極め
て浅い領域を除くドレイン拡散層６の底面部および側面
部に延在する絶縁膜８のドレイン側と基板側とは電気的
に十分に絶縁されていないので、ドレイン拡散層６から
基板１側へのリーク電流を抑えることができない。■当
該トランジスタを用いてメモリセルを構成した場合、α
線等に起因する雑音キャリアにより生じるソフトエラー
への対策が十分でない。■依然として、素子分離領域が
必要であり、素子面積の低減効果が少ない。・■素子が
１個の単体構造のみに関するものであり、丁。

ＳＩ全全体しての構造になっていない。

ことが解決すべき課題であった。

本発明の目的は、上記■〜■の課題を解決し、特に、チ
ャネル長が０．５μｍ以下のトランジスタの集積化に適
合する素子構造およびその製造方法を提供することにあ
る。

〔課題を解決するための手段〕

上記目的を、本発明は次のような手段により達成する。

すなわち１本発明の第１の半導体装置（すべての実施例
に適用）は、半導体基板表面上の一部にゲート絶縁膜を
介して（すなわち、ＭＯ３構造）あるいは介さないで（
すなわち、ＭＥＳ構造）設けられたゲート電極と、該ゲ
ート電極の両側の上記半導体基板の表面領域に設けられ
たソース領域およびドレイン領域と、該ソース領域およ
びドレイン領域のうちの少なくともドレイン領域の下部
および上記ゲート電極の直下のチャネルが形成される領
域を除く該ソース領域およびドレイン領域のうちの少な
くともドレイン領域の側部に設けられた絶縁膜とを具備
する半導体装置において、上記ゲート電極の直下の上記
半導体基板内に該半導体基板と同じ導電型で該半導体基
板の不純物濃度より高い不純物濃度の不純物ドープ領域
（図面の符号１０．１０′）が設けられ、かつ、該不純
物ドープ領域の不純物濃度のピークの位置が上記ゲート
電極の直下の上記半導体基板表面からほぼ０．８μｍ以
内にあることを特徴とする。

また、本発明の第２の半導体装置（第１図、第４図、第
９図（Ｂ）に示す）は、半導体基板の一部に突出して設
けられた半導体突出領域と、該半導体突出領域表面上に
ゲート絶縁膜を介してあるいは介さないで設けられたゲ
ート電極と、上記ゲート電極の直下のチャネルが形成さ
れる領域を除いて上記半導体突出領域の両側あるいは片
側下部に延在して設けられた絶縁膜と、上記半導体突出
領域の両側あるいは片側の上記ゲート電極の直下の半導
体側部の露出部に付着され、かつ、該露出部から上記絶
縁膜上に延在する半導体膜からなるソース領域あるいは
ドレイン領域と、該ソース領域あるいはドレイン領域と
それぞれ接して上記半導体突出領域内に設けられた真性
ソース領域あるいは真性ドレイン領域とを具備すること
を特徴とする。

第２の半導体装置においても、上記ゲート電極の直下か
ら上記半導体突出領域内に該半導体突出領域と同じ導電
型で該半導体突出領域の不純物濃度より高い不純物濃度
の不純物ドープ領域を設けた方が好ましく、この場合も
該不純物ドープ領域の不純物濃度のピークが上記ゲート
電極の直下の上記半導体突出領域表面からほぼ０．８μ
ｍ以内にある。

本発明をＶＬＳ　Ｉに必須のＣＭＯ８（相補型トランジ
スタ）に適用した半導体装置（第１図、第４図に示す）
においては、第１導電型の半導体基板の表面領域に設け
られた上記第１導電型と反対導電型の第２導電型のウェ
ルと、該第２導電型ウェル表面領域の一部に突出して設
けられた第２導電型半導体突出領域と、該半導体突出領
域表面上にゲート絶縁膜を介してあるいは介さないで設
けられたゲート電極と、上記ゲート電極の直下のチャネ
ルが形成される領域を除いて上記半導体突出領域の両側
下部に延在して設けられた絶縁膜と、上記半導体突出領
域の両側の上記ゲート電極の直下の半導体露出部にそれ
ぞれ付着され、かつ、該露出部から上記絶縁膜上にそれ
ぞれ延在する半導体膜からなるソース領域およびドレイ
ン領域と。

該ソース領域およびドレイン領域とそれぞれ接して上記
半導体突出領域内に設けられた真性ソース領域および真
性ドレイン領域とを具備する第１導電型電界効果トラン
ジスタと。

上記第１導電型の半導体基板の表面領域もしくは該半導
体基板の表面領域に設けられた第１導電型のウェルの一
部しこ突出して設けられた第１導電型半導体突出領域と
、該半導体突出領域表面上にゲート絶縁膜を介してある
いは介さないで設けられたゲート電極と、上記ゲート電
極の直下のチャネルが形成される領域を除いて上記半導
体突出領域の両側下部に延在して設けられた絶縁膜と、
上記ゲート電極の直下の上記半導体突出領域の両側の半
導体露出部にそれぞれ付着され、かつ、該露出部から上
記絶縁膜上にそれぞれ延在する半導体膜からなるソース
領域およびドレイン領域と、該ソース領域およびドレイ
ン領域とそれぞれ接して上記半導体突出領域内［こ設け
られた真性ソース領域および真性ドレイン領域とを具備
する第２導電型電界効果トランジスタとにより構成され
るＣＭＯ８を具備することを特徴とする。

このＣＭＯ３においても、上記ゲート電極の直下から上
記半導体突出領域内に該半導体突出領域と同じ導電型で
該半導体突出領域の不純物濃度より高い不純物濃度の不
純物ドープ領域を設けた方が好ましく、この場合も該不
純物ドープ領域の不純物濃度のピークが上記ゲート電極
の直下の上記半導体突出領域表面からほぼ０．８μｍ以
内にある。

また、ＣＭＯＳにおいては、上記第２導電型ウェルおよ
び上記第１導電型ウェルもしくは上記第１導電型半導体
基板の表面上の上記！！！縁膜に開孔が形成され、該開
孔部の露出する半導体部に付着された電極を有する。

さらに、インバータ回路（第１図）でなく、多入力回路
のＣＭＯＳ　（第４図）においては、上記第２導電型ウ
ェルの電極と上記第１導電型電界効果トランジスタのソ
ース領域とが接続され、上記第１導電型の電界効果トラ
ンジスタのドレイン領域と上記第２導電型の電界効果ト
ランジスタのドレイン領域とが接続され、かつ、上記第
１導電型ウェルもしくは上記第１導電型半導体基板の電
極と上記第２導電型電界効果トランジスタのソース領域
とが接続され、上記各接続部においてそれぞれ共通に電
極を取るのが好ましい。

本発明の半導体装置の製造方法は、半導体基板の一部に
ゲート絶縁膜を介してあるいは介さないでゲート電極を
形成する第１の工程と、上記ゲート電極の両側の上記半
導体基板を所定の深さ除去することによりゲート電極の
直下に半導体突出領域を形成する第２の工程と、上記ゲ
ート電極の直下のチャネルが形成される領域を除いて、
上記半導体突出領域の両側下部の上記所定の深さ除去し
た基板表面上に延在する絶縁膜を形成する第３の工程と
、上記半導体突出領域の上記ゲート電極の直下の半導体
露出部に半導体膜を付着させる第４の工程とを具備する
ことを特徴とする。

また、上記第１の工程と上記第２の工程との間に、上記
ゲート電極の直下の上記半導体基板の所定の深さに該半
導体基板と同じ導電型で該半導体基板の不純物濃度より
高い不純物濃度で、かつ、不純物濃度のピークの位置が
上記ゲート電極の直下の上記半導体基板表面からほぼ０
８８μｍ以内にある不純物ドープ領域を形成する工程を
具備することが好ましい。

さらに、上記第３の工程において形成した絶縁膜に開孔
を形成して上記半導体基板を露出する工程を具備し、か
つ、上記第４の工程において該露出した半導体基板上に
半導体膜を付着させることも可能である。

〔作用〕

第２図（Ａ）は、本発明の第１の半導体装置の効果を示
す図で、ゲート電極直下の半導体基板内に該基板と同じ
導電型で該基板より不純物濃度が高い不純物ドープ領域
を設けた場合の閾値電圧を示す図、第２図（Ｂ）は、こ
の高濃度不純物ドープ領域のピークの位置を示す図であ
る。

これらの図から明らかなように、ゲート長が０．５μｍ
以下の超微細トランジスタにおいて、高濃度不純物領域
を設けた場合は、高濃度不純物領域を設けない従来の場
合に比べて、閾値電圧が低下するのを抑制できることが
判る。また、閾値電圧の低下防止のためには、ゲート電
極直下のチャネルが形成される半導体基板表面からほぼ
０．８μｍ以下に不純物プロファイルのピークを持つこ
とが要求されることがわかった。また、高濃度不純物ド
ープ領域をゲート電極直下に設けることにより。

ドレイン電界を弱めることができるのでパンチスルーの
抑制が可能で、ソース、ドレイン間耐圧を向上できる。

このようにゲート電極下での基板不純物プロファイルが
短チヤネル効果の改傳向上に重大な影響を及ぼす。さら
に、該高濃度不純物ドープ領域より深いところで発生す
るα線等に起因する雑音キャリアのチャネル部への侵入
を該高濃度不純物領域の電位障壁により抑止でき、情報
容積ノードの蓄積電荷量が変化しないようにできるため
、α線によるソフトエラーの抑制効果を持つ。

また、本発明の第２の半導体装置においては、素子分離
用絶縁膜の上にトランジスタのソース。

ドレイン領域を形成するので、素子分離に必要な距離を
低減できる。従ちて、この第２の半導体装置を用いてチ
ャネル長が０．５μｍ以下の超微細トランジスタで構成
されるＣＭＯＳやメモリセルを構成すれば、高集積かつ
高信頼な集積回路を実現することができる。また、ＣＭ
ＯＳの場合は、トランジスタのソース領域が半導体基板
（半導体装置領域）に接する面積を小さくできるので、
ラッチアップを発生しにくくすることができる。さらに
、メモリセルの場合は、蓄積ノードが半導体基板（半導
体突出領域）に接する面積を小さくできるため、α線に
よるソフトエラー耐性も向上できる。

〔実施例〕

以下、本発明を実施例によってさらに詳細に説明する。

説明を簡明にするため、各部の材質、半導体層の導電型
等を規定して述べるが、材質、導電型等はこれに限定さ
れるものではないことは言うまでもない。

実施例　１ 本発明の第１の実施例の半導体装置の断面構造を第１図
に示す。本構造は、ＶＬＳＩに必須の６ＭＯ５構造であ
る。

図において、１１はＰ型シリコン基板、１３はＮウェル
、１２はＰウェル、１４はフィールド酸化膜、１５はゲ
ート酸化膜、１６はゲートｆｆ電極、１７はゲート保護
絶縁膜、１９は側壁シリコン窒化膜、１３′はＮウェル
１３の表面領域に突出して設けられたＮ型突出領域、１
２′はＰウェル１２の表面領域に突出して設けられたＰ
型突出領域、１０’はゲート電極１６の直下のＮ型突出
領域１３′に設けられたＮ型突出領域１３′より不純物
濃度の高いＮ型不純物層、１０はゲート電極１６の直下
のＰ型突出領域１２′に設けられたＰ型突出領域１２′
より不純物濃度の高いＰ型不純物層、２０はＮ型突出領
域１３′およびＰ型突出領域１２′の両側下部に延在し
て設けられた絶縁膜、２１はシリコン薄膜、３０はＮ領
域あるいはＮ＋領領域２４はＮウェル電極、２８はＰ型
トランジスタのソース領域、２９はＰ型トランジスタの
ドレイン領域、２７はＮ型トランジスタのドレイン領域
、２６はＮ型トランジスタのソース領域、３３はＰ−領
域あるいはＰ″″″領域５はＰウェル電極、３１はＰ型
トランジスタの真性ソース領域、３２はＰ型トランジス
タの真性ドレイン領域、３５はＮ型トランジスタの真性
ドレイン領域、３４はＮ型トランジスタの真性ソース領
域、３６は眉間ｓｍ膜、３７はＮウェル端子およびＰ型
トランジスタのソース端子を兼ねた金属電極、３９はＰ
型トランジスタのドレイン端子およびＮ型トランジスタ
のドレイン端子を兼ねた金ｇＬ電極、３８はＰウェル端
子およびＮ型トランジスタのソース端子を兼ねた金属電
極である。

本実施例の第１の特長は、Ｐ型トランジスタおよびＮ型
トランジスタのゲート電極１６の直下のＮ型突出領域１
３′およびＰ型突出領域１２′内に、それぞれＮ型突出
領域１３′およびＰ型突出領域１２′よりも不純物濃度
の高いＮ型不純物層１０’　とＰ型不純物層１０が設け
られ、かつ、これらの不純物層の不純物濃度のピークの
位置が基板（突出領域）表面からほぼ０．８μｍ以内に
あることである。このように基板と同じ導電型の高濃度
不純物ドープ層１０’、１０を設けたことにより、ゲー
ト電極直下の突出領域１２’、１３’　における空乏層
の２次元分布を抑制できるので閾値電圧が低下するのを
抑制できる。また、該不純物ドープ／！５１０’　、１
０によりドレイン電界が弱められるので、ソース、ドレ
イン間のパンチスルーを抑制し、ソース、ドレイン間耐
圧が向上できる。また、該不純物ドープ層１０’、１０
の領域は、ドレイン電極２９．２７の電圧により空乏お
よび反転することがなくなるので、空乏層からの発生、
再結合電流を抑えることができる。また、この０ＭＯ５
を用いてメモリセルを構成した場合は、該高濃度不純物
ドープ層１０．１０′より深い所で発生する雑音キャリ
アのチャネル部への侵入を該高濃度不純物ドープ層１０
．１０’の電位障壁により抑止でき、α線等によるソフ
トエラーの抑制効果を持つ。

第２の特長は、真性ソース、ドレイン領域（Ｐ型トラン
ジスタではＰ−領域３１．３２、Ｎ型トランジスタでは
Ｎ−領域３４．３５）に接続されるソース、ドレイン領
域（Ｐ型トランジスタでは２８．２９、Ｎ型トランジス
タでは２６．２７）が多結晶シリコン等の半導体膜で構
成され、かつ、これらの真性ソース、ドレイン領域およ
びソース、ドレイン領域の下には絶縁膜２０（従来のソ
ース、ドレイン領域下に形成された第１１図の絶縁膜８
、９に相当する）が形成されており、かつ、この絶縁膜
８．９は、素子間分離（アイイソレーション）を行なう
素子分離絶縁膜を兼ねていることである。

これによりＰ型トランジスタおよびＮ型トランジスタの
素子分離間隔を従来に比べ大幅に低減でき、素子を高集
積化できる。

第３の特長は、ＣＭＯＳ特有のラッチアップを抑制する
効果があることである。ラッチアップを起こす電流経路
は、通常、Ｐ型トランジスタの真性ソース領域３１から
Ｎウェル１３、Ｐウェル１２を通り、Ｎ型トランジスタ
の真性ソース領域３４である。本実施例のＣＭＯＳでは
、この電流経路にＮ型不純物層１０′およびＰ型不純物
層１０が存在する上、ソース領域２８とＮ型突出領域１
３′およびソース領域２６とＰ型突出領域１２′の接触
面積が小さいので、ラッチアップを抑制することができ
る。

第３図（Ａ）〜（Ｆ）は、それぞれ本発明の第１の実施
例の半導体装置の製造方法を工程順に示す断面図である
。

まず、Ｐ型シリコン基板１１にＮウェル１３、Ｐウェル
１２を形成し、所定領域に公知の素子間分離技術を用い
てフィールド酸化膜１４を形成する。次に、イオン注入
法によりＮウェルよりも高濃度となるようにＮ型不純物
層１０’　と、Ｐウェル１２よりも高濃度となるように
Ｐ型不純物層１０を形成する。その後、約１５ｎｍ厚の
ゲート絶縁膜となるシリコン酸化膜１５を熱酸化法によ
り形成し、続いて、ゲート電極となる多結晶シリコン薄
膜１６を形成する。なお、この多結晶シリコン薄膜１６
にはＰＯＣＱ、を拡散源とする熱拡散により燐の高濃度
拡散を行なって低抵抗にし、しかる後、燐が僅かに添加
されたシリコン酸化膜１７、およびシリコン窒化膜１８
を逐次堆積した。

続いて、多結晶シリコン薄膜１６．シリコン酸化膜１７
、シリコン窒化膜１８からなる重ね合わせ膜を公知の写
真蝕刻法により加工し、ゲート電極１６およびゲート保
護ｔＩＡａ膜１７および１８を形成した（第３図（Ａ）
）。

この状態から全面にシリコン窒化膜１９を堆積し、側壁
部にシリコン窒化膜１９を残すように異方性エツチング
を行なった。このとき、ゲート保護絶縁膜１８はすべて
エツチングされた（第３図（Ｂ））。

続いて、ゲート電極１６の直下以外のＮウェル１３、Ｐ
ウェル１２の上部領域とＮ型不純物層１０’、Ｐ型不純
物層１ｏを除去するために（あるいはＮ型不純物層１０
’、Ｐ型不純物層１０を残すように。ただし、残す場合
はＮ型不純物層１０’　とＰ型不純物層１０の距離は、
Ｎウェル１３とＰウェル１２の接合耐圧を低下させない
程度にすることが必要である。）、さらに異方性エツチ
ングを行ない、Ｎ型突出領域１３′とＰ型突出領域１２
′を形成する。このとき、ゲート保護絶縁膜１７をすべ
てエツチングしないようにする（第３図（Ｃ））。

第３図（Ｃ）の状態において、シリコン酸化膜で構成さ
れるゲート保護Ｍｅ膜１７をマスクとして露出している
シリコン表面部分に高濃度の不純物をイオン注入法によ
りドーピングする。ソース側の下部に絶縁膜２０を形成
したくない場合は、その領域へイオンを注入しないよう
に、レジスト膜等でその領域を覆えばよい。この後、熱
酸化法により絶縁膜２０を形成する。ここで、熱酸化膜
の成長速度は不純物濃度が高い程大きくなることから不
純物濃度の低いゲート直下のシリコン部分はその他の部
分よりも酸化膜厚が小さくなる（第３図（Ｄ））。また
、絶縁膜２ｏは、異方性の絶縁物堆積法を用いて形成し
てもよい。

第３図（Ｄ）の状態から、Ｎウェル１３およびＰウェル
１２の電位を固定するために絶縁膜２０をマスクを用い
て部分的にエツチングした後、チャネルが形成されるよ
うにゲート電極 １６の直下のシリコン酸化膜のみをエツチング除去する
ことによってソース、ドレインとなる部分のシリコン表
面を露出させる。しかる後、シリコン表面にのみシリコ
ンを付着するプラグ技術あるいはエピタキシャル成長等
によりウェルコンタクト領域には露出するウェル表面か
ら、ソース、ドレイン領域にはゲート直下のシリコン露
出部の表面部分から多結晶シリコン薄膜２１もしくは単
結晶シリコン薄膜を付着させる。なお、プラグ技術につ
いては、プロシーディングズオブザファーストインター
ナショナルシンポジウムオンＵ　Ｌ　Ｓ　Ｉ　（ＰＲＯ
ＣＥＥＤＩＮＧＳ　ＯＦ　ＴＨＥ　ＦＩＲ５Ｔ　ＩＮＴ
ＥＲＮＡＴＩ−ＯＮＡＬ　ＳＹＭＰＯ５ＩＵＭ　ＯＮ　
ＡＤＶＡＮＣＥＤ　ＭＡＴＥＲＩＡＬＳ　ＦＯＲＵＬＳ
Ｉ）　ｐ、１０３〜１２０に記載されている。ソース、
ドレイン領域からは自己整合的にシリコン薄膜が付着す
るため、マスクずれに関してはウェルコンタクト領域に
のみ注意を払うことで済み、マスク合わせを容易に行な
うことができる（第３図（Ｅ））。

次に、シリコン薄膜２１により、ウェルとのオーミック
コンタクトおよびトランジスタのソース、ドレイン領域
を形成するために、シリコン薄膜２１にホトレジスト（
図示せず）を用いて不純物をイオン注入法によりドーピ
ングする。ＮウェルコンタクトおよびＮ型トランジスタ
のソース、ドレインとなる部分のシリコン薄膜にはマス
ク２２を用い、ＰウェルコンタクトおよびＰ型トランジ
スタのソース、ドレインとなる部分のシリコン薄膜には
マスク２３を用いることによりそれぞれシリコン薄膜２
１をＮ＋、Ｐ＋領域に分割する。この結果、Ｎウェル電
極２４、Ｐ型トランジスタのソース領域２８、ドレイン
領域２９、Ｎ型トランジスタのソース領域２６およびド
レイン領域２７、Ｐウェル電極２５が形成される。

このとき、ゲート電極１６と異なる導電型の不純物をド
ーピングするときは、そのゲート部分をマスクするほう
が好ましい。この後、ウェルコンタクト抵抗を低減化し
、かつソース、ドレイン領域の不純物を活性化するため
にアニールを行なう。

このとき、シリコン表面にも不純物が拡散し、Ｎウェル
１３内にはＮ−領域３０が、Ｎ型突出領域１３′内には
Ｐ−領域３１．３２が形成され、また、Ｐウェル１２内
にはＰ−領域３３が、■〕型突出領域１２′内にはＮ−
領域３４．３５が形成される。なお、領域３０（領域３
３）にＮ型（Ｐ型）不純物をドープし、Ｎ＋（Ｐ＋）化
して端子２４（２５）との接触抵抗を低下させることが
できる。

Ｐ−領域３１．３２およびＮ−領域３４．３５はトラン
ジスタの高耐圧化、ホットキャリアによる寿命劣化防止
に有効であることは言うまでもない（第３図（Ｆ））。

次に、第１図に示すように、Ｍ開維縁膜３６を形成し、
接続孔を開けた後、■金属電極３７によりＮウェル端子
、Ｐ型トランジスタのソース端子、■金属電極３９によ
りＰ型トランジスタのドレイン端子、Ｎ型トランジスタ
のドレイン端子、■金属電極３８によりＮ型トランジス
タのソース端子。

Ｐウェル端子を取り出し、かつ所望の配線を行なう。各
金属電極３７．３８．３９は、シリコン薄膜２１内のＰ
Ｎ接合による電圧降下が発生しないように電気的に短絡
する効果があるために、本実施例のようにＰｔＮとＮ１
層を接触させてもがまねない。これにより素子分離領域
をさらに小さくすることができる。

実施例　２ 第４図は、本発明の第２の実施例のＣＭＯＳの断面図で
ある。

ＣＭＯＳ回路においては、第１図に示したようなような
インバータ回路（ゲート電極１６を入力端子、電極３７
を電源端子、電極３８を接地端子、＠極３９を出力端子
とした場合）のみではなく、多入力回路も存在する。本
実施例は、この多入力ＣＭＯＳ回路の実施例であり、電
極の取り出し以外は第１図の構造と同様である。

すなわち、第１図の構造と比較して異なる点は、Ｎ１領
域２４とＰ＋型領域２８、Ｐ１領域２９とＮ１型領域２
７、Ｎ“領域２６とＰ＋型領域２５とをそれぞれ分離し
て各々独立に電極を取り出すようにした点である。この
構造を作製するには、第１図の構造を製造工程における
第３図（Ｅ）に示す工程において、絶縁膜２０に開孔さ
れたシリコンウェル表面およびゲート直下で露出するシ
リコン表面部分からシリコン薄膜２１を付着させるとき
、シリコン薄膜２４と２８．２９と２７．２６と２５が
それぞれつながらないうちに成長をストップさせること
により、簡単に作製できる。これらの電極をそれぞれ独
立して取り出すことができるので、それぞれ独立して配
線することが可能となる。

本実施例の多入力回路のＣＭＯ８においても、第１の実
施例と同様の効果を有することは言うまでもない。

なお、本実施例において、単体のトランジスタに着目し
た場合も、ゲート電極１６の直下の半導体突出領域１２
’、１３’　に設けた該突出領域と同一導電型で高濃度
の不純物ドープ領域１０．１０′により、該突出領域に
おける空乏層の２次元分布を抑制し、閾電圧値が低下す
るのを抑制できる。また、高濃度不純物ドープ領域１０
．１０′により、ドレイン電界を弱めることができるの
でパンチスルーの抑制が可能で、ソース、ドレイン間耐
圧を向上できる。このように短チヤネル効果を改善でき
る。さらに１本構造をメモリセルに適用することにより
、該高濃度不純物ドープ領域１０．１０’　より深いと
ころで発生する雑音キャリアのチャネル部への侵入を該
高濃度不純物ドープ領域１０．１０′の電位障壁により
抑止でき、α線によるソフトエラーの抑制効果を持つ。

また、素子分離用絶縁膜２ｏの上にトランジスタのソー
ス、ドレイン領域２８・２９（あるいは２６・２７）が
設けであるので、素子公然に必要な距廂を低減でき、高
集積化に有利である。

実施例　３ 第５図（Ａ）は、本発明をメモリセルに適用した場合の
本発明の第３の実施例の回路図、第５図（Ｂ）〜（Ｄ）
は、それぞれ第５図（Ａ）の回路を有するメモリセルの
レイアウト図で、製造工程が順に進んだ場合のレイアウ
ト図である。

図において、４０．４１は転送トランジスタ、４２はワ
ード線、４３．４４はデータ線、４５は電源端子、４６
は接地端子、４７．４８は情報蓄積ノード、４９．５０
はＰ型トランジスタ、５１．５２はＮ型トランジスタで
ある。情報蓄積ノード４７をＰ型トランジスタ４９のド
レイン、およびＰ型トランジスタ５０のゲート、Ｎ型ト
ランジスタ５２のゲート、ならびにＮ型トランジスタ５
１のドレインに結線し、情報蓄積ノード４８をＰ型トラ
ンジスタ５０のドレイン、およびＰ型トランジスタ４９
のゲート、Ｎ型トランジスタ５１のゲート、ならびにＮ
型１−ランジスタ５２のドレインに結線し、電源端子４
５をＰ型トランジスタ４９．５０のソース、接地端子４
６をＮ型トランジスタ５１．５２のソースに結線するこ
とによってメモリセルを構成することができる。

転送トランジスタ４０．４１のゲー１〜であるワード線
４２の電圧を低レベルから高レベルにすることによって
、データ線４３．４４を介してデータの書き込み／読み
出しを行なう。

次に、レイアウト図（第５図（１３）〜（Ｄ））の説明
を第１図の断面図を用いて行なう。レイアウト図が複雑
であるため、工程が進むに従って３つに分割した。

各レイアウト図において、破線で囲んだ部分がメモリセ
ル１個分に相当する。まず、第５図（Ｂ）は、第３図（
Ｅ）までの工程終了時を示す。第５図（Ｂ）において、
第１図のＮウェル１３の領域がレイアウト図の符号５３
、トランジスタで形成されるアクティブ領域が５４、ト
ランジスタのゲート電極１６となる第１の導電層が５５
、Ｎウェル１３の端子取り出しのためのコンタクトが５
６、Ｐウェル１２の端子取り出しのためのコンタクトが
５７である。

ウェル端子取り出しのためのコンタクト５６゜５７、ま
た、アクティブ領域５４と、第１の導電層５５との境界
領域からシリコン薄膜を付着させることによって導電層
５５以外のアクティブ領域５４の一部あるいは全領域も
しくはその近傍をシリコン薄膜で覆う。次に、第５図（
Ｃ）に示すように、Ｎ型トランジスタのソース、ドレイ
ン、およびＮウェルの電極を取るために５８をマスクと
し、Ｎ型不純物をイオン注入する。また、Ｐ型トランジ
スタのソース、ドレイン、およびＰウェルの電極を取る
ために、マスク５８の反転マスクを用いてＰ型不純物を
イオン注入する。

導電層を用いて配線することにより、第５図（Ａ）の回
路を有するメモリセルを実現する。すなわち、第５図（
Ｄ）に示すように、■接地端子４６を取るためのコンタ
クト５９．■電源端子４５を取るためのコンタクト６０
、■情報蓄積ノード４７を取るためのコンタクト６１、
■情報蓄積ノード４８を取るためのコンタクト６２の上
に。

配線層６３を付着して配線する。この配線の上に、さら
に層間絶縁膜を重ねた後、コンタクト六６４を開け、配
線［６５によってデータ線４３．４４を形成する。デー
タ線４３．４４のコンタクトを取る際に、配線Ｎ６３の
一部である６３′　（−点鎖線で図示した）より小さな
コンタクト穴を開け（６１，６２と同じ工程）だ後、６
３′　を形成し、この配線の上に、さらに層間絶縁膜を
重ねて形成した後、コンタクト穴６４を開け、配ａ層６
５を形成することにより、配線層６５のコンタク１一部
段差が小さくなるため、配線層６５の膜厚低下を防ぐこ
とができ、結果として、配線層６５のコンタクト部の抵
抗増加を防ぐことができる。

実施例　４ 本実施例は、第３の実施例の第５図（Ａ）において、転
送トランジスタ４０．４１をＰ型１−ランジスタに替え
た場合のメモリセルの実施例である。

第６図（Ａ）は、本発明の第４の実施例の回路図、第６
図（Ｂ）は、本発明の第４の実施例のレイアウト図であ
る。ワー１く線４２の電圧を高レベルから低レベルにす
ることによって、データ線４３．４４を介してデータの
書き込み／読み出しを行なう（第６図（Ａ））。また、
第５図（Ｃ）におけるマスク５８を第６図（Ｂ）に示す
ようにする。

実施例　５ 第７図は、本発明の第５の実施例のメモリセルのレイア
ウト図である。このメモリセルの回路図および各部の名
称に対する符号は、第５図（Ａ）〜（Ｄ）と同様である
。本発明を用いない通常のトランジスタを用いてレイア
ウトした場合の面積を１として計算したところ、本発明
によるメモリセルは、０．７となり、３０％の占有面積
低減となった。

実施例　６ 第８図は、本発明の第６の実施例のメモリセルのレイア
ウト図である。このメモリセルの回路図および各部の名
称に対する符号は、第５図（Ａ）〜（Ｄ）と同様である
。

このレイアウトにおいて、特徴的なことは信号線である
データ線ＤａｔａあるいはＤ　ａｔａの両側に固定電位
の配線電源線Ｖｃｃ、接地線ＧＮＤが平行に配置されて
いることである。このことによって信号線がシールドさ
れて雑音に対して強い構造となる。また、ワード線がＷ
工、Ｗ２と２本で１つのメモリセルを構成することにな
り、メモリセル内のレイアウトが対称性を持つ。このた
め、バランスが良いメモリセルが実現でき、ノイズに強
い構造となる。

すなわち、例えば、第５図（Ａ）の回路図において、情
報蓄積ノード４７．４８がそれぞれＶｃｃ、Ｖｓｓの電
位となり、情報「１」を記憶しているとする。このとき
、α線などのノイズにより電子が情報蓄積ノード４７に
入り、電位を低下させると、Ｎ型トランジスタ５２がオ
フし、同時にＰ型１〜ランジスタ５０がオンする。この
結果、情報蓄積ノード４８の電位が上昇してＶｃｃとな
り、情報が「０」に変わり、ソフトエラーが発生する。

このとき、Ｐ型トランジスタ４９の電流駆動能力がＰ型
トランジスタ５０よりも大きければ、情報蓄積ノード４
８の電位が上昇する前に情報蓄積ノード４７の電位がＶ
ｃｃまで復帰することができる。この結果、情報は「１
」となり、ソフトエラーは発生しない。しかしながら、
情報蓄積ノート４７．４８がそれぞれＶｓｓ、　Ｖｃｃ
の電位となり、このメモリセルが情報ｒＱＪ　を記憶す
る場合、ノイズにより情報蓄積ノード４８の電位が低下
すると、Ｐ型１−ランジスタ４９の電流駆動能力がＰ型
トランジスタ５０の電流駆動能力よりも太きいために。

情報蓄積ノード４７の電位がＶｃｃとなり、情報が「１
」に変わり、ソフトエラーとなる。このメモリセルはＰ
型トランジスタの離動能力の違いによるアンバランスの
ために、情報が「１」となりやすくなっている。すなわ
、ち、アンバランスのために、メモリセルの信頼性を低
下させることとなる。

ところが、本実施例では、レイアウトの対称性のため、
バランスが良いので、メモリセルの信頼性を向上させる
ことができる。

実施例　７ 第９図（Ａ）は、本発明の第７の実施例のメモリセルの
回路図、第９図（Ｂ）は、本発明の第７の実施例のメモ
リセルの断面図である。

トランジスタ６６のゲート電極１６であるワード線６７
の電圧を低レベルから高レベルにすることによってデー
タ線６８（（Ｂ）図の７３）を介してデータの書き込み
／読み出しを行なう。６９（（Ｂ）図の７２）はある固
定′電位にしておき、情報蓄積ノード７０に電荷を蓄積
する。情報蓄積ノード７０に絶縁膜を介した導電層７２
によって蓄積容量Ｃｓを形成する。この絶縁膜は、ＣＶ
Ｄ法によるＳｉＯ□、あるいは情報蓄積ノードとなる部
分７０のＳｉ膜を酸化することによっても得ることがで
きる。酸化法によれば酸化膜厚を小さく制御することが
でき、蓄積容量Ｃｓを大きくすることができる。蓄積容
量Ｃｓの形成に関しては、上記製造方法に限るものでは
ないことは言うまでもない。蓄積容量が大きい程ソフ１
−エラー耐性が向上する。また、隣のメモリセルとの絶
縁分離は、付着するシリコンの量によって制御すること
ができるため、絶縁分離領域を必要としない。この結果
、メモリセル面積を小さくできる。

実施例　８ 第１０図は１本発明の第８の実施例のトランジスタの断
面図である。

Ｐ型シリコン基板１、素子分離絶縁膜２、ゲート絶縁膜
３、ゲート電極４、ゲート自体を絶縁する絶縁膜５、ド
レイン拡散層６．ソース拡散Ｍ７、ドレイン拡散層６お
よびソース拡散層７の側面の一部および底面部に形成さ
れた絶縁膜８．９（すなわち、底部に形成された絶縁膜
８．９は、ゲート電極４の直下のチャネルが形成される
ための極めて浅い領域を除き、ソースおよびドレイン接
合側面部にも延在している）、ゲート電極４の直下のＰ
型シリコン基板１内に該基板と同じ導電型で該基板より
不純物濃度が高いＰ型不純物／１ｉｙ１０等で構成され
ている。

作用のところで説明したように、Ｐ型不純物層１０の不
純物ピーク位置をＰ型シリコン基板１の表面から０．８
゛μｍ以下にすると、短チヤネル効果の改善が顕著にな
る。また１本構造をメモリセルに適用した場合、α線が
入射した場合において、情報蓄積ノードとなる６あるい
は７内で発生した電子・正孔対は、情報蓄積ノード６あ
るいは７とシリコン基板１の接触する小さな領域からし
か基板１へ流出することができず、流出できない電子や
正孔は情報蓄積ノード６あるいは７内で再結合をし、電
気的雑音とはならない。また、基板１内に発生した雑音
電荷である電子は、Ｐ型不純物暦１０の電位障壁のため
に情報蓄積ノード６あるいは７に到達できない。これと
反対導電型のＰ型１ヘランジスタの場合は、Ｎ型基板あ
るいはＮウェル内に発生した雑音電荷である正孔は、Ｎ
型不純物層１０′の電位障壁のために情報蓄積ノードに
到達できない。結果として、α線により発生した雑音電
荷の情報蓄積ノードへの侵入により情報蓄積ノードの蓄
積電荷量が変化しないようにできるため、α線によるソ
フトエラー耐性向上に有効な構造となる。

実施例　９ 第１２図は、本発明の第９の実施例の接合トランジスタ
の断面図である。このＮ型接合トランジスタのチャネル
領域におけるＮ領域（Ｐ接合トランジスタではＰ壁領域
）８０を除く各部の名称に対する符号は第１図と同様で
ある。

本実施例において、第１図の構造と比較して異なる点は
、第１図におけるゲート酸化膜１５がなく、ゲート電極
１６が直接Ｐ型突出領域１２′に接続され、その接合部
のチャネル領域にＮ領域８０があることである。本構造
を作製するには、第１図の構造の製造工程を示す第３図
（Ａ）の工程において、ゲート電極１６を形成する前に
、イオン注入によりチャネル領域となるシリコン表面部
分に不純物を導入してＮ領域８０を形成し、ゲート酸化
膜１５を形成しないことにより簡単に作製できる。

本実施例の接合型トランジスタにおいても、第８の実施
例と同様の効果を有することは言うまでもない。

実施例　１゜ 第１３図（Ａ）は、本発明の第１０の実施例の回路図、
第１３図（Ｂ）は、本発明の第１０の実施例の断面図で
ある。

Ｎ型接合トランジスタ９２、Ｐ型接合トランジスタ９３
のゲート電極８８（（Ｂ）図の１６）を入力とし、Ｎ型
接合トランジスタ９２、Ｐ型接合トランジスタ９３のソ
ース電極８９（（Ｂ）図の８２．８４）を出力とする回
路である。この回路は、入力がＶｃｃレベルのとき出力
がＶｃｃレベル、入力がＶｓｓレベルのとき出力がＶｓ
ｓレベルとなる回路である。Ｐウェル１２はＶｓｓに接
続し、Ｎウェル１３はＶｃｃに接続する。Ｎ型接合トラ
ンジスタ９２のドレイン電極８１は、配線層８５によっ
て電源９１に接続される。Ｐ型トランジスタ９３のドレ
イン電極８３は、配線Ｎ８７によって接地９０に接続さ
れる。Ｎ型接合トランジスタ９２のソース電極８２、Ｐ
型接合トランジスタ９３のソース電極８４は配線層８６
によって出力に接続される。

この回路の用途としては、■インピーダンス変換、■波
形成形、■高速伝送等が挙げられる。例えば、Ａから伸
びてＢに到る配線があり、信号がＡからＢへと伝送され
る場合、ＡとＢの間の少なくとも一部分Ｃを切断し、切
断したＣのＡ側を入力、Ｂ側を出力とするように上記回
路を接続する。

この結果、Ａから見たＢ側のインピーダンスがＡからＣ
に到るインピーダンスと上記回路の入力インピーダンス
との和で与えられ、インピーダンス変換が可能となる。

Ｂに到達する波形が成形され、また、上記回路の回路定
数（例えばゲート幅など）を適当に設定すれば、高速に
情報を伝送することができる。

実施例　１１ 第１４図（Ａ）は、本発明の第１１の実施例の回路図、
第１４図（Ｂ）は、本発明の第１１の実施例の断面図で
ある。

第１３図（Ａ）におけるＮ型接合トランジスタ９２、Ｐ
型接合トランジスタ９３をそれぞれデプレッション型で
あるＮ型ＭＯ３）−ランジスタ９４、Ｐ型ＭＯＳトラン
ジスタ９５に置き換え、第１３図（Ｂ）におけるゲート
電極１６とＰ型突出領域１２′、ゲート電極１６とＮ型
突出領域１３′の境界にゲート酸化膜１５が存在するこ
とを除くと、本発明の回路図および断面図の各部の名称
に対する符号は、第１３図（Ａ）、第１３図（Ｂ）と同
様である。

本実施例においても、第１０の実施例と同様の効果を有
することは言うまでもない。

以上、本発明の実施例について説明したが、本発明が上
記各実施例に限定されないことは言うまでもない。例え
ば、上記実施例では、ゲート、１１！！ａ膜を有するＭ
ＯＳトランジスタについて述べたが、ゲート絶縁膜を有
さないＭＥＳトランジスタにも本発明は有効である。

〔発明の効果〕

以上説明したように、本発明の半導体装置において、ゲ
ート電極直下の半導体領域に該半導体領域と同一導電型
で高濃度の不純物ドープ領域を設けた場合は、該半導体
領域における空乏層の２次元分布を抑制し、閾電圧値が
低下するのを抑制できる。また、高濃度不純物ドープ領
域をゲート電極直下に設けることにより、ドレイン電界
を弱めることができるのでパンチスルーの抑制が可能で
、ソース、ドレイン間耐圧を向上できる。このようにゲ
ート電極直下の半導体領域に高濃度不純物ドープ層を設
けることにより、短チヤネル効果を改善できる。さらに
、本構造をメモリセルに適用することにより、該高濃度
不純物ドープ領域より深いところで発生する雑音キャリ
アのチャネル部への侵入を該不純物ドープ領域の電位障
壁により抑止でき、α線によるソフトエラーの抑止効果
を持つ。

また、素子分離用＃＠縁膜の上にトランジスタのソース
、ドレイン領域を形成する本発明の半導体装置において
は、素子分離に必要な距離を低減できる。また、本構造
を用いてチャネル長が０．５μｍ以下の超微細トランジ
スタで構成されるＣＭＯ８やメモリセルを構成すれば、
高集積かつ高信頼な集積回路を実現することができる。

また、メモリセルの場合は、情報蓄積ノードと半導体基
板（半導体突出領域）に接する面積を小さくできるため
。

α線によるソフトエラー耐性も向上できる。さらに、Ｃ
ＭＯ３の場合は、トランジスタのソース領域と半導体基
板（半導体突出領域）に接する面積を小さくできるので
、ラッチアップを発生しにくくすることができる。

このように本発明によれば、短チヤネル効果をさらに改
善できるので、半導体装置の高信頼化を実現でき、また
、占有面積が小さく、ラッチアップ耐性、ソフトエラー
耐性を向上できるため、高集積度、高信頼度のＭＯ５集
積回路を実現できる効果がある。

【図面の簡単な説明】

第１図は、本発明の第１の実施例のＣＭＯ８の断面図、
第２図（Ａ）は、本発明による高濃度不純物ドープ領域
による閾電圧値低減効果を示す図、第２図（Ｂ）は、本
発明による不純物ドープ領域の不純物濃度ピーク位置を
示す断面図、第３図（Ａ）〜（Ｆ）は、それぞれ第１図
の半導体装置の製造方法を示す工程断面図、第４図は、
本発明の第２の実施例のＣＭＯＳの断面図、第５図（Ａ
）は、本発明の第３の実施例のメモリセルの回路図、第
５図（Ｂ）〜（Ｄ）は、それぞれ第１図の回路を有する
メモリセルの製造工程毎のレイアウト図、第６図（Ａ）
は、本発明の第４の実施例のメモリセルの回路図、第６
図（Ｂ）は、本発明の第４の実施例のレイアウト図、第
７図は、本発明の第５の実施例のメモリセルのレイアウ
ト図、第８図は、本発明の第６の実施例のメモリセルの
レイアウト図、第９図（Ａ）は、本発明の第７の実施例
のメモリセルの回路図、第９図（Ｂ）は、本発明の第７
の実施例のメモリセルの断面図、第１０図は、本発明の
第８の実施例のトランジスタの断面図、第１１図は、従
来のトランジスタの断面図、第１２図は、本発明の第９
の実施例の接合トランジスタの断面図、第１３図（Ａ）
は、本発明の第１０の実施例の回路図、第１３図（Ｂ）
は１本発明の第１０の実施例の断面図、第１４図（Ａ）
は、本発明の第１１の実施例の回路図、第１４図（Ｂ）
は、本発明の第１１の実施例の断面図である。 １・・Ｐ型シリコン基板 ２・・素子分離Ｉｌｌ縁膜 ３・・ゲート絶縁膜 ４・・ゲート電極 ６・・ドレイン拡散層 ７・・・ソース拡散層 ８　、　９　・・・糸色縁膜 １１・・・Ｐ型シリコン基板 １０・・・Ｐ型不純物層 １０′・・・Ｎ型不純物層 １２・・・Ｐウェル １３・・・Ｎウェル １２′・・Ｐ型突出領域 １３′・・Ｎ型突出領域 ＩＳ・・・ゲート酸化膜 １６・・・ゲート電極 ２０・・・絶縁膜 ２１・・・シリコン薄膜 ２４　・Ｎウェル′准極 ２５・・・Ｐウェル電極 ２６・・・Ｎ型トランジスタのソース領域２７・・・Ｎ
型トランジスタのドレイン領域２８・・・Ｐ型トランジ
スタのソース領域２９・・・Ｐ型トランジスタのドレイ
ン領域３０・・・Ｎ−領域あるいはＨ−ｒ領域３１・・
・Ｐ型トランジスタの真性ソース領域３２・・・Ｐ型ト
ランジスタの真性ドレイン領域３３・・Ｐ−領域あるい
はＰ“領域 ３４・Ｎ型トランジスタの真性ソース領域３５・・・Ｎ
型トランジスタの真性ドレイン領域３７．３８．３９・
・金属電極 代理人弁理士　　中　村　純之助 −ＮＮウニルミ、木１ （Ａ） 第３ 図 す〜ネル表　［）ｍ］ （Ａ） 第２ 図 （Ｃ） （Ｄ） 第３ 図 （Ｆ） 第３ 図 （Ａ） 東 す 図 （Ｃ） 第５ 図 （ＤＪ 第５ 図 （Ａ） 第 図 ＮＤ ａｔａ ｃｃ ＧｔＯ 第８ 図 （Ａ） ｂ 第９ 図 第１０図 第１１ 図 す 一−−把城朕 （Ａ） ”　　（８） 第」３図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板表面上の一部にゲート絶縁膜を介してあ
   るいは介さないで設けられたゲート電極と、該ゲート電
   極の両側の上記半導体基板の表面領域に設けられたソー
   ス領域およびドレイン領域と、該ソース領域およびドレ
   イン領域のうちの少なくともドレイン領域の下部および
   上記ゲート電極の直下のチャネルが形成される領域を除
   く該ソース領域およびドレイン領域のうちの少なくとも
   ドレイン領域の側部に設けられた絶縁膜とを具備する半
   導体装置において、上記ゲート電極の直下の上記半導体
   基板内に該半導体基板と同じ導電型で該半導体基板の不
   純物濃度より高い不純物濃度の不純物ドープ領域が所定
   の深さに設けられ、かつ、該不純物ドープ領域の不純物
   濃度のピークの位置が上記ゲート電極の直下の上記半導
   体基板表面からほぼ０．８μｍ以内にあることを特徴と
   する半導体装置。 ２、半導体基板の一部に突出して設けられた半導体突出
   領域と、該半導体突出領域表面上にゲート絶縁膜を介し
   てあるいは介さないで設けられたゲート電極と、上記ゲ
   ート電極の直下のチャネルが形成される領域を除いて上
   記半導体突出領域の両側あるいは片側下部に延在して設
   けられた絶縁膜と、上記半導体突出領域の両側あるいは
   片側の上記ゲート電極の直下の半導体側部の露出部に付
   着され、かつ、該露出部から上記絶縁膜上に延在する半
   導体膜からなるソース領域あるいはドレイン領域と、該
   ソース領域あるいはドレイン領域と接する上記半導体突
   出領域内に設けられた真性ソース領域あるいは真性ドレ
   イン領域とを具備することを特徴とする半導体装置。 ３、上記ゲート電極の直下から上記半導体突出領域内に
   該半導体突出領域と同じ導電型で該半導体突出領域の不
   純物濃度より高い不純物濃度の不純物ドープ領域が所定
   の深さに設けられ、該不純物ドープ領域の不純物濃度の
   ピークが上記ゲート電極の直下の上記半導体突出領域表
   面からほぼ０．８μｍ以内にあることを特徴とする特許
   請求の範囲第２項記載の半導体装置。 ４、第１導電型の半導体基板の表面領域に設けられた上
   記第１導電型と反対導電型の第２導電型のウェルと、該
   第２導電型ウェル表面領域の一部に突出して設けられた
   第２導電型半導体突出領域と、該半導体突出領域表面上
   にゲート絶縁膜を介してあるいは介さないで設けられた
   ゲート電極と、上記ゲート電極の直下のチャネルが形成
   される領域を除いて上記半導体突出領域の両側下部に延
   在して設けられた絶縁膜と、上記半導体突出領域の両側
   の上記ゲート電極の直下の半導体露出部にそれぞれ付着
   され、かつ、該露出部から上記絶縁膜上にそれぞれ延在
   する半導体膜からなるソース領域およびドレイン領域と
   、該ソース領域およびドレイン領域とそれぞれ接して上
   記半導体突出領域内に設けられた真性ソース領域および
   真性ドレイン領域とを具備する第１導電型電界効果トラ
   ンジスタと、 上記第１導電型の半導体基板の表面領域もしくは該半導
   体基板の表面領域に設けられた第１導電型のウェルの一
   部に突出して設けられた第１導電型半導体突出領域と、
   該半導体突出領域表面上にゲート絶縁膜を介してあるい
   は介さないで設けられたゲート電極と、上記ゲート電極
   の直下のチャネルが形成される領域を除いて上記半導体
   突出領域の両側下部に延在して設けられた絶縁膜と、上
   記半導体突出領域の両側の上記ゲート電極の直下の半導
   体露出部にそれぞれ付着され、かつ、該露出部から上記
   絶縁膜上にそれぞれ延在する半導体膜からなるソース領
   域およびドレイン領域と、該ソース領域およびドレイン
   領域とそれぞれ接する上記半導体突出領域内に設けられ
   た真性ソース領域および真性ドレイン領域とを具備する
   第２導電型電界効果トランジスタとにより構成されるＣ
   ＭＯＳを具備することを特徴とする半導体装置。 ５、上記ゲート電極の直下から上記半導体突出領域内に
   該半導体突出領域と同じ導電型で該半導体突出領域の不
   純物濃度より高い不純物濃度の不純物ドープ領域が所定
   の深さに設けられ、該不純物ドープ領域の不純物濃度の
   ピークが上記ゲート電極の直下の上記半導体突出領域表
   面からほぼ０．８μｍ以内にあることを特徴とする特許
   請求の範囲第４項記載の半導体装置。 ６、上記第２導電型ウェルおよび上記第１導電型ウェル
   もしくは上記第１導電型半導体基板の表面上の上記絶縁
   膜に開孔が設けられ、該開孔部の露出する半導体基板に
   付着された電極を有することを特徴とする特許請求の範
   囲第４項または第５項記載の半導体装置。 ７、上記第２導電型ウェルの電極と上記第１導電型電界
   効果トランジスタのソース領域とが接続され、上記第１
   導電型の電界効果トランジスタのドレイン領域と上記第
   ２導電型の電界効果トランジスタのドレイン領域とが接
   続され、かつ、上記第１導電型ウェルもしくは上記第１
   導電型の半導体基板の電極と上記第２導電型電界効果ト
   ランジスタのソース領域とが接続され、上記各接続部に
   おいてそれぞれ共通に電極が取ってあることを特徴とす
   る特許請求の範囲第６項記載の半導体装置。 ８、半導体基板の一部にゲート絶縁膜を介してあるいは
   介さないでゲート電極を形成する第１の工程と、上記ゲ
   ート電極の両側の上記半導体基板を所定の深さ除去する
   ことによりゲート電極の直下に半導体突出領域を形成す
   る第２の工程と、上記ゲート電極の直下のチャネルが形
   成される領域を除いて、上記半導体突出領域の両側下部
   の上記所定の深さ除去した基板表面上に延在する絶縁膜
   を形成する第３の工程と、上記半導体突出領域の上記ゲ
   ート電極の直下の半導体露出部に半導体膜を付着させる
   第４の工程とを具備することを特徴とする半導体装置の
   製造方法。 ９、上記第１の工程と上記第２の工程との間に、上記ゲ
   ート電極の直下の上記半導体基板の所定の深さに該半導
   体基板と同じ導電型で該半導体基板の不純物濃度より高
   い不純物濃度で、かつ、不純物濃度のピークの位置が上
   記ゲート電極の直下の上記半導体基板表面からほぼ０．
   ８μｍ以内にある不純物ドープ領域を形成する工程を具
   備することを特徴とする特許請求の範囲第８項記載の半
   導体装置の製造方法。 １０、上記第３の工程において形成した絶縁膜に開孔を
   形成して上記半導体基板を露出する工程を具備し、かつ
   、上記第４の工程において該露出した半導体基板上に半
   導体膜を付着させることを特徴とする特許請求の範囲第
   ８項または第９項記載の半導体装置の製造方法。