JPH02148852A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH02148852A
JPH02148852A JP63301068A JP30106888A JPH02148852A JP H02148852 A JPH02148852 A JP H02148852A JP 63301068 A JP63301068 A JP 63301068A JP 30106888 A JP30106888 A JP 30106888A JP H02148852 A JPH02148852 A JP H02148852A
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JP
Japan
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region
semiconductor
gate electrode
conductivity type
insulating film
Prior art date
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JP63301068A
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English (en)
Inventor
Shigeru Honjo
本城 繁
Katsuro Sasaki
佐々木 勝朗
Koichiro Ishibashi
孝一郎 石橋
Masaaki Aoki
正明 青木
Katsuhiro Shimohigashi
下東 勝博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MO5型電界効果トランジスタ(以下、単に
トランジスタと略記する)を具備してなる半導体装置お
よびその製造方法に係り、特に、チャネル長(ゲート長
)が0.5μm以下の超微細トランジスタに適用するの
に好適な半導体装置およびその製造方法に関する。
〔従来の技術〕
この種のトランジスタは、例えば、特開昭63−764
81号広報に記載されている。
第11図は、この文献に記載された従来のトランジスタ
の断面図である。
図において、1はP型シリコン基板、2はトランジスタ
と他の素子との間の絶縁分離を行なう素子分離絶縁膜、
3はゲート絶縁膜、4はゲート電極、6はドレイン拡散
層、7はソース拡散層、5はゲート電極4とドレイン拡
散層6およびソース拡散層7とを絶縁する絶縁膜、8.
9はドレイン拡散層6およびソース拡散層7の側面の一
部および底面部に形成された絶縁膜である。
すなわち、高集積化に伴い、チャネル長が0.5μm以
下の超微細トランジスタを実現する上で、チャネル長が
微細な故に生じる解決すべき重大な課題がある。
それは、■電子崩降服が生じ、パンチスルーによりソー
ス、ドレイン間耐圧が低下する。また。
■ドレイン電界により閾値電圧が低下する、という、い
わゆる短チヤネル効果である。
本構造において、ドレイン拡散層6およびソース拡散層
7の底面部に形成された絶縁膜8.9は、チャネルが形
成可能なようにゲート電極4およびゲート絶縁膜3の直
下の極めて浅い領域を除いて、Iくレイン拡散層6およ
びソース拡散層7の側面部にも延在しており、ドレイン
拡散層6の側面部の絶縁膜でドレイン電界を緩和し、上
記■、■の短チヤネル効果を抑制しようとするものであ
る。
〔発明が解決しようとする課題〕
一ヒ記従来技術においては、短チヤネル効果への対策が
十分でない。すなわち、■ゲート電極4の直下の基板1
の濃度プロファイルの点について配慮がされておらず、
(1)ゲート電極4の直下の基板1内に生じる空乏層の
2次元分布により閾値電圧が低下する。(2)ドレイン
電界の緩和が十分でなく、ソース、ドレイン間耐圧が十
分高くない。
(3)ゲート電極4およびゲート絶縁膜3の直下の極め
て浅い領域を除くドレイン拡散層6の底面部および側面
部に延在する絶縁膜8のドレイン側と基板側とは電気的
に十分に絶縁されていないので、ドレイン拡散層6から
基板1側へのリーク電流を抑えることができない。■当
該トランジスタを用いてメモリセルを構成した場合、α
線等に起因する雑音キャリアにより生じるソフトエラー
への対策が十分でない。■依然として、素子分離領域が
必要であり、素子面積の低減効果が少ない。・■素子が
1個の単体構造のみに関するものであり、丁。
SI全全体しての構造になっていない。
ことが解決すべき課題であった。
本発明の目的は、上記■〜■の課題を解決し、特に、チ
ャネル長が0.5μm以下のトランジスタの集積化に適
合する素子構造およびその製造方法を提供することにあ
る。
〔課題を解決するための手段〕
上記目的を、本発明は次のような手段により達成する。
すなわち1本発明の第1の半導体装置(すべての実施例
に適用)は、半導体基板表面上の一部にゲート絶縁膜を
介して(すなわち、MO3構造)あるいは介さないで(
すなわち、MES構造)設けられたゲート電極と、該ゲ
ート電極の両側の上記半導体基板の表面領域に設けられ
たソース領域およびドレイン領域と、該ソース領域およ
びドレイン領域のうちの少なくともドレイン領域の下部
および上記ゲート電極の直下のチャネルが形成される領
域を除く該ソース領域およびドレイン領域のうちの少な
くともドレイン領域の側部に設けられた絶縁膜とを具備
する半導体装置において、上記ゲート電極の直下の上記
半導体基板内に該半導体基板と同じ導電型で該半導体基
板の不純物濃度より高い不純物濃度の不純物ドープ領域
(図面の符号10.10′)が設けられ、かつ、該不純
物ドープ領域の不純物濃度のピークの位置が上記ゲート
電極の直下の上記半導体基板表面からほぼ0.8μm以
内にあることを特徴とする。
また、本発明の第2の半導体装置(第1図、第4図、第
9図(B)に示す)は、半導体基板の一部に突出して設
けられた半導体突出領域と、該半導体突出領域表面上に
ゲート絶縁膜を介してあるいは介さないで設けられたゲ
ート電極と、上記ゲート電極の直下のチャネルが形成さ
れる領域を除いて上記半導体突出領域の両側あるいは片
側下部に延在して設けられた絶縁膜と、上記半導体突出
領域の両側あるいは片側の上記ゲート電極の直下の半導
体側部の露出部に付着され、かつ、該露出部から上記絶
縁膜上に延在する半導体膜からなるソース領域あるいは
ドレイン領域と、該ソース領域あるいはドレイン領域と
それぞれ接して上記半導体突出領域内に設けられた真性
ソース領域あるいは真性ドレイン領域とを具備すること
を特徴とする。
第2の半導体装置においても、上記ゲート電極の直下か
ら上記半導体突出領域内に該半導体突出領域と同じ導電
型で該半導体突出領域の不純物濃度より高い不純物濃度
の不純物ドープ領域を設けた方が好ましく、この場合も
該不純物ドープ領域の不純物濃度のピークが上記ゲート
電極の直下の上記半導体突出領域表面からほぼ0.8μ
m以内にある。
本発明をVLS Iに必須のCMO8(相補型トランジ
スタ)に適用した半導体装置(第1図、第4図に示す)
においては、第1導電型の半導体基板の表面領域に設け
られた上記第1導電型と反対導電型の第2導電型のウェ
ルと、該第2導電型ウェル表面領域の一部に突出して設
けられた第2導電型半導体突出領域と、該半導体突出領
域表面上にゲート絶縁膜を介してあるいは介さないで設
けられたゲート電極と、上記ゲート電極の直下のチャネ
ルが形成される領域を除いて上記半導体突出領域の両側
下部に延在して設けられた絶縁膜と、上記半導体突出領
域の両側の上記ゲート電極の直下の半導体露出部にそれ
ぞれ付着され、かつ、該露出部から上記絶縁膜上にそれ
ぞれ延在する半導体膜からなるソース領域およびドレイ
ン領域と。
該ソース領域およびドレイン領域とそれぞれ接して上記
半導体突出領域内に設けられた真性ソース領域および真
性ドレイン領域とを具備する第1導電型電界効果トラン
ジスタと。
上記第1導電型の半導体基板の表面領域もしくは該半導
体基板の表面領域に設けられた第1導電型のウェルの一
部しこ突出して設けられた第1導電型半導体突出領域と
、該半導体突出領域表面上にゲート絶縁膜を介してある
いは介さないで設けられたゲート電極と、上記ゲート電
極の直下のチャネルが形成される領域を除いて上記半導
体突出領域の両側下部に延在して設けられた絶縁膜と、
上記ゲート電極の直下の上記半導体突出領域の両側の半
導体露出部にそれぞれ付着され、かつ、該露出部から上
記絶縁膜上にそれぞれ延在する半導体膜からなるソース
領域およびドレイン領域と、該ソース領域およびドレイ
ン領域とそれぞれ接して上記半導体突出領域内[こ設け
られた真性ソース領域および真性ドレイン領域とを具備
する第2導電型電界効果トランジスタとにより構成され
るCMO8を具備することを特徴とする。
このCMO3においても、上記ゲート電極の直下から上
記半導体突出領域内に該半導体突出領域と同じ導電型で
該半導体突出領域の不純物濃度より高い不純物濃度の不
純物ドープ領域を設けた方が好ましく、この場合も該不
純物ドープ領域の不純物濃度のピークが上記ゲート電極
の直下の上記半導体突出領域表面からほぼ0.8μm以
内にある。
また、CMOSにおいては、上記第2導電型ウェルおよ
び上記第1導電型ウェルもしくは上記第1導電型半導体
基板の表面上の上記!!!縁膜に開孔が形成され、該開
孔部の露出する半導体部に付着された電極を有する。
さらに、インバータ回路(第1図)でなく、多入力回路
のCMOS (第4図)においては、上記第2導電型ウ
ェルの電極と上記第1導電型電界効果トランジスタのソ
ース領域とが接続され、上記第1導電型の電界効果トラ
ンジスタのドレイン領域と上記第2導電型の電界効果ト
ランジスタのドレイン領域とが接続され、かつ、上記第
1導電型ウェルもしくは上記第1導電型半導体基板の電
極と上記第2導電型電界効果トランジスタのソース領域
とが接続され、上記各接続部においてそれぞれ共通に電
極を取るのが好ましい。
本発明の半導体装置の製造方法は、半導体基板の一部に
ゲート絶縁膜を介してあるいは介さないでゲート電極を
形成する第1の工程と、上記ゲート電極の両側の上記半
導体基板を所定の深さ除去することによりゲート電極の
直下に半導体突出領域を形成する第2の工程と、上記ゲ
ート電極の直下のチャネルが形成される領域を除いて、
上記半導体突出領域の両側下部の上記所定の深さ除去し
た基板表面上に延在する絶縁膜を形成する第3の工程と
、上記半導体突出領域の上記ゲート電極の直下の半導体
露出部に半導体膜を付着させる第4の工程とを具備する
ことを特徴とする。
また、上記第1の工程と上記第2の工程との間に、上記
ゲート電極の直下の上記半導体基板の所定の深さに該半
導体基板と同じ導電型で該半導体基板の不純物濃度より
高い不純物濃度で、かつ、不純物濃度のピークの位置が
上記ゲート電極の直下の上記半導体基板表面からほぼ0
88μm以内にある不純物ドープ領域を形成する工程を
具備することが好ましい。
さらに、上記第3の工程において形成した絶縁膜に開孔
を形成して上記半導体基板を露出する工程を具備し、か
つ、上記第4の工程において該露出した半導体基板上に
半導体膜を付着させることも可能である。
〔作用〕
第2図(A)は、本発明の第1の半導体装置の効果を示
す図で、ゲート電極直下の半導体基板内に該基板と同じ
導電型で該基板より不純物濃度が高い不純物ドープ領域
を設けた場合の閾値電圧を示す図、第2図(B)は、こ
の高濃度不純物ドープ領域のピークの位置を示す図であ
る。
これらの図から明らかなように、ゲート長が0.5μm
以下の超微細トランジスタにおいて、高濃度不純物領域
を設けた場合は、高濃度不純物領域を設けない従来の場
合に比べて、閾値電圧が低下するのを抑制できることが
判る。また、閾値電圧の低下防止のためには、ゲート電
極直下のチャネルが形成される半導体基板表面からほぼ
0.8μm以下に不純物プロファイルのピークを持つこ
とが要求されることがわかった。また、高濃度不純物ド
ープ領域をゲート電極直下に設けることにより。
ドレイン電界を弱めることができるのでパンチスルーの
抑制が可能で、ソース、ドレイン間耐圧を向上できる。
このようにゲート電極下での基板不純物プロファイルが
短チヤネル効果の改傳向上に重大な影響を及ぼす。さら
に、該高濃度不純物ドープ領域より深いところで発生す
るα線等に起因する雑音キャリアのチャネル部への侵入
を該高濃度不純物領域の電位障壁により抑止でき、情報
容積ノードの蓄積電荷量が変化しないようにできるため
、α線によるソフトエラーの抑制効果を持つ。
また、本発明の第2の半導体装置においては、素子分離
用絶縁膜の上にトランジスタのソース。
ドレイン領域を形成するので、素子分離に必要な距離を
低減できる。従ちて、この第2の半導体装置を用いてチ
ャネル長が0.5μm以下の超微細トランジスタで構成
されるCMOSやメモリセルを構成すれば、高集積かつ
高信頼な集積回路を実現することができる。また、CM
OSの場合は、トランジスタのソース領域が半導体基板
(半導体装置領域)に接する面積を小さくできるので、
ラッチアップを発生しにくくすることができる。さらに
、メモリセルの場合は、蓄積ノードが半導体基板(半導
体突出領域)に接する面積を小さくできるため、α線に
よるソフトエラー耐性も向上できる。
〔実施例〕
以下、本発明を実施例によってさらに詳細に説明する。
説明を簡明にするため、各部の材質、半導体層の導電型
等を規定して述べるが、材質、導電型等はこれに限定さ
れるものではないことは言うまでもない。
実施例 1 本発明の第1の実施例の半導体装置の断面構造を第1図
に示す。本構造は、VLSIに必須の6MO5構造であ
る。
図において、11はP型シリコン基板、13はNウェル
、12はPウェル、14はフィールド酸化膜、15はゲ
ート酸化膜、16はゲートff電極、17はゲート保護
絶縁膜、19は側壁シリコン窒化膜、13′はNウェル
13の表面領域に突出して設けられたN型突出領域、1
2′はPウェル12の表面領域に突出して設けられたP
型突出領域、10’はゲート電極16の直下のN型突出
領域13′に設けられたN型突出領域13′より不純物
濃度の高いN型不純物層、10はゲート電極16の直下
のP型突出領域12′に設けられたP型突出領域12′
より不純物濃度の高いP型不純物層、20はN型突出領
域13′およびP型突出領域12′の両側下部に延在し
て設けられた絶縁膜、21はシリコン薄膜、30はN領
域あるいはN+領領域24はNウェル電極、28はP型
トランジスタのソース領域、29はP型トランジスタの
ドレイン領域、27はN型トランジスタのドレイン領域
、26はN型トランジスタのソース領域、33はP−領
域あるいはP″″″領域5はPウェル電極、31はP型
トランジスタの真性ソース領域、32はP型トランジス
タの真性ドレイン領域、35はN型トランジスタの真性
ドレイン領域、34はN型トランジスタの真性ソース領
域、36は眉間sm膜、37はNウェル端子およびP型
トランジスタのソース端子を兼ねた金属電極、39はP
型トランジスタのドレイン端子およびN型トランジスタ
のドレイン端子を兼ねた金gL電極、38はPウェル端
子およびN型トランジスタのソース端子を兼ねた金属電
極である。
本実施例の第1の特長は、P型トランジスタおよびN型
トランジスタのゲート電極16の直下のN型突出領域1
3′およびP型突出領域12′内に、それぞれN型突出
領域13′およびP型突出領域12′よりも不純物濃度
の高いN型不純物層10’ とP型不純物層10が設け
られ、かつ、これらの不純物層の不純物濃度のピークの
位置が基板(突出領域)表面からほぼ0.8μm以内に
あることである。このように基板と同じ導電型の高濃度
不純物ドープ層10’、10を設けたことにより、ゲー
ト電極直下の突出領域12’、13’ における空乏層
の2次元分布を抑制できるので閾値電圧が低下するのを
抑制できる。また、該不純物ドープ/!510’ 、1
0によりドレイン電界が弱められるので、ソース、ドレ
イン間のパンチスルーを抑制し、ソース、ドレイン間耐
圧が向上できる。また、該不純物ドープ層10’、10
の領域は、ドレイン電極29.27の電圧により空乏お
よび反転することがなくなるので、空乏層からの発生、
再結合電流を抑えることができる。また、この0MO5
を用いてメモリセルを構成した場合は、該高濃度不純物
ドープ層10.10′より深い所で発生する雑音キャリ
アのチャネル部への侵入を該高濃度不純物ドープ層10
.10’の電位障壁により抑止でき、α線等によるソフ
トエラーの抑制効果を持つ。
第2の特長は、真性ソース、ドレイン領域(P型トラン
ジスタではP−領域31.32、N型トランジスタでは
N−領域34.35)に接続されるソース、ドレイン領
域(P型トランジスタでは28.29、N型トランジス
タでは26.27)が多結晶シリコン等の半導体膜で構
成され、かつ、これらの真性ソース、ドレイン領域およ
びソース、ドレイン領域の下には絶縁膜20(従来のソ
ース、ドレイン領域下に形成された第11図の絶縁膜8
、9に相当する)が形成されており、かつ、この絶縁膜
8.9は、素子間分離(アイイソレーション)を行なう
素子分離絶縁膜を兼ねていることである。
これによりP型トランジスタおよびN型トランジスタの
素子分離間隔を従来に比べ大幅に低減でき、素子を高集
積化できる。
第3の特長は、CMOS特有のラッチアップを抑制する
効果があることである。ラッチアップを起こす電流経路
は、通常、P型トランジスタの真性ソース領域31から
Nウェル13、Pウェル12を通り、N型トランジスタ
の真性ソース領域34である。本実施例のCMOSでは
、この電流経路にN型不純物層10′およびP型不純物
層10が存在する上、ソース領域28とN型突出領域1
3′およびソース領域26とP型突出領域12′の接触
面積が小さいので、ラッチアップを抑制することができ
る。
第3図(A)〜(F)は、それぞれ本発明の第1の実施
例の半導体装置の製造方法を工程順に示す断面図である
まず、P型シリコン基板11にNウェル13、Pウェル
12を形成し、所定領域に公知の素子間分離技術を用い
てフィールド酸化膜14を形成する。次に、イオン注入
法によりNウェルよりも高濃度となるようにN型不純物
層10’ と、Pウェル12よりも高濃度となるように
P型不純物層10を形成する。その後、約15nm厚の
ゲート絶縁膜となるシリコン酸化膜15を熱酸化法によ
り形成し、続いて、ゲート電極となる多結晶シリコン薄
膜16を形成する。なお、この多結晶シリコン薄膜16
にはPOCQ、を拡散源とする熱拡散により燐の高濃度
拡散を行なって低抵抗にし、しかる後、燐が僅かに添加
されたシリコン酸化膜17、およびシリコン窒化膜18
を逐次堆積した。
続いて、多結晶シリコン薄膜16.シリコン酸化膜17
、シリコン窒化膜18からなる重ね合わせ膜を公知の写
真蝕刻法により加工し、ゲート電極16およびゲート保
護tIAa膜17および18を形成した(第3図(A)
)。
この状態から全面にシリコン窒化膜19を堆積し、側壁
部にシリコン窒化膜19を残すように異方性エツチング
を行なった。このとき、ゲート保護絶縁膜18はすべて
エツチングされた(第3図(B))。
続いて、ゲート電極16の直下以外のNウェル13、P
ウェル12の上部領域とN型不純物層10’、P型不純
物層1oを除去するために(あるいはN型不純物層10
’、P型不純物層10を残すように。ただし、残す場合
はN型不純物層10’ とP型不純物層10の距離は、
Nウェル13とPウェル12の接合耐圧を低下させない
程度にすることが必要である。)、さらに異方性エツチ
ングを行ない、N型突出領域13′とP型突出領域12
′を形成する。このとき、ゲート保護絶縁膜17をすべ
てエツチングしないようにする(第3図(C))。
第3図(C)の状態において、シリコン酸化膜で構成さ
れるゲート保護Me膜17をマスクとして露出している
シリコン表面部分に高濃度の不純物をイオン注入法によ
りドーピングする。ソース側の下部に絶縁膜20を形成
したくない場合は、その領域へイオンを注入しないよう
に、レジスト膜等でその領域を覆えばよい。この後、熱
酸化法により絶縁膜20を形成する。ここで、熱酸化膜
の成長速度は不純物濃度が高い程大きくなることから不
純物濃度の低いゲート直下のシリコン部分はその他の部
分よりも酸化膜厚が小さくなる(第3図(D))。また
、絶縁膜2oは、異方性の絶縁物堆積法を用いて形成し
てもよい。
第3図(D)の状態から、Nウェル13およびPウェル
12の電位を固定するために絶縁膜20をマスクを用い
て部分的にエツチングした後、チャネルが形成されるよ
うにゲート電極 16の直下のシリコン酸化膜のみをエツチング除去する
ことによってソース、ドレインとなる部分のシリコン表
面を露出させる。しかる後、シリコン表面にのみシリコ
ンを付着するプラグ技術あるいはエピタキシャル成長等
によりウェルコンタクト領域には露出するウェル表面か
ら、ソース、ドレイン領域にはゲート直下のシリコン露
出部の表面部分から多結晶シリコン薄膜21もしくは単
結晶シリコン薄膜を付着させる。なお、プラグ技術につ
いては、プロシーディングズオブザファーストインター
ナショナルシンポジウムオンU L S I (PRO
CEEDINGS OF THE FIR5T INT
ERNATI−ONAL SYMPO5IUM ON 
ADVANCED MATERIALS FORULS
I) p、103〜120に記載されている。ソース、
ドレイン領域からは自己整合的にシリコン薄膜が付着す
るため、マスクずれに関してはウェルコンタクト領域に
のみ注意を払うことで済み、マスク合わせを容易に行な
うことができる(第3図(E))。
次に、シリコン薄膜21により、ウェルとのオーミック
コンタクトおよびトランジスタのソース、ドレイン領域
を形成するために、シリコン薄膜21にホトレジスト(
図示せず)を用いて不純物をイオン注入法によりドーピ
ングする。NウェルコンタクトおよびN型トランジスタ
のソース、ドレインとなる部分のシリコン薄膜にはマス
ク22を用い、PウェルコンタクトおよびP型トランジ
スタのソース、ドレインとなる部分のシリコン薄膜には
マスク23を用いることによりそれぞれシリコン薄膜2
1をN+、P+領域に分割する。この結果、Nウェル電
極24、P型トランジスタのソース領域28、ドレイン
領域29、N型トランジスタのソース領域26およびド
レイン領域27、Pウェル電極25が形成される。
このとき、ゲート電極16と異なる導電型の不純物をド
ーピングするときは、そのゲート部分をマスクするほう
が好ましい。この後、ウェルコンタクト抵抗を低減化し
、かつソース、ドレイン領域の不純物を活性化するため
にアニールを行なう。
このとき、シリコン表面にも不純物が拡散し、Nウェル
13内にはN−領域30が、N型突出領域13′内には
P−領域31.32が形成され、また、Pウェル12内
にはP−領域33が、■〕型突出領域12′内にはN−
領域34.35が形成される。なお、領域30(領域3
3)にN型(P型)不純物をドープし、N+(P+)化
して端子24(25)との接触抵抗を低下させることが
できる。
P−領域31.32およびN−領域34.35はトラン
ジスタの高耐圧化、ホットキャリアによる寿命劣化防止
に有効であることは言うまでもない(第3図(F))。
次に、第1図に示すように、M開維縁膜36を形成し、
接続孔を開けた後、■金属電極37によりNウェル端子
、P型トランジスタのソース端子、■金属電極39によ
りP型トランジスタのドレイン端子、N型トランジスタ
のドレイン端子、■金属電極38によりN型トランジス
タのソース端子。
Pウェル端子を取り出し、かつ所望の配線を行なう。各
金属電極37.38.39は、シリコン薄膜21内のP
N接合による電圧降下が発生しないように電気的に短絡
する効果があるために、本実施例のようにPtNとN1
層を接触させてもがまねない。これにより素子分離領域
をさらに小さくすることができる。
実施例 2 第4図は、本発明の第2の実施例のCMOSの断面図で
ある。
CMOS回路においては、第1図に示したようなような
インバータ回路(ゲート電極16を入力端子、電極37
を電源端子、電極38を接地端子、@極39を出力端子
とした場合)のみではなく、多入力回路も存在する。本
実施例は、この多入力CMOS回路の実施例であり、電
極の取り出し以外は第1図の構造と同様である。
すなわち、第1図の構造と比較して異なる点は、N1領
域24とP+型領域28、P1領域29とN1型領域2
7、N“領域26とP+型領域25とをそれぞれ分離し
て各々独立に電極を取り出すようにした点である。この
構造を作製するには、第1図の構造を製造工程における
第3図(E)に示す工程において、絶縁膜20に開孔さ
れたシリコンウェル表面およびゲート直下で露出するシ
リコン表面部分からシリコン薄膜21を付着させるとき
、シリコン薄膜24と28.29と27.26と25が
それぞれつながらないうちに成長をストップさせること
により、簡単に作製できる。これらの電極をそれぞれ独
立して取り出すことができるので、それぞれ独立して配
線することが可能となる。
本実施例の多入力回路のCMO8においても、第1の実
施例と同様の効果を有することは言うまでもない。
なお、本実施例において、単体のトランジスタに着目し
た場合も、ゲート電極16の直下の半導体突出領域12
’、13’ に設けた該突出領域と同一導電型で高濃度
の不純物ドープ領域10.10′により、該突出領域に
おける空乏層の2次元分布を抑制し、閾電圧値が低下す
るのを抑制できる。また、高濃度不純物ドープ領域10
.10′により、ドレイン電界を弱めることができるの
でパンチスルーの抑制が可能で、ソース、ドレイン間耐
圧を向上できる。このように短チヤネル効果を改善でき
る。さらに1本構造をメモリセルに適用することにより
、該高濃度不純物ドープ領域10.10’ より深いと
ころで発生する雑音キャリアのチャネル部への侵入を該
高濃度不純物ドープ領域10.10′の電位障壁により
抑止でき、α線によるソフトエラーの抑制効果を持つ。
また、素子分離用絶縁膜2oの上にトランジスタのソー
ス、ドレイン領域28・29(あるいは26・27)が
設けであるので、素子公然に必要な距廂を低減でき、高
集積化に有利である。
実施例 3 第5図(A)は、本発明をメモリセルに適用した場合の
本発明の第3の実施例の回路図、第5図(B)〜(D)
は、それぞれ第5図(A)の回路を有するメモリセルの
レイアウト図で、製造工程が順に進んだ場合のレイアウ
ト図である。
図において、40.41は転送トランジスタ、42はワ
ード線、43.44はデータ線、45は電源端子、46
は接地端子、47.48は情報蓄積ノード、49.50
はP型トランジスタ、51.52はN型トランジスタで
ある。情報蓄積ノード47をP型トランジスタ49のド
レイン、およびP型トランジスタ50のゲート、N型ト
ランジスタ52のゲート、ならびにN型トランジスタ5
1のドレインに結線し、情報蓄積ノード48をP型トラ
ンジスタ50のドレイン、およびP型トランジスタ49
のゲート、N型トランジスタ51のゲート、ならびにN
型1−ランジスタ52のドレインに結線し、電源端子4
5をP型トランジスタ49.50のソース、接地端子4
6をN型トランジスタ51.52のソースに結線するこ
とによってメモリセルを構成することができる。
転送トランジスタ40.41のゲー1〜であるワード線
42の電圧を低レベルから高レベルにすることによって
、データ線43.44を介してデータの書き込み/読み
出しを行なう。
次に、レイアウト図(第5図(13)〜(D))の説明
を第1図の断面図を用いて行なう。レイアウト図が複雑
であるため、工程が進むに従って3つに分割した。
各レイアウト図において、破線で囲んだ部分がメモリセ
ル1個分に相当する。まず、第5図(B)は、第3図(
E)までの工程終了時を示す。第5図(B)において、
第1図のNウェル13の領域がレイアウト図の符号53
、トランジスタで形成されるアクティブ領域が54、ト
ランジスタのゲート電極16となる第1の導電層が55
、Nウェル13の端子取り出しのためのコンタクトが5
6、Pウェル12の端子取り出しのためのコンタクトが
57である。
ウェル端子取り出しのためのコンタクト56゜57、ま
た、アクティブ領域54と、第1の導電層55との境界
領域からシリコン薄膜を付着させることによって導電層
55以外のアクティブ領域54の一部あるいは全領域も
しくはその近傍をシリコン薄膜で覆う。次に、第5図(
C)に示すように、N型トランジスタのソース、ドレイ
ン、およびNウェルの電極を取るために58をマスクと
し、N型不純物をイオン注入する。また、P型トランジ
スタのソース、ドレイン、およびPウェルの電極を取る
ために、マスク58の反転マスクを用いてP型不純物を
イオン注入する。
導電層を用いて配線することにより、第5図(A)の回
路を有するメモリセルを実現する。すなわち、第5図(
D)に示すように、■接地端子46を取るためのコンタ
クト59.■電源端子45を取るためのコンタクト60
、■情報蓄積ノード47を取るためのコンタクト61、
■情報蓄積ノード48を取るためのコンタクト62の上
に。
配線層63を付着して配線する。この配線の上に、さら
に層間絶縁膜を重ねた後、コンタクト六64を開け、配
線[65によってデータ線43.44を形成する。デー
タ線43.44のコンタクトを取る際に、配線N63の
一部である63′ (−点鎖線で図示した)より小さな
コンタクト穴を開け(61,62と同じ工程)だ後、6
3′ を形成し、この配線の上に、さらに層間絶縁膜を
重ねて形成した後、コンタクト穴64を開け、配a層6
5を形成することにより、配線層65のコンタク1一部
段差が小さくなるため、配線層65の膜厚低下を防ぐこ
とができ、結果として、配線層65のコンタクト部の抵
抗増加を防ぐことができる。
実施例 4 本実施例は、第3の実施例の第5図(A)において、転
送トランジスタ40.41をP型1−ランジスタに替え
た場合のメモリセルの実施例である。
第6図(A)は、本発明の第4の実施例の回路図、第6
図(B)は、本発明の第4の実施例のレイアウト図であ
る。ワー1く線42の電圧を高レベルから低レベルにす
ることによって、データ線43.44を介してデータの
書き込み/読み出しを行なう(第6図(A))。また、
第5図(C)におけるマスク58を第6図(B)に示す
ようにする。
実施例 5 第7図は、本発明の第5の実施例のメモリセルのレイア
ウト図である。このメモリセルの回路図および各部の名
称に対する符号は、第5図(A)〜(D)と同様である
。本発明を用いない通常のトランジスタを用いてレイア
ウトした場合の面積を1として計算したところ、本発明
によるメモリセルは、0.7となり、30%の占有面積
低減となった。
実施例 6 第8図は、本発明の第6の実施例のメモリセルのレイア
ウト図である。このメモリセルの回路図および各部の名
称に対する符号は、第5図(A)〜(D)と同様である
このレイアウトにおいて、特徴的なことは信号線である
データ線DataあるいはD ataの両側に固定電位
の配線電源線Vcc、接地線GNDが平行に配置されて
いることである。このことによって信号線がシールドさ
れて雑音に対して強い構造となる。また、ワード線がW
工、W2と2本で1つのメモリセルを構成することにな
り、メモリセル内のレイアウトが対称性を持つ。このた
め、バランスが良いメモリセルが実現でき、ノイズに強
い構造となる。
すなわち、例えば、第5図(A)の回路図において、情
報蓄積ノード47.48がそれぞれVcc、Vssの電
位となり、情報「1」を記憶しているとする。このとき
、α線などのノイズにより電子が情報蓄積ノード47に
入り、電位を低下させると、N型トランジスタ52がオ
フし、同時にP型1〜ランジスタ50がオンする。この
結果、情報蓄積ノード48の電位が上昇してVccとな
り、情報が「0」に変わり、ソフトエラーが発生する。
このとき、P型トランジスタ49の電流駆動能力がP型
トランジスタ50よりも大きければ、情報蓄積ノード4
8の電位が上昇する前に情報蓄積ノード47の電位がV
ccまで復帰することができる。この結果、情報は「1
」となり、ソフトエラーは発生しない。しかしながら、
情報蓄積ノート47.48がそれぞれVss、 Vcc
の電位となり、このメモリセルが情報rQJ を記憶す
る場合、ノイズにより情報蓄積ノード48の電位が低下
すると、P型1−ランジスタ49の電流駆動能力がP型
トランジスタ50の電流駆動能力よりも太きいために。
情報蓄積ノード47の電位がVccとなり、情報が「1
」に変わり、ソフトエラーとなる。このメモリセルはP
型トランジスタの離動能力の違いによるアンバランスの
ために、情報が「1」となりやすくなっている。すなわ
、ち、アンバランスのために、メモリセルの信頼性を低
下させることとなる。
ところが、本実施例では、レイアウトの対称性のため、
バランスが良いので、メモリセルの信頼性を向上させる
ことができる。
実施例 7 第9図(A)は、本発明の第7の実施例のメモリセルの
回路図、第9図(B)は、本発明の第7の実施例のメモ
リセルの断面図である。
トランジスタ66のゲート電極16であるワード線67
の電圧を低レベルから高レベルにすることによってデー
タ線68((B)図の73)を介してデータの書き込み
/読み出しを行なう。69((B)図の72)はある固
定′電位にしておき、情報蓄積ノード70に電荷を蓄積
する。情報蓄積ノード70に絶縁膜を介した導電層72
によって蓄積容量Csを形成する。この絶縁膜は、CV
D法によるSiO□、あるいは情報蓄積ノードとなる部
分70のSi膜を酸化することによっても得ることがで
きる。酸化法によれば酸化膜厚を小さく制御することが
でき、蓄積容量Csを大きくすることができる。蓄積容
量Csの形成に関しては、上記製造方法に限るものでは
ないことは言うまでもない。蓄積容量が大きい程ソフ1
−エラー耐性が向上する。また、隣のメモリセルとの絶
縁分離は、付着するシリコンの量によって制御すること
ができるため、絶縁分離領域を必要としない。この結果
、メモリセル面積を小さくできる。
実施例 8 第10図は1本発明の第8の実施例のトランジスタの断
面図である。
P型シリコン基板1、素子分離絶縁膜2、ゲート絶縁膜
3、ゲート電極4、ゲート自体を絶縁する絶縁膜5、ド
レイン拡散層6.ソース拡散M7、ドレイン拡散層6お
よびソース拡散層7の側面の一部および底面部に形成さ
れた絶縁膜8.9(すなわち、底部に形成された絶縁膜
8.9は、ゲート電極4の直下のチャネルが形成される
ための極めて浅い領域を除き、ソースおよびドレイン接
合側面部にも延在している)、ゲート電極4の直下のP
型シリコン基板1内に該基板と同じ導電型で該基板より
不純物濃度が高いP型不純物/1iy10等で構成され
ている。
作用のところで説明したように、P型不純物層10の不
純物ピーク位置をP型シリコン基板1の表面から0.8
゛μm以下にすると、短チヤネル効果の改善が顕著にな
る。また1本構造をメモリセルに適用した場合、α線が
入射した場合において、情報蓄積ノードとなる6あるい
は7内で発生した電子・正孔対は、情報蓄積ノード6あ
るいは7とシリコン基板1の接触する小さな領域からし
か基板1へ流出することができず、流出できない電子や
正孔は情報蓄積ノード6あるいは7内で再結合をし、電
気的雑音とはならない。また、基板1内に発生した雑音
電荷である電子は、P型不純物暦10の電位障壁のため
に情報蓄積ノード6あるいは7に到達できない。これと
反対導電型のP型1ヘランジスタの場合は、N型基板あ
るいはNウェル内に発生した雑音電荷である正孔は、N
型不純物層10′の電位障壁のために情報蓄積ノードに
到達できない。結果として、α線により発生した雑音電
荷の情報蓄積ノードへの侵入により情報蓄積ノードの蓄
積電荷量が変化しないようにできるため、α線によるソ
フトエラー耐性向上に有効な構造となる。
実施例 9 第12図は、本発明の第9の実施例の接合トランジスタ
の断面図である。このN型接合トランジスタのチャネル
領域におけるN領域(P接合トランジスタではP壁領域
)80を除く各部の名称に対する符号は第1図と同様で
ある。
本実施例において、第1図の構造と比較して異なる点は
、第1図におけるゲート酸化膜15がなく、ゲート電極
16が直接P型突出領域12′に接続され、その接合部
のチャネル領域にN領域80があることである。本構造
を作製するには、第1図の構造の製造工程を示す第3図
(A)の工程において、ゲート電極16を形成する前に
、イオン注入によりチャネル領域となるシリコン表面部
分に不純物を導入してN領域80を形成し、ゲート酸化
膜15を形成しないことにより簡単に作製できる。
本実施例の接合型トランジスタにおいても、第8の実施
例と同様の効果を有することは言うまでもない。
実施例 1゜ 第13図(A)は、本発明の第10の実施例の回路図、
第13図(B)は、本発明の第10の実施例の断面図で
ある。
N型接合トランジスタ92、P型接合トランジスタ93
のゲート電極88((B)図の16)を入力とし、N型
接合トランジスタ92、P型接合トランジスタ93のソ
ース電極89((B)図の82.84)を出力とする回
路である。この回路は、入力がVccレベルのとき出力
がVccレベル、入力がVssレベルのとき出力がVs
sレベルとなる回路である。Pウェル12はVssに接
続し、Nウェル13はVccに接続する。N型接合トラ
ンジスタ92のドレイン電極81は、配線層85によっ
て電源91に接続される。P型トランジスタ93のドレ
イン電極83は、配線N87によって接地90に接続さ
れる。N型接合トランジスタ92のソース電極82、P
型接合トランジスタ93のソース電極84は配線層86
によって出力に接続される。
この回路の用途としては、■インピーダンス変換、■波
形成形、■高速伝送等が挙げられる。例えば、Aから伸
びてBに到る配線があり、信号がAからBへと伝送され
る場合、AとBの間の少なくとも一部分Cを切断し、切
断したCのA側を入力、B側を出力とするように上記回
路を接続する。
この結果、Aから見たB側のインピーダンスがAからC
に到るインピーダンスと上記回路の入力インピーダンス
との和で与えられ、インピーダンス変換が可能となる。
Bに到達する波形が成形され、また、上記回路の回路定
数(例えばゲート幅など)を適当に設定すれば、高速に
情報を伝送することができる。
実施例 11 第14図(A)は、本発明の第11の実施例の回路図、
第14図(B)は、本発明の第11の実施例の断面図で
ある。
第13図(A)におけるN型接合トランジスタ92、P
型接合トランジスタ93をそれぞれデプレッション型で
あるN型MO3)−ランジスタ94、P型MOSトラン
ジスタ95に置き換え、第13図(B)におけるゲート
電極16とP型突出領域12′、ゲート電極16とN型
突出領域13′の境界にゲート酸化膜15が存在するこ
とを除くと、本発明の回路図および断面図の各部の名称
に対する符号は、第13図(A)、第13図(B)と同
様である。
本実施例においても、第10の実施例と同様の効果を有
することは言うまでもない。
以上、本発明の実施例について説明したが、本発明が上
記各実施例に限定されないことは言うまでもない。例え
ば、上記実施例では、ゲート、11!!a膜を有するM
OSトランジスタについて述べたが、ゲート絶縁膜を有
さないMESトランジスタにも本発明は有効である。
〔発明の効果〕
以上説明したように、本発明の半導体装置において、ゲ
ート電極直下の半導体領域に該半導体領域と同一導電型
で高濃度の不純物ドープ領域を設けた場合は、該半導体
領域における空乏層の2次元分布を抑制し、閾電圧値が
低下するのを抑制できる。また、高濃度不純物ドープ領
域をゲート電極直下に設けることにより、ドレイン電界
を弱めることができるのでパンチスルーの抑制が可能で
、ソース、ドレイン間耐圧を向上できる。このようにゲ
ート電極直下の半導体領域に高濃度不純物ドープ層を設
けることにより、短チヤネル効果を改善できる。さらに
、本構造をメモリセルに適用することにより、該高濃度
不純物ドープ領域より深いところで発生する雑音キャリ
アのチャネル部への侵入を該不純物ドープ領域の電位障
壁により抑止でき、α線によるソフトエラーの抑止効果
を持つ。
また、素子分離用#@縁膜の上にトランジスタのソース
、ドレイン領域を形成する本発明の半導体装置において
は、素子分離に必要な距離を低減できる。また、本構造
を用いてチャネル長が0.5μm以下の超微細トランジ
スタで構成されるCMO8やメモリセルを構成すれば、
高集積かつ高信頼な集積回路を実現することができる。
また、メモリセルの場合は、情報蓄積ノードと半導体基
板(半導体突出領域)に接する面積を小さくできるため
α線によるソフトエラー耐性も向上できる。さらに、C
MO3の場合は、トランジスタのソース領域と半導体基
板(半導体突出領域)に接する面積を小さくできるので
、ラッチアップを発生しにくくすることができる。
このように本発明によれば、短チヤネル効果をさらに改
善できるので、半導体装置の高信頼化を実現でき、また
、占有面積が小さく、ラッチアップ耐性、ソフトエラー
耐性を向上できるため、高集積度、高信頼度のMO5集
積回路を実現できる効果がある。
【図面の簡単な説明】
第1図は、本発明の第1の実施例のCMO8の断面図、
第2図(A)は、本発明による高濃度不純物ドープ領域
による閾電圧値低減効果を示す図、第2図(B)は、本
発明による不純物ドープ領域の不純物濃度ピーク位置を
示す断面図、第3図(A)〜(F)は、それぞれ第1図
の半導体装置の製造方法を示す工程断面図、第4図は、
本発明の第2の実施例のCMOSの断面図、第5図(A
)は、本発明の第3の実施例のメモリセルの回路図、第
5図(B)〜(D)は、それぞれ第1図の回路を有する
メモリセルの製造工程毎のレイアウト図、第6図(A)
は、本発明の第4の実施例のメモリセルの回路図、第6
図(B)は、本発明の第4の実施例のレイアウト図、第
7図は、本発明の第5の実施例のメモリセルのレイアウ
ト図、第8図は、本発明の第6の実施例のメモリセルの
レイアウト図、第9図(A)は、本発明の第7の実施例
のメモリセルの回路図、第9図(B)は、本発明の第7
の実施例のメモリセルの断面図、第10図は、本発明の
第8の実施例のトランジスタの断面図、第11図は、従
来のトランジスタの断面図、第12図は、本発明の第9
の実施例の接合トランジスタの断面図、第13図(A)
は、本発明の第10の実施例の回路図、第13図(B)
は1本発明の第10の実施例の断面図、第14図(A)
は、本発明の第11の実施例の回路図、第14図(B)
は、本発明の第11の実施例の断面図である。 1・・P型シリコン基板 2・・素子分離Ill縁膜 3・・ゲート絶縁膜 4・・ゲート電極 6・・ドレイン拡散層 7・・・ソース拡散層 8 、 9 ・・・糸色縁膜 11・・・P型シリコン基板 10・・・P型不純物層 10′・・・N型不純物層 12・・・Pウェル 13・・・Nウェル 12′・・P型突出領域 13′・・N型突出領域 IS・・・ゲート酸化膜 16・・・ゲート電極 20・・・絶縁膜 21・・・シリコン薄膜 24 ・Nウェル′准極 25・・・Pウェル電極 26・・・N型トランジスタのソース領域27・・・N
型トランジスタのドレイン領域28・・・P型トランジ
スタのソース領域29・・・P型トランジスタのドレイ
ン領域30・・・N−領域あるいはH−r領域31・・
・P型トランジスタの真性ソース領域32・・・P型ト
ランジスタの真性ドレイン領域33・・P−領域あるい
はP“領域 34・N型トランジスタの真性ソース領域35・・・N
型トランジスタの真性ドレイン領域37.38.39・
・金属電極 代理人弁理士  中 村 純之助 −NNウニルミ、木1 (A) 第3 図 す〜ネル表 [)m] (A) 第2 図 (C) (D) 第3 図 (F) 第3 図 (A) 東 す 図 (C) 第5 図 (DJ 第5 図 (A) 第 図 ND ata cc GtO 第8 図 (A) b 第9 図 第10図 第11 図 す 一−−把城朕 (A) ”  (8) 第」3図

Claims (1)

  1. 【特許請求の範囲】 1、半導体基板表面上の一部にゲート絶縁膜を介してあ
    るいは介さないで設けられたゲート電極と、該ゲート電
    極の両側の上記半導体基板の表面領域に設けられたソー
    ス領域およびドレイン領域と、該ソース領域およびドレ
    イン領域のうちの少なくともドレイン領域の下部および
    上記ゲート電極の直下のチャネルが形成される領域を除
    く該ソース領域およびドレイン領域のうちの少なくとも
    ドレイン領域の側部に設けられた絶縁膜とを具備する半
    導体装置において、上記ゲート電極の直下の上記半導体
    基板内に該半導体基板と同じ導電型で該半導体基板の不
    純物濃度より高い不純物濃度の不純物ドープ領域が所定
    の深さに設けられ、かつ、該不純物ドープ領域の不純物
    濃度のピークの位置が上記ゲート電極の直下の上記半導
    体基板表面からほぼ0.8μm以内にあることを特徴と
    する半導体装置。 2、半導体基板の一部に突出して設けられた半導体突出
    領域と、該半導体突出領域表面上にゲート絶縁膜を介し
    てあるいは介さないで設けられたゲート電極と、上記ゲ
    ート電極の直下のチャネルが形成される領域を除いて上
    記半導体突出領域の両側あるいは片側下部に延在して設
    けられた絶縁膜と、上記半導体突出領域の両側あるいは
    片側の上記ゲート電極の直下の半導体側部の露出部に付
    着され、かつ、該露出部から上記絶縁膜上に延在する半
    導体膜からなるソース領域あるいはドレイン領域と、該
    ソース領域あるいはドレイン領域と接する上記半導体突
    出領域内に設けられた真性ソース領域あるいは真性ドレ
    イン領域とを具備することを特徴とする半導体装置。 3、上記ゲート電極の直下から上記半導体突出領域内に
    該半導体突出領域と同じ導電型で該半導体突出領域の不
    純物濃度より高い不純物濃度の不純物ドープ領域が所定
    の深さに設けられ、該不純物ドープ領域の不純物濃度の
    ピークが上記ゲート電極の直下の上記半導体突出領域表
    面からほぼ0.8μm以内にあることを特徴とする特許
    請求の範囲第2項記載の半導体装置。 4、第1導電型の半導体基板の表面領域に設けられた上
    記第1導電型と反対導電型の第2導電型のウェルと、該
    第2導電型ウェル表面領域の一部に突出して設けられた
    第2導電型半導体突出領域と、該半導体突出領域表面上
    にゲート絶縁膜を介してあるいは介さないで設けられた
    ゲート電極と、上記ゲート電極の直下のチャネルが形成
    される領域を除いて上記半導体突出領域の両側下部に延
    在して設けられた絶縁膜と、上記半導体突出領域の両側
    の上記ゲート電極の直下の半導体露出部にそれぞれ付着
    され、かつ、該露出部から上記絶縁膜上にそれぞれ延在
    する半導体膜からなるソース領域およびドレイン領域と
    、該ソース領域およびドレイン領域とそれぞれ接して上
    記半導体突出領域内に設けられた真性ソース領域および
    真性ドレイン領域とを具備する第1導電型電界効果トラ
    ンジスタと、 上記第1導電型の半導体基板の表面領域もしくは該半導
    体基板の表面領域に設けられた第1導電型のウェルの一
    部に突出して設けられた第1導電型半導体突出領域と、
    該半導体突出領域表面上にゲート絶縁膜を介してあるい
    は介さないで設けられたゲート電極と、上記ゲート電極
    の直下のチャネルが形成される領域を除いて上記半導体
    突出領域の両側下部に延在して設けられた絶縁膜と、上
    記半導体突出領域の両側の上記ゲート電極の直下の半導
    体露出部にそれぞれ付着され、かつ、該露出部から上記
    絶縁膜上にそれぞれ延在する半導体膜からなるソース領
    域およびドレイン領域と、該ソース領域およびドレイン
    領域とそれぞれ接する上記半導体突出領域内に設けられ
    た真性ソース領域および真性ドレイン領域とを具備する
    第2導電型電界効果トランジスタとにより構成されるC
    MOSを具備することを特徴とする半導体装置。 5、上記ゲート電極の直下から上記半導体突出領域内に
    該半導体突出領域と同じ導電型で該半導体突出領域の不
    純物濃度より高い不純物濃度の不純物ドープ領域が所定
    の深さに設けられ、該不純物ドープ領域の不純物濃度の
    ピークが上記ゲート電極の直下の上記半導体突出領域表
    面からほぼ0.8μm以内にあることを特徴とする特許
    請求の範囲第4項記載の半導体装置。 6、上記第2導電型ウェルおよび上記第1導電型ウェル
    もしくは上記第1導電型半導体基板の表面上の上記絶縁
    膜に開孔が設けられ、該開孔部の露出する半導体基板に
    付着された電極を有することを特徴とする特許請求の範
    囲第4項または第5項記載の半導体装置。 7、上記第2導電型ウェルの電極と上記第1導電型電界
    効果トランジスタのソース領域とが接続され、上記第1
    導電型の電界効果トランジスタのドレイン領域と上記第
    2導電型の電界効果トランジスタのドレイン領域とが接
    続され、かつ、上記第1導電型ウェルもしくは上記第1
    導電型の半導体基板の電極と上記第2導電型電界効果ト
    ランジスタのソース領域とが接続され、上記各接続部に
    おいてそれぞれ共通に電極が取ってあることを特徴とす
    る特許請求の範囲第6項記載の半導体装置。 8、半導体基板の一部にゲート絶縁膜を介してあるいは
    介さないでゲート電極を形成する第1の工程と、上記ゲ
    ート電極の両側の上記半導体基板を所定の深さ除去する
    ことによりゲート電極の直下に半導体突出領域を形成す
    る第2の工程と、上記ゲート電極の直下のチャネルが形
    成される領域を除いて、上記半導体突出領域の両側下部
    の上記所定の深さ除去した基板表面上に延在する絶縁膜
    を形成する第3の工程と、上記半導体突出領域の上記ゲ
    ート電極の直下の半導体露出部に半導体膜を付着させる
    第4の工程とを具備することを特徴とする半導体装置の
    製造方法。 9、上記第1の工程と上記第2の工程との間に、上記ゲ
    ート電極の直下の上記半導体基板の所定の深さに該半導
    体基板と同じ導電型で該半導体基板の不純物濃度より高
    い不純物濃度で、かつ、不純物濃度のピークの位置が上
    記ゲート電極の直下の上記半導体基板表面からほぼ0.
    8μm以内にある不純物ドープ領域を形成する工程を具
    備することを特徴とする特許請求の範囲第8項記載の半
    導体装置の製造方法。 10、上記第3の工程において形成した絶縁膜に開孔を
    形成して上記半導体基板を露出する工程を具備し、かつ
    、上記第4の工程において該露出した半導体基板上に半
    導体膜を付着させることを特徴とする特許請求の範囲第
    8項または第9項記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04243160A (ja) * 1991-01-17 1992-08-31 Nec Corp 半導体メモリ集積回路
US5355011A (en) * 1992-07-15 1994-10-11 Kabushiki Kaisha Toshiba Insulated gate field effect transistor having LDD structure and method of making the same including a channel stop having a peak impurity concentration, the channel stop provided below a channel region
US5497022A (en) * 1993-01-22 1996-03-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and a method of manufacturing thereof
US6979845B2 (en) 2003-01-30 2005-12-27 Nec Electronics Corporation Semiconductor device in which punchthrough is prevented
WO2022130451A1 (ja) * 2020-12-14 2022-06-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置とその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04243160A (ja) * 1991-01-17 1992-08-31 Nec Corp 半導体メモリ集積回路
US5355011A (en) * 1992-07-15 1994-10-11 Kabushiki Kaisha Toshiba Insulated gate field effect transistor having LDD structure and method of making the same including a channel stop having a peak impurity concentration, the channel stop provided below a channel region
US5497022A (en) * 1993-01-22 1996-03-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and a method of manufacturing thereof
US6979845B2 (en) 2003-01-30 2005-12-27 Nec Electronics Corporation Semiconductor device in which punchthrough is prevented
WO2022130451A1 (ja) * 2020-12-14 2022-06-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置とその製造方法
TWI815211B (zh) * 2020-12-14 2023-09-11 新加坡商新加坡優尼山帝斯電子私人有限公司 柱狀半導體裝置及其製造方法

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