JPH04243160A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- JPH04243160A JPH04243160A JP913602A JP360291A JPH04243160A JP H04243160 A JPH04243160 A JP H04243160A JP 913602 A JP913602 A JP 913602A JP 360291 A JP360291 A JP 360291A JP H04243160 A JPH04243160 A JP H04243160A
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- 239000000758 substrate Substances 0.000 claims abstract description 38
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ集積回路
に関し、特に１キャパシタ１トランジスタより構成され
るメモリセル構造に関する。
に関し、特に１キャパシタ１トランジスタより構成され
るメモリセル構造に関する。
【０００２】
【従来の技術】従来のこの種のメモリセル構造を図３を
参照して説明する。このセル構造はＢＳＥ（ベリット・
ストレージ・エレクトロード（Ｂｕｒｉｅｄ Ｓｔｏｒ
ａｇｅ Ｅｌｅｃｔｒｏｄｅ））構造と呼ばれているも
ので、高濃度のＰ型基板上に低濃度のＰ型エピタキシャ
ル層を形成したＰ型Ｓｉ基板１０１に溝１０２が形成さ
れており、その内壁に容量絶縁膜１０３を介して電荷蓄
積電極１０４が埋め込まれている。この電荷蓄積電極１
０４は、他の配線層（以下リード配線と記す）１０５に
より、あらかじめ半導体基板表面に形成されていた第１
の高濃度Ｎ型拡散層１０６に対し、容量コンタクトホー
ル１０７の個所で接続されている。
参照して説明する。このセル構造はＢＳＥ（ベリット・
ストレージ・エレクトロード（Ｂｕｒｉｅｄ Ｓｔｏｒ
ａｇｅ Ｅｌｅｃｔｒｏｄｅ））構造と呼ばれているも
ので、高濃度のＰ型基板上に低濃度のＰ型エピタキシャ
ル層を形成したＰ型Ｓｉ基板１０１に溝１０２が形成さ
れており、その内壁に容量絶縁膜１０３を介して電荷蓄
積電極１０４が埋め込まれている。この電荷蓄積電極１
０４は、他の配線層（以下リード配線と記す）１０５に
より、あらかじめ半導体基板表面に形成されていた第１
の高濃度Ｎ型拡散層１０６に対し、容量コンタクトホー
ル１０７の個所で接続されている。
【０００３】この第１の高濃度のＮ型拡散層１０６は通
常のセルフアライン技術で形成されたＭＯＳトランジス
タのソース・ドレイン領域１０８に接続されている。他
方のソース・ドレイン領域１０９はビット線１１０に接
続され、ゲート電極１１１は紙面に垂直方向に延在し、
ワード線を形成する。
常のセルフアライン技術で形成されたＭＯＳトランジス
タのソース・ドレイン領域１０８に接続されている。他
方のソース・ドレイン領域１０９はビット線１１０に接
続され、ゲート電極１１１は紙面に垂直方向に延在し、
ワード線を形成する。
【０００４】この従来例のメモリセルに於いて、ゲート
電極１１１にトランジスタがＯＮ状態になる電圧が印加
されると、ビット線１１０と電荷蓄積電極１０４が、ア
クセストランジスタを介して導通しビット線の電位によ
り電荷蓄積電極１０４とＰ型Ｓｉ基板１０１の高濃度の
Ｐ型領域の間で形成される容量に電荷が充電又は放電さ
れ、アクセストランジスタを被選択状態とすることでビ
ット情報が保持される。
電極１１１にトランジスタがＯＮ状態になる電圧が印加
されると、ビット線１１０と電荷蓄積電極１０４が、ア
クセストランジスタを介して導通しビット線の電位によ
り電荷蓄積電極１０４とＰ型Ｓｉ基板１０１の高濃度の
Ｐ型領域の間で形成される容量に電荷が充電又は放電さ
れ、アクセストランジスタを被選択状態とすることでビ
ット情報が保持される。
【０００５】
【発明が解決しようとする課題】この従来のメモリセル
構造に於いて、リード配線１０５と第１の高濃度のＮ型
拡散層１０６の接続は、容量コンタクトホール１０７を
通して行なわれる構造であるため、各パターン間の重ね
合せマージンが必要となり、設計上及び製造上の再現性
の問題で、微細化，高密度集積化が困難であった。
構造に於いて、リード配線１０５と第１の高濃度のＮ型
拡散層１０６の接続は、容量コンタクトホール１０７を
通して行なわれる構造であるため、各パターン間の重ね
合せマージンが必要となり、設計上及び製造上の再現性
の問題で、微細化，高密度集積化が困難であった。
【０００６】すなわち、図４に示した従来例の平面図に
於いて、容量コンタクト１０７が形成されるためには溝
１０４に対し、正のマージン１２０が必要となる。リー
ド配線１０７が、容量コンタクトを覆うマージン１２１
，リード配線１０５がゲート電極１１１に重ならないた
めのマージン１２２，リード配線１０７に対し高濃度の
Ｎ型拡散層１０６が小さくならないためのマージン１２
３，アクセストランジスタがセルフアラインになるため
のゲート電極１１１と高濃度のＮ型拡散層１０６のマー
ジン１２４が必要であった。
於いて、容量コンタクト１０７が形成されるためには溝
１０４に対し、正のマージン１２０が必要となる。リー
ド配線１０７が、容量コンタクトを覆うマージン１２１
，リード配線１０５がゲート電極１１１に重ならないた
めのマージン１２２，リード配線１０７に対し高濃度の
Ｎ型拡散層１０６が小さくならないためのマージン１２
３，アクセストランジスタがセルフアラインになるため
のゲート電極１１１と高濃度のＮ型拡散層１０６のマー
ジン１２４が必要であった。
【０００７】また、構造的に複雑なため、製造上の歩留
りが低い問題がある。
りが低い問題がある。
【０００８】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタと、前記ＭＯＳトランジスタと直列に接続された
キャパシタとからなるメモリセルを半導体基板に集積し
た半導体メモリ集積回路において、前記半導体基板の一
主面を選択的に覆う絶縁膜から前記半導体基板の一主面
へかけて設けられ、かつ前記キャパシタの電荷蓄積領域
につながる半導体膜からなるリード配線と、前記半導体
膜が前記半導体基板に接している部分上に設けられたゲ
ート絶縁膜および前記ゲート絶縁膜上に設けられたゲー
ト電極が前記ＭＯＳトランジスタに属しているというも
のである。
ジスタと、前記ＭＯＳトランジスタと直列に接続された
キャパシタとからなるメモリセルを半導体基板に集積し
た半導体メモリ集積回路において、前記半導体基板の一
主面を選択的に覆う絶縁膜から前記半導体基板の一主面
へかけて設けられ、かつ前記キャパシタの電荷蓄積領域
につながる半導体膜からなるリード配線と、前記半導体
膜が前記半導体基板に接している部分上に設けられたゲ
ート絶縁膜および前記ゲート絶縁膜上に設けられたゲー
ト電極が前記ＭＯＳトランジスタに属しているというも
のである。
【０００９】
【実施例】次に本発明によるメモリセル構造について、
図面を参照して説明する。
図面を参照して説明する。
【００１０】図１は本発明の第１の実施例におけるメモ
リセル構造を示す縦断面図である。
リセル構造を示す縦断面図である。
【００１１】低濃度のＰ型シリコン基板１の主表面部に
基板側よりＮ型ウェル１２，Ｐ型ウェル１３が形成され
ており、溝２はＮ型ウェル１２にとどくように形成され
ていう。溝２の上方側壁部には、厚い酸化シリコン膜１
４より成る素子分離領域が形成されている。その下方の
溝２の内壁には、容量絶縁膜３を介し、電荷蓄積電極４
が溝２の基板表面近くまで、埋め込まれている。また基
板側には高濃度のＮ型拡散層１７が形成されＮウェル１
２につながっている。この電荷蓄積電極は、基板表面に
選択的に設けられた半導体膜からなるリード配線５に接
続されている。また、このリード配線５は、後にアクセ
ストランジスタを形成する近傍の一部で、直接基板上に
接続されている。そして、このリード配線は、エピタキ
シャル成長技術，又はＣＶＤ法ににより被着した多結晶
シリコン膜にランプアニール法又はレーザー照射法など
の熱処理をほどこし種結晶となるべきシリコン基板が露
出して少なくとも後にアクセストランジスタを形成する
部分はほぼ単結晶化している。
基板側よりＮ型ウェル１２，Ｐ型ウェル１３が形成され
ており、溝２はＮ型ウェル１２にとどくように形成され
ていう。溝２の上方側壁部には、厚い酸化シリコン膜１
４より成る素子分離領域が形成されている。その下方の
溝２の内壁には、容量絶縁膜３を介し、電荷蓄積電極４
が溝２の基板表面近くまで、埋め込まれている。また基
板側には高濃度のＮ型拡散層１７が形成されＮウェル１
２につながっている。この電荷蓄積電極は、基板表面に
選択的に設けられた半導体膜からなるリード配線５に接
続されている。また、このリード配線５は、後にアクセ
ストランジスタを形成する近傍の一部で、直接基板上に
接続されている。そして、このリード配線は、エピタキ
シャル成長技術，又はＣＶＤ法ににより被着した多結晶
シリコン膜にランプアニール法又はレーザー照射法など
の熱処理をほどこし種結晶となるべきシリコン基板が露
出して少なくとも後にアクセストランジスタを形成する
部分はほぼ単結晶化している。
【００１２】ゲート絶縁膜１５を介して、リード配線５
の直接基板上に接続され単結晶となっている部分にゲー
ト電極１１が設けられアクセストランジスタ９として機
能する。そのソース領域８，ドレイン領域９はリード配
線５の内にセルフアライン技術で形成されておりそれぞ
れ電荷蓄積電極４，ビット線１０上に接続されている。
の直接基板上に接続され単結晶となっている部分にゲー
ト電極１１が設けられアクセストランジスタ９として機
能する。そのソース領域８，ドレイン領域９はリード配
線５の内にセルフアライン技術で形成されておりそれぞ
れ電荷蓄積電極４，ビット線１０上に接続されている。
【００１３】本メモリセル構造に於いて、ゲート電極１
１はワード線を兼ね、紙面に垂直方向に延在し、平行に
配置されている。アルミニウム材よりなる補助ワード線
１６に一定の空間的周期で設けられた図示しないコンタ
クト孔を介して接続され、遅延時間を短縮している。ワ
ード線により選択されたセルはアクセストランジスタが
ＯＮ状態となり、ビット線１０と電荷蓄積電極４がリー
ド配線５を経由して導通し、Ｎウェル１２にＶＣＣの約
２分の１の電位を与えることにより、溝の下方に形成さ
れた、高濃度のＮ型拡散層１７と電荷蓄積電極４との間
の容量の充・放電がなされる。アクセストランジスタを
ｏｆｆ状態とすることにより電荷が保持され、１キャパ
シタ１トラジスタ型ＤＲＡＭの機能をはたす。本構造に
よればリード配線上にトランジスタを形成する構造であ
るため、原理的に容量コンタクトが不用となる。また、
トランジスタ形成部のリード配線を基板の結晶を種結晶
とし、単結晶成長できる構造となっているため、アクセ
ストランジスタのカットオフ特性，オン特性をそこなう
こともない。
１はワード線を兼ね、紙面に垂直方向に延在し、平行に
配置されている。アルミニウム材よりなる補助ワード線
１６に一定の空間的周期で設けられた図示しないコンタ
クト孔を介して接続され、遅延時間を短縮している。ワ
ード線により選択されたセルはアクセストランジスタが
ＯＮ状態となり、ビット線１０と電荷蓄積電極４がリー
ド配線５を経由して導通し、Ｎウェル１２にＶＣＣの約
２分の１の電位を与えることにより、溝の下方に形成さ
れた、高濃度のＮ型拡散層１７と電荷蓄積電極４との間
の容量の充・放電がなされる。アクセストランジスタを
ｏｆｆ状態とすることにより電荷が保持され、１キャパ
シタ１トラジスタ型ＤＲＡＭの機能をはたす。本構造に
よればリード配線上にトランジスタを形成する構造であ
るため、原理的に容量コンタクトが不用となる。また、
トランジスタ形成部のリード配線を基板の結晶を種結晶
とし、単結晶成長できる構造となっているため、アクセ
ストランジスタのカットオフ特性，オン特性をそこなう
こともない。
【００１４】なお、この構造の溝部を実現するには、ま
ずＰウェル１３に浅い溝を掘ってイオン注入を行ない酸
化することにより酸化シリコン膜１４，高濃度のＰ型拡
散層１８を形成する。次に、この浅い溝を更に掘り進ん
で深い溝にし、イオン注入を行ない容量絶縁膜３を形成
し、電荷蓄積電極４を形成すればよい。
ずＰウェル１３に浅い溝を掘ってイオン注入を行ない酸
化することにより酸化シリコン膜１４，高濃度のＰ型拡
散層１８を形成する。次に、この浅い溝を更に掘り進ん
で深い溝にし、イオン注入を行ない容量絶縁膜３を形成
し、電荷蓄積電極４を形成すればよい。
【００１５】図２は本発明の第２の実施例におけるメモ
リセル構造を示す縦断面図である。
リセル構造を示す縦断面図である。
【００１６】第１の実施例との違いは、アクセストラン
ジスタが溝の内部に埋め込まれた構造となっていること
で、オープンディジット構成のメモリセルとして機能す
る。低濃度のＰ型Ｓｉ基板１にＮウェル１２，Ｐウェル
１３の２重ウェル構造をもつ。シリコン基板表面に形成
された溝２の上方に厚い酸化シリコン膜１４が形成され
、素子間分離領域として機能する。分離をより完全に行
うため、酸化シリコン膜１４の基板側に局在して高濃度
のＰ型拡散層１８が形成してある。アクセストランジス
タを形成すべき部分の溝上方の厚い酸化シリコン膜１４
の一部が除去されており、その部分にリード配線５が直
接、接続される構造になっている。
ジスタが溝の内部に埋め込まれた構造となっていること
で、オープンディジット構成のメモリセルとして機能す
る。低濃度のＰ型Ｓｉ基板１にＮウェル１２，Ｐウェル
１３の２重ウェル構造をもつ。シリコン基板表面に形成
された溝２の上方に厚い酸化シリコン膜１４が形成され
、素子間分離領域として機能する。分離をより完全に行
うため、酸化シリコン膜１４の基板側に局在して高濃度
のＰ型拡散層１８が形成してある。アクセストランジス
タを形成すべき部分の溝上方の厚い酸化シリコン膜１４
の一部が除去されており、その部分にリード配線５が直
接、接続される構造になっている。
【００１７】電荷蓄積電極４はアクセストランジスタを
埋め込む分だけ溝の入口から離れて、溝内に埋め込まれ
、前述のリード配線５に接続されている。リード配線５
の溝の上方側壁のシリコン基板を種結晶とし、単結晶成
長した部分にゲート絶縁膜１５を介してゲート電極１１
を形成しアクセストランジスタとして機能させる。また
、リード配線５の一方は前述のように電荷蓄積電極４に
他方はビット線１０に接続されている。
埋め込む分だけ溝の入口から離れて、溝内に埋め込まれ
、前述のリード配線５に接続されている。リード配線５
の溝の上方側壁のシリコン基板を種結晶とし、単結晶成
長した部分にゲート絶縁膜１５を介してゲート電極１１
を形成しアクセストランジスタとして機能させる。また
、リード配線５の一方は前述のように電荷蓄積電極４に
他方はビット線１０に接続されている。
【００１８】以上のように、１部で基板に接続され、絶
縁膜上に延在するリード配線５に形成されたＭＯＳトラ
ンジスタをアクセストランジスタとし、電荷蓄積電極４
と、溝２の下部の基板側に形成されたＮウェルにつなが
る高濃度のＮ型拡散層領域１７との間で、キャパシタを
形成し、第１の実施例と同様の動作でメモリセルとして
機能する。
縁膜上に延在するリード配線５に形成されたＭＯＳトラ
ンジスタをアクセストランジスタとし、電荷蓄積電極４
と、溝２の下部の基板側に形成されたＮウェルにつなが
る高濃度のＮ型拡散層領域１７との間で、キャパシタを
形成し、第１の実施例と同様の動作でメモリセルとして
機能する。
【００１９】本第２の実施例では、アクセストランジス
タをも溝内に形成する構造となっており、さらに微細化
，高密度集積化に適するものである。
タをも溝内に形成する構造となっており、さらに微細化
，高密度集積化に適するものである。
【００２０】
【発明の効果】以上説明したように本発明は、１キャパ
シタ，１トランジスタ構成のダイナミックＲＡＭに於い
て、そのアクセストランジスタを絶縁膜上に延在し、そ
の一部が基板に接続し、電荷蓄積電極につながる半導体
膜からなるリード配線１上に形成した構造とすることに
より原理的に容量コンタクト、すなわち電荷蓄積電極と
、アクセストランジスタのソース領域を接続するための
コンタクトが不要となり、ＤＲＡＭの微細化，高密度集
積化に有効な構造を有している。
シタ，１トランジスタ構成のダイナミックＲＡＭに於い
て、そのアクセストランジスタを絶縁膜上に延在し、そ
の一部が基板に接続し、電荷蓄積電極につながる半導体
膜からなるリード配線１上に形成した構造とすることに
より原理的に容量コンタクト、すなわち電荷蓄積電極と
、アクセストランジスタのソース領域を接続するための
コンタクトが不要となり、ＤＲＡＭの微細化，高密度集
積化に有効な構造を有している。
【００２１】またトランジスタ形成部のリード配線は、
基板を種結晶として成長した単結晶とすることが、構造
的に可能なため、アクセストランジスタの特性をそこね
ることもない。
基板を種結晶として成長した単結晶とすることが、構造
的に可能なため、アクセストランジスタの特性をそこね
ることもない。
【００２２】さらに、構造的に容量コンタクトが不要等
の単純化が計られているため、製造上の歩留りも改善で
きる効果を有する。
の単純化が計られているため、製造上の歩留りも改善で
きる効果を有する。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来の１トランジスタ，１キャパシタ，メモリ
セルを示す断面図である。
セルを示す断面図である。
【図４】図３に対応する平面図である。
１，１０１ Ｐ型Ｓｉ基板
２，１０２ 溝
３，１０３ 容量絶縁膜
４，１０４ 電荷蓄積電極
５，１０５ リード配線
１０６ Ｎ型拡散層
１０７ 容量コンタクトホール
８，１０８ ソース領域
９，１０９ ドレイン領域
１０，１１０ ビット線
１１，１１１ ゲート電極
１２ Ｎウェル
１３ Ｐウェル
１４ 溝上方に形成された厚い酸化シリコン膜１
５ ゲート絶縁膜 １６ 補助ワード線 １７ 高濃度のＮ型拡散層 １８ 高濃度のＰ型拡散層
５ ゲート絶縁膜 １６ 補助ワード線 １７ 高濃度のＮ型拡散層 １８ 高濃度のＰ型拡散層
Claims (3)
- 【請求項１】 ＭＯＳトランジスタと、前記ＭＯＳト
ランジスタと直列に接続されたキャパシタとからなるメ
モリセルを半導体基板に集積した半導体メモリ集積回路
において、前記半導体基板の一主面を選択的に覆う絶縁
膜から前記半導体基板の一主面へかけて設けられ、かつ
前記キャパシタの電荷蓄積領域につながる半導体膜から
なるリード配線と、前記半導体膜が前記半導体基板に接
している部分上に設けられたゲート絶縁膜および前記ゲ
ート絶縁膜上に設けられたゲート電極が前記ＭＯＳトラ
ンジスタに属していることを特徴とする半導体メモリ集
積回路。 - 【請求項２】 電荷蓄積領域が半導体基板の一主面か
ら内部へ向けて掘られた溝を容量絶縁膜を介して埋める
導体膜であり、前記半導体基板と絶縁分離されている請
求項１記載の半導体メモリ集積回路。 - 【請求項３】 半導体基板と半導体膜は同一の元素を
主構成成分とする請求項１記載の半導体メモリ集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003602A JP2652992B2 (ja) | 1991-01-17 | 1991-01-17 | 半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003602A JP2652992B2 (ja) | 1991-01-17 | 1991-01-17 | 半導体メモリ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04243160A true JPH04243160A (ja) | 1992-08-31 |
| JP2652992B2 JP2652992B2 (ja) | 1997-09-10 |
Family
ID=11562039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003602A Expired - Fee Related JP2652992B2 (ja) | 1991-01-17 | 1991-01-17 | 半導体メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652992B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258702A (ja) * | 2006-03-22 | 2007-10-04 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍ（ダイナミック・ランダム・アクセス・メモリ）セル |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219154A (ja) * | 1987-03-06 | 1988-09-12 | Nec Corp | 半導体装置 |
| JPH0283970A (ja) * | 1988-09-21 | 1990-03-26 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH02148852A (ja) * | 1988-11-30 | 1990-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1991
- 1991-01-17 JP JP3003602A patent/JP2652992B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219154A (ja) * | 1987-03-06 | 1988-09-12 | Nec Corp | 半導体装置 |
| JPH0283970A (ja) * | 1988-09-21 | 1990-03-26 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH02148852A (ja) * | 1988-11-30 | 1990-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258702A (ja) * | 2006-03-22 | 2007-10-04 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍ（ダイナミック・ランダム・アクセス・メモリ）セル |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2652992B2 (ja) | 1997-09-10 |
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