JPH03789B2 - - Google Patents

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JPH03789B2
JPH03789B2 JP57098628A JP9862882A JPH03789B2 JP H03789 B2 JPH03789 B2 JP H03789B2 JP 57098628 A JP57098628 A JP 57098628A JP 9862882 A JP9862882 A JP 9862882A JP H03789 B2 JPH03789 B2 JP H03789B2
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Description

【発明の詳細な説明】 本発明の分野 本発明は集積半導体メモリ構造体に係り、更に
具体的に云えば、単一の電界効果トランジスタ
（FET）及び情報の２進デイジツトを記憶するた
めの記憶キヤパシタを用いているダイナミツク型
１素子メモリ・セルに係る。
先行技術 集積半導体メモリ回路、特に本質的に記憶キヤ
パシタ及びスイツチを含むセルを用いている集積
半導体メモリ回路は、既に比較的高いメモリ・セ
ル密度を達成している。小さいメモリ・セルを形
成するための最も簡単な回路の１つが米国特許第
3387286号明細書に記載されている。それらの各
セルは、記憶キヤパシタと、該キヤパシタをビツ
ト／感知線に選択的に接続するスイツチとして働
くFETとを用いている。米国特許第3811076号及
び第3841926号明細書は、上記米国特許第3387286
号明細書に記載されている型の１素子FETメモ
リ・セルを開示しており、このメモリ・セルは、
ドープされた多結晶シリコン層と、セルの記憶キ
ヤパシタを形成するために半導体基板表面上の誘
電材料により離隔されてＰ型半導体に設けられた
N+型拡散領域とを用いることによつて小さい寸
法で形成される。上記多結晶シリコン層は、該多
結晶シリコン層に負のバイアス又は一定の負の電
位を加えることにより隣接セル間のフイールド・
シールドとして働く様に、記憶キヤパシタの外側
迄延びている。上記記憶キヤパシタのN+型拡散
領域は、半導体基板の表面上に配置された絶縁層
のドープされた部分を用い、上記基板中にドパン
トを外方拡散させることによつて形成される。記
憶キヤパシタのための絶縁層のドープされた部分
が形成されるとき、セルのビツト／感知線として
働く第２のN+型拡散領域を設けるためにもう１
つのその様な部分が形成される。理解され得る如
く、導電性多結晶シリコン層即ちフイールド・シ
ールドの存在の下にN+型拡散領域又は条片を用
いているビツト／感知線を用いる場合には、単一
のビツト／感知線が100乃至それ以上のセルに接
続されることが多いので、ビツト／感知線のキヤ
パシタンスを最小限にする様に配慮せねばならな
い。ビツト／感知線のキヤパシタンスを最小限に
するためには、N+型拡散ビツト／感知線を形成
するためにドパントが半導体基板中に拡散された
後も、その絶縁層のドープされた部分を然るべき
位置に保つことが知られている。この絶縁層のド
ープされた部分をN+型拡散ビツト／感知線の上
に保つことによつて、フイールド・シールドが少
くともビツト／感知線の一部分からより遠くに離
隔されて、ビツト／感知線のキヤパシタンスが減
少され、従つてビツト／感知線とそれに関連する
記憶キヤパシタとの間の転送比が改善される。し
かしながら、絶縁層のドープされた部分がビツ
ト／感知線の上に維持されてビツト／感知線のキ
ヤパシタンスが減少されても、今日のメモリに於
ては更に小さい記憶キヤパシタンスが望まれるの
で、セルの小さな記憶キヤパシタンスと該記憶キ
ヤパシタンスから信号又はデータを供給されるビ
ツト／感知線キヤパシタンスとの間に充分な転送
比を維持するためには、更にビツト／感知線のキ
ヤパシタンスを減少させることが必要である。
本発明の要旨 本発明の目的は、セルに接続されたビツト／感
知線のキヤパシタンスが相当に最小限にされた、
改良されたメモリ・セル構造体を提供することで
ある。
本発明の他の目的は、簡単な製造方法を用いて
ビツト／感知線のN+型拡散領域全体の上に厚い
絶縁層が配置されている、改良されたメモリ・セ
ル構造体を提供することである。
本発明の更に他の目的は、極めて高いセル密度
及び性能を有するメモリ配列体に於ける、改良さ
れたダイナミツク型１素子メモリ・セル構造体を
提供することである。
本発明に従つて、セルに接続されたビツト／感
知線のキヤパシタンスが相当に減少された、改良
されたセル構造体を有するメモリが達成される。
そのセル構造体はフイールド・シールド即ち導電
層の下にそしてビツト／感知線の拡散領域全体の
上に配置された厚い絶縁層を含み、鳥のくちばし
として知られている部分の如きその厚い絶縁層の
一部分が、ビツト／感知線拡散領域の外側に於
て、ビツト／感知線拡散領域と記憶キヤパシタ拡
散領域との間に配置されたセルのFETのゲート
電極の下のチヤネル領域中へ延びている。
本発明の好実施例 第１図は、初期の製造段階に於ける本発明によ
るメモリ・セルの断面図を示している。そのセル
は、好ましくはＰ型材料より成る半導体基板１０
並びにその表面上に配置された絶縁層１２及び絶
縁層１４を含む。絶縁層１２は好ましくは周知の
如く基板１０から成長された約300オングストロ
ームの二酸化シリコン層であり、絶縁層１４は好
ましくは絶縁層１２上に配置された約300オング
ストロームの窒化シリコン層である。第１フオト
レジスト層１６が窒化シリコン層１４上に付着さ
れ、任意の周知の処理技術を用いて上記フオトレ
ジスト層中に第１開孔１８及び第２開孔２０が形
成される。周知のイオン注入技術を用いて、好ま
しくは砒素イオンであるＮ型不純物が第１開孔１
８及び第２開孔２０を経て絶縁層１２及び絶縁層
１４を介して基板１０の表面中に導入されて、該
表面に砒素イオンの第１クラスタ２２及び第２ク
ラスタ２４が各々形成される。上記イオン・クラ
スタ２２及び２４が形成された後、第１フオトレ
ジスト層１６中の開孔１８の上に第２フオトレジ
スト層２６が配置され、選択的乾式プラズマ食刻
技術を用いて窒化シリコン層１４中に開孔２８が
形成される。開孔２８を経て、再び砒素イオンが
より高い密度で基板１０中に導入されて、更に１
つ又はそれ以上の砒素イオン・クラスタ３０が第
２砒素イオン・クラスタ２４の下又はその近傍に
形成され、窒化シリコン層１４中の開孔２８の下
に高密度の砒素イオンが供給される。
次に、第２図に示されている如く、窒化シリコ
ン層の下に於て相当な距離Ｄ、例えば0.3乃至１
ミクロンだけアンダー・カツトされた状態を呈す
る様に弗化水素の如き適当な食刻剤によつて、二
酸化シリコン層１２中に開孔３２が形成される。
基板１０上の他の領域に配置された支持回路が
二酸化シリコン層１２中に開孔３２を形成するた
めに用いられる食刻剤から保護されるべき場合に
は、第１フオトレジスト層１６中の開孔から離れ
ている保護を要する領域に於て構造体上に第３フ
オトレジスト層３４が形成され得る。
第３図に示されている如く、800℃を超える温
度に於ける周知の酸化技術を用いることにより、
二酸化シリコン層１２中の開孔３２内に、厚い二
酸化シリコン層３６が、組合わされた層１２と層
１４との厚さの少くとも数倍の厚さに成長され
る。この高温処理は、一般に部分的に埋設された
酸化物層として知られる厚い二酸化シリコン層３
６を形成するだけでなく、第１図及び第２図のイ
オン・クラスタ２２中のＮ型不純物イオンをドラ
イブ・インさせてＮ型領域３８をそしてイオン・
クラスタ２４及び３０中のＮ型不純物イオンをド
ライブ・インさせてN+型領域４０をＰ型基板１
０中に形成する。基板１０はＰ型であり、領域４
０はN+型であるので、周知の如く空乏領域４２
が領域４０の周囲に形成される。又、図示されて
いないが、Ｎ型領域３８の周囲にも同様な空乏領
域が形成される。基板１０の表面を調整するため
に、参照番号４４により示されている如く砒素が
イオン注入され得る。
Ｎ型領域３８及びN+型領域４０並びに厚い二
酸化シリコン層３６が形成された後、窒化シリコ
ン層１４及び厚い二酸化シリコン層３６上に、ド
ープされた多結晶シリコン層４６が付着され、第
４図に示されている如く該多結晶シリコン層４６
中に開孔４８が弗化水素酸及び硝酸の溶液を用い
る如き周知の食刻技術によつて設けられる。フイ
ールド・シールドとして働くドープされた多結晶
シリコン層４６は、厚い二酸化シリコン層３６の
一部分の上及びＮ型領域３８の実質的部分の上に
延びている。それから、多結晶シリコン層４６か
ら二酸化シリコンを成長させることにより、絶縁
層５０がドープされた多結晶シリコン層４６上に
形成されることが好ましい。好ましくは銅をドー
プされたアルミニウムより成る導電層が構造体上
に付着されて適切に食刻され、又はリフト・オフ
技術を用いて、導電路５２が形成される。任意の
周知の方法でメモリ・セルの書込及び読取を行う
ために、従来の駆動及び感知回路４１がN+型領
域４０に接続され、従来のパルス源５３がワード
線として働く導電路５２に接続される。フイール
ド・シールドが形成される様に、例えば−2.2V
の負の電位又は接地電位の源４７が多結晶シリコ
ン層４６に加えられる。
第４図に示されている如く、上述の処理の結
果、チヤネル領域５６を相互間に限定するソー
ス／ドレイン領域３８及び４０を有するFET５
４が形成され、チヤネル領域５６上に配置された
導電路５２の部分がトランジスタ５４のゲート電
極として働く。更に、上述の処理の結果、Ｎ型領
域３８と多結晶シリコン層即ちフイールド・シー
ルド４６とより成るキヤパシタ５８が形成され
た。Ｎ型領域３８をキヤパシタ５８の記憶ノード
として、N+型領域４０をビツト／感知線として、
そして導電路５２をワード線として用いることに
より、低いビツト／感知線キヤパシタンス及び高
い転送比を有するダイナミツク型１素子メモリ・
セルが形成され、その転送比は記憶キヤパシタン
ス５８のキヤパシタをビツト／感知線４０のキヤ
パシタンスで割つた値に等しい。
ビツト／感知線４０のキヤパシタンスは、厚い
二酸化シリコン層３６がN+型領域４０とその上
の導電層即ちフイールド・シールド４６及びワー
ド線５２との間に形成されていることによるだけ
でなく、空乏領域４２もN+型領域４０から層４
６及び５２へのフイールド・フリンジングにより
ビツト／感知線のキヤパシタンスに影響を与える
ので、厚い二酸化シリコン層３６が空乏領域４２
とその上の導電層４６及び５２との間に配置され
ていることによつても、比較的低い値を有してい
る。
N+型領域４０と空乏領域４２の外側端部との
間に配置されている、鳥のくちばしとして知られ
る、厚い二酸化シリコン層の部分は概して通常の
トランジスタ動作には有害であり、低いトランス
コンダクタンス及び高い闘値電圧を生じるが、ダ
イナミツク型１素子メモリに於て用いられること
は許容され、又望ましい。トランジスタのター
ン・オンは、チヤネル領域に於て導通が開始され
る、ゲート電極とソース領域との間の電圧の差に
主として依存することが知られている。従つて、
メモリ又はセルの書込又は読取動作中に領域４０
に高い電圧が加えられた場合には、ビツト／感知
線４０からキヤパシタ５８に電荷が選択的に加え
られ、トランジスタのソースは薄い誘電材料即ち
層１２及び１４だけによりゲート電極５２から離
隔されている領域３８であり、該トランジスタは
ソース・ホロアとして働く。従つて、書込又は読
取動作中に領域４０に高電圧が加えられたとき、
トランジスタ５４は、鳥のくちばしから何ら有害
な影響を受けることなく、低い闘値電圧を有す
る。メモリ又はセルの書込動作中に領域４０に低
い電圧が加えられたときには、N+型領域４０は
トランジスタ５４のソースとして働くが、このと
きは通常最高電圧がワード線５２に加えられ、ワ
ード線５２はトランジスタのソースにバーズ・ビ
ークが存在していてもチヤネル領域５６を容易に
反転させる充分なオーバー・ドライブを有する。
本発明の構造体を用いることにより、記憶ノー
ド３８からビツト／感知線４０へ転送されたデー
タ信号を検出するために、高感度の複雑な感知増
幅器を必要としないメモリ・セルが得られる。更
に、本発明によれば、記憶ノード３８はパンチ・
スルー距離が減少される浅い拡散領域を用いて容
易に形成されて、そのＮ型領域３８が硼素イオン
注入領域４４内に容易に配置されるので、隣接す
るセルの記憶キヤパシタ５８が相互により近接し
て配置され得る。同様に、記憶ノード３８が浅い
ので、或るセルのビツト／感知線４０が隣接する
セルの記憶ノードにより近接して配置され得る。
又、チヤネル領域を限定するために食刻を何ら要
しないので、本発明を用いることによつてトラン
ジスタのチヤネル長の制御が改善される。
窒化シリコン層１４中の開孔２８の外側に於け
る二酸化シリコン層１２のアンダー・カツトの距
離Ｄは、基板１０中に導入されたイオン・クラス
タ２４及び３０の不純物の性質及び量並びに厚い
二酸化シリコン層３６を生ぜしめる熱酸化処理中
に不純物が移動する量を含む、幾つかの因子によ
つて決定され得る。第３図に於て点線６０により
示されている如く、上記アンダー・カツトが施さ
れない場合には、空乏領域４２及びN+型領域４
０の一部分と導電層４６及び５２との間に極めて
薄い誘電材料が設けられて、高いビツト／感知線
キヤパシタンスが形成されることになる。その様
な高いキヤパシタンスの線は記憶ノード３８から
その線に加えられた小さい信号を失いがちであ
る。
窒化シリコン層１４中の開孔２８の外側に鳥の
くちばしを形成するために用いられ得るもう１つ
の方法が、第２図により示されている段階と同様
な段階を示す第５図に示されている。第５図に示
されている如く、イオン・クラスタ２２，２４及
び３０並びに窒化シリコン層１４中の開孔２８が
形成された後に、フオトレジスト層１６，２６及
び３４が、それらの上部が点線６２迄除去される
まで、周知の方法によりプラズマ酸素雰囲気中で
食刻される。その結果、窒化シリコン層１４の部
分６４の上面が露出され、イオン・クラスタ２４
及び３０から距離Ｄだけ鳥のくちばしの成長がシ
フトされる様に食刻され得る。後続の処理工程は
第１図乃至第４図に関連して述べた工程と同様で
ある。
本発明に於ては、空乏領域４２に於けるフイー
ルド・フリンジング成分を減少させることにより
ビツト／感知線キヤパシタンスを相当に減少させ
るために、鳥のくちばしがN+型領域４０とＰ型
基板１０との接合の外側に於て空乏領域４２中へ
延びている。本発明によるこの様な鳥のくちばし
の配置は、従来知られている構造体よりも効果的
なダイナミツク型１素子メモリ・セルの動作を行
う非対称FETを達成する。本発明に従つて形成
されたFETセルを用いたメモリ配列体は、他の
配列体、特にセル間の電荷の漏洩を制御するため
にフイールド・シールドを用いている配列体より
も高い密度及び性能を有している。
第１図乃至第５図に於ては１つのメモリ・セル
がビツト／感知線４０に接続されている様に示さ
れているが、実際には100又はそれ以上のセルが
ビツト／感知線４０に接続されることを理解され
たい。従つて、各セルに於けるビツト／感知線の
キヤパシタンスを減少させることにより、ビツ
ト／感知線の全長に沿つて少くとも50％のキヤパ
シタンスの実質的減少が実現された。
所望ならば、第２フオトレジスト層２６を付着
する前に第１フオトレジスト層１６中の開孔１８
内に於ける窒化シリコン層の部分を食刻すること
によつて、記憶キヤパシタ５８のキヤパシタンス
が増加され得る。
【図面の簡単な説明】
第１図乃至第４図は本発明の１実施例によるメ
モリ・セルを製造するための一連の段階を示して
いる断面図、第５図は第２図に示されている段階
と同様な段階に於けるもう１つの方法を示してい
る断面図である。 １０……半導体基板（Ｐ型）、１２……絶縁層
（二酸化シリコン層）、１４……絶縁層（窒化シリ
コン層）、１６，２６，３４……フオトレジスト
層、１８，２０，２８，３２，４８……開孔、２
２，２４，３０……砒素イオン・クラスタ、３６
……厚い二酸化シリコン層、３８……Ｎ型領域
（ソース／ドレイン領域、記憶ノード）、４０……
N+型領域（ソース／ドレイン領域、ビツト／感
知線）、４１……駆動及び感知回路、４２……空
乏領域、４４……硼素イオン注入領域、４６……
ドープされた多結晶シリコン層（フイールド・シ
ールド）、４７……電源、５０……絶縁層（二酸
化シリコン層）、５２……導電路（ワード線）、５
３……パレス源、５４……FET、５６……チヤ
ネル領域、５８……キヤパシタ、６４……窒化シ
リコン層１４の一部分。

Claims (1)

  1. 【特許請求の範囲】 １ 相互に離隔されて相互間にチヤネル領域を限
    定している１導電型の記憶ノード拡散領域及びビ
    ツト／感知線拡散領域を有する他導電型の半導体
    基板と、 上記記憶ノード拡散領域上に配置されており、
    チヤネル領域の一部分上へ延びている、所与の厚
    さの第１絶縁層と、 上記ビツト／感知線拡散領域上に配置されてお
    り、上記ビツト／感知線拡散領域に隣接する上記
    チヤネル領域の他の部分上へ延びている、上記所
    与の厚さよりも実質的に厚い第２絶縁層と、 上記チヤネル領域上に配置されており、上記第
    １及び第２絶縁層により該チヤネル領域から離隔
    されている制御ゲートと、 上記チヤネル領域上を除く上記第１及び第２絶
    縁層上に配置されており、上記制御ゲートから絶
    縁されている導電手段とを有している、メモリ・
    セル。
JP57098628A 1981-07-22 1982-06-10 メモリ・セル Granted JPS5818960A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US286110 1981-07-22
US06/286,110 US4511911A (en) 1981-07-22 1981-07-22 Dense dynamic memory cell structure and process

Publications (2)

Publication Number Publication Date
JPS5818960A JPS5818960A (ja) 1983-02-03
JPH03789B2 true JPH03789B2 (ja) 1991-01-08

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ID=23097120

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57098628A Granted JPS5818960A (ja) 1981-07-22 1982-06-10 メモリ・セル

Country Status (5)

Country Link
US (1) US4511911A (ja)
EP (1) EP0070426B1 (ja)
JP (1) JPS5818960A (ja)
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