JPH0612619B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH0612619B2
JPH0612619B2 JP57163888A JP16388882A JPH0612619B2 JP H0612619 B2 JPH0612619 B2 JP H0612619B2 JP 57163888 A JP57163888 A JP 57163888A JP 16388882 A JP16388882 A JP 16388882A JP H0612619 B2 JPH0612619 B2 JP H0612619B2
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memory cell
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Description

【発明の詳細な説明】 本発明は、半導体メモリ装置に関し、特に、１つのトラ
ンジスタと１つのキャパシタとが直列接続された１トラ
ンジスタ型メモリセルを有する半導体メモリ装置に関す
る。
１つの絶縁ゲート型電界効果トランジスタ（以下、単に
ＭＩＳＦＥＴと称する）と、１つのキャパシタとを直列
接続せしめて成る１トランジスタ型メモリセルを使用す
るダイナミックＲＡＭ（Random Access Memory）が広
く実用に供されている。このダイナミックＲＡＭの製造
技術上の１つの課題は、半導体基体に形成される多数の
メモリセルのキャパシタの占有面積を極力少なくするこ
とにある。キャパシタの占有面積を少なくする一つの解
決法は、キャパシタを構成する誘導体材料としてより誘
電率の高いものを使用することが考えられる。従来、実
用に供されている誘電体材料は、シリコン酸化膜が一般
的である。これに代えて、誘電率の高いシリコンナイト
ライド膜を使用することが考えられる。このシリコンナ
イトライド膜は、シリコン酸化膜の誘電率に比率して約
２倍の誘電率をもち、従来のシリコン酸化膜を使用する
キャパシタに対して著しい占有面積の減少が期待でき
る。
しかしながら、本発明者は、実験研究の結果、このシリ
コンナイトライド膜をキャパシタの２つの電極間の誘電
体材料として用いてキャパシタを半導体基体の表面上に
形成した場合、電極間に印加される電圧の大きさ、およ
び電圧の極性に従って、半導体基体表面の表面状態が変
化してキャパシタの容量値が変動するという問題がある
ことを見い出した。すなわち、本発明者の実験研究によ
れば、半導体基体の表面にシリコン酸化膜を形成し、さ
らに、この上にシリコンナイトライド膜を形成してこれ
ら両者の膜をキャパシタの誘電体膜として使用した場
合、誘電体膜中に形成されるトラップ領域に、印加電圧
の大きさおよび極性に従って、好しからぬキャリアが蓄
積され、このキャリアが半導体基体表面の状態を変化さ
せることによって、キャパシタの容量値に経時変化を生
ずることを見い出した。キャパシタの容量値の変動は、
メモリ装置に対してソフトエラー、或いは誤動作を与え
る原因となり、結果的にメモリ装置が正常な動作を行う
寿命を制約することになる。
本発明は、上述したような高い誘電率の誘電体膜を使用
したときの電圧依存性の問題の発見に基いてなされたも
のである。
本発明の目的は、シリコンナイトライド膜のような高誘
電率をもつ誘電体膜で蓄積用キャパシタを構成するメモ
リセルを有するメモリ装置において、電圧依存性に基づ
く特性劣化を防止することにある。
本発明の一実施例に従えば、１トランジスタ型メモリセ
ルを構成するＭＩＳＦＥＴと直列接続されるキャパシタ
の誘電体膜としてシリコンナイトライド膜が使用され、
このキャパシタの電極の一端は、ビット線に印加される
べき電圧よりも低い電圧が印加される。
以下、本発明について図面を参照して説明する。第１図
および第２図は、本発明に従う、半導体基体に、ＭＩＳ
ＦＥＴとキャパシタの直列回路がメモリセルとして形成
されたダイナミックＲＡＭの実施例を示す。まず、本発
明に従うメモリセル部を第１図を参照して説明する。
図中、Ｃはメモリセルの蓄積用キャパシタ形成部を成
し、ＱはキャパシタＣに直列接続されるスイッチング用
のＮチャネルＭＩＳＦＥＴの形成部を示す。スイッチグ
用ＭＩＳＦＥＴＱはＰ型半導体基体１の主表面上に形成
された薄いゲート絶縁膜１０と、この上に形成されたゲ
ート電極層11とを具備している。基体１として例えば
（１００）結晶面を有するＰ型の単結晶シリコン基体が
使用され、ゲート絶縁膜１０としてシリコン酸化膜を使
用することができる。また、ゲート電極１１として多結
晶シリコン膜が使用される。基体１の中には、ＭＩＳＦ
ＥＴのチャンネル領域を規定するように、Ｎ＋型の半導
体領域８および９が形成されている。これらの両領域は
ソースおよびドレイン領域もしくは、ドレインおよびソ
ース領域として動作する。
キャパシタ部Ｃは、ドレイン又はソース領域として動作
する半導体領域８に連続して形成されたＮ＋型半導体領
域７を有する。この領域７は、キャパシタに要求される
容量値に従って、所定の占有面積を有し、キャパシタの
一電極を構成する。
ＭＩＳＦＥＴがソースおよびドレイン領域を有し、か
つ、キャパシタ部Ｃの一電極である半導体領域８がドレ
イン又はソース領域に連続して形成されているため、Ｍ
ＩＳＦＥＴのチャンネル領域は常に一定となり、閾値電
圧に影響をおよぼすことはなくなる。従って、メモリセ
ルを構成するＭＩＳＦＥＴの安定動作が可能となる。従
来技術、例えば特開昭５７−１１１８７９号のメモリセ
ルではＭＩＳＦＥＴがドレイン又はソース領域の１領域
を有し、キャパシタ部の一電極が半導体領域を有するも
のがある。このようなメモリセルはＭＩＳＦＥＴのチャ
ンネル領域が一定とならず閾値電圧がばらつくものとな
る。なぜなら、キャパシタ部の半導体領域は一般的にマ
スクにより形成されるため、マスク合わせずれによりＭ
ＩＳＦＥＴ側にばらついて形成され、ＭＩＳＦＥＴのチ
ャンネル領域が一定とならないからである。一方、本発
明ではキャパシタ部の半導体領域がＭＩＳＦＥＴ側にば
らついて形成されたとしてもＭＩＳＦＥＴのソース又は
ドレイン領域に接続されるためチャンネル領域は常に一
定となり、閾値電圧に影響をおよぼすことはなくなる。
領域７の上には、薄いシリコン酸化膜２が形成される。
このシリコン酸化膜は、この上に形成されるシリコンナ
イトライド膜と基体１との熱膨張係数の違いによる基体
表面へのストレスを緩和させて結晶欠陥の発生を防止す
ることにある。
シリコン酸化膜２の上には、本発明に従って、シリコン
ナイトライド膜３が形成される。さらに、シリコンナイ
トライド膜３上には薄いシリコン酸化膜４が形成され、
この上に多結晶シリコンのキャパシタの対向電極５が形
成される。対向電極５は領域７と対向し、実質的に等し
い占有面積をもつ。なお、素子形成領域間には、厚いシ
リコン酸化膜（フィールドシリコン酸化膜）６が形成さ
れている。
この構造において、高い誘電率を有するシリコンナイト
ライド膜３がキャパシタの誘電体膜として用いられてい
るので、キャパシタ形成部Ｃの占有面積を小さくでき
る。本発明では基体１上に直接シリコンナイトライド膜
を形成してもよいが、上述したように、シリコンナイト
ライド膜を直接Ｓｉ基体１の表面に形成した場合、Ｓｉ
基体とシリコンナイトライド膜との熱膨張係数の違いに
よりＳｉ基体１の表面に熱歪を与え、Ｓｉ基体１の表面
に結晶欠陥を与えることになるので、ＳiＯ２膜を介し
てシリコンナイトライドＳi3Ｎ4膜を形成するのが好ま
しい。また、ＳiＯ２膜を介さない場合、界面特性を不
安定なものとし、定量的には、フラットバンド電圧ＶFB
を変動させて、容量(C)−電圧(V)特性に於いて経時変化
を生じさせる。さらにまた、リーク電流が起ったり、耐
圧的にも低いものとなるのでＳiＯ２膜を介してＳi3Ｎ4
膜を形成するのが好ましい。
以上のメモリセル装置において、本発明に従って、キャ
パシタの電極５には、端子Ｐ１を介して特定な電圧ＶＰ
が印加される。この電圧ＶＰは、第２図に示すように、
メモリセルが接続されるビット線ＢＬに、情報の論理レ
ベル“１”または“０”に対応して印加される電圧に従
って決定される。ビット線ＢＬに印加される論理“１”
の電圧をＶＨ，論理“０”の電圧をＶLとすれば、ＶＰ
はＶL＜ＶP＜ＶHの関係に設定される。特に、キャパシ
タＣの半導体基耐電極７に印加される電圧の正負両極性
に対し等しい電圧を印加するためには、 に選定することが望しい。一例として、ビット線ＢＬの
電圧がＶH＝＋５Ｖ，ＶＬ＝０Ｖの間で変化するとき、
ＶP＝＋２．５Ｖに設定することが望しい。ＶP＝＋２．
５Ｖに設定した場合、ＶH＝＋５Ｖのときキャパシタの
両電極（５，７）間に印加される電圧ＶＳは＋２．５Ｖ
となり、基体電極７は、電極５に対して正の電圧にバイ
アスされることとなる。逆にＶＨ＝０Ｖのときキャパシ
タの両電極間に印加される電圧ＶＳは−２．５Ｖとな
り、基体電極７は電極５に対して負の電圧にバイアスさ
れることとなる。
このように、本発明に従う特徴は、キャパシタＣの両電
極間（５，７）に印加される電圧ＶS（以下、この電圧
をストレス電圧という）を、正負両極性の電圧に対して
極力小さくすることにある。この理由は以下の説明から
明らかにされるであろう。
まず、本発明者は、シリコンナイトライド膜を誘電体膜
として使用するキャパシタＣにおいては、次の現象が生
じることを見い出した。
第３図は、第１図の実施例で示したキャパシタＣのよう
に、Ｓｉ基体上にＳiＯ２膜を形成し、当該ＳiＯ２膜上
にＳi3Ｎ4膜を形成し、当該Ｓi3Ｎ4膜上にＳiＯ２膜を
形成し、当該ＳiＯ２膜上に多結晶シリコン層を形成し
て成るキャパシタ構造のものについて、ストレス電圧Ｖ
Ｓ(V)と、表面電荷状態を示す指標となるフラットバン
ド電圧ＶFB(V)との関係について実験した結果を示す特
性図である。正のストレス電圧ＶＳは、半導体基体電極
７が電極５に対して正の電圧になることを示し、逆に、
負のストレス電圧ＶＳは、基対電極７が電極５に対して
負の電圧になることを示している。
実験検討した条件は、シリコンナイトライド膜３の膜厚
を１８０Å、最上層のシリコン酸化膜４の膜厚を２０Å
として、さらに最下層のシリコン酸化膜２の膜厚を１１
０Å，１５０Åおよび２１０Åと変化させた。そして、
室温にて、１分間、ストレス電圧ＶＳを印加した。第３
図の曲線Ａ，ＢおよびＣは、最下層のシリコン酸化膜
（ＳiＯ2）が、それぞれ１１０Å，１５０Åおよび２１
０Åのものを示す。
第３図に示す如く、ストレス電圧ＶＳが変化しても範囲
Ｒ１においてフラットバンド電圧ＶFBが変化せずフラッ
トの状態となる。一方、より高いストレス電圧ＶＳによ
りフラットバンド電圧ＶFBが変動し、範囲Ｒ１の外側に
おいてフラットの状態から立上り状態になる現象がある
ことが判った。
そこで、更に鋭意検討し、正のストレス電圧ＶＳ(V)
と、△ＶFBが一定量（ここでは３０ｍＶ、100ｍＶ）変
動する時間Ｔ（分）との関係を測定温度１２５℃で観察
した。第４図は、ストレス電圧ＶＳによるＶFB変動を示
す。第４図中直線Ａは△ＶFBが−３０ｍＶとなる時間
を、又直線Ｂは△ＶFBが−１００ｍＶとなる時間をスト
レス電圧ＶＳとの関係でプロットしたものである。
第４図からストレス電圧ＶＳの増加に伴ない△ＶFBが一
定量変動する時間も短くなることが判る。従って、第４
図から本発明のシリコンナイトライド膜を絶縁膜とする
キャパシタにあっては、低いストレス電圧すなわち低い
印加電圧で動作させた方が表面状態の変化が少ないこと
が判った。
この理由は、かかるシリコンナイトライド膜を用いた場
合、Ｓi3Ｎ4膜中に電荷をスラップする領域（トラップ
レベル）が形成され、そのトラップレベルに、印加電圧
によって電荷がチャージされることによって、キャパシ
タに於ける表面状態が変動すると考えられる。ＶFBの変
動は結果的にキャパシタの容量値の変動を示すことにな
る。この変動はストレス電圧ＶＳの印加時間に従って大
きく変動し、結果的に、予め予定された初期値に対し、
大きな容量変化を呈し、メモリセルのキャパシタとして
の機能を損うことになる。この原因は、トラップレベル
の蓄積電荷が時間経過とともに変化するためと考えられ
る。そして、この容量値の変動、すなわち、△ＶFBの変
動はストレス電圧が大きいほど、大きくなる。
以上の第３図および第４図に示した結果から明らかにさ
れるように、キャパシタの両電極間に印加されるストレ
ス電圧が小さい程、メモリセルとしての機能を長時間維
持することができる。
本発明はかかる事実に基づいてなされたものであり、原
理的には、キャパシタＣに対する両極性のいずれの電圧
に対しても極力小さい印加電圧にすることを要旨とす
る。すなわち、上述したようにキャパシタＣの一電極に
印加される電圧ＶP（メモリセル電極電圧）を、ＶL＜Ｖ
P＜ＶHの関係に設定すれば、両極性の電圧に対してキャ
パシタの両端に印加される電圧ＶＳを小さくすることが
できる。
特に、 に設定した場合は、両極性の電圧に対して等しい電圧を
印加できる。
例えば、メモリ装置を動作させる場合、ビット線ＢＬの
Ｈighレベル（“１”レベル）ＶHが5Ｖ，Ｌowレベル
（“０”レベル）ＶＬが０Ｖであるとき、メモリセル電
極電圧ＶPを に設定した場合、下表に示すように、キャパシタＣのス
トレス電圧ＶＳを絶対値的に２．５Ｖに低減できる。
論理レベル ＶＰ＝＋２．５Ｖ ＶH＝＋5Ｖ ……… ＶS＝＋２．５Ｖ ＶL＝０Ｖ ……… ＶS＝−２．５Ｖ メモリセル電極電圧ＶＰについて上記は１／２とした場
合を例にとったが、電源電圧（実質的にＶＨレベルを決
定する）より印加電圧ＶＰを選定すればよいのであり、
例えば、ＶＰを＋１Ｖとした場合、ＶＳを−１Ｖ〜＋４
Ｖの範囲内に制限することができ、また、ＶPを＋４Ｖ
とした場合、ＶＳを−４Ｖ〜＋１Ｖの範囲内に制限する
ことができる。第３図に図示の△ＶFBの立上らない範囲
Ｒ１内においてストレス電圧を選定して、論理レベルの
ＨighとＬowの間にある電圧レベルに電圧ＶＰを設定す
ればよい。
本発明はその態様の一つとして誘電体膜としてシリコン
ナイトライド膜を用いたキャパシタを提供するものであ
るが、本発明は、一般に、電圧の大きさ、または電界の
方向によりその半導体基体表面に対し、表面状態を不安
定にする、所謂、電圧依存性をもつ誘電体膜に適用でき
る。本発明によれば、メモリセルのキャパシタ部の電界
を最適化することにより信頼度の向上や耐圧の向上を図
ることができる。更に、本発明によれは１トランジスタ
型ＲＡＭの容量電極を小さくできるので１トランジスタ
型ＲＡＭの大容量化に有効である。
第５図は、上記メモリセルを使用してメモリ装置を構成
した場合の回路図を示す。第５図にて、Ｍ−ＣＥＬＬ
は、上述したメモリセル部を示す。これらメモリセルは
行列状に配列されている。SAはセンス回路でＮチャンネ
ルＭＩＳＦＥＴＱ１〜Ｑ５から成る。φ２は制御パルス
信号で、センス回路ＳＡを制御する。この各センス回路
は隣接する一対のビット線ＢＬ１，▲▼（Ｂ
Ｌ２，▲▼）に対して結合される。Ｄ−ＣＥＬＬ
は各ビット線に結合されたダミーセルであり、メモリセ
ルと同様に、ＭＩＳＦＥＴＱ′とキャパシタＣ′とから
成る。但し、ダミーセルＤ−ＣＥＬＬのキャパシタＣ′
の容量値はメモリセルＭ−ＣＥＬＬのキャパシタＣの容
量値の約１／２の値に設定される。このキャパシタＣ′
も上述したメモリセルのキャパシタＣと同一構造を以っ
て形成できる。
ＷＬ１〜ＷＬ６はワード線であり、各列に配列されたメ
モリセル、またはダミーセルに結合されている。
ＡＣはアクティブリストア回路を示し、ＰＣは、制御信
号φ１によって駆動されるＮチャンネルＭＩＳＦＥＴＱ
６から成るプリチャージ回路を示す。
この回路において、電源電圧ＶDDは、例えば＋５Ｖに設
定される。電源電圧ＶDDは、実質的にビット線ＢＬの論
理レベルのＨighレベルＶＨを＋５Ｖに規定することに
なるので、電圧ＶＰは＋2.5Ｖに設定され、上述したよ
うに、キャパシタＣ又はＣ′のストレス電圧ＶＳを低減
せしめている。
第６図は、第５図に示したメモリ装置の動作を示す動作
波形図である。第６図にて、ｔ１はプリチャージ回路Ｐ
Ｃが動作する時点を示し、ｔ２は、一対の所定のワード
線ＷＬを選択して、特定のメモリセルＭ−ＣＥＬＬおよ
びこれと対応するダミーセルＤ−ＣＥＬＬを動作させた
時点であり、さらに、ｔ３はセンス回路ＳＡの増幅動作
が開始された時点を示し、ｔ４はアクティブリストア回
路ＡＣが動作する時点を示す。この動作から明らかなよ
うに、一対のビット線ＢＬ，は、相補的に電圧レベ
ルが変化するようになるから、メモリセルおよびダミー
セルのキャパシタＣ，Ｃ′には互いに逆極性の端子電圧
ＶＳが印加されることとなる。
本発明は上述した実施例に限定させることなく、その要
旨を変更しない範囲内において、種々の変更が可能であ
る。
【図面の簡単な説明】
第１図は本発明によるメモリセルの構造を示す断面図、 第２図は、第１図に示したメモリセルの等価回路図、 第３図は、ストレス電圧ＶＳとフラットバンド電圧の変
化△ＶFBとの関係を示すグラフ、 第４図はストレス電圧ＶＳと△ＶFBが一定量変動する時
間Ｔとの関係を示すグラフ、 第５図は本発明に係るメモリ装置を示す回路図、 第６図は第５図に示す回路についての動作を説明するグ
ラフ。 Ｑ……ＭＩＳＦＥＴ、Ｃ……キャパシタ、３……キャパ
シタの誘電体膜、７……キャパシタの半導体基体電極、
５……キャパシタの対向電極、ＶＰ……メモリセル電極
電圧、ＶＳ……ストレス電圧、△ＶFB……フラットバン
ド電圧の変化。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】絶縁ゲート型電界効果トランジスタとキャ
    パシタとが直列接続されて成るメモリセルをビット線に
    接続して成る半導体メモリ装置において、 前記絶縁ゲート型電界効果トランジスタはソース領域及
    びドレイン領域を有すると共にゲート絶縁膜はシリコン
    酸化膜から成り、 前記キャパシタは、一対の電極と該一対の電極間に存在
    する、シリコン酸化膜／シリコンナイトライド膜／シリ
    コン酸化膜の３層構造の誘電体膜とから成り、前記一対
    の電極のうち、一方の電極は前記ソース領域またはドレ
    イン領域に電気的に接続された半導体領域によって形成
    されて成り、 前記一対の電極のうち、他方の電極に印加される電圧
    を、前記ビット線に印加される論理レベル”１”の電圧
    と論理レベル”０”の電圧との中間の電圧にするととも
    に前記他方の電極と前記絶縁ゲート型電界効果トランジ
    スタのゲート領域とは互いにオーバーラップしない構造
    としたことを特徴とする半導体メモリ装置。
JP57163888A 1982-09-22 1982-09-22 半導体メモリ装置 Expired - Lifetime JPH0612619B2 (ja)

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JP57163888A JPH0612619B2 (ja) 1982-09-22 1982-09-22 半導体メモリ装置
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KR1019830003760A KR910009548B1 (ko) 1982-09-22 1983-08-11 반도체메모리장치
DE19833330046 DE3330046A1 (de) 1982-09-22 1983-08-19 Halbleiterspeicher
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