JPH0586864B2 - - Google Patents
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- JPH0586864B2 JPH0586864B2 JP60144563A JP14456385A JPH0586864B2 JP H0586864 B2 JPH0586864 B2 JP H0586864B2 JP 60144563 A JP60144563 A JP 60144563A JP 14456385 A JP14456385 A JP 14456385A JP H0586864 B2 JPH0586864 B2 JP H0586864B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置に係わり、特に絶縁
体上の半導体層中に形成されるMOSトランジス
タを用いた半導体装置の書込み、読出し方法に関
する。
体上の半導体層中に形成されるMOSトランジス
タを用いた半導体装置の書込み、読出し方法に関
する。
周知の如く、従来のように半導体層中に形成さ
れる素子を微細化してこれを高集積化・高速化す
るには限界がある。また、ダイナミツクメモリの
記憶素子は、通常１個のMOSトランジスタと１
個のMOSキヤパシタとで形成されるが、キヤパ
シタの容量を小さくすることには限界があり、こ
の構造を用いる限りにおいては集積度の向上を望
むのは殆ど不可能に近くなつている。
れる素子を微細化してこれを高集積化・高速化す
るには限界がある。また、ダイナミツクメモリの
記憶素子は、通常１個のMOSトランジスタと１
個のMOSキヤパシタとで形成されるが、キヤパ
シタの容量を小さくすることには限界があり、こ
の構造を用いる限りにおいては集積度の向上を望
むのは殆ど不可能に近くなつている。
本発明は上記事情を考慮してなされたもので、
その目的とするところは、絶縁体上に形成される
MOSトランジスタを利用して、より小さなダイ
ナミツクメモリの素子構造を実現することがで
き、高集積化及び高速化をはかり得る半導体装置
の書込み、読出し方法を提供することにある。
その目的とするところは、絶縁体上に形成される
MOSトランジスタを利用して、より小さなダイ
ナミツクメモリの素子構造を実現することがで
き、高集積化及び高速化をはかり得る半導体装置
の書込み、読出し方法を提供することにある。
本発明の骨子は、１個のMOSトランジスタで
１つのメモリ素子を実現することにあり、絶縁体
上に形成されるMOSトランジスタのゲート及び
ドレインに印加する電圧の大きさとタイミングと
を制御することにより、MOSトランジスタ自体
に記憶機能を持たせることにある。
１つのメモリ素子を実現することにあり、絶縁体
上に形成されるMOSトランジスタのゲート及び
ドレインに印加する電圧の大きさとタイミングと
を制御することにより、MOSトランジスタ自体
に記憶機能を持たせることにある。
即ち本発明は、情報の書込み及び読出しを行う
半導体記憶装置において、電気的に浮遊している
一導電型の半導体層の両端に該半導体層とは逆導
電型の不純物層からなるソース・ドレインを形成
し、且つ上記半導体層上に絶縁層を介してゲート
電極を形成してなるMOSトランジスタにおいて、
書込み時にこのトランジスタにしきい値以上のゲ
ート電圧とインパクトイオン化を生ずる程度のド
レイン電圧を印加した後、書込むべき情報に応じ
てゲート電圧、ドレイン電圧の順、或はドレイン
電圧、ゲート電圧の順に印加電圧を零にして前記
半導体層中に多数キヤリアの十分に蓄積した状態
と過少の状態を書込み、読出し時にはしきい値以
上のゲート電圧とインパクトイオン化を生じない
程度のドレイン電圧を印加して上記２種類の書込
み情報を読出すようにしたものである。
半導体記憶装置において、電気的に浮遊している
一導電型の半導体層の両端に該半導体層とは逆導
電型の不純物層からなるソース・ドレインを形成
し、且つ上記半導体層上に絶縁層を介してゲート
電極を形成してなるMOSトランジスタにおいて、
書込み時にこのトランジスタにしきい値以上のゲ
ート電圧とインパクトイオン化を生ずる程度のド
レイン電圧を印加した後、書込むべき情報に応じ
てゲート電圧、ドレイン電圧の順、或はドレイン
電圧、ゲート電圧の順に印加電圧を零にして前記
半導体層中に多数キヤリアの十分に蓄積した状態
と過少の状態を書込み、読出し時にはしきい値以
上のゲート電圧とインパクトイオン化を生じない
程度のドレイン電圧を印加して上記２種類の書込
み情報を読出すようにしたものである。
本発明によれば、１個のMOSトランジスタで
１個のメモリ素子が実現できるので、従来の構造
に比べて素子の占有面積が小さくなる。このた
め、高集積・高速の半導体記憶装置を実現するこ
とができる。また、１個のMOSトランジスタで
１個のメモリ素子を実現できるので、その構造が
簡単となり、製造の容易化をはかり得る等の利点
もある。
１個のメモリ素子が実現できるので、従来の構造
に比べて素子の占有面積が小さくなる。このた
め、高集積・高速の半導体記憶装置を実現するこ
とができる。また、１個のMOSトランジスタで
１個のメモリ素子を実現できるので、その構造が
簡単となり、製造の容易化をはかり得る等の利点
もある。
以下、本発明の詳細を図示の実施例によつて説
明する。
明する。
第１図は本発明の一実施例に係わる半導体記憶
装置を示す概略構成図である。絶縁体１０上に形
成されたＰ型シリコン層２１にＮ型不純物をドー
ピングしてソース・ドレイン領域２２，２３を形
成し、さらにゲート酸化膜２４を介してゲート電
極２５を形成して、チヤネル長1.2［μm］のＮ型
MOSトランジスタ２０が構成されている。ここ
で、シリコン層２１は、例えばSiO2膜等の絶縁
体１０上に多結晶や非晶質のシリコン膜を形成し
た後、このシリコン膜をビームアニールにより単
結晶化して形成される。また、単結晶化したシリ
コン層の素子形成領域以外を酸化して素子分離用
酸化膜が形成されるものとなつている。
装置を示す概略構成図である。絶縁体１０上に形
成されたＰ型シリコン層２１にＮ型不純物をドー
ピングしてソース・ドレイン領域２２，２３を形
成し、さらにゲート酸化膜２４を介してゲート電
極２５を形成して、チヤネル長1.2［μm］のＮ型
MOSトランジスタ２０が構成されている。ここ
で、シリコン層２１は、例えばSiO2膜等の絶縁
体１０上に多結晶や非晶質のシリコン膜を形成し
た後、このシリコン膜をビームアニールにより単
結晶化して形成される。また、単結晶化したシリ
コン層の素子形成領域以外を酸化して素子分離用
酸化膜が形成されるものとなつている。
上記MOSトランジスタ２０のソース２２は接
地され、ドレイン２３及びゲート２５はセンス回
路３０に接続されている。センス回路３０は、
MOSトランジスタ２０の記憶情報の書込み及び
読出しを行うもので、ゲート及びドレインに印加
する電圧の大きさとタイミングとを制御するもの
となつている。
地され、ドレイン２３及びゲート２５はセンス回
路３０に接続されている。センス回路３０は、
MOSトランジスタ２０の記憶情報の書込み及び
読出しを行うもので、ゲート及びドレインに印加
する電圧の大きさとタイミングとを制御するもの
となつている。
ここで、センス回路３０は、情報の書込み時に
印加タイミングに２つのモードを有する。第１の
モードは、第２図ａに示す如くゲート及びドレイ
ンにしきい値電圧程度の電圧（5V）をそれぞれ
印加したのち、ゲート電圧Ｇをゼロにし、その
100psec後にドレイン電圧Ｄをゼロにするモード
である。第２のモードは、第２図ｂに示す如くド
レイン電圧Ｄをゼロにし、その100psec後にゲー
ト電圧Ｇをゼロにするモードである。また、情報
の読出し時には、ドレインにインパクトイオン化
の生じない程度の電圧（2.5V）を印加し、ゲー
トにしきい値程度の電圧を印加する。そして、こ
のとき流れる電流からMOSトランジスタ２０に
書込まれた情報を読出すものとなつている。
印加タイミングに２つのモードを有する。第１の
モードは、第２図ａに示す如くゲート及びドレイ
ンにしきい値電圧程度の電圧（5V）をそれぞれ
印加したのち、ゲート電圧Ｇをゼロにし、その
100psec後にドレイン電圧Ｄをゼロにするモード
である。第２のモードは、第２図ｂに示す如くド
レイン電圧Ｄをゼロにし、その100psec後にゲー
ト電圧Ｇをゼロにするモードである。また、情報
の読出し時には、ドレインにインパクトイオン化
の生じない程度の電圧（2.5V）を印加し、ゲー
トにしきい値程度の電圧を印加する。そして、こ
のとき流れる電流からMOSトランジスタ２０に
書込まれた情報を読出すものとなつている。
なお、上記のMOSトランジスタ２０は通常の
半導体メモリ素子と同様に、マトリツクス上に配
列し、ゲート及びドレインをそれぞれワード線及
びビツト線等に接続することにより、記憶回路と
して機能するものとなつている。
半導体メモリ素子と同様に、マトリツクス上に配
列し、ゲート及びドレインをそれぞれワード線及
びビツト線等に接続することにより、記憶回路と
して機能するものとなつている。
次に、上記構成された本装置の作用について説
明する。
明する。
まず、MOSトランジスタ２０のソース電圧を
0Vとし、ゲート及びドレインにそれぞれ5Vの電
圧を印加する。このとき、第３図ａに示す如くチ
ヤネルを形成する電子濃度が高くなり、正孔はシ
リコン層２１の下部に押込まれ、絶対量も減少す
る。また、ドレイン電圧が高いため、ドレイン近
傍でインパクトイオン化により発生した正孔が絶
えずソース近傍で再結合する。
0Vとし、ゲート及びドレインにそれぞれ5Vの電
圧を印加する。このとき、第３図ａに示す如くチ
ヤネルを形成する電子濃度が高くなり、正孔はシ
リコン層２１の下部に押込まれ、絶対量も減少す
る。また、ドレイン電圧が高いため、ドレイン近
傍でインパクトイオン化により発生した正孔が絶
えずソース近傍で再結合する。
そこで、ゲート電圧を0Vにすると、シリコン
層２１の基板電位が急激に下がり、第３図ｂに示
す如くチヤネルを形成していた電子は主としてド
レイン方向に激しく流れる。この時、ドレイン側
の接合領域で激しいインパクトイオン化が起り、
発生した正孔がシリコン層２１に蓄積する。ゲー
ト電圧を0Vにした後の100psec後にドレイン電圧
を0Vにすると、平衡状態に近い状態が実現され
る。
層２１の基板電位が急激に下がり、第３図ｂに示
す如くチヤネルを形成していた電子は主としてド
レイン方向に激しく流れる。この時、ドレイン側
の接合領域で激しいインパクトイオン化が起り、
発生した正孔がシリコン層２１に蓄積する。ゲー
ト電圧を0Vにした後の100psec後にドレイン電圧
を0Vにすると、平衡状態に近い状態が実現され
る。
これに対して、第３図ａの状態によりドレイン
電圧を0Vにし、その100psec後にゲート電圧を
0Vにすると、第３図ｃに示す如くチヤネルを形
成していた電子はソース・ドレインの両方向に流
れ出す。しかし、ソース・ドレイン共に0Vであ
るため、電位勾配が小さく、インパクトイオン化
は殆ど起こらない。そこで、電子が流れ出してし
まつたシリコン層は正孔が過少な非平衡状態とな
る。
電圧を0Vにし、その100psec後にゲート電圧を
0Vにすると、第３図ｃに示す如くチヤネルを形
成していた電子はソース・ドレインの両方向に流
れ出す。しかし、ソース・ドレイン共に0Vであ
るため、電位勾配が小さく、インパクトイオン化
は殆ど起こらない。そこで、電子が流れ出してし
まつたシリコン層は正孔が過少な非平衡状態とな
る。
以上のように、シリコン層中に正孔を十分蓄積
するか、或いは正孔過少の状態にするかの２つの
方向を選択することにより、MOSトランジスタ
２０に記憶素子としての書込み機能を持たせるこ
とができる。
するか、或いは正孔過少の状態にするかの２つの
方向を選択することにより、MOSトランジスタ
２０に記憶素子としての書込み機能を持たせるこ
とができる。
さて、読出し時には、インパクトイオン化が生
じない程度のドレイン電圧を印加する。シリコン
層２１が平衡状態に近い状態（第３図ｂに示す状
態）では、しきい値程度のゲート電圧を印加する
と、第４図ａに示す如くシリコン層２１の正孔量
が多く、オーバシユートによりドレイン電流が流
れる。これに対し、シリコン層２１が非平衡状態
（第３図ｃに示す状態）にある場合は、第４図ｂ
に示す如く、同じ電圧を印加しても正孔の量が少
ないため、基板電位が低くドレイン電流は殆ど流
れない。
じない程度のドレイン電圧を印加する。シリコン
層２１が平衡状態に近い状態（第３図ｂに示す状
態）では、しきい値程度のゲート電圧を印加する
と、第４図ａに示す如くシリコン層２１の正孔量
が多く、オーバシユートによりドレイン電流が流
れる。これに対し、シリコン層２１が非平衡状態
（第３図ｃに示す状態）にある場合は、第４図ｂ
に示す如く、同じ電圧を印加しても正孔の量が少
ないため、基板電位が低くドレイン電流は殆ど流
れない。
以上のようにすれば、シリコン層２１内に正孔
が十分蓄積しているか否かの２種類の情報を見分
けることができることになる。
が十分蓄積しているか否かの２種類の情報を見分
けることができることになる。
かくして本実施例によれば、MOSトランジス
タ２０に記憶素子の機能を持たせることができ
る。即ち、１個のMOSトランジスタ２０から１
個のメモリセルを実現することができる。このた
め、従来の１トランジスタ／１キヤパシタからな
るメモリセルを用いたものに比較して、より高集
積化及び高速化をはかり得る。また、素子構造が
簡単であるため、容易に構造できる等の利点もあ
る。
タ２０に記憶素子の機能を持たせることができ
る。即ち、１個のMOSトランジスタ２０から１
個のメモリセルを実現することができる。このた
め、従来の１トランジスタ／１キヤパシタからな
るメモリセルを用いたものに比較して、より高集
積化及び高速化をはかり得る。また、素子構造が
簡単であるため、容易に構造できる等の利点もあ
る。
なお、本発明は上述した実施例に限定されるも
のではない。例えば、前記MOSトランジスタは
Ｎ型に限るものではなく、Ｐ型であつてもよい。
さらに、シリコン層はSiO2等の非晶質絶縁体上
に形成されたもの（SOI）ではなく、サフアイア
等の単結晶絶縁体上に形成された（SOS）層であ
つてもよい。また、MOSトランジスタのゲート
及びドレイン等に印加するバイアス条件等は、使
用するMOSトランジスタの特性に応じて適宜変
更可能である。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
のではない。例えば、前記MOSトランジスタは
Ｎ型に限るものではなく、Ｐ型であつてもよい。
さらに、シリコン層はSiO2等の非晶質絶縁体上
に形成されたもの（SOI）ではなく、サフアイア
等の単結晶絶縁体上に形成された（SOS）層であ
つてもよい。また、MOSトランジスタのゲート
及びドレイン等に印加するバイアス条件等は、使
用するMOSトランジスタの特性に応じて適宜変
更可能である。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
第１図は本発明の一実施例に係わる半導体記憶
装置を示す概略構成図、第２図ａ，ｂは上記装置
に用いたセンス回路の作用を説明するための信号
波形図、第３図ａ〜ｃは書込み作用を説明するた
めの模式図、第４図ａ，ｂは読出し作用を説明す
るための模式図である。 １０……絶縁体、２０……ＮチヤネルMOSト
ランジスタ、２１……Ｐ型シリコン層、２２……
ソース、２３……ドレイン、２４……ゲート酸化
膜、２５……ゲート電極、３０……センス回路。
装置を示す概略構成図、第２図ａ，ｂは上記装置
に用いたセンス回路の作用を説明するための信号
波形図、第３図ａ〜ｃは書込み作用を説明するた
めの模式図、第４図ａ，ｂは読出し作用を説明す
るための模式図である。 １０……絶縁体、２０……ＮチヤネルMOSト
ランジスタ、２１……Ｐ型シリコン層、２２……
ソース、２３……ドレイン、２４……ゲート酸化
膜、２５……ゲート電極、３０……センス回路。
Claims (1)
- 【特許請求の範囲】 １ 電気的に浮遊している一導電型の半導体層の
両端に該半導体層とは逆導電型の不純物層からな
るソース・ドレインを形成し、且つ上記半導体層
上に絶縁層を介してゲート電極を形成してなる
MOSトランジスタにおいて、書込み時にこのト
ランジスタにしきい値以上のゲート電圧とインパ
クトイオン化を生ずる程度のドレイン電圧を印加
した後、書込むべき情報に応じてゲート電圧、ド
レイン電圧の順、或はドレイン電圧、ゲート電圧
の順に印加電圧を零にして前記半導体層中に多数
キヤリアの十分に蓄積した状態と過少の状態を書
込み、読出し時にはしきい値以上のゲート電圧と
インパクトイオン化を生じない程度のドレイン電
圧を印加して上記２種類の書込み情報を読出すよ
うにしたことを特徴とする半導体装置における書
込み、読出し方法。 ２ 前記MOSトランジスタを形成する半導体層
は、絶縁体上に形成されたものであることを特徴
とする特許請求の範囲第１項記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144563A JPS627149A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置における書込み、読出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144563A JPS627149A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置における書込み、読出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS627149A JPS627149A (ja) | 1987-01-14 |
| JPH0586864B2 true JPH0586864B2 (ja) | 1993-12-14 |
Family
ID=15365153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144563A Granted JPS627149A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置における書込み、読出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627149A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3808763B2 (ja) | 2001-12-14 | 2006-08-16 | 株式会社東芝 | 半導体メモリ装置およびその製造方法 |
| US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
| JP4406413B2 (ja) | 2006-04-18 | 2010-01-27 | 株式会社東芝 | 半導体記憶装置及びその読み出し方法 |
| JP4498323B2 (ja) * | 2006-07-14 | 2010-07-07 | 株式会社東芝 | 半導体記憶装置 |
| US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
| US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
| US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
| US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567160A (en) * | 1978-11-14 | 1980-05-21 | Fujitsu Ltd | Semiconductor memory storage |
| JPS55113364A (en) * | 1979-02-22 | 1980-09-01 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS56144574A (en) * | 1980-04-11 | 1981-11-10 | Fujitsu Ltd | Production of semiconductor device |
-
1985
- 1985-07-03 JP JP60144563A patent/JPS627149A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567160A (en) * | 1978-11-14 | 1980-05-21 | Fujitsu Ltd | Semiconductor memory storage |
| JPS55113364A (en) * | 1979-02-22 | 1980-09-01 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS56144574A (en) * | 1980-04-11 | 1981-11-10 | Fujitsu Ltd | Production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS627149A (ja) | 1987-01-14 |
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| EXPY | Cancellation because of completion of term |