JP3551468B2 - Ｓｒａｍメモリセルの動作方法 - Google Patents
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- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
Description
【０００１】
【産業上の利用分野】
本発明は、ＳＲＡＭメモリセルに関する。
【０００２】
【従来の技術】
図５は、従来のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）におけるメモリセルの構成を示す回路図である。図において、ＳＲＡＭのメモリセルは、一対の選択トランジスタ１，２、双方のドレイントとゲートが交差接続された一対のドライバトランジスタ３，４、およびドライバトランジスタ３，４のドレインに接続された一対のプルアップ素子５，６より構成されている。ここで、プルアップ素子５，６には、負荷抵抗か、あるいはＰＭＯＳ（Ｐ型金属酸化膜半導体）素子が用いられる。
【０００３】
【発明が解決しようとする課題】
ところで、上述した従来のＳＲＡＭメモリセルにあっては、近年、プルアップ素子５，６を、多結晶シリコンで形成し、選択トランジスタ１，２、およびドライバトランジスタ３，４上に積層するという構造が採用されている。これにより、メモリセル面積を縮小することができる。しかしながら、上述した構造では、プロセス工程数が増加することに加え、積層構造が複雑になるため、メモリセル上の段差が大きくなり、上層のメタル加工が困難になるという問題があった。
【０００４】
また、多結晶シリコン中では、不純物拡散が非常に速いため、設計寸法が小さくなると、抵抗の両端からの不純物が拡散し、抵抗もしくはＰＭＯＳである薄膜トランジスタ（ＴＦＴ）を導通させてしまう可能性がある。そのため、メモリセルの縮小が制約されてしまう問題があった。
【０００５】
そこで本発明は、プルアップ素子をメモリセルから削減でき、これによって大幅な工程削減を実現できるとともに、上述した不純物拡散による制約もなくすことができるＳＲＡＭメモリセルを提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的達成のため本発明にかかるＳＲＡＭメモリセルの動作方法は、互いのドレインおよびゲートが交差接続され、それぞれのソースが接地電位に接続されている１対のＮＭＯＳトランジスタからなる２つのドライバトランジスタと、２つのビット線のうち一方のビット線と一方のドライバトランジスタのドレインとの間、他方のビット線と他方のドライバトランジスタのドレインとの間にそれぞれが接続され、それぞれのゲートが同一のワード線に接続されている１対のＰＭＯＳトランジスタからなる２つの選択トランジスタとを有し、電源と一方のビット線との間、電源と他方のビット線の間に１対のパストランジスタが接続されているＳＲＡＭメモリセルの動作方法であって、待機時に、２つのビット線に接続されている１対のパストランジスタをオン状態にし、選択トランジスタの各ゲートに接続されているワード線を接地電位と電源電位との間の電位で保持し、ドライバトランジスタの各ドレインに、パストランジスタ、ビット線および選択トランジスタを介して電源からデータ保持用の電流を供給し、データの読み出し時に、非選択のＳＲＡＭメモリセルと２つのビット線とを電気的に切り離し、１対のパストランジスタをオフさせて２つのビット線への電源供給を停止させ、選択されたＳＲＡＭメモリセルのワード線を接地電位に下げて当該選択されたＳＲＡＭメモリセルの１対の選択トランジスタをオン状態にすることを特徴とする。
【０００７】
好適に、前記ＳＲＡＭメモリセルにおいて、前記１対の選択トランジスタのそれぞれはＳＯＩの基板上に形成されたデュアルゲート型の薄膜トランジスタからなり、２つのデュアルゲート型の薄膜トランジスタのバックゲートがワード線に接続され、独立した表面ゲートのそれぞれは、各表面ゲートに対応しているデュアルゲート型の薄膜トランジスタが接続されているドライバトランジスタのゲート電極に接続されている。
【０００９】
【作用】
本発明では、ＳＲＡＭメモリセルの選択トランジスタをＰＭＯＳトランジスタから構成させ、ドライバトランジスタをＮＭＯＳトランジスタから構成させ、待機時に、接地電位より高く、電源電位より低い電位を選択トランジスタの各ゲートに接続されたワード線に印加する。これにより選択トランジスタをプルアップ素子として動作させ、このときビット線から電流を供給してデータを保持する。
したがって、ＳＲＡＭメモリセルからプルアップ素子を省略でき、製造工程を大幅に削減することが可能になる。
【００１０】
【実施例】
以下、本発明を図面に基づいて説明する。
【００１１】
図１は本発明の第１の実施例によるＳＲＡＭのメモリセルの回路構成を示す回路図である。図において、図５に対応する部分には同一の符号を付けて説明を省略する。図５において、第１の実施例におけるメモリセルからは従来のメモリセルに存在していたプルアップ素子５，６が削除されている。選択トランジスタ１，２にはＰＭＯＳ型のトランジスタが用いられている。また、７，８はＹアドレス（カラムアドレス）を指示するビット線であり、９はＸアドレス（ローアドレス）を指示するワード線である。選択トランジスタ１，２には、パストランジスタ１１，１２を介して電源１０が供給されている。
【００１２】
上述した構成において、待機時には以下のようにしてデータが保持される。
まず、ワード線９は０ＶからＶｃｃまでの中間電位に保たれる。例えば、Ｖｃｃ＝３Ｖの場合、選択トランジスタ１，２のしきい値Ｖｔｈが１Ｖとすると、ワード線９は、しきい値Ｖｔｈ以下で、かつデータ保持に十分な副しきい値電流が流れ得る２．５Ｖ程度に設定するのが望ましい。これによって、ビット線７，８に接続された電源１０により、パストランジスタ１１，１２を介してメモリセルに電力が供給される。選択トランジスタ１，２にＰＭＯＳを採用したのは、上記状態において、フルレンジで電源Ｖｃｃを供給するためである。本構造を採用することで、ハイレベル側の蓄積ノードの経時的な電荷消失が補償され、データを保持することが可能になる。
【００１３】
一方、データ読み出しは以下のようにして行われる。ここで、データ読み出し動作を図２に示すタイミングチャートを参照して説明する。図２に示すように、待機状態Ａでは、ワード線９、非選択セルのワード線２０は中間電位に保たれている。まず、タイミングＢで、非選択セルのワード線２０を３Ｖもしくはそれ以上に引き上げ、メモリセルとビット線を切り離す。次に、タイミングＣで、パストランジスタ１１，１２のゲートをハイインピーダンスにして、ビット線７，８への電源供給を止める。
【００１４】
最後に、タイミングＤで、選択セルのワード線９を０Ｖにし、選択トランジスタ１，２を完全にオン状態にする。これによって、ローレベル側のノードに接続されたビット線８の電位が低下して、データを読みだすことができる。ビット線８の電位は、センスアンプの活性化により、さらにグランドレベル近くまで低下させることができる。
【００１５】
このように、本実施例によれば、メモリセルの選択トランジスタ１，２をＰＭＯＳで形成し、ドライバトランジスタ３，４をＮＭＯＳで形成し、待機時には選択トランジスタ１，２をプルアップ素子として動作させることにより、ビット線から電源を供給するようにしたため、ＳＲＡＭメモリセルからプルアップ素子を省略でき、製造工程を大幅に削減することが可能になる。
【００１６】
次に、本発明の第２の実施例について説明する。図３は第２の実施例の構成を示す回路図である。図において、図１に対応する部分には同一の符号を付けて説明を省略する。本第２の実施例では、各素子は、絶縁層上にシリコン単結晶が形成されたＳＯＩ（シリコン・オン・インシュレータ）の基板上に形成されている。選択トランジスタ１，２は、各々、独立した表面ゲート１４，１５と、ワード線９となる共通のバックゲートとにチャンネルを挟まれたデュアルゲート型ＴＦＴ（ＸＭＯＳ構造）になっている。すなわち、１対のトランジスタからなるデュアルゲート型ＴＦＴの一方のトランジスタ１ａ，２ａのゲート電極がワード線９に接続され、他方のトランジスタ１ｂ，２ｂのゲート電極がドライバトランジスタ３，４のうち、対応する側のゲート電極に接続される構造となっている。
【００１７】
この選択トランジスタ１，２は、電源電圧の範囲内で表面ゲート１４，１５の電位が変動しても、ワード線９がハイ状態では常にオフ状態となり、ワード線９がロー状態ではオン状態となるように設定されている。また、ワード線９が一定の中間電位、例えば１．５Ｖにある場合、選択トランジスタ１，２は、表面ゲート１４、または表面ゲート１５がハイ状態のときにオフ状態となり、表面ゲート１４、または表面ゲート１５がロー状態のときオン状態になるように設定されている。
【００１８】
ここで、例えば右側のノード１６がハイ状態の場合、データは次のように保持される。なお、ワード線９は、例えば１．５Ｖの中間電位に保たれているとする。この時、選択トランジスタ１は、表面ゲート１４がハイ状態のノード１６と接続されているので、オフ状態となり、選択トランジスタ２は、表面ゲート１５がロー状態のノード１７と接続されているので、オン状態になる。
したがって、第２の実施例では、前述した第１の実施例と同様に、ビット線８により、ノード１６に電源が供給されることになり、データは安定に保持される。しかも、貫通電流がないので待機時の消費電流は非常に小さい。
【００１９】
これに対して、読み出しは次のように行われる。まず、非選択セルのワード線の電位が上昇し、セルとビット線を切り離す。次に、パストランジスタ１１，１２をオフ状態にし、その後、選択セルのワード線９の電位を下降させて、選択トランジスタ１，２をオン状態にする。これにより、ロー状態のノード１７側に接続されたビット線７の電位が下がり、データが読みだされる。この読みだし動作では、元からオン状態にあったハイ状態側の選択トランジスタ２の電流能力が大きく、逆に以前からオフ状態であったロー状態側の選択トランジスタ１の電流能力は小さい。したがって、本第２の実施例では、データ反転を起こしにくく、極めて安定な読みだし動作が期待できる。
【００２０】
次に、図４に上述した第２の実施例の積層レイアウト例を示す。図において、選択トランジスタ１，２はＰＭＯＳから構成されており、待機時には、前述したように、プルアップ素子の機能を兼ねている。ドライバトランジスタ３，４はＮＭＯＳから構成されている。ＮＭＯＳ型のドライバトランジスタ３，４とＰＭＯＳ型の選択トランジスタ１，２とのソース／ドレイン拡散層は、ノード（拡散層）１６，１７において、例えばサリサイド技術を用いて接続されている。また、拡散層１３，１３は、一端がＶｓｓに接続され、他端がビット線７，８に接続される。表面ゲート１４，１５は、各々、ノード（拡散層）１６，１７に接続されている。裏面ゲート、すなわちワード線９，９は、スプリットゲート型でセル内に２本存在し、バックゲートとして選択トランジスタ１，２のチャンネル下に配置されている。
【００２１】
このように、本第２の実施例によるメモリセルは、図３に示すように、従来のメモリセルと同一のセル面積で、パタン化されている。したがって、第２の実施例では、工程数の削減に加えて、待機時消費電力の低減、動作の安定化が同時に達成可能である。
【００２２】
【発明の効果】
請求項１記載の発明によれば、選択トランジスタをプルアップ素子として動作させることによりＳＲＡＭメモリセルからプルアップ素子を省略でき、その結果、工程を大幅に短縮できるという利点が得られる。
【００２４】
また、請求項２記載の発明によれば、請求項１記載のＳＲＡＭメモリセルの動作方法において、１対の選択トランジスタのそれぞれはＳＯＩの基板上に形成されたデュアルゲート型の薄膜トランジスタからなることから、工程数の削減に加えて、待機時消費電力の低減、動作の安定化が同時に達成できるという利点が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるＳＲＡＭメモリセルの構成を示す回路図である。
【図２】同第１の実施例の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施例におけるＳＲＡＭメモリセルの構成を示す回路図である。
【図４】同第２の実施例におけるＳＲＡＭメモリセルの積層レイアウト例を示す上面図である。
【図５】従来のＳＲＡＭメモリセルの構成を示す回路図である。
【符号の説明】
１，２ 選択トランジスタ（第２の金属絶縁半導体トランジスタ）
１ｂ，２ｂ トランジスタ（第３の金属絶縁半導体トランジスタ）
３，４ ドライバトランジスタ（第１の金属絶縁半導体トランジスタ）
【産業上の利用分野】
本発明は、ＳＲＡＭメモリセルに関する。
【０００２】
【従来の技術】
図５は、従来のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）におけるメモリセルの構成を示す回路図である。図において、ＳＲＡＭのメモリセルは、一対の選択トランジスタ１，２、双方のドレイントとゲートが交差接続された一対のドライバトランジスタ３，４、およびドライバトランジスタ３，４のドレインに接続された一対のプルアップ素子５，６より構成されている。ここで、プルアップ素子５，６には、負荷抵抗か、あるいはＰＭＯＳ（Ｐ型金属酸化膜半導体）素子が用いられる。
【０００３】
【発明が解決しようとする課題】
ところで、上述した従来のＳＲＡＭメモリセルにあっては、近年、プルアップ素子５，６を、多結晶シリコンで形成し、選択トランジスタ１，２、およびドライバトランジスタ３，４上に積層するという構造が採用されている。これにより、メモリセル面積を縮小することができる。しかしながら、上述した構造では、プロセス工程数が増加することに加え、積層構造が複雑になるため、メモリセル上の段差が大きくなり、上層のメタル加工が困難になるという問題があった。
【０００４】
また、多結晶シリコン中では、不純物拡散が非常に速いため、設計寸法が小さくなると、抵抗の両端からの不純物が拡散し、抵抗もしくはＰＭＯＳである薄膜トランジスタ（ＴＦＴ）を導通させてしまう可能性がある。そのため、メモリセルの縮小が制約されてしまう問題があった。
【０００５】
そこで本発明は、プルアップ素子をメモリセルから削減でき、これによって大幅な工程削減を実現できるとともに、上述した不純物拡散による制約もなくすことができるＳＲＡＭメモリセルを提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的達成のため本発明にかかるＳＲＡＭメモリセルの動作方法は、互いのドレインおよびゲートが交差接続され、それぞれのソースが接地電位に接続されている１対のＮＭＯＳトランジスタからなる２つのドライバトランジスタと、２つのビット線のうち一方のビット線と一方のドライバトランジスタのドレインとの間、他方のビット線と他方のドライバトランジスタのドレインとの間にそれぞれが接続され、それぞれのゲートが同一のワード線に接続されている１対のＰＭＯＳトランジスタからなる２つの選択トランジスタとを有し、電源と一方のビット線との間、電源と他方のビット線の間に１対のパストランジスタが接続されているＳＲＡＭメモリセルの動作方法であって、待機時に、２つのビット線に接続されている１対のパストランジスタをオン状態にし、選択トランジスタの各ゲートに接続されているワード線を接地電位と電源電位との間の電位で保持し、ドライバトランジスタの各ドレインに、パストランジスタ、ビット線および選択トランジスタを介して電源からデータ保持用の電流を供給し、データの読み出し時に、非選択のＳＲＡＭメモリセルと２つのビット線とを電気的に切り離し、１対のパストランジスタをオフさせて２つのビット線への電源供給を停止させ、選択されたＳＲＡＭメモリセルのワード線を接地電位に下げて当該選択されたＳＲＡＭメモリセルの１対の選択トランジスタをオン状態にすることを特徴とする。
【０００７】
好適に、前記ＳＲＡＭメモリセルにおいて、前記１対の選択トランジスタのそれぞれはＳＯＩの基板上に形成されたデュアルゲート型の薄膜トランジスタからなり、２つのデュアルゲート型の薄膜トランジスタのバックゲートがワード線に接続され、独立した表面ゲートのそれぞれは、各表面ゲートに対応しているデュアルゲート型の薄膜トランジスタが接続されているドライバトランジスタのゲート電極に接続されている。
【０００９】
【作用】
本発明では、ＳＲＡＭメモリセルの選択トランジスタをＰＭＯＳトランジスタから構成させ、ドライバトランジスタをＮＭＯＳトランジスタから構成させ、待機時に、接地電位より高く、電源電位より低い電位を選択トランジスタの各ゲートに接続されたワード線に印加する。これにより選択トランジスタをプルアップ素子として動作させ、このときビット線から電流を供給してデータを保持する。
したがって、ＳＲＡＭメモリセルからプルアップ素子を省略でき、製造工程を大幅に削減することが可能になる。
【００１０】
【実施例】
以下、本発明を図面に基づいて説明する。
【００１１】
図１は本発明の第１の実施例によるＳＲＡＭのメモリセルの回路構成を示す回路図である。図において、図５に対応する部分には同一の符号を付けて説明を省略する。図５において、第１の実施例におけるメモリセルからは従来のメモリセルに存在していたプルアップ素子５，６が削除されている。選択トランジスタ１，２にはＰＭＯＳ型のトランジスタが用いられている。また、７，８はＹアドレス（カラムアドレス）を指示するビット線であり、９はＸアドレス（ローアドレス）を指示するワード線である。選択トランジスタ１，２には、パストランジスタ１１，１２を介して電源１０が供給されている。
【００１２】
上述した構成において、待機時には以下のようにしてデータが保持される。
まず、ワード線９は０ＶからＶｃｃまでの中間電位に保たれる。例えば、Ｖｃｃ＝３Ｖの場合、選択トランジスタ１，２のしきい値Ｖｔｈが１Ｖとすると、ワード線９は、しきい値Ｖｔｈ以下で、かつデータ保持に十分な副しきい値電流が流れ得る２．５Ｖ程度に設定するのが望ましい。これによって、ビット線７，８に接続された電源１０により、パストランジスタ１１，１２を介してメモリセルに電力が供給される。選択トランジスタ１，２にＰＭＯＳを採用したのは、上記状態において、フルレンジで電源Ｖｃｃを供給するためである。本構造を採用することで、ハイレベル側の蓄積ノードの経時的な電荷消失が補償され、データを保持することが可能になる。
【００１３】
一方、データ読み出しは以下のようにして行われる。ここで、データ読み出し動作を図２に示すタイミングチャートを参照して説明する。図２に示すように、待機状態Ａでは、ワード線９、非選択セルのワード線２０は中間電位に保たれている。まず、タイミングＢで、非選択セルのワード線２０を３Ｖもしくはそれ以上に引き上げ、メモリセルとビット線を切り離す。次に、タイミングＣで、パストランジスタ１１，１２のゲートをハイインピーダンスにして、ビット線７，８への電源供給を止める。
【００１４】
最後に、タイミングＤで、選択セルのワード線９を０Ｖにし、選択トランジスタ１，２を完全にオン状態にする。これによって、ローレベル側のノードに接続されたビット線８の電位が低下して、データを読みだすことができる。ビット線８の電位は、センスアンプの活性化により、さらにグランドレベル近くまで低下させることができる。
【００１５】
このように、本実施例によれば、メモリセルの選択トランジスタ１，２をＰＭＯＳで形成し、ドライバトランジスタ３，４をＮＭＯＳで形成し、待機時には選択トランジスタ１，２をプルアップ素子として動作させることにより、ビット線から電源を供給するようにしたため、ＳＲＡＭメモリセルからプルアップ素子を省略でき、製造工程を大幅に削減することが可能になる。
【００１６】
次に、本発明の第２の実施例について説明する。図３は第２の実施例の構成を示す回路図である。図において、図１に対応する部分には同一の符号を付けて説明を省略する。本第２の実施例では、各素子は、絶縁層上にシリコン単結晶が形成されたＳＯＩ（シリコン・オン・インシュレータ）の基板上に形成されている。選択トランジスタ１，２は、各々、独立した表面ゲート１４，１５と、ワード線９となる共通のバックゲートとにチャンネルを挟まれたデュアルゲート型ＴＦＴ（ＸＭＯＳ構造）になっている。すなわち、１対のトランジスタからなるデュアルゲート型ＴＦＴの一方のトランジスタ１ａ，２ａのゲート電極がワード線９に接続され、他方のトランジスタ１ｂ，２ｂのゲート電極がドライバトランジスタ３，４のうち、対応する側のゲート電極に接続される構造となっている。
【００１７】
この選択トランジスタ１，２は、電源電圧の範囲内で表面ゲート１４，１５の電位が変動しても、ワード線９がハイ状態では常にオフ状態となり、ワード線９がロー状態ではオン状態となるように設定されている。また、ワード線９が一定の中間電位、例えば１．５Ｖにある場合、選択トランジスタ１，２は、表面ゲート１４、または表面ゲート１５がハイ状態のときにオフ状態となり、表面ゲート１４、または表面ゲート１５がロー状態のときオン状態になるように設定されている。
【００１８】
ここで、例えば右側のノード１６がハイ状態の場合、データは次のように保持される。なお、ワード線９は、例えば１．５Ｖの中間電位に保たれているとする。この時、選択トランジスタ１は、表面ゲート１４がハイ状態のノード１６と接続されているので、オフ状態となり、選択トランジスタ２は、表面ゲート１５がロー状態のノード１７と接続されているので、オン状態になる。
したがって、第２の実施例では、前述した第１の実施例と同様に、ビット線８により、ノード１６に電源が供給されることになり、データは安定に保持される。しかも、貫通電流がないので待機時の消費電流は非常に小さい。
【００１９】
これに対して、読み出しは次のように行われる。まず、非選択セルのワード線の電位が上昇し、セルとビット線を切り離す。次に、パストランジスタ１１，１２をオフ状態にし、その後、選択セルのワード線９の電位を下降させて、選択トランジスタ１，２をオン状態にする。これにより、ロー状態のノード１７側に接続されたビット線７の電位が下がり、データが読みだされる。この読みだし動作では、元からオン状態にあったハイ状態側の選択トランジスタ２の電流能力が大きく、逆に以前からオフ状態であったロー状態側の選択トランジスタ１の電流能力は小さい。したがって、本第２の実施例では、データ反転を起こしにくく、極めて安定な読みだし動作が期待できる。
【００２０】
次に、図４に上述した第２の実施例の積層レイアウト例を示す。図において、選択トランジスタ１，２はＰＭＯＳから構成されており、待機時には、前述したように、プルアップ素子の機能を兼ねている。ドライバトランジスタ３，４はＮＭＯＳから構成されている。ＮＭＯＳ型のドライバトランジスタ３，４とＰＭＯＳ型の選択トランジスタ１，２とのソース／ドレイン拡散層は、ノード（拡散層）１６，１７において、例えばサリサイド技術を用いて接続されている。また、拡散層１３，１３は、一端がＶｓｓに接続され、他端がビット線７，８に接続される。表面ゲート１４，１５は、各々、ノード（拡散層）１６，１７に接続されている。裏面ゲート、すなわちワード線９，９は、スプリットゲート型でセル内に２本存在し、バックゲートとして選択トランジスタ１，２のチャンネル下に配置されている。
【００２１】
このように、本第２の実施例によるメモリセルは、図３に示すように、従来のメモリセルと同一のセル面積で、パタン化されている。したがって、第２の実施例では、工程数の削減に加えて、待機時消費電力の低減、動作の安定化が同時に達成可能である。
【００２２】
【発明の効果】
請求項１記載の発明によれば、選択トランジスタをプルアップ素子として動作させることによりＳＲＡＭメモリセルからプルアップ素子を省略でき、その結果、工程を大幅に短縮できるという利点が得られる。
【００２４】
また、請求項２記載の発明によれば、請求項１記載のＳＲＡＭメモリセルの動作方法において、１対の選択トランジスタのそれぞれはＳＯＩの基板上に形成されたデュアルゲート型の薄膜トランジスタからなることから、工程数の削減に加えて、待機時消費電力の低減、動作の安定化が同時に達成できるという利点が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるＳＲＡＭメモリセルの構成を示す回路図である。
【図２】同第１の実施例の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施例におけるＳＲＡＭメモリセルの構成を示す回路図である。
【図４】同第２の実施例におけるＳＲＡＭメモリセルの積層レイアウト例を示す上面図である。
【図５】従来のＳＲＡＭメモリセルの構成を示す回路図である。
【符号の説明】
１，２ 選択トランジスタ（第２の金属絶縁半導体トランジスタ）
１ｂ，２ｂ トランジスタ（第３の金属絶縁半導体トランジスタ）
３，４ ドライバトランジスタ（第１の金属絶縁半導体トランジスタ）
Claims (2)
- 互いのドレインおよびゲートが交差接続され、それぞれのソースが接地電位に接続されている１対のＮＭＯＳトランジスタからなる２つのドライバトランジスタと、それぞれがパストランジスタを介して電源に接続されている２つのビット線のうち一方のビット線と一方のドライバトランジスタのドレインとの間、他方のビット線と他方のドライバトランジスタのドレインとの間にそれぞれが接続され、それぞれのゲートが同一のワード線に接続されている１対のＰＭＯＳトランジスタからなる２つの選択トランジスタとを有しているＳＲＡＭメモリセルの動作方法であって、
待機時に、２つのビット線に接続されている１対のパストランジスタをオン状態にし、選択トランジスタの各ゲートに接続されているワード線を接地電位と電源電位との間の電位で保持し、ドライバトランジスタの各ドレインに、パストランジスタ、ビット線および選択トランジスタを介して電源からデータ保持用の電流を供給し、
データの読み出し時に、非選択のＳＲＡＭメモリセルと２つのビット線とを電気的に切り離し、１対のパストランジスタをオフさせて２つのビット線への電源供給を停止させ、選択されたＳＲＡＭメモリセルのワード線を接地電位に下げて当該選択されたＳＲＡＭメモリセルの１対の選択トランジスタをオン状態にする
ＳＲＡＭメモリセルの動作方法。 - 前記ＳＲＡＭメモリセルにおいて、前記１対の選択トランジスタのそれぞれはＳＯＩの基板上に形成されたデュアルゲート型の薄膜トランジスタからなり、２つのデュアルゲート型の薄膜トランジスタのバックゲートがワード線に接続され、独立した表面ゲートのそれぞれは、各表面ゲートに対応するデュアルゲート型の薄膜トランジスタが接続されているドライバトランジスタのゲート電極に接続されている
請求項１に記載のＳＲＡＭメモリセルの動作方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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