JP3520283B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3520283B2 JP3520283B2 JP2002113242A JP2002113242A JP3520283B2 JP 3520283 B2 JP3520283 B2 JP 3520283B2 JP 2002113242 A JP2002113242 A JP 2002113242A JP 2002113242 A JP2002113242 A JP 2002113242A JP 3520283 B2 JP3520283 B2 JP 3520283B2
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置で
あるスタティックランダムアクセスメモリ（ＳＲＡＭ）
に関し、特に、高い集積度を有し、かつ高速動作を行う
低消費電力消費の半導体記憶装置に関する。
あるスタティックランダムアクセスメモリ（ＳＲＡＭ）
に関し、特に、高い集積度を有し、かつ高速動作を行う
低消費電力消費の半導体記憶装置に関する。
【０００２】
【従来の技術】従来のＳＲＡＭにおけるメモリセルは、
一般に、互いに対をなすビット線ＢＬ、ＢＬｂと、第１
ノードＮ１と電源電位Ｖｄｄとに接続された第１のＰチ
ャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと称
す。）、および第１ノードＮ１と接地電位Ｖｂｂとに接
続された第１のＮチャンネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳと称す。）とから構成される第１のＣＭＯ
Ｓインバータ、第２ノードＮ２と電源電位Ｖｄｄとに接
続された第２のＰＭＯＳ、および第２ノードＮ２と接地
電位Ｖｂｂとに接続された第２のＮＭＯＳとから構成さ
れ、第１のＣＭＯＳインバータの出力を受けて動作する
とともに、その出力を第１のＣＭＯＳインバータの入力
とする第２のＣＭＯＳインバータとから構成されるデー
タデータ保持回路と、ワード線ＷＬに接続され、ビット
線ＢＬ、ＢＬｂと第１または第２ノードＮ１，Ｎ２との
間を電気的に導通もしくは遮断する第１または第２の制
御トランジスタとから構成されている。
一般に、互いに対をなすビット線ＢＬ、ＢＬｂと、第１
ノードＮ１と電源電位Ｖｄｄとに接続された第１のＰチ
ャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと称
す。）、および第１ノードＮ１と接地電位Ｖｂｂとに接
続された第１のＮチャンネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳと称す。）とから構成される第１のＣＭＯ
Ｓインバータ、第２ノードＮ２と電源電位Ｖｄｄとに接
続された第２のＰＭＯＳ、および第２ノードＮ２と接地
電位Ｖｂｂとに接続された第２のＮＭＯＳとから構成さ
れ、第１のＣＭＯＳインバータの出力を受けて動作する
とともに、その出力を第１のＣＭＯＳインバータの入力
とする第２のＣＭＯＳインバータとから構成されるデー
タデータ保持回路と、ワード線ＷＬに接続され、ビット
線ＢＬ、ＢＬｂと第１または第２ノードＮ１，Ｎ２との
間を電気的に導通もしくは遮断する第１または第２の制
御トランジスタとから構成されている。
【０００３】つまり、従来のＳＲＡＭにおけるメモリセ
ルは、６個のＭＯＳ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）トランジスタにより構成されてい
る。
ルは、６個のＭＯＳ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）トランジスタにより構成されてい
る。
【０００４】このような従来のＳＲＡＭにおけるメモリ
セルへのデータ書き込み動作では、ワード線ＷＬがＨレ
ベルに活性化されることにより、第１および第２制御ト
ランジスタがオン状態となり、ビット線ＢＬ、ＢＬｂに
予め与えられていた書き込みデータがデータデータ保持
回路の第１ノードＮ１および第２ノードＮ２にそれぞれ
書き込まれる。
セルへのデータ書き込み動作では、ワード線ＷＬがＨレ
ベルに活性化されることにより、第１および第２制御ト
ランジスタがオン状態となり、ビット線ＢＬ、ＢＬｂに
予め与えられていた書き込みデータがデータデータ保持
回路の第１ノードＮ１および第２ノードＮ２にそれぞれ
書き込まれる。
【０００５】第１ノードＮ１に「データ１」を書き込む
場合、第１のＣＭＯＳインバータ１０２の入出力特性曲
線と第２のＣＭＯＳインバータ１０３の入出力特性曲線
とは、「データ１」に対応する電位、例えば第１の電源
電位（Ｖｄｄ）において１つの交点（安定点）を有し、
また反対に、第１ノードＮ１に「データ０」を書き込む
場合では、第１のＣＭＯＳインバータ１０２の入出力特
性曲線と第２のＣＭＯＳインバータ１０３の入出力特性
曲線とが「データ０」に対応する電位、例えば接地電位
（ＶＧＮＤ）において１つの交点（安定点）を有する。
場合、第１のＣＭＯＳインバータ１０２の入出力特性曲
線と第２のＣＭＯＳインバータ１０３の入出力特性曲線
とは、「データ１」に対応する電位、例えば第１の電源
電位（Ｖｄｄ）において１つの交点（安定点）を有し、
また反対に、第１ノードＮ１に「データ０」を書き込む
場合では、第１のＣＭＯＳインバータ１０２の入出力特
性曲線と第２のＣＭＯＳインバータ１０３の入出力特性
曲線とが「データ０」に対応する電位、例えば接地電位
（ＶＧＮＤ）において１つの交点（安定点）を有する。
【０００６】このように２つのインバータにより構成さ
れるデータ保持回路の第１ノードＮ１へのデータ書き込
み動作は、各入出力特性曲線との交点が１つの場合に実
現される。
れるデータ保持回路の第１ノードＮ１へのデータ書き込
み動作は、各入出力特性曲線との交点が１つの場合に実
現される。
【０００７】また、データ保持期間においては、第１お
よび第２制御トランジスタをオフ状態とし、第１および
第２のＣＭＯＳインバータにより構成されるフリップフ
ロップに第１および第２ノードＮ１、Ｎ２に書き込まれ
たデータをラッチすることでデータの保持が行われる。
よび第２制御トランジスタをオフ状態とし、第１および
第２のＣＭＯＳインバータにより構成されるフリップフ
ロップに第１および第２ノードＮ１、Ｎ２に書き込まれ
たデータをラッチすることでデータの保持が行われる。
【０００８】更に、メモリセルからのデータの読み出し
動作においては、まずワード線ＷＬをＨレベルに活性化
することで、第１および第２制御トランジスタをオン状
態とし、ハイインピーダンス状態にされたビット線Ｂ
Ｌ，ＢＬｂのそれぞれに、第１ノードＮ１または第２ノ
ードＮ２に保持されたデータに対応する電位を出力す
る。その後、それぞれのビット線ＢＬ，ＢＬｂに出力さ
れた電位差をセンスアンプにより増幅し、データの読み
出しが行われる。
動作においては、まずワード線ＷＬをＨレベルに活性化
することで、第１および第２制御トランジスタをオン状
態とし、ハイインピーダンス状態にされたビット線Ｂ
Ｌ，ＢＬｂのそれぞれに、第１ノードＮ１または第２ノ
ードＮ２に保持されたデータに対応する電位を出力す
る。その後、それぞれのビット線ＢＬ，ＢＬｂに出力さ
れた電位差をセンスアンプにより増幅し、データの読み
出しが行われる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、６個のＭＯＳトランジスタにより
１つのメモリセルが構成されており、半導体記憶装置内
に設けられるメモリセルの数に応じて、これら６つの素
子を形成するための領域が半導体基板上に必要になると
いう課題が生じていた。特に、従来の半導体記憶装置に
おいては、データデータ保持回路へのデータの書き込み
または読み出しを制御する、２つの第１、第２制御トラ
ンジスタが必要となるため、これらのトランジスタを形
成する領域が半導体基板上に必要となっていた。つま
り、レイアウト面積が増大するといった課題が生じてい
た。また、従来の半導体記憶装置においては、２本のビ
ット線ＢＬ，ＢＬｂを用いることでデータの書き込みお
よび読み出しを行うため、メモリセル動作時、ビット線
２本分の電流が消費されることとなる。結果として、動
作時の消費電流が増加し、低消費電力化が困難であると
いう課題が生じていた。
半導体記憶装置では、６個のＭＯＳトランジスタにより
１つのメモリセルが構成されており、半導体記憶装置内
に設けられるメモリセルの数に応じて、これら６つの素
子を形成するための領域が半導体基板上に必要になると
いう課題が生じていた。特に、従来の半導体記憶装置に
おいては、データデータ保持回路へのデータの書き込み
または読み出しを制御する、２つの第１、第２制御トラ
ンジスタが必要となるため、これらのトランジスタを形
成する領域が半導体基板上に必要となっていた。つま
り、レイアウト面積が増大するといった課題が生じてい
た。また、従来の半導体記憶装置においては、２本のビ
ット線ＢＬ，ＢＬｂを用いることでデータの書き込みお
よび読み出しを行うため、メモリセル動作時、ビット線
２本分の電流が消費されることとなる。結果として、動
作時の消費電流が増加し、低消費電力化が困難であると
いう課題が生じていた。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る半導体記憶装置の１つは、所定の論理
レベルである第１の電位を与える第１の基準電圧端子
と、第１の電位よりも低い所定の論理レベルと異なる論
理レベルである第２の電位を与える第２の基準電圧端子
と、第１ノードと、ビット線と第１ノードとの間に接続
され、その制御端子がワード線に接続されている第１の
制御トランジスタと、第１ノードと第２の基準電圧端子
との間に接続され、その制御端子が第２ノードに接続さ
れる第１のトランジスタ、および、入力端子が第１ノー
ドに接続され、出力端子が第１のトランジスタの制御端
子に接続され、かつ、出力端子には入力端子に入力され
た論理レベルと異なる論理レベルに対応する電圧を出力
する、第２ノードと第２の基準電圧端子との間に接続さ
れた第２のトランジスタを備えた第１のインバータとか
ら構成されるデータ保持回路と、第１のトランジスタの
基板電位を選択的に変更し、第１の制御トランジスタお
よび第２のトランジスタのしきい値電圧に比べて、第１
のトランジスタのしきい値電圧を高くする基板電位制御
回路とから構成されるものである。
に、本発明に係る半導体記憶装置の１つは、所定の論理
レベルである第１の電位を与える第１の基準電圧端子
と、第１の電位よりも低い所定の論理レベルと異なる論
理レベルである第２の電位を与える第２の基準電圧端子
と、第１ノードと、ビット線と第１ノードとの間に接続
され、その制御端子がワード線に接続されている第１の
制御トランジスタと、第１ノードと第２の基準電圧端子
との間に接続され、その制御端子が第２ノードに接続さ
れる第１のトランジスタ、および、入力端子が第１ノー
ドに接続され、出力端子が第１のトランジスタの制御端
子に接続され、かつ、出力端子には入力端子に入力され
た論理レベルと異なる論理レベルに対応する電圧を出力
する、第２ノードと第２の基準電圧端子との間に接続さ
れた第２のトランジスタを備えた第１のインバータとか
ら構成されるデータ保持回路と、第１のトランジスタの
基板電位を選択的に変更し、第１の制御トランジスタお
よび第２のトランジスタのしきい値電圧に比べて、第１
のトランジスタのしきい値電圧を高くする基板電位制御
回路とから構成されるものである。
【００１１】また、本発明に係るその他の半導体記憶装
置は、所定の論理レベルである第１の電位を与える第１
の基準電圧端子と、第１の電位よりも低い所定の論理レ
ベルと異なる論理レベルである第２の電位を与える第２
の基準電圧端子と、第１ノードと、ビット線と第１ノー
ドとの間に接続された第１のチャネル領域を有し、その
制御端子がワード線に接続される第１の制御トランジス
タと、第１ノードと第２の基準電圧端子との間に接続さ
れた第２のチャネル領域を有し、その制御端子が第２ノ
ードに接続される第１のトランジスタ、および入力端子
が第１ノードに、出力端子が第１のトランジスタの制御
端子に接続され、かつ、出力端子には入力端子に入力さ
れた論理レベルと異なる論理レベルに対応する電圧を出
力する、第２ノードと第２の基準電圧端子との間に接続
された第３のチャネル領域を有した第２のトランジスタ
を備える第１のインバータとから構成されるデータ保持
回路を有し、第２のチャネル領域の不純物濃度は、第１
および第３のチャネル領域の不純物濃度に比べて高いも
のである。
置は、所定の論理レベルである第１の電位を与える第１
の基準電圧端子と、第１の電位よりも低い所定の論理レ
ベルと異なる論理レベルである第２の電位を与える第２
の基準電圧端子と、第１ノードと、ビット線と第１ノー
ドとの間に接続された第１のチャネル領域を有し、その
制御端子がワード線に接続される第１の制御トランジス
タと、第１ノードと第２の基準電圧端子との間に接続さ
れた第２のチャネル領域を有し、その制御端子が第２ノ
ードに接続される第１のトランジスタ、および入力端子
が第１ノードに、出力端子が第１のトランジスタの制御
端子に接続され、かつ、出力端子には入力端子に入力さ
れた論理レベルと異なる論理レベルに対応する電圧を出
力する、第２ノードと第２の基準電圧端子との間に接続
された第３のチャネル領域を有した第２のトランジスタ
を備える第１のインバータとから構成されるデータ保持
回路を有し、第２のチャネル領域の不純物濃度は、第１
および第３のチャネル領域の不純物濃度に比べて高いも
のである。
【００１２】加えて、本発明に係るもう１つの半導体記
憶装置は、所定の論理レベルである第１の電位を与える
第１の基準電圧端子と、第１の電位よりも低い所定の論
理レベルと異なる論理レベルである第２の電位を与える
第２の基準電圧端子と、第１ノードと、第１ビット線と
第１ノードとの間に接続され、その制御端子がワード線
に接続されている第１の制御トランジスタと、第２ノー
ドと、第２ビット線と第２ノードとの間に接続され、そ
の制御端子がワード線に接続されている第２の制御トラ
ンジスタと、第１ノードと第２の基準電圧端子との間に
接続され、第１制御端子が第２ノードに接続される第１
のトランジスタを備え、第１ノードに第２ノードに入力
された論理レベルと異なる論理レベルに対応する電圧を
出力する第１のインバータと、第２ノードと第２の基準
電圧端子との間に接続され、第２制御端子が第１ノード
に接続される第２のトランジスタを備え、第２ノードに
第１ノードに入力された論理レベルと異なる論理レベル
に対応する電圧を出力する第２のインバータとから構成
されるデータ保持回路を有し、第１ノードへのデータ書
込み時における第１のトランジスタのしきい値電圧は、
第１の制御トランジスタおよび第２のトランジスタのし
きい値電圧に比べて高いものである。
憶装置は、所定の論理レベルである第１の電位を与える
第１の基準電圧端子と、第１の電位よりも低い所定の論
理レベルと異なる論理レベルである第２の電位を与える
第２の基準電圧端子と、第１ノードと、第１ビット線と
第１ノードとの間に接続され、その制御端子がワード線
に接続されている第１の制御トランジスタと、第２ノー
ドと、第２ビット線と第２ノードとの間に接続され、そ
の制御端子がワード線に接続されている第２の制御トラ
ンジスタと、第１ノードと第２の基準電圧端子との間に
接続され、第１制御端子が第２ノードに接続される第１
のトランジスタを備え、第１ノードに第２ノードに入力
された論理レベルと異なる論理レベルに対応する電圧を
出力する第１のインバータと、第２ノードと第２の基準
電圧端子との間に接続され、第２制御端子が第１ノード
に接続される第２のトランジスタを備え、第２ノードに
第１ノードに入力された論理レベルと異なる論理レベル
に対応する電圧を出力する第２のインバータとから構成
されるデータ保持回路を有し、第１ノードへのデータ書
込み時における第１のトランジスタのしきい値電圧は、
第１の制御トランジスタおよび第２のトランジスタのし
きい値電圧に比べて高いものである。
【００１３】
【発明の実施の形態】以下、本発明の第１の実施形態に
ついて図面を参照して詳細に説明する。
ついて図面を参照して詳細に説明する。
【００１４】図１は、本発明における第１の実施形態の
半導体記憶装置を示す図であり、図２は、本実施形態に
おける基板電位制御回路の具体例を示す図である。
半導体記憶装置を示す図であり、図２は、本実施形態に
おける基板電位制御回路の具体例を示す図である。
【００１５】本実施形態における半導体記憶装置は、複
数のビット線およびワード線と、それらのビット線およ
びワード線の各交点に接続された複数のメモリセルとか
ら構成されており、図１には、そのうち１つのメモリセ
ルが図示されている。
数のビット線およびワード線と、それらのビット線およ
びワード線の各交点に接続された複数のメモリセルとか
ら構成されており、図１には、そのうち１つのメモリセ
ルが図示されている。
【００１６】図１に示すように、本実施形態における半
導体記憶装置は、１本のビット線ＢＬ、およびワード線
ＷＬ、そして、１本のビット線ＢＬおよびワード線ＷＬ
との各交点に接続されるメモリセルとから構成されてい
る。本実施形態のメモリセルは、ビット線ＢＬおよびワ
ード線ＷＬとの各交点に接続され、ワード線ＷＬからの
行アドレス信号により動作するＮチャネル型トランジス
タの第１制御トランジスタ１０１と、第１制御トランジ
スタ１０１のドレイン電極に接続される第１ノードＮ１
と、第１ノードＮ１に第１インバータ出力を与える第１
のインバータ１０２、そして第１インバータ出力を入力
とし、その出力（第２インバータ出力）を第１インバー
タ１０２の入力とする第２のインバータ１０３とからな
るデータ保持回路１０４とから構成されている。
導体記憶装置は、１本のビット線ＢＬ、およびワード線
ＷＬ、そして、１本のビット線ＢＬおよびワード線ＷＬ
との各交点に接続されるメモリセルとから構成されてい
る。本実施形態のメモリセルは、ビット線ＢＬおよびワ
ード線ＷＬとの各交点に接続され、ワード線ＷＬからの
行アドレス信号により動作するＮチャネル型トランジス
タの第１制御トランジスタ１０１と、第１制御トランジ
スタ１０１のドレイン電極に接続される第１ノードＮ１
と、第１ノードＮ１に第１インバータ出力を与える第１
のインバータ１０２、そして第１インバータ出力を入力
とし、その出力（第２インバータ出力）を第１インバー
タ１０２の入力とする第２のインバータ１０３とからな
るデータ保持回路１０４とから構成されている。
【００１７】本実施形態における第１のインバータ１０
２は、所定の論理レベルである第１の電位、例えば０．
５Ｖに対応する第１の電源電位（Ｖｄｄ）と第１ノード
Ｎ１間に接続される第１ＰＭＯＳトランジスタ１０５
（第４のトランジスタ）および第１ノードＮ１と第１の
電位よりも低く第１の電位が有する所定の論理レベルと
異なる論理レベルである第２の電位に対応する第２の電
源電位の接地電位（ＶＧＮＤ）間に接続され、第１制御
トランジスタ１０１および第２ＮＭＯＳトランジスタ１
０８（第２のトランジスタ）のしきい値電圧よりも高い
しきい値電圧にて動作する第１ＮＭＯＳトランジスタ１
０６（第１のトランジスタ）とから構成されたＣＭＯＳ
インバータにより構成されている。
２は、所定の論理レベルである第１の電位、例えば０．
５Ｖに対応する第１の電源電位（Ｖｄｄ）と第１ノード
Ｎ１間に接続される第１ＰＭＯＳトランジスタ１０５
（第４のトランジスタ）および第１ノードＮ１と第１の
電位よりも低く第１の電位が有する所定の論理レベルと
異なる論理レベルである第２の電位に対応する第２の電
源電位の接地電位（ＶＧＮＤ）間に接続され、第１制御
トランジスタ１０１および第２ＮＭＯＳトランジスタ１
０８（第２のトランジスタ）のしきい値電圧よりも高い
しきい値電圧にて動作する第１ＮＭＯＳトランジスタ１
０６（第１のトランジスタ）とから構成されたＣＭＯＳ
インバータにより構成されている。
【００１８】また、第２のインバータ１０３は、第２イ
ンバータ出力を与える第２ノードＮ２を有し、第１の電
源電位（Ｖｄｄ）と第２ノードＮ２間に接続される第２
ＰＭＯＳトランジスタ１０４（第３のトランジスタ）お
よび第２ノードＮ２と接地電位（ＶＧＮＤ）間に接続さ
れる第２ＮＭＯＳトランジスタ１０８（第２のトランジ
スタ）とから構成されたＣＭＯＳインバータにより構成
されている。
ンバータ出力を与える第２ノードＮ２を有し、第１の電
源電位（Ｖｄｄ）と第２ノードＮ２間に接続される第２
ＰＭＯＳトランジスタ１０４（第３のトランジスタ）お
よび第２ノードＮ２と接地電位（ＶＧＮＤ）間に接続さ
れる第２ＮＭＯＳトランジスタ１０８（第２のトランジ
スタ）とから構成されたＣＭＯＳインバータにより構成
されている。
【００１９】すなわち、本実施形態の半導体記憶装置
は、１本のビット線ＢＬに接続される５つのトランジス
タによって構成されるシングルエンド型構造を有してい
る。
は、１本のビット線ＢＬに接続される５つのトランジス
タによって構成されるシングルエンド型構造を有してい
る。
【００２０】更に、本実施形態における半導体記憶装置
においては、第１ＮＭＯＳトランジスタ１０６のしきい
値電圧を第１制御トランジスタ１０１および第２ＮＭＯ
Ｓトランジスタ１０８のしきい値電圧よりも高いしきい
値電圧とするため、第１ＮＭＯＳトランジスタ１０６の
基板に与える基板電位を制御する基板電位制御回路１０
９が第１ＮＭＯＳトランジスタ１０６の基板に接続され
て設けられている。
においては、第１ＮＭＯＳトランジスタ１０６のしきい
値電圧を第１制御トランジスタ１０１および第２ＮＭＯ
Ｓトランジスタ１０８のしきい値電圧よりも高いしきい
値電圧とするため、第１ＮＭＯＳトランジスタ１０６の
基板に与える基板電位を制御する基板電位制御回路１０
９が第１ＮＭＯＳトランジスタ１０６の基板に接続され
て設けられている。
【００２１】本実施形態における基板電位制御回路１０
９を実現する１つの回路構成例としては、図２に示すよ
うに、例えば、ソース電極が第１の電源電位（Ｖｄｄ）
に接続され、かつ、データ保持回路１０４へのデータの
書き込みを制御する書き込み制御信号がゲート電極に与
えられるＰＭＯＳトランジスタ２０１と、ソース電極が
ＰＭＯＳトランジスタ２０１のドレイン電極に接続さ
れ、かつ、ゲート電極に接地電位（ＶＧＮＤ）が与えら
れるＰＭＯＳトランジスタ２０２、および、ドレイン電
極がＰＭＯＳトランジスタ２０２のドレイン電極に接続
され、ソース電極には接地電位（ＶＧＮＤ）よりも低い
第３の電源電位（Ｖｂｂ）が接続され、更に、ゲート電
極にはＰＭＯＳ２０２と同様の接地電位（ＶＧＮＤ）が
接続されたＮＭＯＳ２０３とからなる第３のＣＭＯＳイ
ンバータ２０４とから構成され、そして、第３のＣＭＯ
Ｓインバータ２０４のインバータ出力（第３インバータ
出力）が第１ＮＭＯＳトランジスタ１０６の基板に与え
られるものがある。
９を実現する１つの回路構成例としては、図２に示すよ
うに、例えば、ソース電極が第１の電源電位（Ｖｄｄ）
に接続され、かつ、データ保持回路１０４へのデータの
書き込みを制御する書き込み制御信号がゲート電極に与
えられるＰＭＯＳトランジスタ２０１と、ソース電極が
ＰＭＯＳトランジスタ２０１のドレイン電極に接続さ
れ、かつ、ゲート電極に接地電位（ＶＧＮＤ）が与えら
れるＰＭＯＳトランジスタ２０２、および、ドレイン電
極がＰＭＯＳトランジスタ２０２のドレイン電極に接続
され、ソース電極には接地電位（ＶＧＮＤ）よりも低い
第３の電源電位（Ｖｂｂ）が接続され、更に、ゲート電
極にはＰＭＯＳ２０２と同様の接地電位（ＶＧＮＤ）が
接続されたＮＭＯＳ２０３とからなる第３のＣＭＯＳイ
ンバータ２０４とから構成され、そして、第３のＣＭＯ
Ｓインバータ２０４のインバータ出力（第３インバータ
出力）が第１ＮＭＯＳトランジスタ１０６の基板に与え
られるものがある。
【００２２】基板電位制御回路１０９に与えられる接地
電位（ＶＧＮＤ）よりも低い第３の電源電位（Ｖｂｂ）
については、第１ＮＭＯＳトランジスタ１０６のしきい
値電圧が、第１の制御トランジスタ１０１および第２Ｎ
ＭＯＳトランジスタ１０８のしきい値電圧よりも高くな
る程度の電圧を適宜選択することができる。
電位（ＶＧＮＤ）よりも低い第３の電源電位（Ｖｂｂ）
については、第１ＮＭＯＳトランジスタ１０６のしきい
値電圧が、第１の制御トランジスタ１０１および第２Ｎ
ＭＯＳトランジスタ１０８のしきい値電圧よりも高くな
る程度の電圧を適宜選択することができる。
【００２３】以上のように、データ保持回路１０４を構
成する所望のトランジスタの基板に接続して基板電位制
御回路１０９を設ける、本実施形態における半導体記憶
装置によれば、基板電位制御回路１０９をメモリセルへ
のデータ書き込み時に動作させることにより、第１ノー
ドＮ１へのデータ書き込み時に第１ＮＭＯＳトランジス
タ１０６のしきい値電圧を第１制御トランジスタ１０１
および第２ＮＭＯＳトランジスタ１０８のしきい値電圧
よりも高くすることが可能となる。結果として、第１の
インバータの入力特性がシフトされ、シングルエンド型
におけるＳＲＡＭでのデータ書き込みを行うことが可能
となる。
成する所望のトランジスタの基板に接続して基板電位制
御回路１０９を設ける、本実施形態における半導体記憶
装置によれば、基板電位制御回路１０９をメモリセルへ
のデータ書き込み時に動作させることにより、第１ノー
ドＮ１へのデータ書き込み時に第１ＮＭＯＳトランジス
タ１０６のしきい値電圧を第１制御トランジスタ１０１
および第２ＮＭＯＳトランジスタ１０８のしきい値電圧
よりも高くすることが可能となる。結果として、第１の
インバータの入力特性がシフトされ、シングルエンド型
におけるＳＲＡＭでのデータ書き込みを行うことが可能
となる。
【００２４】以下、基板電位制御回路１０９を有する本
実施形態における半導体記憶装置の動作について、詳細
な説明を行う。
実施形態における半導体記憶装置の動作について、詳細
な説明を行う。
【００２５】（１）読み出し動作
本実施形態における半導体記憶装置の読み出し動作で
は、まず、データの読み出しが行われるメモリセルを選
択する行アドレス信号によりワード線ＷＬが活性化され
る。この後、活性化されたのワード線ＷＬにより、ビッ
ト線ＢＬおよびデータ保持回路１０４間に接続された第
１制御トランジスタ１０１がオン状態となり、データ保
持回路１０４に保持されていたデータ信号、すなわち第
１ノードＮ１に与えられていた第１インバータ出力の電
位が第１制御トランジスタ１０１を介してビット線ＢＬ
に与えられる。そして、このときのビット線ＢＬの電位
がビット線ＢＬに接続されたセンスアンプ回路にて増幅
され、出力信号として読み出される。
は、まず、データの読み出しが行われるメモリセルを選
択する行アドレス信号によりワード線ＷＬが活性化され
る。この後、活性化されたのワード線ＷＬにより、ビッ
ト線ＢＬおよびデータ保持回路１０４間に接続された第
１制御トランジスタ１０１がオン状態となり、データ保
持回路１０４に保持されていたデータ信号、すなわち第
１ノードＮ１に与えられていた第１インバータ出力の電
位が第１制御トランジスタ１０１を介してビット線ＢＬ
に与えられる。そして、このときのビット線ＢＬの電位
がビット線ＢＬに接続されたセンスアンプ回路にて増幅
され、出力信号として読み出される。
【００２６】読み出し動作時における基板電位制御回路
１０９では、ＮＭＯＳ２０３のソース電極に接地電位よ
りも低い、例えば−０．５Ｖ程度の第３の電源電位（Ｖ
ｂｂ）が接続され、ＰＭＯＳ２０１のゲート電極には
「Ｌ」レベルの書き込み制御信号ＷＥが入力される。
１０９では、ＮＭＯＳ２０３のソース電極に接地電位よ
りも低い、例えば−０．５Ｖ程度の第３の電源電位（Ｖ
ｂｂ）が接続され、ＰＭＯＳ２０１のゲート電極には
「Ｌ」レベルの書き込み制御信号ＷＥが入力される。
【００２７】つまり、本実施形態の半導体記憶装置にお
ける読み出し動作時、基板電位制御回路１０９を構成す
るトランジスタのうち、接地電位に接続されたＰＭＯＳ
２０１がオン状態となり、基板電位制御回路１０９が接
続された第１ＮＭＯＳトランジスタ１０６の基板には接
地電位（ＶＧＮＤ）が出力される。
ける読み出し動作時、基板電位制御回路１０９を構成す
るトランジスタのうち、接地電位に接続されたＰＭＯＳ
２０１がオン状態となり、基板電位制御回路１０９が接
続された第１ＮＭＯＳトランジスタ１０６の基板には接
地電位（ＶＧＮＤ）が出力される。
【００２８】（２）書き込み動作
次に、本実施形態における半導体記憶装置の書き込み動
作において、図１および図３を用いて説明を行う。
作において、図１および図３を用いて説明を行う。
【００２９】ここで、図３は、本実施形態におけるデー
タ保持回路１０４を構成する各インバータ１０２、１０
３の入出力特性を示すグラフであり、図３（ａ）は、第
１ノードＮ１に第１のデータである「データ１」を書き
込む場合における各インバータ１０２、１０３の入出力
特性を示すグラフ、図３（ｂ）は、第１ノードＮ１に第
２のデータである「データ０」を書き込む場合における
各インバータ１０５、１０７の入出力特性を示すグラフ
である。
タ保持回路１０４を構成する各インバータ１０２、１０
３の入出力特性を示すグラフであり、図３（ａ）は、第
１ノードＮ１に第１のデータである「データ１」を書き
込む場合における各インバータ１０２、１０３の入出力
特性を示すグラフ、図３（ｂ）は、第１ノードＮ１に第
２のデータである「データ０」を書き込む場合における
各インバータ１０５、１０７の入出力特性を示すグラフ
である。
【００３０】図３のグラフにおいて、横軸には第１ノー
ドＮ１に現れる電位、縦軸には第２ノードに現れる電位
がそれぞれ示されている。
ドＮ１に現れる電位、縦軸には第２ノードに現れる電位
がそれぞれ示されている。
【００３１】（ａ）「データ１」書き込み動作時
第１ノードＮ１への「データ１」の書き込みを行う場
合、まず、基板電位制御回路１０９のＮＭＯＳ２０３の
ソース電極には、接地電位よりも低い第３の電源電位
（Ｖｂｂ）が接続され、ＰＭＯＳトランジスタ２０１の
ゲート電極には「Ｈ」レベルの書き込み制御信号ＷＥが
入力される。
合、まず、基板電位制御回路１０９のＮＭＯＳ２０３の
ソース電極には、接地電位よりも低い第３の電源電位
（Ｖｂｂ）が接続され、ＰＭＯＳトランジスタ２０１の
ゲート電極には「Ｈ」レベルの書き込み制御信号ＷＥが
入力される。
【００３２】本実施形態の半導体記憶装置における「デ
ータ１」の書き込み動作時では、基板電位制御回路１０
９を構成するトランジスタのうち、接地電位に接続され
たＰＭＯＳトランジスタ２０１はオフ状態となり、ＮＭ
ＯＳトランジスタ２０３のみがオン状態なる。つまり、
基板電位制御回路１０９が接続された第１ＮＭＯＳトラ
ンジスタ１０６の基板にはＮＭＯＳトランジスタ２０３
に接続された接地電位（ＶＧＮＤ）よりも低い第３の電
源電位（Ｖｂｂ）が与えられる。
ータ１」の書き込み動作時では、基板電位制御回路１０
９を構成するトランジスタのうち、接地電位に接続され
たＰＭＯＳトランジスタ２０１はオフ状態となり、ＮＭ
ＯＳトランジスタ２０３のみがオン状態なる。つまり、
基板電位制御回路１０９が接続された第１ＮＭＯＳトラ
ンジスタ１０６の基板にはＮＭＯＳトランジスタ２０３
に接続された接地電位（ＶＧＮＤ）よりも低い第３の電
源電位（Ｖｂｂ）が与えられる。
【００３３】このように基板電位制御回路１０９を介し
て接地電位（ＶＧＮＤ）よりも低い第３の電源電位（Ｖ
ｂｂ）が基板に与えられると、第１ＮＭＯＳトランジス
タ１０６のしきい値電圧は、基板電位の制御が行われて
いない、接地電位（ＶＧＮＤ）が基板電位として与えら
れるＮＭＯＳトランジスタのしきい値電圧に比べて高い
ものとなる。
て接地電位（ＶＧＮＤ）よりも低い第３の電源電位（Ｖ
ｂｂ）が基板に与えられると、第１ＮＭＯＳトランジス
タ１０６のしきい値電圧は、基板電位の制御が行われて
いない、接地電位（ＶＧＮＤ）が基板電位として与えら
れるＮＭＯＳトランジスタのしきい値電圧に比べて高い
ものとなる。
【００３４】つまり、本実施形態における半導体記憶装
置では、図３（ａ）に示すように、しきい値電圧が高く
制御された第１ＮＭＯＳトランジスタ１０６を、第１の
インバータ１０２を構成する１つのトランジスタとして
用いることで、第１ＮＭＯＳトランジスタ１０６から構
成されている第１のＣＭＯＳインバータ１０２の入出力
特性曲線３０１を、接地電位（ＶＧＮＤ）を基板電位と
して与えたＮＭＯＳトランジスタを用いるインバータ入
出力特性曲線３０２に比べて「データ１」側へシフトさ
せている。
置では、図３（ａ）に示すように、しきい値電圧が高く
制御された第１ＮＭＯＳトランジスタ１０６を、第１の
インバータ１０２を構成する１つのトランジスタとして
用いることで、第１ＮＭＯＳトランジスタ１０６から構
成されている第１のＣＭＯＳインバータ１０２の入出力
特性曲線３０１を、接地電位（ＶＧＮＤ）を基板電位と
して与えたＮＭＯＳトランジスタを用いるインバータ入
出力特性曲線３０２に比べて「データ１」側へシフトさ
せている。
【００３５】このような場合において、予め第１ノード
Ｎ１に「データ０」に対応する電位が与えられ、ビット
線ＢＬに対して「データ１」に対応する電位が与えられ
ると、第１制御トランジスタ１０１を介して、第１ノー
ドＮ１に「データ１」に対応する信号が入力される。そ
の後、第１ノードＮ１に入力された信号に応答して第２
のＣＭＯＳインバータ１０３が動作し、第２ノードＮ２
のデータが書き変えられる。このとき、高いしきい値電
圧を有する第１ＮＭＯＳトランジスタ１０６はオフ状態
となっており、第１のＣＭＯＳインバータ１０２の出力
（第１インバータ出力）の接地電位（ＶＧＮＤ）への引
き下げが防止される。
Ｎ１に「データ０」に対応する電位が与えられ、ビット
線ＢＬに対して「データ１」に対応する電位が与えられ
ると、第１制御トランジスタ１０１を介して、第１ノー
ドＮ１に「データ１」に対応する信号が入力される。そ
の後、第１ノードＮ１に入力された信号に応答して第２
のＣＭＯＳインバータ１０３が動作し、第２ノードＮ２
のデータが書き変えられる。このとき、高いしきい値電
圧を有する第１ＮＭＯＳトランジスタ１０６はオフ状態
となっており、第１のＣＭＯＳインバータ１０２の出力
（第１インバータ出力）の接地電位（ＶＧＮＤ）への引
き下げが防止される。
【００３６】第１ノードＮ１における電位の接地電位
（ＶＧＮＤ）への引き抜けが防止されると、第１ノード
Ｎ１の電位が維持され、結果として、第２ノードＮ２の
電位が下降する。この第２ノードＮ２の電位が第１ＮＭ
ＯＳトランジスタ１０６のしきい値電圧を越えた場合、
第１のＣＭＯＳインバータ１０２が動作し、第１ノード
Ｎ１に「データ１」が書き込まれる。
（ＶＧＮＤ）への引き抜けが防止されると、第１ノード
Ｎ１の電位が維持され、結果として、第２ノードＮ２の
電位が下降する。この第２ノードＮ２の電位が第１ＮＭ
ＯＳトランジスタ１０６のしきい値電圧を越えた場合、
第１のＣＭＯＳインバータ１０２が動作し、第１ノード
Ｎ１に「データ１」が書き込まれる。
【００３７】第１ＮＭＯＳトランジスタ１０６の基板電
位の制御を行わない、接地電位（ＶＧＮＤ）を基板電位
として与えたＮＭＯＳトランジスタを用いるインバータ
を含む、従来のシングルエンド型半導体記憶装置におい
ては、「データ１」を第１ノードＮ１に書き込む際、図
３（ａ）における基板電圧ＧＮＤでの第１のインバータ
１０２の入出力特性曲線３０２と第２のインバータ１０
３の入出力特性曲線３０３との交点として、３つの安定
点３０４ａ〜３０４ｃが存在する。つまり、従来のシン
グルエンド型半導体記憶装置では、予め「データ０」が
保持されている第１ノードＮ１に「データ１」を書き込
むことができなかった。
位の制御を行わない、接地電位（ＶＧＮＤ）を基板電位
として与えたＮＭＯＳトランジスタを用いるインバータ
を含む、従来のシングルエンド型半導体記憶装置におい
ては、「データ１」を第１ノードＮ１に書き込む際、図
３（ａ）における基板電圧ＧＮＤでの第１のインバータ
１０２の入出力特性曲線３０２と第２のインバータ１０
３の入出力特性曲線３０３との交点として、３つの安定
点３０４ａ〜３０４ｃが存在する。つまり、従来のシン
グルエンド型半導体記憶装置では、予め「データ０」が
保持されている第１ノードＮ１に「データ１」を書き込
むことができなかった。
【００３８】しかし、本実施形態におけるシングルエン
ド型の半導体記憶装置では、図３（ａ）に示すように、
基板電位制御回路１０９を設けることで、第１のインバ
ータ１０２を構成する１つのトランジスタである第１Ｎ
ＭＯＳトランジスタ１０６のしきい値電圧を高くし、第
１ＮＭＯＳトランジスタ１０６を含む第１のインバータ
１０２の入出力特性曲線３０１を「データ１」側へシフ
トさせるようにした。その結果、本実施形態における半
導体記憶装置によれば、「データ１」の書き込みに必要
な安定点３０４ｃは残され、その他２点の安定点３０４
ａ、３０４ｂは消去されるため、第１ノードＮ１への
「データ１」の書き込みを行うことが可能となる。
ド型の半導体記憶装置では、図３（ａ）に示すように、
基板電位制御回路１０９を設けることで、第１のインバ
ータ１０２を構成する１つのトランジスタである第１Ｎ
ＭＯＳトランジスタ１０６のしきい値電圧を高くし、第
１ＮＭＯＳトランジスタ１０６を含む第１のインバータ
１０２の入出力特性曲線３０１を「データ１」側へシフ
トさせるようにした。その結果、本実施形態における半
導体記憶装置によれば、「データ１」の書き込みに必要
な安定点３０４ｃは残され、その他２点の安定点３０４
ａ、３０４ｂは消去されるため、第１ノードＮ１への
「データ１」の書き込みを行うことが可能となる。
【００３９】特に、本実施形態における半導体記憶装置
においては、データの書き込み動作を制御する第１制御
トランジスタ１０１のしきい値電圧に比べて、第１ＮＭ
ＯＳトランジスタ１０６のしきい値電圧が、約２．７倍
以上高いしきい値電圧となるように、第１ＮＭＯＳトラ
ンジスタ１０６の基板電位を制御する基板電位制御回路
１０９の構成とすることが望ましい。
においては、データの書き込み動作を制御する第１制御
トランジスタ１０１のしきい値電圧に比べて、第１ＮＭ
ＯＳトランジスタ１０６のしきい値電圧が、約２．７倍
以上高いしきい値電圧となるように、第１ＮＭＯＳトラ
ンジスタ１０６の基板電位を制御する基板電位制御回路
１０９の構成とすることが望ましい。
【００４０】（ｂ）「データ０」書き込み動作時
第１ノードＮ１への「データ０」の書き込みを行う場合
では、先に説明を行った「データ１」の書き込み動作時
と同様、まず、基板電位制御回路１０９のＰＭＯＳトラ
ンジスタ２０１のゲート電極には「Ｈ」レベルの書き込
み制御信号ＷＥが入力される。
では、先に説明を行った「データ１」の書き込み動作時
と同様、まず、基板電位制御回路１０９のＰＭＯＳトラ
ンジスタ２０１のゲート電極には「Ｈ」レベルの書き込
み制御信号ＷＥが入力される。
【００４１】このときＮＭＯＳトランジスタ２０３のド
レイン電極には、接地電位よりもひくい第３の電源電位
（Ｖｂｂ）が接続されている。
レイン電極には、接地電位よりもひくい第３の電源電位
（Ｖｂｂ）が接続されている。
【００４２】以上のように、本実施形態における半導体
記憶装置への「データ０」の書き込み動作においては、
基板電位制御回路１０９を構成するトランジスタのう
ち、接地電位（ＶＧＮＤ）に接続されたＰＭＯＳトラン
ジスタ２０１、およびＰＭＯＳトランジスタ２０１に接
続されたＰＭＯＳトランジスタ２０２の２つのトランジ
スタがオフ状態となり、ＮＭＯＳトランジスタ２０３が
オン状態となる。つまり、基板電位制御回路１０９が接
続される第１ＮＭＯＳトランジスタ１０６基板には接地
電位（ＶＧＮＤ）よりも低い第３の電源電位（Ｖｂｂ）
が与えられる。
記憶装置への「データ０」の書き込み動作においては、
基板電位制御回路１０９を構成するトランジスタのう
ち、接地電位（ＶＧＮＤ）に接続されたＰＭＯＳトラン
ジスタ２０１、およびＰＭＯＳトランジスタ２０１に接
続されたＰＭＯＳトランジスタ２０２の２つのトランジ
スタがオフ状態となり、ＮＭＯＳトランジスタ２０３が
オン状態となる。つまり、基板電位制御回路１０９が接
続される第１ＮＭＯＳトランジスタ１０６基板には接地
電位（ＶＧＮＤ）よりも低い第３の電源電位（Ｖｂｂ）
が与えられる。
【００４３】この結果、基板に接地電位（ＶＧＮＤ）よ
りも低い第３の電源電位（Ｖｂｂ）が与えられた第１Ｎ
ＭＯＳトランジスタ１０６のしきい値電圧は、基板に接
地電位（ＶＧＮＤ）が与えられるＮＭＯＳトランジスタ
のしきい値電圧に比べて高いものとなる。
りも低い第３の電源電位（Ｖｂｂ）が与えられた第１Ｎ
ＭＯＳトランジスタ１０６のしきい値電圧は、基板に接
地電位（ＶＧＮＤ）が与えられるＮＭＯＳトランジスタ
のしきい値電圧に比べて高いものとなる。
【００４４】このしきい値電圧が高く制御された第１Ｎ
ＭＯＳトランジスタ０６を、データ保持回路１０４を構
成する、第１のインバータ１０２における１つのトラン
ジスタとして用いることで、「データ０」書き込み動作
時に必要な安定点３０４ｄを維持しつつ、第１ＮＭＯＳ
トランジスタ１０６を有する第１のインバータ１０２の
入出力特性曲線３０１を、接地電位（ＶＧＮＤ）が基板
電位として与えられるＮＭＯＳトランジスタから構成さ
れるＣＭＯＳインバータの入出力特性曲線３０２に比べ
「データ１」側にシフトさせている。
ＭＯＳトランジスタ０６を、データ保持回路１０４を構
成する、第１のインバータ１０２における１つのトラン
ジスタとして用いることで、「データ０」書き込み動作
時に必要な安定点３０４ｄを維持しつつ、第１ＮＭＯＳ
トランジスタ１０６を有する第１のインバータ１０２の
入出力特性曲線３０１を、接地電位（ＶＧＮＤ）が基板
電位として与えられるＮＭＯＳトランジスタから構成さ
れるＣＭＯＳインバータの入出力特性曲線３０２に比べ
「データ１」側にシフトさせている。
【００４５】但し、「データ０」の書き込み動作におけ
る入出力特性曲線のシフト量は、先に説明を行った「デ
ータ１」の書き込み動作におけるシフト量に比べて小さ
い。
る入出力特性曲線のシフト量は、先に説明を行った「デ
ータ１」の書き込み動作におけるシフト量に比べて小さ
い。
【００４６】このような場合に、ビット線ＢＬに対して
「データ０」に対応する電位を与えると、第１制御トラ
ンジスタ１０１を介して、第１ノードＮ１には「データ
０」に対応する信号が入力される。その後、入力端子で
ある第１ノードＮ１に入力された信号に応答して第２の
インバータ１０３が動作し、第２ノードＮ２のデータが
書き変えられる。このとき、先の「データ１」の書き込
み動作時と同様に、高いしきい値電圧を有する第１ＮＭ
ＯＳトランジスタ１０６はオフ状態となっており、第１
のインバータ１０２の出力（第１インバータ出力）の接
地電位（ＶＧＮＤ）への引き下げが防止されている。
「データ０」に対応する電位を与えると、第１制御トラ
ンジスタ１０１を介して、第１ノードＮ１には「データ
０」に対応する信号が入力される。その後、入力端子で
ある第１ノードＮ１に入力された信号に応答して第２の
インバータ１０３が動作し、第２ノードＮ２のデータが
書き変えられる。このとき、先の「データ１」の書き込
み動作時と同様に、高いしきい値電圧を有する第１ＮＭ
ＯＳトランジスタ１０６はオフ状態となっており、第１
のインバータ１０２の出力（第１インバータ出力）の接
地電位（ＶＧＮＤ）への引き下げが防止されている。
【００４７】第１ノードＮ１における電位の接地電位
（ＶＧＮＤ）への引き抜けが防止されると、第１ノード
Ｎ１の電位が維持され、結果として、第２ノードＮ２の
電位が下降する。この第２ノードＮ２の電位が第１ＮＭ
ＯＳトランジスタ１０６のしきい値電圧を越えた場合、
第１のインバータ１０２は動作し、第１ノードＮ１には
「データ０」が書き込まれる。
（ＶＧＮＤ）への引き抜けが防止されると、第１ノード
Ｎ１の電位が維持され、結果として、第２ノードＮ２の
電位が下降する。この第２ノードＮ２の電位が第１ＮＭ
ＯＳトランジスタ１０６のしきい値電圧を越えた場合、
第１のインバータ１０２は動作し、第１ノードＮ１には
「データ０」が書き込まれる。
【００４８】本実施形態においては、図２に示すような
回路構成を例に挙げて基板電位制御回路１０９の説明を
行ったが、データの書き込み動作を制御する第１制御ト
ランジスタ１０１および第２ＮＭＯＳトランジスタ１０
８のしきい値電圧に比べて、第１ＮＭＯＳトランジスタ
１０６のしきい値電圧が高いしきい値電圧となるような
基板電位を第１ＮＭＯＳトランジスタ１０６に与える基
板電位制御回路であれば、公知のレベル変換回路等、他
の回路構成のものを適用することも可能である。
回路構成を例に挙げて基板電位制御回路１０９の説明を
行ったが、データの書き込み動作を制御する第１制御ト
ランジスタ１０１および第２ＮＭＯＳトランジスタ１０
８のしきい値電圧に比べて、第１ＮＭＯＳトランジスタ
１０６のしきい値電圧が高いしきい値電圧となるような
基板電位を第１ＮＭＯＳトランジスタ１０６に与える基
板電位制御回路であれば、公知のレベル変換回路等、他
の回路構成のものを適用することも可能である。
【００４９】また、図３（ｂ）に示されるように、本実
施形態における半導体記憶装置において、第１ノードＮ
１に「データ０」を書き込む場合、基板電位制御回路１
０９が非動作であっても安定点が３０４ｄの１点のみで
あることから、基板電位制御回路１０９については、第
１ノードＮ１への「データ１」書き込み時に少なくとも
動作するものであればよい。
施形態における半導体記憶装置において、第１ノードＮ
１に「データ０」を書き込む場合、基板電位制御回路１
０９が非動作であっても安定点が３０４ｄの１点のみで
あることから、基板電位制御回路１０９については、第
１ノードＮ１への「データ１」書き込み時に少なくとも
動作するものであればよい。
【００５０】更に、本実施形態における半導体記憶装置
においては、第１制御トランジスタ１０１と第２ＮＭＯ
Ｓトランジスタ１０８の基板電位はほぼ同じに設定され
ていることが望ましく、第１制御トランジスタ１０１と
第２ＮＭＯＳトランジスタ１０８のしきい値電圧はほぼ
同程度となっていることが望ましい。
においては、第１制御トランジスタ１０１と第２ＮＭＯ
Ｓトランジスタ１０８の基板電位はほぼ同じに設定され
ていることが望ましく、第１制御トランジスタ１０１と
第２ＮＭＯＳトランジスタ１０８のしきい値電圧はほぼ
同程度となっていることが望ましい。
【００５１】以上のように、本実施形態における半導体
記憶装置によれば、第１ノードＮ１と接地電位（ＶＧＮ
Ｄ）間に設けられた第１ＮＭＯＳトランジスタ１０６の
基板に基板電位制御回路１０９を接続するようにしたた
め、従来のメモリセルでは必須であった第２ノードＮ２
に接続される第２制御トランジスタ、および第２制御ト
ランジスタを介して接続される、もう一つのビット線Ｂ
Ｌｂを削除することが可能となる。
記憶装置によれば、第１ノードＮ１と接地電位（ＶＧＮ
Ｄ）間に設けられた第１ＮＭＯＳトランジスタ１０６の
基板に基板電位制御回路１０９を接続するようにしたた
め、従来のメモリセルでは必須であった第２ノードＮ２
に接続される第２制御トランジスタ、および第２制御ト
ランジスタを介して接続される、もう一つのビット線Ｂ
Ｌｂを削除することが可能となる。
【００５２】この結果、本実施形態の半導体記憶装置に
おいては、従来６つの素子と２本のビット線により構成
されていたメモリセルを５つの素子と１本のビット線に
よって構成することが可能となるため、集積度が向上さ
れるとともに、歩留まりについても向上させることが可
能となる。
おいては、従来６つの素子と２本のビット線により構成
されていたメモリセルを５つの素子と１本のビット線に
よって構成することが可能となるため、集積度が向上さ
れるとともに、歩留まりについても向上させることが可
能となる。
【００５３】また、メモリセルに対するビット線の本数
も従来に比べて減少するため、ビット線配線間の間隔は
十分確保され、メモリ動作時に消費される電流も抑制さ
れる。これにより、より低消費電力で動作する半導体記
憶装置を提供することが可能となる。
も従来に比べて減少するため、ビット線配線間の間隔は
十分確保され、メモリ動作時に消費される電流も抑制さ
れる。これにより、より低消費電力で動作する半導体記
憶装置を提供することが可能となる。
【００５４】加えて、基板電位制御回路１０９を設け、
第１ＮＭＯＳトランジスタ１０６に所望の基板電位を与
える本実施形態の半導体記憶装置は、ビット線ＢＬに接
続された第１ノードＮ１へのデータ書き込み時に基板電
位制御回路１０９を介して、例えば接地電位（ＶＧＮ
Ｄ）よりも低い所望の第３の電源電位（Ｖｂｂ）を第１
ＮＭＯＳトランジスタ１０６の基板に基板電位として与
えることで、第１ノードＮ１への「データ１」および
「データ０」の書き込みを行い、更に、データ読み出し
時には基板電位制御回路１０９を介して接地電位（ＶＧ
ＮＤ）を第１ＮＭＯＳトランジスタ１０６の基板に基板
電位として与えることでデータの読み出しを行ってい
る。
第１ＮＭＯＳトランジスタ１０６に所望の基板電位を与
える本実施形態の半導体記憶装置は、ビット線ＢＬに接
続された第１ノードＮ１へのデータ書き込み時に基板電
位制御回路１０９を介して、例えば接地電位（ＶＧＮ
Ｄ）よりも低い所望の第３の電源電位（Ｖｂｂ）を第１
ＮＭＯＳトランジスタ１０６の基板に基板電位として与
えることで、第１ノードＮ１への「データ１」および
「データ０」の書き込みを行い、更に、データ読み出し
時には基板電位制御回路１０９を介して接地電位（ＶＧ
ＮＤ）を第１ＮＭＯＳトランジスタ１０６の基板に基板
電位として与えることでデータの読み出しを行ってい
る。
【００５５】このような本実施形態によれば、第１ノー
ドＮ１での電位の接地電位（ＶＧＮＤ）への引き抜きを
抑制する必要のあるデータ書き込み動作時と、第１ノー
ドＮ１での電位の接地電位（ＶＧＮＤ）への素早い引き
抜きが必要とされるデータ読み出し動作時とで、第１Ｎ
ＭＯＳトランジスタ１０６のしきい値電圧の制御を行う
ことができる。その結果、データの書き込み動作を実現
しつつ、かつ、高速での読み出し動作をも実現するシン
グルエンド型半導体記憶装置を提供することが可能とな
る。
ドＮ１での電位の接地電位（ＶＧＮＤ）への引き抜きを
抑制する必要のあるデータ書き込み動作時と、第１ノー
ドＮ１での電位の接地電位（ＶＧＮＤ）への素早い引き
抜きが必要とされるデータ読み出し動作時とで、第１Ｎ
ＭＯＳトランジスタ１０６のしきい値電圧の制御を行う
ことができる。その結果、データの書き込み動作を実現
しつつ、かつ、高速での読み出し動作をも実現するシン
グルエンド型半導体記憶装置を提供することが可能とな
る。
【００５６】また、本実施形態においては、図１に示す
ように、１回の動作につき、１つの読み取り操作しか実
施できない単一ポート（ｓｉｎｇｌｅ−ｐｏｒｔ）型Ｓ
ＲＡＭを例に挙げて説明を行った。
ように、１回の動作につき、１つの読み取り操作しか実
施できない単一ポート（ｓｉｎｇｌｅ−ｐｏｒｔ）型Ｓ
ＲＡＭを例に挙げて説明を行った。
【００５７】しかし、本実施形態における半導体記憶装
置は、単一ポート型ＳＲＡＭに限られるものでなく、図
４に示すように、図１の単一ポート型ＳＲＡＭで使用さ
れるビット線ＢＬａおよびワード線ＷＬａに加え、第２
のビット線ＢＬｂおよびワード線ＷＬｂ、第２のビット
線ＢＬｂと第２ノードＮ２間に接続され、第２のワード
線ＷＬｂからの信号により制御される第２制御トランジ
スタ４０１、第２ＮＭＯＳトランジスタ１０８の基板に
接続され、第２ノードＮ２への書き込み制御信号ＷＥ２
により制御される第２の基板電位制御回路４０２が設け
られたデュアルポート（ｄｕａｌ−ｐｏｒｔｓ）型ＳＲ
ＡＭにも適用可能である。
置は、単一ポート型ＳＲＡＭに限られるものでなく、図
４に示すように、図１の単一ポート型ＳＲＡＭで使用さ
れるビット線ＢＬａおよびワード線ＷＬａに加え、第２
のビット線ＢＬｂおよびワード線ＷＬｂ、第２のビット
線ＢＬｂと第２ノードＮ２間に接続され、第２のワード
線ＷＬｂからの信号により制御される第２制御トランジ
スタ４０１、第２ＮＭＯＳトランジスタ１０８の基板に
接続され、第２ノードＮ２への書き込み制御信号ＷＥ２
により制御される第２の基板電位制御回路４０２が設け
られたデュアルポート（ｄｕａｌ−ｐｏｒｔｓ）型ＳＲ
ＡＭにも適用可能である。
【００５８】デュアルポート型ＳＲＡＭにおける第２の
ビット線ＢＬｂ、ワード線ＷＬｂ、および第２制御トラ
ンジスタ４０１は、単一ポート型ＳＲＡＭにて用いられ
るものと同様の構成を有している。また、第２の基板電
位制御回路４０２は、図２に示された回路構成とほぼ同
様の回路構成にて実現されており、接地電位（ＶＧＮ
Ｄ）に接続されたＰＭＯＳトランジスタ２０１のゲート
電極に第２の書き込み制御信号ＷＥ２が入力され、第２
ノードＮ２へのデータ書き込み時に、第２ＮＭＯＳトラ
ンジスタ１０８のしきい値電圧が第２の制御トランジス
タ４０１および第１ＮＭＯＳトランジスタ１０６のしき
い値電圧よりも高くなるような電位を第２ＮＭＯＳトラ
ンジスタ１０８の基板に与える点以外は、第１の基板電
位制御回路１０９と同一である。
ビット線ＢＬｂ、ワード線ＷＬｂ、および第２制御トラ
ンジスタ４０１は、単一ポート型ＳＲＡＭにて用いられ
るものと同様の構成を有している。また、第２の基板電
位制御回路４０２は、図２に示された回路構成とほぼ同
様の回路構成にて実現されており、接地電位（ＶＧＮ
Ｄ）に接続されたＰＭＯＳトランジスタ２０１のゲート
電極に第２の書き込み制御信号ＷＥ２が入力され、第２
ノードＮ２へのデータ書き込み時に、第２ＮＭＯＳトラ
ンジスタ１０８のしきい値電圧が第２の制御トランジス
タ４０１および第１ＮＭＯＳトランジスタ１０６のしき
い値電圧よりも高くなるような電位を第２ＮＭＯＳトラ
ンジスタ１０８の基板に与える点以外は、第１の基板電
位制御回路１０９と同一である。
【００５９】また、デュアルポート型ＳＲＡＭの第１ノ
ードＮ１および第２ノードＮ２へのデータの書き込みお
よび読み出しは、先に説明した単一ポート型ＳＲＡＭに
おけるデータの書き込みおよび読み出しと同一の動作に
て行われる。
ードＮ１および第２ノードＮ２へのデータの書き込みお
よび読み出しは、先に説明した単一ポート型ＳＲＡＭに
おけるデータの書き込みおよび読み出しと同一の動作に
て行われる。
【００６０】このように本実施形態においては、４つの
トランジスタからなるデータ保持回路と２つの制御トラ
ンジスタの６つの素子によって、２つの同時読み取り操
作を可能とするデュアルポート型ＳＲＡＭを提供するこ
とが可能となる。そのため、従来のデュアルポート型Ｓ
ＲＡＭに比べて、集積度が向上されるとともに、歩留ま
りについても向上させることが可能となる。また、高速
動作を維持しつつ、より低消費電力で動作する半導体記
憶装置を提供することが可能となる。
トランジスタからなるデータ保持回路と２つの制御トラ
ンジスタの６つの素子によって、２つの同時読み取り操
作を可能とするデュアルポート型ＳＲＡＭを提供するこ
とが可能となる。そのため、従来のデュアルポート型Ｓ
ＲＡＭに比べて、集積度が向上されるとともに、歩留ま
りについても向上させることが可能となる。また、高速
動作を維持しつつ、より低消費電力で動作する半導体記
憶装置を提供することが可能となる。
【００６１】また、図４に示すようなデュアルポート型
ＳＲＡＭでは、第１ノードＮ１へのデータ書き込みを行
う場合において、第１制御トランジスタ１０１と第２Ｎ
ＭＯＳトランジスタ１０８の基板電位はほぼ同じである
ことが望ましく、第１制御トランジスタ１０１と第２Ｎ
ＭＯＳトランジスタ１０８のしきい値電圧はほぼ同程度
に設定されていることが望ましい。
ＳＲＡＭでは、第１ノードＮ１へのデータ書き込みを行
う場合において、第１制御トランジスタ１０１と第２Ｎ
ＭＯＳトランジスタ１０８の基板電位はほぼ同じである
ことが望ましく、第１制御トランジスタ１０１と第２Ｎ
ＭＯＳトランジスタ１０８のしきい値電圧はほぼ同程度
に設定されていることが望ましい。
【００６２】更に、第２ノードＮ２へのデータ書き込み
を行う場合においては、第２制御トランジスタ４０１と
第１ＮＭＯＳトランジスタ１０６の基板電位はほぼ同じ
であることが望ましく、第２制御トランジスタ４０１と
第１ＮＭＯＳトランジスタ１０６のしきい値電圧はほぼ
同程度に設定されていることが望ましい。
を行う場合においては、第２制御トランジスタ４０１と
第１ＮＭＯＳトランジスタ１０６の基板電位はほぼ同じ
であることが望ましく、第２制御トランジスタ４０１と
第１ＮＭＯＳトランジスタ１０６のしきい値電圧はほぼ
同程度に設定されていることが望ましい。
【００６３】第１の実施形態における半導体記憶装置
は、通常のシリコン基板表面に素子が形成されたもので
あっても、基板内に絶縁層が形成されたＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のシリコン層
に素子が形成されたものであってもよい。
は、通常のシリコン基板表面に素子が形成されたもので
あっても、基板内に絶縁層が形成されたＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のシリコン層
に素子が形成されたものであってもよい。
【００６４】次に、本発明の第２の実施形態を説明す
る。
る。
【００６５】図５は、第２の実施形態の半導体記憶装置
を図示したものである。また、第１の実施形態で示した
記号と同一記号は同一物、若しくは相当部分を示し、図
５には、１つのメモリセルが図示されている。
を図示したものである。また、第１の実施形態で示した
記号と同一記号は同一物、若しくは相当部分を示し、図
５には、１つのメモリセルが図示されている。
【００６６】第２の実施形態の半導体記憶装置は、先に
説明した第１の実施形態と同様に、１本のビット線Ｂ
Ｌ、およびワード線ＷＬ、そして、１本のビット線ＢＬ
およびワード線ＷＬとの各交点に接続されるメモリセル
とから構成されている。本実施形態のメモリセルは、ビ
ット線ＢＬおよびワード線ＷＬとの各交点に接続され、
ビット線ＢＬと接続されるソース領域と、第１ノードＮ
１に接続されるドレイン領域と、ソースおよびドレイン
領域間に形成される第１制御トランジスタのチャネル領
域とを有し、ワード線ＷＬからの行アドレス信号により
動作するＮチャネル型トランジスタの第１制御トランジ
スタ５０１と、第１ノードＮ１に第１インバータ出力を
与える第１のインバータ５０２、そして第１インバータ
出力を入力信号とし、その出力（第２インバータ出力）
を第１インバータ５０２の入力信号とする第２のインバ
ータ５０３とからなるデータ保持回路５０４とから構成
されている。
説明した第１の実施形態と同様に、１本のビット線Ｂ
Ｌ、およびワード線ＷＬ、そして、１本のビット線ＢＬ
およびワード線ＷＬとの各交点に接続されるメモリセル
とから構成されている。本実施形態のメモリセルは、ビ
ット線ＢＬおよびワード線ＷＬとの各交点に接続され、
ビット線ＢＬと接続されるソース領域と、第１ノードＮ
１に接続されるドレイン領域と、ソースおよびドレイン
領域間に形成される第１制御トランジスタのチャネル領
域とを有し、ワード線ＷＬからの行アドレス信号により
動作するＮチャネル型トランジスタの第１制御トランジ
スタ５０１と、第１ノードＮ１に第１インバータ出力を
与える第１のインバータ５０２、そして第１インバータ
出力を入力信号とし、その出力（第２インバータ出力）
を第１インバータ５０２の入力信号とする第２のインバ
ータ５０３とからなるデータ保持回路５０４とから構成
されている。
【００６７】本実施形態における第１のインバータ５０
２は、第１の電源電位（Ｖｄｄ）と第１ノードＮ１間に
接続される第１ＰＭＯＳトランジスタ５０５（第４のト
ランジスタ）および第１ノードＮ１と第２の電源電位で
ある接地電位（ＶＧＮＤ）間に第１のチャネル領域を介
して接続され、第１制御トランジスタ１０１のしきい値
電圧よりも高いしきい値電圧にて動作する第１ＮＭＯＳ
トランジスタ５０６（第１のトランジスタ）とからなる
ＣＭＯＳインバータにより構成されている。
２は、第１の電源電位（Ｖｄｄ）と第１ノードＮ１間に
接続される第１ＰＭＯＳトランジスタ５０５（第４のト
ランジスタ）および第１ノードＮ１と第２の電源電位で
ある接地電位（ＶＧＮＤ）間に第１のチャネル領域を介
して接続され、第１制御トランジスタ１０１のしきい値
電圧よりも高いしきい値電圧にて動作する第１ＮＭＯＳ
トランジスタ５０６（第１のトランジスタ）とからなる
ＣＭＯＳインバータにより構成されている。
【００６８】また、第２のインバータ５０３は、第２イ
ンバータ出力を与える第２ノードＮ２を有し、第１の電
源電位（Ｖｄｄ）と第２ノードＮ２間に接続される第２
ＰＭＯＳトランジスタ５０７（第３のトランジスタ）お
よび第２ノードＮ２と接地電位（ＶＧＮＤ）間に第２の
チャネル領域を介して接続される第２ＮＭＯＳトランジ
スタ５０８（第２のトランジスタ）とからなるＣＭＯＳ
インバータにより構成されている。
ンバータ出力を与える第２ノードＮ２を有し、第１の電
源電位（Ｖｄｄ）と第２ノードＮ２間に接続される第２
ＰＭＯＳトランジスタ５０７（第３のトランジスタ）お
よび第２ノードＮ２と接地電位（ＶＧＮＤ）間に第２の
チャネル領域を介して接続される第２ＮＭＯＳトランジ
スタ５０８（第２のトランジスタ）とからなるＣＭＯＳ
インバータにより構成されている。
【００６９】すなわち、本実施形態の半導体記憶装置
も、１本のビット線ＢＬに接続される５つのトランジス
タによって構成されるシングルエンド型構造を有してい
る。
も、１本のビット線ＢＬに接続される５つのトランジス
タによって構成されるシングルエンド型構造を有してい
る。
【００７０】先に説明した第１の実施形態の半導体記憶
装置では、データの書き込み時に必須となる１つの安定
点を確保するため、第１ＮＭＯＳトランジスタの基板電
位の制御を行う基板電位制御回路１０９を設け、第１Ｎ
ＭＯＳトランジスタのしきい値電圧を上昇させること
で、第１ノードＮ１での電位の引き抜きを防止し、第１
のインバータ１０２の入出力特性曲線をシフトさせてい
る。
装置では、データの書き込み時に必須となる１つの安定
点を確保するため、第１ＮＭＯＳトランジスタの基板電
位の制御を行う基板電位制御回路１０９を設け、第１Ｎ
ＭＯＳトランジスタのしきい値電圧を上昇させること
で、第１ノードＮ１での電位の引き抜きを防止し、第１
のインバータ１０２の入出力特性曲線をシフトさせてい
る。
【００７１】これに対し、本第２の実施形態の半導体記
憶装置では、ほぼ同一の素子寸法を有したトランジスタ
において、第１ＮＭＯＳトランジスタ５０６における第
１のチャネル領域の不純物濃度を、第１制御トランジス
タ５０１および第２ＮＭＯＳトランジスタ５０８のチャ
ネル領域の不純物濃度よりも高く設定することにより、
第１ＮＭＯＳトランジスタ５０６のしきい値電圧を第１
制御トランジスタ５０１および第２のトランジスタ５０
８のしきい値電圧よりも高く上げている。
憶装置では、ほぼ同一の素子寸法を有したトランジスタ
において、第１ＮＭＯＳトランジスタ５０６における第
１のチャネル領域の不純物濃度を、第１制御トランジス
タ５０１および第２ＮＭＯＳトランジスタ５０８のチャ
ネル領域の不純物濃度よりも高く設定することにより、
第１ＮＭＯＳトランジスタ５０６のしきい値電圧を第１
制御トランジスタ５０１および第２のトランジスタ５０
８のしきい値電圧よりも高く上げている。
【００７２】このとき、第１ＮＭＯＳトランジスタ５０
６のしきい値電圧は、第１制御トランジスタ５０１のし
きい値電圧の約２．７倍以上に設定されることが望まし
く、この条件となるよう第１ＮＭＯＳトランジスタ５０
６、第１制御トランジスタ５０１の不純物濃度は適宜決
定される。
６のしきい値電圧は、第１制御トランジスタ５０１のし
きい値電圧の約２．７倍以上に設定されることが望まし
く、この条件となるよう第１ＮＭＯＳトランジスタ５０
６、第１制御トランジスタ５０１の不純物濃度は適宜決
定される。
【００７３】また、第２の実施形態においては、第１制
御トランジスタ５０１と第２ＮＭＯＳトランジスタ５０
８のしきい値電圧がほぼ同一であることが望ましく、第
１制御トランジスタのチャネル領域の不純物濃度と第２
ＮＭＯＳトランジスタ５０８の第２のチャネル領域の不
純物濃度は同程度に設定されていることが望ましい。
御トランジスタ５０１と第２ＮＭＯＳトランジスタ５０
８のしきい値電圧がほぼ同一であることが望ましく、第
１制御トランジスタのチャネル領域の不純物濃度と第２
ＮＭＯＳトランジスタ５０８の第２のチャネル領域の不
純物濃度は同程度に設定されていることが望ましい。
【００７４】これにより、第２の実施形態における半導
体記憶装置においても、第１ＮＭＯＳトランジスタ５０
６により構成される第１のインバータ５０２の入出力特
性曲線が「データ１」側にシフトされ、データの書き込
み時に必須となる１つの安定点（例えば、図３（ａ）の
３０４ｃ）は確保されつつ、不要な安定点（例えば、図
３（ａ）の３０４ａ，３０４ｂ）が削除されるようにな
る。つまり、「データ１」および「データ０」の書き込
み可能なシングルエンド型半導体記憶装置が提供され
る。
体記憶装置においても、第１ＮＭＯＳトランジスタ５０
６により構成される第１のインバータ５０２の入出力特
性曲線が「データ１」側にシフトされ、データの書き込
み時に必須となる１つの安定点（例えば、図３（ａ）の
３０４ｃ）は確保されつつ、不要な安定点（例えば、図
３（ａ）の３０４ａ，３０４ｂ）が削除されるようにな
る。つまり、「データ１」および「データ０」の書き込
み可能なシングルエンド型半導体記憶装置が提供され
る。
【００７５】以下、第２の実施形態における半導体記憶
装置の動作について説明を行う。
装置の動作について説明を行う。
【００７６】（１）読み出し動作
本実施形態における半導体記憶装置の読み出し動作で
は、まず、データの読み出しが行われるメモリセルを選
択する行アドレス信号によりワード線ＷＬが活性化され
る。この後、活性化されたのワード線ＷＬにより、ビッ
ト線ＢＬおよびデータ保持回路５０４間に接続された第
１制御トランジスタ５０１がオン状態となり、データ保
持回路５０４に保持されていたデータ信号、すなわち第
１ノードＮ１に与えられていた第２インバータ出力の電
位が第１制御トランジスタ５０１を介してビット線ＢＬ
に与えられる。そして、このときのビット線ＢＬの電位
がビット線ＢＬに接続されたセンスアンプ回路にて増幅
され、出力信号として読み出される。
は、まず、データの読み出しが行われるメモリセルを選
択する行アドレス信号によりワード線ＷＬが活性化され
る。この後、活性化されたのワード線ＷＬにより、ビッ
ト線ＢＬおよびデータ保持回路５０４間に接続された第
１制御トランジスタ５０１がオン状態となり、データ保
持回路５０４に保持されていたデータ信号、すなわち第
１ノードＮ１に与えられていた第２インバータ出力の電
位が第１制御トランジスタ５０１を介してビット線ＢＬ
に与えられる。そして、このときのビット線ＢＬの電位
がビット線ＢＬに接続されたセンスアンプ回路にて増幅
され、出力信号として読み出される。
【００７７】（２）書き込み動作
第１ノードＮ１へのデータ（「データ１」または「デー
タ０」）の書き込みを行う場合、本実施形態における第
１ＮＭＯＳトランジスタ５０６のしきい値電圧は、しき
い値電圧の制御が行われていない、ＮＭＯＳトランジス
タ（第１制御トランジスタ５０１、第２ＮＭＯＳトラン
ジスタ５０８）のしきい値電圧に比べて高いものとなっ
ている。
タ０」）の書き込みを行う場合、本実施形態における第
１ＮＭＯＳトランジスタ５０６のしきい値電圧は、しき
い値電圧の制御が行われていない、ＮＭＯＳトランジス
タ（第１制御トランジスタ５０１、第２ＮＭＯＳトラン
ジスタ５０８）のしきい値電圧に比べて高いものとなっ
ている。
【００７８】特に、本実施形態においては、第１ＮＭＯ
Ｓトランジスタ５０６のしきい値電圧が、第１制御トラ
ンジスタ５０１のしきい値電圧の約２．７倍以上になる
ように不純物濃度が決定されていることが望ましい。
Ｓトランジスタ５０６のしきい値電圧が、第１制御トラ
ンジスタ５０１のしきい値電圧の約２．７倍以上になる
ように不純物濃度が決定されていることが望ましい。
【００７９】つまり、本実施形態における半導体記憶装
置においても、第１ＮＭＯＳトランジスタ５０６により
構成される第１のインバータ５０２の入出力特性曲線が
「データ１」側にシフトされる。
置においても、第１ＮＭＯＳトランジスタ５０６により
構成される第１のインバータ５０２の入出力特性曲線が
「データ１」側にシフトされる。
【００８０】このような場合において、予め第１ノード
Ｎ１に「データ０」に対応する電位が与えられ、ビット
線ＢＬに対して「データ１」に対応する電位が与えられ
ると、第１制御トランジスタ５０１を介して、第１ノー
ドＮ１にデータに対応する信号が入力される。その後、
第１ノードＮ１に入力された信号に応答して第２のイン
バータ５０３が動作し、第２ノードＮ２のデータが書き
変えられる。このとき、高いしきい値電圧を有する第１
ＮＭＯＳトランジスタ５０６はオフ状態となっており、
第１のインバータ５０２の出力（第１インバータ出力）
の接地電位（ＶＧＮＤ）への引き下げが防止される。
Ｎ１に「データ０」に対応する電位が与えられ、ビット
線ＢＬに対して「データ１」に対応する電位が与えられ
ると、第１制御トランジスタ５０１を介して、第１ノー
ドＮ１にデータに対応する信号が入力される。その後、
第１ノードＮ１に入力された信号に応答して第２のイン
バータ５０３が動作し、第２ノードＮ２のデータが書き
変えられる。このとき、高いしきい値電圧を有する第１
ＮＭＯＳトランジスタ５０６はオフ状態となっており、
第１のインバータ５０２の出力（第１インバータ出力）
の接地電位（ＶＧＮＤ）への引き下げが防止される。
【００８１】第１ノードＮ１における電位の接地電位
（ＶＧＮＤ）への引き抜けが防止されると、第１ノード
Ｎ１の電位が維持され、結果として、第２ノードＮ２の
電位が下降する。この第２ノードＮ２の電位が第１ＮＭ
ＯＳトランジスタ５０６のしきい値電圧を越えた場合、
第１のインバータ５０２が動作し、第１ノードＮ１にデ
ータ１が書き込まれる。
（ＶＧＮＤ）への引き抜けが防止されると、第１ノード
Ｎ１の電位が維持され、結果として、第２ノードＮ２の
電位が下降する。この第２ノードＮ２の電位が第１ＮＭ
ＯＳトランジスタ５０６のしきい値電圧を越えた場合、
第１のインバータ５０２が動作し、第１ノードＮ１にデ
ータ１が書き込まれる。
【００８２】また、本第２の実施形態における半導体記
憶装置においても、先の第１の実施形態と同様、単一ポ
ート型ＳＲＡＭに限られるものでなく、図６に示すよう
に、図５の単一ポート型ＳＲＡＭで使用されるビット線
ＢＬａおよびワード線ＷＬａに加え、第２のビット線Ｂ
Ｌｂおよびワード線ＷＬｂ、第２のビット線ＢＬｂと第
２ノードＮ２間に接続され、第２のワード線ＷＬｂから
の信号により制御される第２制御トランジスタ６０１が
設けられたデュアルポート（ｄｕａｌ−ｐｏｒｔｓ）型
ＳＲＡＭにも適用可能である。但し、本第２の実施形態
の場合、データの書き込みは第１ノードＮ１に対して行
われ、データの読み出しは、第１ノードＮ１および第２
ノードＮ２に対して行われる。
憶装置においても、先の第１の実施形態と同様、単一ポ
ート型ＳＲＡＭに限られるものでなく、図６に示すよう
に、図５の単一ポート型ＳＲＡＭで使用されるビット線
ＢＬａおよびワード線ＷＬａに加え、第２のビット線Ｂ
Ｌｂおよびワード線ＷＬｂ、第２のビット線ＢＬｂと第
２ノードＮ２間に接続され、第２のワード線ＷＬｂから
の信号により制御される第２制御トランジスタ６０１が
設けられたデュアルポート（ｄｕａｌ−ｐｏｒｔｓ）型
ＳＲＡＭにも適用可能である。但し、本第２の実施形態
の場合、データの書き込みは第１ノードＮ１に対して行
われ、データの読み出しは、第１ノードＮ１および第２
ノードＮ２に対して行われる。
【００８３】デュアルポート型ＳＲＡＭにおける第２の
ビット線ＢＬｂ、ワード線ＷＬｂ、は単一ポート型ＳＲ
ＡＭにて用いられるものと同様の構成を有しており、第
２制御トランジスタ６０１は、第１制御トランジスタ５
０１および第２ＮＭＯＳトランジスタ５０８のしきい値
電圧よりも高いしきい値電圧を有するＮチャネル型トラ
ンジスタである。
ビット線ＢＬｂ、ワード線ＷＬｂ、は単一ポート型ＳＲ
ＡＭにて用いられるものと同様の構成を有しており、第
２制御トランジスタ６０１は、第１制御トランジスタ５
０１および第２ＮＭＯＳトランジスタ５０８のしきい値
電圧よりも高いしきい値電圧を有するＮチャネル型トラ
ンジスタである。
【００８４】また、デュアルポート型ＳＲＡＭの第１ノ
ードＮ１へのデータの書き込み、第１ノードＮ１および
第２ノードＮ２からのデータの読み出しは、先に説明し
た単一ポート型ＳＲＡＭにおけるデータの書き込みおよ
び読み出しと同一の動作にて行われる。
ードＮ１へのデータの書き込み、第１ノードＮ１および
第２ノードＮ２からのデータの読み出しは、先に説明し
た単一ポート型ＳＲＡＭにおけるデータの書き込みおよ
び読み出しと同一の動作にて行われる。
【００８５】このように本実施形態においては、４つの
トランジスタからなるデータ保持回路と２つの制御トラ
ンジスタの６つの素子によって、２つの同時読み取り操
作を可能とするデュアルポート型ＳＲＡＭを提供するこ
とが可能となる。そのため、従来のデュアルポート型Ｓ
ＲＡＭに比べて、集積度が向上されるとともに、歩留ま
りについても向上させることが可能となる。また、ビッ
ト線の本数が減らされるため低消費電力にて動作する半
導体記憶装置を提供することが可能となる。
トランジスタからなるデータ保持回路と２つの制御トラ
ンジスタの６つの素子によって、２つの同時読み取り操
作を可能とするデュアルポート型ＳＲＡＭを提供するこ
とが可能となる。そのため、従来のデュアルポート型Ｓ
ＲＡＭに比べて、集積度が向上されるとともに、歩留ま
りについても向上させることが可能となる。また、ビッ
ト線の本数が減らされるため低消費電力にて動作する半
導体記憶装置を提供することが可能となる。
【００８６】本実施形態においては、トランジスタにお
ける不純物濃度の差によってしきい値電圧を変更し、駆
動能力の制御を行うようにしたため、最小の素子寸法に
て各トランジスタを形成することができ、結果として、
半導体記憶装置のメモリセルの占有面積を小さくするこ
とが可能となる。
ける不純物濃度の差によってしきい値電圧を変更し、駆
動能力の制御を行うようにしたため、最小の素子寸法に
て各トランジスタを形成することができ、結果として、
半導体記憶装置のメモリセルの占有面積を小さくするこ
とが可能となる。
【００８７】以上のように、第２の実施形態における半
導体記憶装置によれば、第１ノードＮ１と接地電位（Ｖ
ＧＮＤ）間に設けられた第１ＮＭＯＳトランジスタ５０
６のしきい値電圧が、第１制御トランジスタ５０１およ
び第２ＮＭＯＳトランジスタ５０８のしきい値電圧に比
べて高くなるよう、各トランジスタの不純物濃度を設定
したことにより、従来のメモリセルでは必須であった第
２ノードＮ２に接続される第２制御トランジスタ、およ
び第２制御トランジスタを介して接続される、もう一つ
のビット線ＢＬｂを削除することが可能となる。
導体記憶装置によれば、第１ノードＮ１と接地電位（Ｖ
ＧＮＤ）間に設けられた第１ＮＭＯＳトランジスタ５０
６のしきい値電圧が、第１制御トランジスタ５０１およ
び第２ＮＭＯＳトランジスタ５０８のしきい値電圧に比
べて高くなるよう、各トランジスタの不純物濃度を設定
したことにより、従来のメモリセルでは必須であった第
２ノードＮ２に接続される第２制御トランジスタ、およ
び第２制御トランジスタを介して接続される、もう一つ
のビット線ＢＬｂを削除することが可能となる。
【００８８】この結果、本実施形態の半導体記憶装置に
おいては、従来６つの素子と２本のビット線により構成
されていたメモリセルを５つの素子と１本のビット線に
よって構成することが可能となるため、集積度が向上さ
れるとともに、歩留まりについても向上させることが可
能となる。
おいては、従来６つの素子と２本のビット線により構成
されていたメモリセルを５つの素子と１本のビット線に
よって構成することが可能となるため、集積度が向上さ
れるとともに、歩留まりについても向上させることが可
能となる。
【００８９】また、メモリセルに対するビット線の本数
も従来に比べて減少するため、ビット線配線間の間隔は
十分確保され、メモリ動作時に消費される電流も抑制さ
れる。これにより、より低消費電力で動作する半導体記
憶装置を提供することが可能となる。
も従来に比べて減少するため、ビット線配線間の間隔は
十分確保され、メモリ動作時に消費される電流も抑制さ
れる。これにより、より低消費電力で動作する半導体記
憶装置を提供することが可能となる。
【００９０】更に、本実施形態における半導体記憶装置
においては、シングルエンド型半導体記憶装置を構成す
る各トランジスタの素子寸法の変更による駆動能力の制
御ではなく、トランジスタのチャネル領域の不純物濃度
を適宜変更することで、トランジスタのしきい値電圧の
制御を行うようにしている。そのため、メモリセルを構
成する各素子寸法を一定とすることができ、セルのレイ
アウトを変更する必要がない。結果として、各トランジ
スタの素子寸法の変更等により「データ１」の書き込み
を実現するシングルエンド型半導体記憶装置と比べて、
より短ＴＡＴにてシングルエンド型半導体記憶装置を提
供することができる。
においては、シングルエンド型半導体記憶装置を構成す
る各トランジスタの素子寸法の変更による駆動能力の制
御ではなく、トランジスタのチャネル領域の不純物濃度
を適宜変更することで、トランジスタのしきい値電圧の
制御を行うようにしている。そのため、メモリセルを構
成する各素子寸法を一定とすることができ、セルのレイ
アウトを変更する必要がない。結果として、各トランジ
スタの素子寸法の変更等により「データ１」の書き込み
を実現するシングルエンド型半導体記憶装置と比べて、
より短ＴＡＴにてシングルエンド型半導体記憶装置を提
供することができる。
【００９１】また、図６に示すようなデュアルポート型
ＳＲＡＭの場合、第１制御トランジスタ５０１と第２Ｎ
ＭＯＳトランジスタ５０８のしきい値電圧がほぼ同一で
あることが望ましく、第１制御トランジスタのチャネル
領域の不純物濃度と第２ＮＭＯＳトランジスタ５０８の
第２のチャネル領域の不純物濃度は同程度に設定されて
いることが望ましい。更に、第２制御トランジスタ６０
１と第１ＮＭＯＳトランジスタ５０６のしきい値電圧が
ほぼ同一であることが望ましく、第２制御トランジスタ
のチャネル領域の不純物濃度と第１ＮＭＯＳトランジス
タ５０６の第１のチャネル領域の不純物濃度は同程度に
設定されていることが望ましい。
ＳＲＡＭの場合、第１制御トランジスタ５０１と第２Ｎ
ＭＯＳトランジスタ５０８のしきい値電圧がほぼ同一で
あることが望ましく、第１制御トランジスタのチャネル
領域の不純物濃度と第２ＮＭＯＳトランジスタ５０８の
第２のチャネル領域の不純物濃度は同程度に設定されて
いることが望ましい。更に、第２制御トランジスタ６０
１と第１ＮＭＯＳトランジスタ５０６のしきい値電圧が
ほぼ同一であることが望ましく、第２制御トランジスタ
のチャネル領域の不純物濃度と第１ＮＭＯＳトランジス
タ５０６の第１のチャネル領域の不純物濃度は同程度に
設定されていることが望ましい。
【００９２】第２の実施形態における半導体記憶装置に
おいても、通常のシリコン基板表面に素子が形成された
ものであっても、基板内に絶縁層が形成されたＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のシ
リコン層に素子が形成されたものであってもよい。
おいても、通常のシリコン基板表面に素子が形成された
ものであっても、基板内に絶縁層が形成されたＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のシ
リコン層に素子が形成されたものであってもよい。
【００９３】
【発明の効果】以上説明したように、本発明における半
導体記憶装置では、第１ノードＮ１と接地電位（ＶＧＮ
Ｄ）間に設けられた第１ＮＭＯＳトランジスタのしきい
値電圧を第１制御トランジスタおよび第２ＮＭＯＳトラ
ンジスタのしきい値電圧に比べて高く設定することで、
従来６つの素子と２本のビット線により構成されていた
メモリセルを５つの素子と１本のビット線によって構成
することを可能とする。この結果、集積度および歩留ま
りが向上され、更に、メモリ動作時における消費電流も
低減される。
導体記憶装置では、第１ノードＮ１と接地電位（ＶＧＮ
Ｄ）間に設けられた第１ＮＭＯＳトランジスタのしきい
値電圧を第１制御トランジスタおよび第２ＮＭＯＳトラ
ンジスタのしきい値電圧に比べて高く設定することで、
従来６つの素子と２本のビット線により構成されていた
メモリセルを５つの素子と１本のビット線によって構成
することを可能とする。この結果、集積度および歩留ま
りが向上され、更に、メモリ動作時における消費電流も
低減される。
【図１】第１の実施形態における半導体記憶装置を示す
回路図である。
回路図である。
【図２】第１の実施形態における基板電位制御回路の具
体例を示す回路図である。
体例を示す回路図である。
【図３】第１の実施形態における半導体記憶装置におけ
る各インバータの入出力特性を示すグラブである。
る各インバータの入出力特性を示すグラブである。
【図４】第１の実施形態におけるその他の半導体記憶装
置を示す回路図である。
置を示す回路図である。
【図５】第２の実施形態における半導体記憶装置を示す
回路図である。
回路図である。
【図６】第２の実施形態におけるその他の半導体記憶装
置を示す回路図である。
置を示す回路図である。
Ｖｄｄ 第１の電源電位
ＶＧＮＤ 第２の電源電位
Ｖｂｂ 第３の電源電位
ＢＬ ビット線
ＷＬ ワード線
ＷＥ 書き込み制御信号
１０１ 第１制御トランジスタ
１０２、１０３ インバータ
１０４ データ保持回路
１０５、１０７ ＰＭＯＳトランジスタ
１０６、１０８ ＮＭＯＳトランジスタ
１０９ 基板電位制御回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/41
G11C 11/413
Claims (24)
- 【請求項１】 所定の論理レベルである第１の電位を与
える第１の基準電圧端子と、 前記第１の電位よりも低い前記所定の論理レベルと異な
る論理レベルである第２の電位を与える第２の基準電圧
端子と、 第１ノードと、 ビット線と前記第１ノードとの間に接続され、その制御
端子がワード線に接続されている第１の制御トランジス
タと、 前記第１ノードと前記第２の基準電圧端子との間に接続
され、その制御端子が第２ノードに接続される第１のト
ランジスタ、および、入力端子が前記第１ノードに接続
され、出力端子が前記第１のトランジスタの制御端子に
接続され、かつ、前記出力端子には前記入力端子に入力
された論理レベルと異なる論理レベルに対応する電圧を
出力する、前記第２ノードと前記第２の基準電圧端子と
の間に接続された第２のトランジスタを備えた第１のイ
ンバータとから構成されるデータ保持回路と、 前記第１のトランジスタの基板電位を選択的に変更し、
前記第１の制御トランジスタおよび前記第２のトランジ
スタのしきい値電圧に比べて、前記第１のトランジスタ
のしきい値電圧を高くする基板電位制御回路とを有する
ことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記データ保持回路は、前記第１の基準電圧端子と前記
第２ノードとの間に接続され、その制御端子が前記第１
ノードに接続される第３のトランジスタを備えた前記第
１のインバータと、前記第１のトランジスタおよび前記
第１の基準電圧端子と前記第１ノードとの間に接続さ
れ、その制御端子が前記第２ノードに接続される第４の
トランジスタとを備える第２のインバータとから構成さ
れていることを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、 前記第１および第２のトランジスタは第１導電型のトラ
ンジスタ、前記第３および第４のトランジスタは第２導
電型のトランジスタであることを特徴とする半導体記憶
装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、 前記基板電位制御回路は、前記第１ノードに記憶された
データ読み出し時には前記第２の電位を出力し、前記第
１ノードへのデータを書き込み時には前記第２の電位よ
りも低い第３の電位を出力することを特徴とする半導体
記憶装置。 - 【請求項５】 請求項１記載の半導体記憶装置におい
て、 前記第１のトランジスタのしきい値電圧は、前記第１の
制御トランジスタのしきい値電圧よりも略２．７倍以上
高いことを特徴とする半導体記憶装置。 - 【請求項６】 請求項１記載の半導体記憶装置におい
て、 前記第１のトランジスタの素子寸法は、前記第２のトラ
ンジスタの素子寸法と略同一であることを特徴とする半
導体記憶装置。 - 【請求項７】 請求項１記載の半導体記憶装置におい
て、 前記第１ノードへのデータ書込み時における前記第１の
制御トランジスタのしきい値電圧は、前記第２のトラン
ジスタのしきい値電圧と略同一であることを特徴とする
半導体記憶装置。 - 【請求項８】 所定の論理レベルである第１の電位を与
える第１の基準電圧端子と、 前記第１の電位よりも低い前記所定の論理レベルと異な
る論理レベルである第２の電位を与える第２の基準電圧
端子と、 第１ノードと、 ビット線と前記第１ノードとの間に接続された第１のチ
ャネル領域を有し、その制御端子がワード線に接続され
る第１の制御トランジスタと、 前記第１ノードと前記第２の基準電圧端子との間に接続
された第２のチャネル領域を有し、その制御端子が第２
ノードに接続される第１のトランジスタ、および入力端
子が前記第１ノードに、出力端子が前記第１のトランジ
スタの制御端子に接続され、かつ、前記出力端子には前
記入力端子に入力された論理レベルと異なる論理レベル
に対応する電圧を出力する、前記第２ノードと前記第２
の基準電圧端子との間に接続された第３のチャネル領域
を有した第２のトランジスタを備える第１のインバータ
とから構成されるデータ保持回路を有し、 前記第２のチャネル領域の不純物濃度は、前記第１およ
び第３のチャネル領域の不純物濃度に比べて高いことを
特徴とする半導体記憶装置。 - 【請求項９】 請求項８記載の半導体記憶装置におい
て、 前記データ保持回路は、前記第１の基準電圧端子と前記
第２ノードとの間に接続され、その制御端子が前記第１
ノードに接続される第３のトランジスタを備えた前記第
１のインバータと、前記第１のトランジスタおよび前記
第１の基準電圧端子と前記第１ノードとの間に接続さ
れ、その制御端子が前記第２ノードに接続される第４の
トランジスタとを備える第２のインバータとから構成さ
れていることを特徴とする半導体記憶装置。 - 【請求項１０】 請求項９記載の半導体記憶装置におい
て、 前記第１および第２のトランジスタは第１導電型のトラ
ンジスタ、前記第３および第４のトランジスタは第２導
電型のトランジスタであることを特徴とする半導体記憶
装置。 - 【請求項１１】 請求項８記載の半導体記憶装置におい
て、 前記第１のトランジスタのしきい値電圧は、前記第１の
制御トランジスタのしきい値電圧よりも略２．７倍以上
高いことを特徴とする半導体記憶装置。 - 【請求項１２】 請求項８記載の半導体記憶装置におい
て、 前記第１のトランジスタの素子寸法は、前記第２のトラ
ンジスタの素子寸法と略同一であることを特徴とする半
導体記憶装置。 - 【請求項１３】 請求項８記載の半導体記憶装置におい
て、 前記第１の制御トランジスタのしきい値電圧は、前記第
２のトランジスタのしきい値電圧と略同一であることを
特徴とする半導体記憶装置。 - 【請求項１４】 所定の論理レベルである第１の電位を
与える第１の基準電圧端子と、 前記第１の電位よりも低い前記所定の論理レベルと異な
る論理レベルである第２の電位を与える第２の基準電圧
端子と、 第１ノードと、 第１ビット線と前記第１ノードとの間に接続され、その
制御端子がワード線に接続されている第１の制御トラン
ジスタと、 第２ノードと、 第２ビット線と前記第２ノードとの間に接続され、その
制御端子が前記ワード線に接続されている第２の制御ト
ランジスタと、 前記第１ノードと前記第２の基準電圧端子との間に接続
され、その制御端子が前記第２ノードに接続される第１
のトランジスタを備え、前記第１ノードに前記第２ノー
ドに入力された論理レベルと異なる論理レベルに対応す
る電圧を出力する第１のインバータと、前記第２ノード
と前記第２の基準電圧端子との間に接続され、その制御
端子が前記第１ノードに接続される第２のトランジスタ
を備え、前記第２ノードに前記第１ノードに入力された
論理レベルと異なる論理レベルに対応する電圧を出力す
る第２のインバータとから構成されるデータ保持回路を
有し、 前記第１ノードへのデータ書込み時における前記第１の
トランジスタのしきい値電圧は、前記第１の制御トラン
ジスタおよび前記第２のトランジスタのしきい値電圧に
比べて高いことを特徴とする半導体記憶装置。 - 【請求項１５】 請求項１４記載の半導体記憶装置にお
いて、 前記第１のトランジスタのしきい値電圧は、前記第１の
制御トランジスタのしきい値電圧よりも略２．７倍以上
高いことを特徴とする半導体記憶装置。 - 【請求項１６】 請求項１４記載の半導体記憶装置にお
いて、 前記第１のトランジスタと前記第２のトランジスタの素
子寸法は略同一であることを特徴とする半導体記憶装
置。 - 【請求項１７】 請求項１４記載の半導体記憶装置にお
いて、前記第１のインバータは、前記第１のトランジス
タと前記第１の基準電圧端子と前記第１ノードとの間に
接続され、制御端子が前記第２ノードに接続される第３
のトランジスタとから構成され、前記第２のインバータ
は、前記第２のトランジスタと前記第１の基準電圧端子
と前記第２ノードとの間に接続され、制御端子が前記第
１ノードに接続される第４のトランジスタとから構成さ
れていることを特徴とする半導体記憶装置。 - 【請求項１８】 請求項１７記載の半導体記憶装置にお
いて、 前記第１および第２のトランジスタは第１導電型のトラ
ンジスタ、前記第３および第４のトランジスタは第２導
電型のトランジスタであることを特徴とする半導体記憶
装置。 - 【請求項１９】 請求項１４記載の半導体記憶装置にお
いて、 前記第１ノードへのデータ書込み時における前記第１の
制御トランジスタのしきい値電圧は、前記第２のトラン
ジスタのしきい値電圧と略同一であることを特徴とする
半導体記憶装置。 - 【請求項２０】 請求項１４記載の半導体記憶装置は、
更に、 前記第１ノードへのデータ書込み時における前記第１の
トランジスタのしきい値電圧を制御する第１の基板電位
制御回路を有することを特徴とする半導体記憶装置。 - 【請求項２１】 請求項２０記載の半導体記憶装置にお
いて、 前記第１の基板電位制御回路は、前記第１ノードに記憶
されたデータ読み出し時には前記第２の電位を出力し、
前記第１ノードへのデータを書き込み時には前記第２の
電位よりも低い第３の電位を出力することを特徴とする
半導体記憶装置。 - 【請求項２２】 請求項２０記載の半導体記憶装置は、
更に、 前記第２ノードへのデータ書込み時において、前記第２
のトランジスタの基板電位を選択的に変更し、前記第２
の制御トランジスタおよび前記第１のトランジスタのし
きい値電圧に比べて、前記第２のトランジスタのしきい
値電圧を高く制御する第２の基板電位制御回路を有する
ことを特徴とする半導体記憶装置。 - 【請求項２３】 請求項２２記載の半導体記憶装置にお
いて、 前記第２の基板電位制御回路は、前記第２ノードに記憶
されたデータ読み出し時には前記第２の電位を出力し、
前記第２ノードへのデータを書き込み時には前記第２の
電位よりも低い第３の電位を出力することを特徴とする
半導体記憶装置。 - 【請求項２４】 請求項１４記載の半導体記憶装置にお
いて、 前記第１の制御トランジスタは前記第１ビット線と前記
第１ノードとの間に接続された第１のチャネル領域を有
し、前記第２の制御トランジスタは前記第２ビット線と
前記第２ノードとの間に接続された第２のチャネル領域
を有し、前記第１のトランジスタは前記第１ノードと前
記第２の基準電圧端子との間に接続された第３のチャネ
ル領域を有し、そして、前記第２のトランジスタは前記
第２ノードと前記第２の基準電圧端子との間に接続され
た第４のチャネル領域を有しており、 前記第３のチャネル領域の不純物濃度は、前記第１およ
び第４のチャネル領域の不純物濃度に比べて高いことを
特徴とする半導体記憶装置。
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| JP2002113242A JP3520283B2 (ja) | 2002-04-16 | 2002-04-16 | 半導体記憶装置 |
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
| JP2002113242A Expired - Fee Related JP3520283B2 (ja) | 2002-04-16 | 2002-04-16 | 半導体記憶装置 |
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