JP3158281B2 - メモリ装置 - Google Patents
メモリ装置Info
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Description
【０００１】
【産業上の利用分野】本発明はスタティックＲＡＭ等の
メモリ装置に関する。
メモリ装置に関する。
【０００２】
【従来の技術】スタティックＲＡＭは、そのメモリセル
がフリップフロップとアクセストランジスタから構成さ
れるメモリ装置であり、その高集積化と共に高速化等が
求められている。ところで、スタティックＲＡＭは、一
般にメモリセルからのデータの書き込み及び読み出しの
ために一対のビット線を用いてデータが転送され、その
ビット線の終端部には、電源電圧Ｖccとの間にＭＯＳト
ランジスタからなる負荷素子が設けられる。
がフリップフロップとアクセストランジスタから構成さ
れるメモリ装置であり、その高集積化と共に高速化等が
求められている。ところで、スタティックＲＡＭは、一
般にメモリセルからのデータの書き込み及び読み出しの
ために一対のビット線を用いてデータが転送され、その
ビット線の終端部には、電源電圧Ｖccとの間にＭＯＳト
ランジスタからなる負荷素子が設けられる。
【０００３】図４は、その負荷ＭＯＳトランジスタの一
例であり、ｐＭＯＳトランジスタの例である。この図４
において、メモリセルは一対の駆動トランジスタ１０
１，１０１、一対の抵抗負荷１０２，１０２及びワード
線ＷＬをゲートとする選択トランジスタ１０３，１０３
により構成され、このメモリセルに接続されるように一
対のビット線ＢＬ１，ＢＬ２が設けられている。各ビッ
ト線ＢＬ１，ＢＬ２の端部には、ビット線負荷としてノ
ーマリオン型のｐＭＯＳトランジスタ１０４，１０４が
設けられている。ｐＭＯＳトランジスタ１０４のゲート
は接地され、ソースには電源電圧Ｖccが供給されてい
る。従って、ビット線ＢＬ１，ＢＬ２のレベルを電源電
圧Ｖcc近くに引き上げることができる。
例であり、ｐＭＯＳトランジスタの例である。この図４
において、メモリセルは一対の駆動トランジスタ１０
１，１０１、一対の抵抗負荷１０２，１０２及びワード
線ＷＬをゲートとする選択トランジスタ１０３，１０３
により構成され、このメモリセルに接続されるように一
対のビット線ＢＬ１，ＢＬ２が設けられている。各ビッ
ト線ＢＬ１，ＢＬ２の端部には、ビット線負荷としてノ
ーマリオン型のｐＭＯＳトランジスタ１０４，１０４が
設けられている。ｐＭＯＳトランジスタ１０４のゲート
は接地され、ソースには電源電圧Ｖccが供給されてい
る。従って、ビット線ＢＬ１，ＢＬ２のレベルを電源電
圧Ｖcc近くに引き上げることができる。
【０００４】また、他の例として、負荷ＭＯＳトランジ
スタをｎＭＯＳトランジスタとしたものも知られる。図
５はビット線負荷をｎＭＯＳトランジスタで形成した例
であり、図５に示すように、図４の装置と同様のメモリ
セル及びビット線ＢＬ１，ＢＬ２が設けられ、ビット線
ＢＬ１，ＢＬ２の端部にｎＭＯＳトランジスタ１０５，
１０５が設けられる。ｎＭＯＳトランジスタ１０５のゲ
ートとドレインには電源電圧Ｖccが供給される。従っ
て、ビット線ＢＬ１，ＢＬ２のレベルは、Ｖcc−Ｖthと
なるようにされる。
スタをｎＭＯＳトランジスタとしたものも知られる。図
５はビット線負荷をｎＭＯＳトランジスタで形成した例
であり、図５に示すように、図４の装置と同様のメモリ
セル及びビット線ＢＬ１，ＢＬ２が設けられ、ビット線
ＢＬ１，ＢＬ２の端部にｎＭＯＳトランジスタ１０５，
１０５が設けられる。ｎＭＯＳトランジスタ１０５のゲ
ートとドレインには電源電圧Ｖccが供給される。従っ
て、ビット線ＢＬ１，ＢＬ２のレベルは、Ｖcc−Ｖthと
なるようにされる。
【０００５】このようなビット線負荷を設けることでセ
ル内のデータを破壊することなく読み出しが行われる
が、メモリセルの選択には、ロウデコーダやカラムデコ
ーダの如きデコーダが使用される。図６は、従来のデコ
ーダの回路図である。ｎ個の入力信号ＩＮ１〜ＩＮｎが
直列接続されたｎＭＯＳトランジスタＭ１〜Ｍｎのゲー
トにそれぞれ供給され、端部のｎＭＯＳトランジスタＭ
ｎのソースは接地されている。端部のｎＭＯＳトランジ
スタＭ１のドレインは出力ノード１１０とされ、この出
力ノード１１０にはインバーター１１２の入力端子が接
続され、そのインバーター１１２の出力がデコーダの出
力とされる。このデコーダにもノーマリオン型の負荷Ｍ
ＯＳトランジスタが使用され、ゲートが接地されたｐＭ
ＯＳトランジスタ１１１のドレインが出力ノード１１０
に接続され、そのソースに電源電圧Ｖccが供給されてい
る。この図６のデコーダでは、ゲート容量が比較的に大
きなＣＭＯＳ構成のデコーダに比べて、遅延の改善を図
ることができる。
ル内のデータを破壊することなく読み出しが行われる
が、メモリセルの選択には、ロウデコーダやカラムデコ
ーダの如きデコーダが使用される。図６は、従来のデコ
ーダの回路図である。ｎ個の入力信号ＩＮ１〜ＩＮｎが
直列接続されたｎＭＯＳトランジスタＭ１〜Ｍｎのゲー
トにそれぞれ供給され、端部のｎＭＯＳトランジスタＭ
ｎのソースは接地されている。端部のｎＭＯＳトランジ
スタＭ１のドレインは出力ノード１１０とされ、この出
力ノード１１０にはインバーター１１２の入力端子が接
続され、そのインバーター１１２の出力がデコーダの出
力とされる。このデコーダにもノーマリオン型の負荷Ｍ
ＯＳトランジスタが使用され、ゲートが接地されたｐＭ
ＯＳトランジスタ１１１のドレインが出力ノード１１０
に接続され、そのソースに電源電圧Ｖccが供給されてい
る。この図６のデコーダでは、ゲート容量が比較的に大
きなＣＭＯＳ構成のデコーダに比べて、遅延の改善を図
ることができる。
【０００６】
【発明が解決しようとする課題】まず、スタティックＲ
ＡＭのビット線負荷回路については、ｐＭＯＳ負荷、ｎ
ＭＯＳ負荷の両方にそれぞれ次のような問題がある。す
なわち、ｐＭＯＳトランジスタでビット線負荷を形成し
た場合、ビット線ＢＬ１，ＢＬ２のレベルはおよそ電源
電圧Ｖccレベルまでプルアップされる。ところが、セン
スアンプをＭＯＳ差動増幅とした場合では、センスアン
プの最大感度が入力を電源電圧Ｖccレベルよりも低くし
たところにあるため、十分な感度が得られずに高速化が
困難となる。次に、ｎＭＯＳトランジスタでビット線負
荷を形成した場合、ビット線ＢＬ１，ＢＬ２のレベルは
電源電圧Ｖccより閾値電圧Ｖth分だけ低いレベルとなる
が、ワード線ＷＬが選択状態とされた時、そのワード線
ＷＬのレベルは電源電圧Ｖccとなるため、高レベル側の
記憶ノード電位からビット線ＢＬ１，ＢＬ２に向けて選
択トランジスタ１０３を介してサブスレッショルド電流
が流れ、その結果、ソフトエラー耐性やデータ保持能力
が低下することになる。
ＡＭのビット線負荷回路については、ｐＭＯＳ負荷、ｎ
ＭＯＳ負荷の両方にそれぞれ次のような問題がある。す
なわち、ｐＭＯＳトランジスタでビット線負荷を形成し
た場合、ビット線ＢＬ１，ＢＬ２のレベルはおよそ電源
電圧Ｖccレベルまでプルアップされる。ところが、セン
スアンプをＭＯＳ差動増幅とした場合では、センスアン
プの最大感度が入力を電源電圧Ｖccレベルよりも低くし
たところにあるため、十分な感度が得られずに高速化が
困難となる。次に、ｎＭＯＳトランジスタでビット線負
荷を形成した場合、ビット線ＢＬ１，ＢＬ２のレベルは
電源電圧Ｖccより閾値電圧Ｖth分だけ低いレベルとなる
が、ワード線ＷＬが選択状態とされた時、そのワード線
ＷＬのレベルは電源電圧Ｖccとなるため、高レベル側の
記憶ノード電位からビット線ＢＬ１，ＢＬ２に向けて選
択トランジスタ１０３を介してサブスレッショルド電流
が流れ、その結果、ソフトエラー耐性やデータ保持能力
が低下することになる。
【０００７】次に、図６に示したデコーダでは、出力ノ
ード１１０のレベルの高速な充放電が困難となる。すな
わち、出力ノード１１０のレベルを高速に立ち上げよう
とすると、ｐＭＯＳトランジスタ１１１の電流駆動能力
を高くする必要があり、出力ノード１１０のレベルを高
速に立ち下げようとすると、ｐＭＯＳトランジスタ１１
１の電流駆動能力を低くする必要がある。一般にＭＯＳ
トランジスタの電流駆動能力は、チャンネルサイズ等に
よって決まるため、高低両方の電流駆動能力を同じＭＯ
Ｓトランジスタが持つことはできない。従って、従来の
デコーダでは、十分な高速化が困難とされていた。
ード１１０のレベルの高速な充放電が困難となる。すな
わち、出力ノード１１０のレベルを高速に立ち上げよう
とすると、ｐＭＯＳトランジスタ１１１の電流駆動能力
を高くする必要があり、出力ノード１１０のレベルを高
速に立ち下げようとすると、ｐＭＯＳトランジスタ１１
１の電流駆動能力を低くする必要がある。一般にＭＯＳ
トランジスタの電流駆動能力は、チャンネルサイズ等に
よって決まるため、高低両方の電流駆動能力を同じＭＯ
Ｓトランジスタが持つことはできない。従って、従来の
デコーダでは、十分な高速化が困難とされていた。
【０００８】そこで、本発明は、上述の技術的な課題に
鑑み、高速化を実現するための回路構成を有するメモリ
装置の提供を目的とし、詳しくは、読み出しやデータ保
持特性の面からも効果的なビット線のレベルが得られる
回路構成を有するメモリ装置を提供することを目的とす
る。
鑑み、高速化を実現するための回路構成を有するメモリ
装置の提供を目的とし、詳しくは、読み出しやデータ保
持特性の面からも効果的なビット線のレベルが得られる
回路構成を有するメモリ装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】読み出し面等から好適な
ビット線のレベルが得られる回路構成のメモリ装置の例
として、本発明は、ビット線の終端部に設けられる負荷
ＭＯＳトランジスタを低閾値電圧のｎＭＯＳトランジス
タとしたり、あるいは、ビット線の途中にレベル変換手
段を設けることを特徴としている。
ビット線のレベルが得られる回路構成のメモリ装置の例
として、本発明は、ビット線の終端部に設けられる負荷
ＭＯＳトランジスタを低閾値電圧のｎＭＯＳトランジス
タとしたり、あるいは、ビット線の途中にレベル変換手
段を設けることを特徴としている。
【００１０】まず、低閾値電圧のｎＭＯＳトランジスタ
を負荷ＭＯＳトランジスタとする本発明のメモリ装置
は、複数配列されるメモリセルと、それらメモリセルに
対してデータを転送するビット線と有しており、そのビ
ット線の終端部に前記低閾値電圧のｎＭＯＳトランジス
タが設けられる。この低閾値電圧のｎＭＯＳトランジス
タは、ドレインに電源電圧が供給される。そして、通常
のｎＭＯＳトランジスタの閾値電圧よりも低い閾値電圧
のｎＭＯＳトランジスタは、ノーマリオン型とすること
もでき、あるいは、それよりも高い閾値電圧のｎＭＯＳ
トランジスタと並列接続された低閾値電圧のｎＭＯＳト
ランジスタを読み出し時と書き込み時で選択的に使用す
るようにしても良い。選択的に閾値電圧の異なるｎＭＯ
Ｓトランジスタを負荷ＭＯＳトランジスタとするメモリ
装置では、書き込み時に高い側の閾値電圧のｎＭＯＳト
ランジスタが使用され、読み出し時に低い閾値電圧のｎ
ＭＯＳトランジスタが使用される。
を負荷ＭＯＳトランジスタとする本発明のメモリ装置
は、複数配列されるメモリセルと、それらメモリセルに
対してデータを転送するビット線と有しており、そのビ
ット線の終端部に前記低閾値電圧のｎＭＯＳトランジス
タが設けられる。この低閾値電圧のｎＭＯＳトランジス
タは、ドレインに電源電圧が供給される。そして、通常
のｎＭＯＳトランジスタの閾値電圧よりも低い閾値電圧
のｎＭＯＳトランジスタは、ノーマリオン型とすること
もでき、あるいは、それよりも高い閾値電圧のｎＭＯＳ
トランジスタと並列接続された低閾値電圧のｎＭＯＳト
ランジスタを読み出し時と書き込み時で選択的に使用す
るようにしても良い。選択的に閾値電圧の異なるｎＭＯ
Ｓトランジスタを負荷ＭＯＳトランジスタとするメモリ
装置では、書き込み時に高い側の閾値電圧のｎＭＯＳト
ランジスタが使用され、読み出し時に低い閾値電圧のｎ
ＭＯＳトランジスタが使用される。
【００１１】
【作用】低閾値電圧のｎＭＯＳトランジスタをビット線
負荷とするメモリ装置では、ノーマリオン型のｐＭＯＳ
トランジスタとｎＭＯＳトランジスタの中間的なレベル
にビット線を充電することができ、ｐＭＯＳトランジス
タをビット線負荷とする場合よりも高感度化が図られ、
ｎＭＯＳトランジスタをビット線負荷とする場合よりも
選択トランジスタ選択時の高レベルノード側のサブスレ
ッショルド電流が抑えられることになる。
負荷とするメモリ装置では、ノーマリオン型のｐＭＯＳ
トランジスタとｎＭＯＳトランジスタの中間的なレベル
にビット線を充電することができ、ｐＭＯＳトランジス
タをビット線負荷とする場合よりも高感度化が図られ、
ｎＭＯＳトランジスタをビット線負荷とする場合よりも
選択トランジスタ選択時の高レベルノード側のサブスレ
ッショルド電流が抑えられることになる。
【００１２】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。
説明する。
【００１３】本発明の具体的な実施例の説明に先立っ
て、本発明に先行するメモリ装置を説明すると、このメ
モリ装置は、スタティックＲＡＭであり、図１に示すよ
うに、マトリクス状に配列された複数のメモリセル１２
は、図示を省略しているがフリップフロップと選択トラ
ンジスタからなり、その選択トランジスタはワード線に
よりオン状態あるいはあるいはオフ状態に制御される。
各メモリセル１２には、一対のビット線ＢＬ１，ＢＬ２
が接続され、これらビット線ＢＬ１，ＢＬ２を介してデ
ータの読み出し及び書き込みが行われる。読み出しはビ
ット線ＢＬ１，ＢＬ２に接続される図示しないセンスア
ンプにより行われる。そして、これらビット線ＢＬ１，
ＢＬ２の終端部には、ビット線負荷として通常よりも低
い閾値電圧Ｖth（Ｌ）のｎＭＯＳトランジスタ１１がそ
れぞれ接続されている。このｎＭＯＳトランジスタ１１
のドレイン及びゲートには、電源電圧Ｖccが供給されて
おり、ソースには上記ビット線ＢＬ１，ＢＬ２の終端部
が接続される。
て、本発明に先行するメモリ装置を説明すると、このメ
モリ装置は、スタティックＲＡＭであり、図１に示すよ
うに、マトリクス状に配列された複数のメモリセル１２
は、図示を省略しているがフリップフロップと選択トラ
ンジスタからなり、その選択トランジスタはワード線に
よりオン状態あるいはあるいはオフ状態に制御される。
各メモリセル１２には、一対のビット線ＢＬ１，ＢＬ２
が接続され、これらビット線ＢＬ１，ＢＬ２を介してデ
ータの読み出し及び書き込みが行われる。読み出しはビ
ット線ＢＬ１，ＢＬ２に接続される図示しないセンスア
ンプにより行われる。そして、これらビット線ＢＬ１，
ＢＬ２の終端部には、ビット線負荷として通常よりも低
い閾値電圧Ｖth（Ｌ）のｎＭＯＳトランジスタ１１がそ
れぞれ接続されている。このｎＭＯＳトランジスタ１１
のドレイン及びゲートには、電源電圧Ｖccが供給されて
おり、ソースには上記ビット線ＢＬ１，ＢＬ２の終端部
が接続される。
【００１４】このような構造とすることで、ビット線の
レベルを、図３に示すように、ビット線負荷にｐＭＯＳ
トランジスタを採用した場合のＶcc（電源電圧）レベル
と、ビット線負荷にｎＭＯＳトランジスタを採用した場
合のＶcc−Ｖth（通常の閾値電圧）との中間的なＶcc−
Ｖth（Ｌ）レベルにすることができる。その結果、ｐＭ
ＯＳトランジスタを採用した場合に比較し、センスアン
プの感度の高いところに、ビット線のレベルを設定でき
ることから、高感度及びセンシングの高速化を図ること
ができる。また、これと同時にｎＭＯＳトランジスタを
採用した場合に比較し、ビット線のレベルが上昇してな
るため、選択トランジスタにおける選択時の高レベルノ
ード側でのサブスレッショル電流を小さくできる。従っ
て、ソフトエラー耐性が向上する。
レベルを、図３に示すように、ビット線負荷にｐＭＯＳ
トランジスタを採用した場合のＶcc（電源電圧）レベル
と、ビット線負荷にｎＭＯＳトランジスタを採用した場
合のＶcc−Ｖth（通常の閾値電圧）との中間的なＶcc−
Ｖth（Ｌ）レベルにすることができる。その結果、ｐＭ
ＯＳトランジスタを採用した場合に比較し、センスアン
プの感度の高いところに、ビット線のレベルを設定でき
ることから、高感度及びセンシングの高速化を図ること
ができる。また、これと同時にｎＭＯＳトランジスタを
採用した場合に比較し、ビット線のレベルが上昇してな
るため、選択トランジスタにおける選択時の高レベルノ
ード側でのサブスレッショル電流を小さくできる。従っ
て、ソフトエラー耐性が向上する。
【００１５】本発明に係るメモリ装置は、上述した図１
に示すメモリ装置を改良するものであって、ビット線負
荷が並列接続された閾値電圧の異なる２つのｎＭＯＳト
ランジスタにより形成されるている。なお、メモリセル
１２やビット線ＢＬ１，ＢＬ２については、図１に示す
ものと同様であり、簡単のため重複した説明は省略す
る。
に示すメモリ装置を改良するものであって、ビット線負
荷が並列接続された閾値電圧の異なる２つのｎＭＯＳト
ランジスタにより形成されるている。なお、メモリセル
１２やビット線ＢＬ１，ＢＬ２については、図１に示す
ものと同様であり、簡単のため重複した説明は省略す
る。
【００１６】本発明に係るメモリ装置は、図２に示すよ
うに、ビット線負荷は並列接続された第１のｎＭＯＳト
ランジスタ１３と第２のｎＭＯＳトランジスタ１４から
構成される。ｎＭＯＳトランジスタ１３，１４のドレイ
ンには、共に電源電圧Ｖccが供給され、その各ソースは
ビット線ＢＬ１，ＢＬ２に共通接続されている。第１の
ｎＭＯＳトランジスタ１３は通常の閾値電圧Ｖthよりも
低い閾値電圧Ｖth（Ｌ）を有している。例えば、閾値電
圧Ｖth（Ｌ）は通常の閾値電圧Ｖthよりも０．２〜０．
４Ｖ程度低い電圧とされる。第２のｎＭＯＳトランジス
タ１４は通常の閾値電圧Ｖthを有するが、これに限定さ
れず、通常よりも高い閾値電圧を有する構成としても良
い。低閾値電圧Ｖth（Ｌ）の第１のｎＭＯＳトランジス
タ１３は、ＣＥ・ＷＥ（チップイネーブル・ライトイネ
ーブル）信号がインバーター１５を介してゲートに供給
される。従って、ｎＭＯＳトランジスタ１３はＣＥ・Ｗ
Ｅ信号が低レベルの時にオン状態となり、ビット線ＢＬ
１，ＢＬ２の電位がＶcc−Ｖth（Ｌ）に引き上げられ
る。また、第２のｎＭＯＳトランジスタ１４はＣＥ・Ｗ
Ｅ信号がゲートに供給される。従って、ｎＭＯＳトラン
ジスタ１４はＣＥ・ＷＥ信号が高レベルの時にオン状態
となり、ビット線ＢＬ１，ＢＬ２の電位はＶcc−Ｖthと
される。ＣＥ・ＷＥ信号は読み出し時に低レベルとさ
れ、書き込み時に高レベルとされる。このため読み出し
時にｎＭＯＳトランジスタ１３がビット線負荷に使用さ
れ、書き込み時にｎＭＯＳトランジスタ１４がビット線
負荷に使用される。
うに、ビット線負荷は並列接続された第１のｎＭＯＳト
ランジスタ１３と第２のｎＭＯＳトランジスタ１４から
構成される。ｎＭＯＳトランジスタ１３，１４のドレイ
ンには、共に電源電圧Ｖccが供給され、その各ソースは
ビット線ＢＬ１，ＢＬ２に共通接続されている。第１の
ｎＭＯＳトランジスタ１３は通常の閾値電圧Ｖthよりも
低い閾値電圧Ｖth（Ｌ）を有している。例えば、閾値電
圧Ｖth（Ｌ）は通常の閾値電圧Ｖthよりも０．２〜０．
４Ｖ程度低い電圧とされる。第２のｎＭＯＳトランジス
タ１４は通常の閾値電圧Ｖthを有するが、これに限定さ
れず、通常よりも高い閾値電圧を有する構成としても良
い。低閾値電圧Ｖth（Ｌ）の第１のｎＭＯＳトランジス
タ１３は、ＣＥ・ＷＥ（チップイネーブル・ライトイネ
ーブル）信号がインバーター１５を介してゲートに供給
される。従って、ｎＭＯＳトランジスタ１３はＣＥ・Ｗ
Ｅ信号が低レベルの時にオン状態となり、ビット線ＢＬ
１，ＢＬ２の電位がＶcc−Ｖth（Ｌ）に引き上げられ
る。また、第２のｎＭＯＳトランジスタ１４はＣＥ・Ｗ
Ｅ信号がゲートに供給される。従って、ｎＭＯＳトラン
ジスタ１４はＣＥ・ＷＥ信号が高レベルの時にオン状態
となり、ビット線ＢＬ１，ＢＬ２の電位はＶcc−Ｖthと
される。ＣＥ・ＷＥ信号は読み出し時に低レベルとさ
れ、書き込み時に高レベルとされる。このため読み出し
時にｎＭＯＳトランジスタ１３がビット線負荷に使用さ
れ、書き込み時にｎＭＯＳトランジスタ１４がビット線
負荷に使用される。
【００１７】このような構成とすることで、本実施例の
装置は、まず第１の実施例の回路と同様に、読み出し時
ではセンスアンプの感度の高いところにビット線のレベ
ルが設定され、高感度及びセンシングの高速化を図るこ
とができる。また、読み出しの際に、選択トランジスタ
における選択時の高レベルノード側でのサブスレッショ
ルド電流が小さくされ、ソフトエラー耐性が向上する。
さらに、本実施例のメモリ装置では、書き込み時には通
常の閾値電圧ＶthのｎＭＯＳトランジスタ１４がビット
線負荷として使用されるため、書き込み時の消費電力を
下げることができ、ライトリカバリーの高速化やバンプ
問題の解消等を図ることが可能となる。
装置は、まず第１の実施例の回路と同様に、読み出し時
ではセンスアンプの感度の高いところにビット線のレベ
ルが設定され、高感度及びセンシングの高速化を図るこ
とができる。また、読み出しの際に、選択トランジスタ
における選択時の高レベルノード側でのサブスレッショ
ルド電流が小さくされ、ソフトエラー耐性が向上する。
さらに、本実施例のメモリ装置では、書き込み時には通
常の閾値電圧ＶthのｎＭＯＳトランジスタ１４がビット
線負荷として使用されるため、書き込み時の消費電力を
下げることができ、ライトリカバリーの高速化やバンプ
問題の解消等を図ることが可能となる。
【００１８】
【発明の効果】上述のように、本発明の低閾値電圧のｎ
ＭＯＳトランジスタをビット線負荷とするメモリ装置で
は、ノーマリオン型のｐＭＯＳトランジスタとｎＭＯＳ
トランジスタの中間的なレベルにビット線を充電するこ
とができる。このため高感度化や高速動作が図られ、選
択トランジスタ選択時の高レベルノード側のサブスレッ
ショルド電流が抑えられて、ソフトエラー耐性が向上す
る。
ＭＯＳトランジスタをビット線負荷とするメモリ装置で
は、ノーマリオン型のｐＭＯＳトランジスタとｎＭＯＳ
トランジスタの中間的なレベルにビット線を充電するこ
とができる。このため高感度化や高速動作が図られ、選
択トランジスタ選択時の高レベルノード側のサブスレッ
ショルド電流が抑えられて、ソフトエラー耐性が向上す
る。
【図１】本発明の低閾値電圧のｎＭＯＳトランジスタを
ビット線負荷とするメモリ装置の一例の回路図
ビット線負荷とするメモリ装置の一例の回路図
【図２】本発明の低閾値電圧のｎＭＯＳトランジスタを
ビット線負荷とするメモリ装置の他の一例の回路図
ビット線負荷とするメモリ装置の他の一例の回路図
【図３】図１のメモリ装置のビット線のレベルを従来の
メモリ装置のビット線のレベルと比較した図
メモリ装置のビット線のレベルと比較した図
【図４】従来のメモリ装置のｐＭＯＳトランジスタによ
るビット線負荷回路の一例を示す回路図
るビット線負荷回路の一例を示す回路図
【図５】従来のメモリ装置のｎＭＯＳトランジスタによ
るビット線負荷回路の一例を示す回路図
るビット線負荷回路の一例を示す回路図
【図６】従来のメモリ装置のデコーダ回路の一例を示す
回路図
回路図
１２ メモリセル、 １３ 低い閾値電圧のｎＭＯＳト
ランジスタ、 １４ｎＭＯＳトランジスタ、 ＢＬ１，
ＢＬ２ ビット線
ランジスタ、 １４ｎＭＯＳトランジスタ、 ＢＬ１，
ＢＬ２ ビット線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (1)
- 【請求項１】 複数配列されるメモリセルと、それらメ
モリセルに対してデータを転送するビット線と、そのビ
ット線の終端部に設けられる負荷ＭＯＳトランジスタと
を有するメモリ装置において、 上記負荷ＭＯＳトランジスタとして、ドレインに電源電
圧がそれぞれ供給されると共に選択的にオン状態とされ
る低い閾値電圧の第１のｎＭＯＳトランジスタと該第１
のｎＭＯＳトランジスタよりも高い閾値電圧の第２のｎ
ＭＯＳトランジスタが用いられ、読み出し時に上記第１
のｎＭＯＳトランジスタがオン状態とされ、書き込み時
に上記第２のｎＭＯＳトランジスタがオン状態とされる
ことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40626390A JP3158281B2 (ja) | 1990-12-07 | 1990-12-07 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40626390A JP3158281B2 (ja) | 1990-12-07 | 1990-12-07 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212787A JPH04212787A (ja) | 1992-08-04 |
| JP3158281B2 true JP3158281B2 (ja) | 2001-04-23 |
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ID=18515878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40626390A Expired - Fee Related JP3158281B2 (ja) | 1990-12-07 | 1990-12-07 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158281B2 (ja) |
-
1990
- 1990-12-07 JP JP40626390A patent/JP3158281B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04212787A (ja) | 1992-08-04 |
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