JPH11260063A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11260063A JPH11260063A JP10057714A JP5771498A JPH11260063A JP H11260063 A JPH11260063 A JP H11260063A JP 10057714 A JP10057714 A JP 10057714A JP 5771498 A JP5771498 A JP 5771498A JP H11260063 A JPH11260063 A JP H11260063A
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- memory cell
- mosfet
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Abstract
(57)【要約】
【課題】低電圧で高速動作可能なメモリ回路を実現す
る。 【解決手段】ワード線ＷＬが０Ｖ電位になっている選択
されていない状態で、メモリセルからビット線対ＢＬ，
ＢＬＢに均一なリーク電流が流れるようにする。
る。 【解決手段】ワード線ＷＬが０Ｖ電位になっている選択
されていない状態で、メモリセルからビット線対ＢＬ，
ＢＬＢに均一なリーク電流が流れるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
わり、特に高速かつ低電圧かつ低消費電力動作に適した
半導体装置に関する。
わり、特に高速かつ低電圧かつ低消費電力動作に適した
半導体装置に関する。
【０００２】
【従来の技術】従来、スタティックＲＡＭを低電圧で動
作させる技術に関しては、１９９０シンポジウム オン
ブイ・エル・エス・アイ サーキッツ ダイジェスト
オブ テクニカル ペーパーズ（１９９０年）第５３
頁から第５４頁（1990Symposium on VLSI Circuit, Dig
ests of Technical Papers(1990) pp.53−54に述べられ
ている。
作させる技術に関しては、１９９０シンポジウム オン
ブイ・エル・エス・アイ サーキッツ ダイジェスト
オブ テクニカル ペーパーズ（１９９０年）第５３
頁から第５４頁（1990Symposium on VLSI Circuit, Dig
ests of Technical Papers(1990) pp.53−54に述べられ
ている。
【０００３】図２は前記文献に記載されているメモリセ
ルの構造である。ＭＰ３，ＭＰ４が負荷MOSFET、ＭＮ
７，ＭＮ８が駆動MOSFET、ＭＮ９，ＭＮ１０が転送MOSF
ETである。また、ＷＬはワード線で、転送MOSFET MN9,M
N10 のゲート電極に接続されている。ＢＬ，ＢＬＢはビ
ット線で、転送MOSFET MN9,MN10 の電極に接続されてい
る。
ルの構造である。ＭＰ３，ＭＰ４が負荷MOSFET、ＭＮ
７，ＭＮ８が駆動MOSFET、ＭＮ９，ＭＮ１０が転送MOSF
ETである。また、ＷＬはワード線で、転送MOSFET MN9,M
N10 のゲート電極に接続されている。ＢＬ，ＢＬＢはビ
ット線で、転送MOSFET MN9,MN10 の電極に接続されてい
る。
【０００４】負荷MOSFET MP3、駆動MOSFET MN7から構成
された第１のインバータと負荷MOSFET MP4、駆動MOSFET
MN8から構成された第２のインバータにより正帰還ルー
プが形成されており、記憶素子を形成している。ワード
線ＷＬを正電源ＶＤＤに駆動することによって、ビット
線ＢＬ，ＢＬＢから上記記憶素子のデータを読み書きす
る。
された第１のインバータと負荷MOSFET MP4、駆動MOSFET
MN8から構成された第２のインバータにより正帰還ルー
プが形成されており、記憶素子を形成している。ワード
線ＷＬを正電源ＶＤＤに駆動することによって、ビット
線ＢＬ，ＢＬＢから上記記憶素子のデータを読み書きす
る。
【０００５】
【発明が解決しようとする課題】低電圧で高速に動作さ
せるためには、低しきい値電圧のMOSFETでメモリセルを
構成しなければならないが、低しきい値のMOSFETはオフ
時にリーク電流（サブスレッショルドリーク電流）が大
きく流れるという欠点がある。したがって、ワード線Ｗ
Ｌが０Ｖ電位になっている選択されていないメモリセル
で以下のような状態が生じる。
せるためには、低しきい値電圧のMOSFETでメモリセルを
構成しなければならないが、低しきい値のMOSFETはオフ
時にリーク電流（サブスレッショルドリーク電流）が大
きく流れるという欠点がある。したがって、ワード線Ｗ
Ｌが０Ｖ電位になっている選択されていないメモリセル
で以下のような状態が生じる。
【０００６】記憶ノードＮ１が０Ｖ電位、記憶ノードＮ
２が電源電圧ＶＤＤ電位を記憶している状態では、電源
電圧ＶＤＤ電位にプリチャージされているビット線ＢＬ
と記憶ノードＮ１間でリーク電流が流れる。一方、記憶
ノードＮ２は電源電圧ＶＤＤ電位になっているため、電
源電圧ＶＤＤ電位にプリチャージされているビット線Ｂ
ＬＢ間ではリーク電流が流れない。この差はビット線対
ＢＬ，ＢＬＢに対してノーマルモードノイズの原因にな
る。
２が電源電圧ＶＤＤ電位を記憶している状態では、電源
電圧ＶＤＤ電位にプリチャージされているビット線ＢＬ
と記憶ノードＮ１間でリーク電流が流れる。一方、記憶
ノードＮ２は電源電圧ＶＤＤ電位になっているため、電
源電圧ＶＤＤ電位にプリチャージされているビット線Ｂ
ＬＢ間ではリーク電流が流れない。この差はビット線対
ＢＬ，ＢＬＢに対してノーマルモードノイズの原因にな
る。
【０００７】低しきい値化によるMOSFETのオフ時のリー
ク電流が十分小さい場合には、上記リーク電流のビット
線による違いは問題にはならない。しかし、MOSFETのリ
ーク電流が１μＡあれば１００個のメモリセルが同一の
ビット線に接続されている場合には最悪１００μＡのリ
ーク電流が流れることになり、メモリセル電流が約１０
０μＡとすると無視できない量となる。
ク電流が十分小さい場合には、上記リーク電流のビット
線による違いは問題にはならない。しかし、MOSFETのリ
ーク電流が１μＡあれば１００個のメモリセルが同一の
ビット線に接続されている場合には最悪１００μＡのリ
ーク電流が流れることになり、メモリセル電流が約１０
０μＡとすると無視できない量となる。
【０００８】本発明の目的は低電圧で高速動作が可能な
半導体装置、特に半導体メモリ装置を実現することにあ
る。
半導体装置、特に半導体メモリ装置を実現することにあ
る。
【０００９】
【課題を解決するための手段】本発明においてはワード
線ＷＬが０Ｖ電位になっている選択されていない状態
で、メモリセルからビット線対ＢＬ，ＢＬＢに均一なリ
ーク電流が流れるようにすることにより、上記目的を達
成する。
線ＷＬが０Ｖ電位になっている選択されていない状態
で、メモリセルからビット線対ＢＬ，ＢＬＢに均一なリ
ーク電流が流れるようにすることにより、上記目的を達
成する。
【００１０】
【発明の実施の形態】図１は本発明のメモリセルの最も
簡単な実施例である。ＭＰ１，ＭＰ２が負荷MOSFET、Ｍ
Ｎ１，ＭＮ２が駆動MOSFET、ＭＮ３，ＭＮ４が転送MOSF
ETである。また、ＷＬはワード線で、転送MOSFET MN1,M
N2のゲート電極に接続されている。ＢＬ，ＢＬＢはビッ
ト線で、転送MOSFET MN3,MN4の電極に接続されている。
簡単な実施例である。ＭＰ１，ＭＰ２が負荷MOSFET、Ｍ
Ｎ１，ＭＮ２が駆動MOSFET、ＭＮ３，ＭＮ４が転送MOSF
ETである。また、ＷＬはワード線で、転送MOSFET MN1,M
N2のゲート電極に接続されている。ＢＬ，ＢＬＢはビッ
ト線で、転送MOSFET MN3,MN4の電極に接続されている。
【００１１】また、ＭＮ５，ＭＮ６は第２の転送MOSFET
で、ビット線ＢＬ，ＢＬＢと記憶ノードＮ１，Ｎ２を接
続している。第２の転送MOSFETのゲート電極は０Ｖ電位
に接地しており、デバイス特性（ゲート幅等も含める）
は転送MOSFET MN3,MN4と同じものを使用する。
で、ビット線ＢＬ，ＢＬＢと記憶ノードＮ１，Ｎ２を接
続している。第２の転送MOSFETのゲート電極は０Ｖ電位
に接地しており、デバイス特性（ゲート幅等も含める）
は転送MOSFET MN3,MN4と同じものを使用する。
【００１２】負荷MOSFET MP1、駆動MOSFET MN1から構成
された第１のインバータと負荷MOSFET MP2、駆動MOSFET
MN2から構成された第２のインバータにより正帰還ルー
プが形成されており、記憶素子を形成している。ワード
線ＷＬを正電源ＶＤＤに駆動することによって、ビット
線ＢＬ，ＢＬＢと記憶ノードＮ１，Ｎ２を接続状態にし
て上記記憶素子のデータを読み書きする。
された第１のインバータと負荷MOSFET MP2、駆動MOSFET
MN2から構成された第２のインバータにより正帰還ルー
プが形成されており、記憶素子を形成している。ワード
線ＷＬを正電源ＶＤＤに駆動することによって、ビット
線ＢＬ，ＢＬＢと記憶ノードＮ１，Ｎ２を接続状態にし
て上記記憶素子のデータを読み書きする。
【００１３】まず、第２の転送MOSFET MN5,MN6がない従
来構成のメモリセル（図２）の場合を説明する。仮定と
して、ビット線ＢＬ，ＢＬＢが電源電圧ＶＤＤにプリチ
ャージされ、ワード線ＷＬが０Ｖの状態を考える。記憶
情報としては、記憶ノードＮ１が０Ｖ、記憶ノードＮ２
が電源電圧ＶＤＤ電位を記憶している状態を仮定する。
来構成のメモリセル（図２）の場合を説明する。仮定と
して、ビット線ＢＬ，ＢＬＢが電源電圧ＶＤＤにプリチ
ャージされ、ワード線ＷＬが０Ｖの状態を考える。記憶
情報としては、記憶ノードＮ１が０Ｖ、記憶ノードＮ２
が電源電圧ＶＤＤ電位を記憶している状態を仮定する。
【００１４】たとえば、０.５Ｖ 以下のような低電圧で
高速に動作させるためには、低しきい値電圧のMOSFETで
メモリセルを構成しなければならないが、低しきい値の
MOSFETはオフ時にリーク電流（サブスレッショルドリー
ク電流）が大きく流れる。したがって、ビット線ＢＬと
記憶ノードＮ１間でリーク電流Ｉ１が流れ、ビット線Ｂ
ＬＢと記憶ノードＮ４間ではリーク電流Ｉ２が流れる。
記憶ノードＮ１とＮ２の電位が異なるため、Ｉ１≠Ｉ２
となり、この差はビット線対ＢＬ，ＢＬＢに対してノー
マルモードノイズの原因になる。このようにビット線が
不均一であれば、読み出し速度が低下する。
高速に動作させるためには、低しきい値電圧のMOSFETで
メモリセルを構成しなければならないが、低しきい値の
MOSFETはオフ時にリーク電流（サブスレッショルドリー
ク電流）が大きく流れる。したがって、ビット線ＢＬと
記憶ノードＮ１間でリーク電流Ｉ１が流れ、ビット線Ｂ
ＬＢと記憶ノードＮ４間ではリーク電流Ｉ２が流れる。
記憶ノードＮ１とＮ２の電位が異なるため、Ｉ１≠Ｉ２
となり、この差はビット線対ＢＬ，ＢＬＢに対してノー
マルモードノイズの原因になる。このようにビット線が
不均一であれば、読み出し速度が低下する。
【００１５】それに対して図１の本発明の構成では、新
たにビット線ＢＬＢと記憶ノードＮ２間でリーク電流Ｉ
４が流れ、ビット線ＢＬと記憶ノードＮ１間ではリーク
電流Ｉ３が流れる。第２転送MOSFET MN5,MN6のデバイス
特性は転送MOSFET MN3,MN4と同じであるので、Ｉ１＝Ｉ
４，Ｉ２＝Ｉ３となる。ビット線ＢＬからこのメモリセ
ルに流れる電流はＩ１＋Ｉ３で、ビット線ＢＬＢからこ
のメモリセルに流れる電流はＩ２＋Ｉ４（＝Ｉ１＋Ｉ
３）なので、ビット線ＢＬ，ＢＬＢからメモリセルに流
れる電流は同じになり、ノーマルモードノイズが発生し
ない。
たにビット線ＢＬＢと記憶ノードＮ２間でリーク電流Ｉ
４が流れ、ビット線ＢＬと記憶ノードＮ１間ではリーク
電流Ｉ３が流れる。第２転送MOSFET MN5,MN6のデバイス
特性は転送MOSFET MN3,MN4と同じであるので、Ｉ１＝Ｉ
４，Ｉ２＝Ｉ３となる。ビット線ＢＬからこのメモリセ
ルに流れる電流はＩ１＋Ｉ３で、ビット線ＢＬＢからこ
のメモリセルに流れる電流はＩ２＋Ｉ４（＝Ｉ１＋Ｉ
３）なので、ビット線ＢＬ，ＢＬＢからメモリセルに流
れる電流は同じになり、ノーマルモードノイズが発生し
ない。
【００１６】図１中の第２転送MOSFET MN5,MN6は、ワー
ド線が０Ｖで非選択状態の時、ビット線ＢＬおよびＢＬ
Ｂからメモリセルに流れるリーク電流が同一量になるよ
うなものであれば、例えばポリシリコン等の抵抗体や電
流源であってもよい。
ド線が０Ｖで非選択状態の時、ビット線ＢＬおよびＢＬ
Ｂからメモリセルに流れるリーク電流が同一量になるよ
うなものであれば、例えばポリシリコン等の抵抗体や電
流源であってもよい。
【００１７】また、図１では完全ＣＭＯＳ型メモリセル
を用いているが、薄膜トランジスタ負荷型メモリセルや
高抵抗負荷型メモリセルあるいはSOI MOSFETを用いたメ
モリセルでもよい。図１では駆動MOSFET MN1,MN2のソー
ス電極を接地(ＧＮＤに接続)しているが、読み出し時に
それを駆動するようにしてもよい。
を用いているが、薄膜トランジスタ負荷型メモリセルや
高抵抗負荷型メモリセルあるいはSOI MOSFETを用いたメ
モリセルでもよい。図１では駆動MOSFET MN1,MN2のソー
ス電極を接地(ＧＮＤに接続)しているが、読み出し時に
それを駆動するようにしてもよい。
【００１８】図３はメモリセルをアレイ状に並べたメモ
リ回路図である。図３でメモリセルＭＣ１１からＭＣｐ
ｑに図２の従来構成のメモリセルを用いると、図３はメ
モリの従来回路図になる。
リ回路図である。図３でメモリセルＭＣ１１からＭＣｐ
ｑに図２の従来構成のメモリセルを用いると、図３はメ
モリの従来回路図になる。
【００１９】ＷＬ１からＷＬｐはワード線、ＢＬ１，Ｂ
ＬＢ１からＢＬｑ，ＢＬＢｑはビット線、ＭＣ１１から
ＭＣｐｑはメモリセル、ＭＰ１０からＭＰ１２はＰ型MO
SFETでイコライザＥＱを構成している。ＳＡはセンスア
ンプ、ＳＡ１はセンスアンプ起動信号、ＯＵＴ１からＯ
ＵＴｑは出力である。ここでは簡単のため、ライトアン
プ等のメモリセルへの書き込み動作に必要な回路は図示
していないが、特にその構造は問わない。
ＬＢ１からＢＬｑ，ＢＬＢｑはビット線、ＭＣ１１から
ＭＣｐｑはメモリセル、ＭＰ１０からＭＰ１２はＰ型MO
SFETでイコライザＥＱを構成している。ＳＡはセンスア
ンプ、ＳＡ１はセンスアンプ起動信号、ＯＵＴ１からＯ
ＵＴｑは出力である。ここでは簡単のため、ライトアン
プ等のメモリセルへの書き込み動作に必要な回路は図示
していないが、特にその構造は問わない。
【００２０】ワード線ＷＬ１からＷＬｐから一本を選択
してメモリセル一行を選択し、ビット線に選択されたメ
モリセルの情報を読み出し、センスアンプＳＡを起動す
ることでその信号を増幅し出力する。
してメモリセル一行を選択し、ビット線に選択されたメ
モリセルの情報を読み出し、センスアンプＳＡを起動す
ることでその信号を増幅し出力する。
【００２１】図４は図３の回路で、電源電圧ＶＤＤが十
分に高く（例えば２.５Ｖ 程度）、MOSFETを高しきい値
（例えば０.５Ｖ 程度）で設計している場合のタイミン
グチャートである。簡単化のため、このタイミングチャ
ートでは出力ＯＵＴ１に関係のある信号についてのみ図
示している。
分に高く（例えば２.５Ｖ 程度）、MOSFETを高しきい値
（例えば０.５Ｖ 程度）で設計している場合のタイミン
グチャートである。簡単化のため、このタイミングチャ
ートでは出力ＯＵＴ１に関係のある信号についてのみ図
示している。
【００２２】イコライズ信号ＥＱ１を‘１’にネゲート
してから、ワード線ＷＬ１を‘１’に駆動している。ビ
ット線ＢＬ１，ＢＬＢ１からメモリセルＭＣ１１からMC
p1へリーク電流は、トランジスタが高しきい値であるた
め、ほとんど流れない。したがって、イコライザをネゲ
ートしてからワード線ＷＬ１を‘１’に駆動するまでに
ビット線電位は‘１’のままである。ワード線を‘１’
に駆動すると、メモリセルＭＣ１１によってビット線が
駆動され、ビット線ＢＬ１，ＢＬＢ１のうち一方だけ、
例えばビット線ＢＬＢ１の電位だけが低下する。ワード
線をアサートしてから時間ｔ１後、ビット線対ＢＬ１，
ＢＬＢ１の電位差が１００ｍＶ程度開いた状態でセンス
アンプ起動信号ＳＡ１を‘１’にしてセンスアンプを駆
動し、ビット線対ＢＬ１，ＢＬＢ１電位差（ΔＶ）を増
幅する。
してから、ワード線ＷＬ１を‘１’に駆動している。ビ
ット線ＢＬ１，ＢＬＢ１からメモリセルＭＣ１１からMC
p1へリーク電流は、トランジスタが高しきい値であるた
め、ほとんど流れない。したがって、イコライザをネゲ
ートしてからワード線ＷＬ１を‘１’に駆動するまでに
ビット線電位は‘１’のままである。ワード線を‘１’
に駆動すると、メモリセルＭＣ１１によってビット線が
駆動され、ビット線ＢＬ１，ＢＬＢ１のうち一方だけ、
例えばビット線ＢＬＢ１の電位だけが低下する。ワード
線をアサートしてから時間ｔ１後、ビット線対ＢＬ１，
ＢＬＢ１の電位差が１００ｍＶ程度開いた状態でセンス
アンプ起動信号ＳＡ１を‘１’にしてセンスアンプを駆
動し、ビット線対ＢＬ１，ＢＬＢ１電位差（ΔＶ）を増
幅する。
【００２３】それに対して、図５は図３の回路で、電源
電圧ＶＤＤが低く（例えば０.５Ｖ程度）、MOSFETを低
しきい値（例えば０.１Ｖ 程度）で設計している場合の
タイミングチャートである。
電圧ＶＤＤが低く（例えば０.５Ｖ程度）、MOSFETを低
しきい値（例えば０.１Ｖ 程度）で設計している場合の
タイミングチャートである。
【００２４】図１で説明したようにメモリセル中の転送
MOSFETのリーク電流のため、ビット線ＢＬ１，ＢＬＢ１
からメモリセルＭＣ１１からＭＣｐ１へリーク電流Ｉ１
０，Ｉ１１が流れる。仮定として、ビット線から１個の
メモリセルへのリーク電流をＩ０とする。また、ビット
線ＢＬ１，ＢＬＢ１に接続されているｐ個のメモリセル
のうち、メモリセルＭＣ１に‘１’が、メモリセルＭＣ
２からＭＣｐまでのｐ−１個に‘０’が記憶されている
とする。すると、ビット線ＢＬ１からｐ−１個のメモリ
セルへリーク電流がＩ１０＝（ｐ−１）×Ｉ０だけ流
れ、ビット線BLB1から１個のメモリセルへリーク電流が
Ｉ１１＝Ｉ０だけ流れることになる。これにより、イコ
ライザをネゲートしてからワード線ＷＬ１を‘１’に駆
動するまでにビット線ＢＬ１，ＢＬＢ１電位が低下す
る。
MOSFETのリーク電流のため、ビット線ＢＬ１，ＢＬＢ１
からメモリセルＭＣ１１からＭＣｐ１へリーク電流Ｉ１
０，Ｉ１１が流れる。仮定として、ビット線から１個の
メモリセルへのリーク電流をＩ０とする。また、ビット
線ＢＬ１，ＢＬＢ１に接続されているｐ個のメモリセル
のうち、メモリセルＭＣ１に‘１’が、メモリセルＭＣ
２からＭＣｐまでのｐ−１個に‘０’が記憶されている
とする。すると、ビット線ＢＬ１からｐ−１個のメモリ
セルへリーク電流がＩ１０＝（ｐ−１）×Ｉ０だけ流
れ、ビット線BLB1から１個のメモリセルへリーク電流が
Ｉ１１＝Ｉ０だけ流れることになる。これにより、イコ
ライザをネゲートしてからワード線ＷＬ１を‘１’に駆
動するまでにビット線ＢＬ１，ＢＬＢ１電位が低下す
る。
【００２５】ワード線を‘１’に駆動すると、そのワー
ド線によって選択されたメモリセルＭＣ１によってビッ
ト線が駆動され、ビット線ＢＬＢ１の電位が低下する
が、先ほどのリーク電流によるビット線ＢＬ１電位降下
があるために、ビット線対BL1，ＢＬＢ１にメモリセル
の情報が反映されるまでには多くの時間ｔ２を要する。
ド線によって選択されたメモリセルＭＣ１によってビッ
ト線が駆動され、ビット線ＢＬＢ１の電位が低下する
が、先ほどのリーク電流によるビット線ＢＬ１電位降下
があるために、ビット線対BL1，ＢＬＢ１にメモリセル
の情報が反映されるまでには多くの時間ｔ２を要する。
【００２６】図５の例は例えばＩ１０＝１００μＡで、
メモリセル電流が２００μＡの場合である。ビット線対
ＢＬ１，ＢＬＢ１にメモリセルの情報が反映されてか
ら、ビット線対ＢＬ１，ＢＬＢ１の電位差が１００ｍＶ
程度開くまでにさらに時間ｔ３だけ要し、その後にセン
スアンプ起動信号ＳＡ１をアサートすることになる。し
たがって、ワード線をアサートしてからセンスアンプを
起動するまでには時間ｔ２＋ｔ３だけ要し、図４の場合
（時間ｔ１）と比較して多くの時間を要することが分か
る。
メモリセル電流が２００μＡの場合である。ビット線対
ＢＬ１，ＢＬＢ１にメモリセルの情報が反映されてか
ら、ビット線対ＢＬ１，ＢＬＢ１の電位差が１００ｍＶ
程度開くまでにさらに時間ｔ３だけ要し、その後にセン
スアンプ起動信号ＳＡ１をアサートすることになる。し
たがって、ワード線をアサートしてからセンスアンプを
起動するまでには時間ｔ２＋ｔ３だけ要し、図４の場合
（時間ｔ１）と比較して多くの時間を要することが分か
る。
【００２７】仮にメモリセル電流が１００μＡの場合に
は、メモリセル電流とリーク電流が同じになり、ビット
線の駆動の区別が出来なくなって読み出しができない。
さらにメモリセル電流が小さくなったり、リーク電流が
大きくなっても同様である。
は、メモリセル電流とリーク電流が同じになり、ビット
線の駆動の区別が出来なくなって読み出しができない。
さらにメモリセル電流が小さくなったり、リーク電流が
大きくなっても同様である。
【００２８】図５では、同一のビット線に接続されてい
るメモリセルの記憶されている情報は、一個のメモリセ
ルＭＣ１１以外は全て同じであると仮定したが、一般的
にこの仮定は成り立たず、メモリセルＭＣ１１からＭＣ
ｐ１に記憶されている情報によってリーク電流Ｉ１０，
Ｉ１１が異なることになる。その場合は、ワード線をア
サートしてからビット線対ＢＬ１，ＢＬＢ１の電位差が
１００ｍＶ程度開くまでの時間（ｔ２＋ｔ３）が、メモ
リセルＭＣ１１からＭＣｐ１に記憶されている情報によ
って異なることになり、センスアンプの起動タイミング
設計が難しくなる。これは読み出し時間の増加につなが
る。このようにビット線対に不均一にリーク電流がある
場合、読み出しに多くの時間がかかることがわかる。
るメモリセルの記憶されている情報は、一個のメモリセ
ルＭＣ１１以外は全て同じであると仮定したが、一般的
にこの仮定は成り立たず、メモリセルＭＣ１１からＭＣ
ｐ１に記憶されている情報によってリーク電流Ｉ１０，
Ｉ１１が異なることになる。その場合は、ワード線をア
サートしてからビット線対ＢＬ１，ＢＬＢ１の電位差が
１００ｍＶ程度開くまでの時間（ｔ２＋ｔ３）が、メモ
リセルＭＣ１１からＭＣｐ１に記憶されている情報によ
って異なることになり、センスアンプの起動タイミング
設計が難しくなる。これは読み出し時間の増加につなが
る。このようにビット線対に不均一にリーク電流がある
場合、読み出しに多くの時間がかかることがわかる。
【００２９】次に、図３でメモリセルＭＣ１１からＭＣ
ｐｑに図１の本発明のメモリセルを用いた場合を考え
る。電源電圧ＶＤＤが低く（例えば０.５Ｖ 程度）、MO
SFETが低しきい値（例えば０.１Ｖ 程度）の場合でも、
図１のメモリセルは前述のようにビット線対でメモリセ
ル間で流れる電流に違いがない。したがって、タイミン
グチャートは図６のようになる。
ｐｑに図１の本発明のメモリセルを用いた場合を考え
る。電源電圧ＶＤＤが低く（例えば０.５Ｖ 程度）、MO
SFETが低しきい値（例えば０.１Ｖ 程度）の場合でも、
図１のメモリセルは前述のようにビット線対でメモリセ
ル間で流れる電流に違いがない。したがって、タイミン
グチャートは図６のようになる。
【００３０】ビット線ＢＬ１，ＢＬＢ１で同一のリーク
電流Ｉ１０，Ｉ１１が流れるので、イコライザＥＱ１を
ネゲートすると、ビット線電位が同時に低下する。その
後、ワード線をアサートするとビット線対ＢＬ１，ＢＬ
Ｂ１にメモリセルの情報が反映される。ビット線対ＢＬ
１，ＢＬＢ１の電位差が１００ｍＶ程度開くまでの時間
をｔ４とすると、ｔ４はｔ４＞ｔ１ではあるが、図４の
ｔ１とほぼ同じ時間になる。メモリセルを低しきい値化
しても高速に読み出しができる。
電流Ｉ１０，Ｉ１１が流れるので、イコライザＥＱ１を
ネゲートすると、ビット線電位が同時に低下する。その
後、ワード線をアサートするとビット線対ＢＬ１，ＢＬ
Ｂ１にメモリセルの情報が反映される。ビット線対ＢＬ
１，ＢＬＢ１の電位差が１００ｍＶ程度開くまでの時間
をｔ４とすると、ｔ４はｔ４＞ｔ１ではあるが、図４の
ｔ１とほぼ同じ時間になる。メモリセルを低しきい値化
しても高速に読み出しができる。
【００３１】以上の実施例ではイコライザＥＱによって
ビット線を電源電圧ＶＤＤ電位までプリチャージしてい
るが、プリチャージレベルは電源電圧の半分（ＶＤＤ／
２）でもよく、特に電源電圧電位（ＶＤＤ）に限らなく
てもよい。またさらに、図３ではイコライザのみで、ビ
ット線負荷は接続していないが、Ｐ型MOSFET負荷等を接
続してもよい。
ビット線を電源電圧ＶＤＤ電位までプリチャージしてい
るが、プリチャージレベルは電源電圧の半分（ＶＤＤ／
２）でもよく、特に電源電圧電位（ＶＤＤ）に限らなく
てもよい。またさらに、図３ではイコライザのみで、ビ
ット線負荷は接続していないが、Ｐ型MOSFET負荷等を接
続してもよい。
【００３２】また、図３から図６ではセンスアンプとし
てラッチ型のセンスアンプの使用を想定したが、特にセ
ンスアンプの種類は問わない。したがって、カレントミ
ラー型センスアンプのようにセンスアンプによっては起
動信号ＳＡ１が必要のないものでもよい。その場合、ビ
ット線対ＢＬ１，ＢＬＢ１の電位差を常にセンスアンプ
が増幅することになり、図５の従来構成のメモリではビ
ット線対電位が交差しているので、読み出し速度が遅く
なると同時に、出力にハザードを生じて消費電力が増加
してしまう。それに対し、図６の本発明のメモリセルを
使用した場合のメモリでは、ビット線対電位は交差しな
いので、速く読み出せ、出力にハザードも生じない。ま
た、ビット線に負荷MOSFETを接続していないが、ビット
線のリーク電流が大きいときには負荷MOSFETを接続すれ
ばよい。リーク電流によるビット線の電位降下を抑える
ことができる。
てラッチ型のセンスアンプの使用を想定したが、特にセ
ンスアンプの種類は問わない。したがって、カレントミ
ラー型センスアンプのようにセンスアンプによっては起
動信号ＳＡ１が必要のないものでもよい。その場合、ビ
ット線対ＢＬ１，ＢＬＢ１の電位差を常にセンスアンプ
が増幅することになり、図５の従来構成のメモリではビ
ット線対電位が交差しているので、読み出し速度が遅く
なると同時に、出力にハザードを生じて消費電力が増加
してしまう。それに対し、図６の本発明のメモリセルを
使用した場合のメモリでは、ビット線対電位は交差しな
いので、速く読み出せ、出力にハザードも生じない。ま
た、ビット線に負荷MOSFETを接続していないが、ビット
線のリーク電流が大きいときには負荷MOSFETを接続すれ
ばよい。リーク電流によるビット線の電位降下を抑える
ことができる。
【００３３】図７は本発明の別のメモリセルの実施例で
ある。ＭＰ２０，ＭＰ２１が負荷MOSFET、ＭＮ２０，Ｍ
Ｎ２１が駆動MOSFET、ＭＮ２２が転送MOSFETである。ま
た、ＷＬはワード線で、転送MOSFET MN22 のゲート電極
に接続されている。ＢＬはビット線で、転送MOSFET MN2
1 の電極に接続されている。また、ＭＮ２２は第２の転
送MOSFETで、ビット線ＢＬと記憶ノードＮ３を接続して
いる。第２の転送MOSFETのゲート電極は０Ｖ電位に接地
しており、デバイス特性（ゲート幅等も含める）は転送
MOSFET MN21 と同じものを使用する。
ある。ＭＰ２０，ＭＰ２１が負荷MOSFET、ＭＮ２０，Ｍ
Ｎ２１が駆動MOSFET、ＭＮ２２が転送MOSFETである。ま
た、ＷＬはワード線で、転送MOSFET MN22 のゲート電極
に接続されている。ＢＬはビット線で、転送MOSFET MN2
1 の電極に接続されている。また、ＭＮ２２は第２の転
送MOSFETで、ビット線ＢＬと記憶ノードＮ３を接続して
いる。第２の転送MOSFETのゲート電極は０Ｖ電位に接地
しており、デバイス特性（ゲート幅等も含める）は転送
MOSFET MN21 と同じものを使用する。
【００３４】図１のものと比較すると、ビット線を一本
にしたシングルエンド構造にしたところが異なる。図１
のメモリセルに比較して、トランジスタ数が少なくて済
むために面積が削減できる。一般にビット線をシングル
エンド構造にするとメモリセルへ‘Ｈ’データを書き込
むのに時間がかかるという欠点が生じる。これは例えば
ビット線ＢＬを電源電圧以上にドライブしてもよいし、
ワード線を電源電圧以上にドライブしてもよい。
にしたシングルエンド構造にしたところが異なる。図１
のメモリセルに比較して、トランジスタ数が少なくて済
むために面積が削減できる。一般にビット線をシングル
エンド構造にするとメモリセルへ‘Ｈ’データを書き込
むのに時間がかかるという欠点が生じる。これは例えば
ビット線ＢＬを電源電圧以上にドライブしてもよいし、
ワード線を電源電圧以上にドライブしてもよい。
【００３５】図８は図７のメモリセルを用いたメモリ回
路の実施例で、メモリセルをＭＤ１１〜ＭＤｐｑで示
し、メモリセルアレイをＭＤと示している。図３の実施
例と異なるところは、ＢＬ，ＢＬＢと２本設けたビット
線にメモリセルを交互に接続したことである。
路の実施例で、メモリセルをＭＤ１１〜ＭＤｐｑで示
し、メモリセルアレイをＭＤと示している。図３の実施
例と異なるところは、ＢＬ，ＢＬＢと２本設けたビット
線にメモリセルを交互に接続したことである。
【００３６】図９は図８のタイミングチャートを示して
いる。イコライズ信号ＥＱ１をネゲートすると、転送MO
SFETのリーク電流によって、ビット線ＢＬ１，ＢＬＢ１
の電位が図のＢＬＢ１のように低下する。ワード線ＷＬ
１をアサートすると、アサートされたワード線に接続さ
れたメモリセルが‘１’を記憶していると、図のＢＬ１
（１）のようにビット線ＢＬ１の電位降下の速度がビッ
ト線ＢＬＢ１よりも遅くなる。また、メモリセルが
‘０’を記憶していると、図のＢＬ１（０）のようにビ
ット線ＢＬ１の電位降下の速度がビット線ＢＬＢ１より
も速くなる。このためいずれにしても、ビット線ＢＬ
１，ＢＬＢ１に電位差が生じる。これをセンスアンプに
よって増幅することでメモリセルの情報を読み出してい
る。
いる。イコライズ信号ＥＱ１をネゲートすると、転送MO
SFETのリーク電流によって、ビット線ＢＬ１，ＢＬＢ１
の電位が図のＢＬＢ１のように低下する。ワード線ＷＬ
１をアサートすると、アサートされたワード線に接続さ
れたメモリセルが‘１’を記憶していると、図のＢＬ１
（１）のようにビット線ＢＬ１の電位降下の速度がビッ
ト線ＢＬＢ１よりも遅くなる。また、メモリセルが
‘０’を記憶していると、図のＢＬ１（０）のようにビ
ット線ＢＬ１の電位降下の速度がビット線ＢＬＢ１より
も速くなる。このためいずれにしても、ビット線ＢＬ
１，ＢＬＢ１に電位差が生じる。これをセンスアンプに
よって増幅することでメモリセルの情報を読み出してい
る。
【００３７】その他、ビット線にダミーのメモリセルを
接続してその読み出し電位をビット線の比較電位に使用
することもできる。シングルエンドのメモリセルの読み
書き方法については、ダイナミックメモリで用いている
種々の方法が使用できる。
接続してその読み出し電位をビット線の比較電位に使用
することもできる。シングルエンドのメモリセルの読み
書き方法については、ダイナミックメモリで用いている
種々の方法が使用できる。
【００３８】図１０は図７のシングルエンドの本発明の
メモリセルの書き込みの問題を解決する別の実施例であ
る。図１０では図７と比較して、第２の転送MOSFETのゲ
ート端子を第２のワード線ＷＬＢに接続している。この
ような構成にして、‘１’をメモリセルに書き込むとき
にはワード線ＷＬＢを用いてビット線ＢＬに‘０’にド
ライブしてもよい。高速な書き込みが実現できる。
メモリセルの書き込みの問題を解決する別の実施例であ
る。図１０では図７と比較して、第２の転送MOSFETのゲ
ート端子を第２のワード線ＷＬＢに接続している。この
ような構成にして、‘１’をメモリセルに書き込むとき
にはワード線ＷＬＢを用いてビット線ＢＬに‘０’にド
ライブしてもよい。高速な書き込みが実現できる。
【００３９】図１１は図７のメモリセルの駆動MOSFETの
ソース端子をワード線ＷＬと平行なソース線として制御
できるようにしたものである。図１２は図１１で駆動MO
SFETの一つをソース線に接続して制御できるようにした
ものである。
ソース端子をワード線ＷＬと平行なソース線として制御
できるようにしたものである。図１２は図１１で駆動MO
SFETの一つをソース線に接続して制御できるようにした
ものである。
【００４０】図１３に図１１あるいは図１２のメモリセ
ルのタイミングチャートを示す。書き込み時にワード線
ＷＬをアサートすると同時にソース線ＳＬをＧＮＤ電位
から正電位にドライブする。ここでは電源電位ＶＤＤに
ドライブしている。メモリセル内の駆動MOSFETのドライ
ブ能力が低下し、ノードＮ３，Ｎ４に書き込みたい情報
を反映した電位をあたえることができる。その後、ソー
ス線をネゲートするとその電位は増幅され、図１３のよ
うにメモリセルへの書き込みが完了する。図１３ではソ
ース線を書き込み時に正電位方向にドライブしている
が、ハイインピーダンス状態にしてもよい。同様に駆動
MOSFETのドライブ能力が低下し、書き込みが高速に行え
る。
ルのタイミングチャートを示す。書き込み時にワード線
ＷＬをアサートすると同時にソース線ＳＬをＧＮＤ電位
から正電位にドライブする。ここでは電源電位ＶＤＤに
ドライブしている。メモリセル内の駆動MOSFETのドライ
ブ能力が低下し、ノードＮ３，Ｎ４に書き込みたい情報
を反映した電位をあたえることができる。その後、ソー
ス線をネゲートするとその電位は増幅され、図１３のよ
うにメモリセルへの書き込みが完了する。図１３ではソ
ース線を書き込み時に正電位方向にドライブしている
が、ハイインピーダンス状態にしてもよい。同様に駆動
MOSFETのドライブ能力が低下し、書き込みが高速に行え
る。
【００４１】以上の実施例では、サブスレッショルドリ
ーク電流によるビット線対のノーマルモードノイズにつ
いての解決策を示してきた。しかし、酸化膜が薄くなっ
たときのトンネル電流等による酸化膜リーク電流による
ビット線対のノーマルモードノイズについても同様に解
決できることは言うまでない。
ーク電流によるビット線対のノーマルモードノイズにつ
いての解決策を示してきた。しかし、酸化膜が薄くなっ
たときのトンネル電流等による酸化膜リーク電流による
ビット線対のノーマルモードノイズについても同様に解
決できることは言うまでない。
【００４２】
【発明の効果】本発明によれば、前記各実施例で明らか
にしたように、低電圧で高速動作可能なメモリ回路を実
現できる。
にしたように、低電圧で高速動作可能なメモリ回路を実
現できる。
【図１】本発明のメモリセルの回路図。
【図２】従来のメモリセルを表す回路図。
【図３】本発明の一実施例のメモリセルを用いたメモリ
装置の回路図。
装置の回路図。
【図４】従来のメモリセルの動作タイミングチャート。
【図５】従来のメモリセルの問題点を示す動作タイミン
グチャート。
グチャート。
【図６】本発明のメモリセルを用いたメモリの動作タイ
ミングチャート。
ミングチャート。
【図７】本発明の他の実施例のメモリセルの回路図。
【図８】図７のメモリセルを用いたメモリ装置の回路
図。
図。
【図９】本発明のメモリセルを用いたメモリのタイミン
グチャート。
グチャート。
【図１０】図７のメモリセルの書き込み特性を向上させ
たメモリセルの実施例の回路図。
たメモリセルの実施例の回路図。
【図１１】図７のメモリセルの書き込み特性を向上させ
たメモリセルの実施例の回路図。
たメモリセルの実施例の回路図。
【図１２】図７のメモリセルの書き込み特性を向上させ
たメモリセルの実施例の回路図。
たメモリセルの実施例の回路図。
【図１３】本発明のメモリセルを用いたメモリの動作タ
イミングチャート。
イミングチャート。
ＭＰ１，ＭＰ２，ＭＰ２０，ＭＰ２１…負荷MOSFET、Ｍ
Ｎ１,ＭＮ２,ＭＮ２０，ＭＮ２１…駆動MOSFET、ＭＮ
３，ＭＮ４，ＭＮ２２…転送MOSFET、ＭＮ５，ＭＮ６，
ＭＮ２３…第２転送MOSFET、ＢＬ，ＢＬＢ…ビット線、
ＳＬ…ソース線、ＷＬ，ＷＬＢ…ワード線、ＭＰ１０,
ＭＰ１１,ＭＰ１２…ＰMOSFET、ＭＣ１１，ＭＣ１ｑ，
ＭＣ２１，ＭＣ２ｑ，ＭＣｐ１，ＭＣｐｑ，ＭＤ１１，
ＭＤ１ｑ，ＭＤ２１，ＭＤ２ｑ，ＭＤｐ１，ＭＤｐｑ…
メモリセル、ＭＣ，ＭＤ…メモリセルアレイ、ＳＡ…セ
ンスアンプ、ＥＱ…イコライザ。
Ｎ１,ＭＮ２,ＭＮ２０，ＭＮ２１…駆動MOSFET、ＭＮ
３，ＭＮ４，ＭＮ２２…転送MOSFET、ＭＮ５，ＭＮ６，
ＭＮ２３…第２転送MOSFET、ＢＬ，ＢＬＢ…ビット線、
ＳＬ…ソース線、ＷＬ，ＷＬＢ…ワード線、ＭＰ１０,
ＭＰ１１,ＭＰ１２…ＰMOSFET、ＭＣ１１，ＭＣ１ｑ，
ＭＣ２１，ＭＣ２ｑ，ＭＣｐ１，ＭＣｐｑ，ＭＤ１１，
ＭＤ１ｑ，ＭＤ２１，ＭＤ２ｑ，ＭＤｐ１，ＭＤｐｑ…
メモリセル、ＭＣ，ＭＤ…メモリセルアレイ、ＳＡ…セ
ンスアンプ、ＥＱ…イコライザ。
Claims (8)
- 【請求項１】二つの駆動MOSFETおよび二つの転送MOSFET
と、二つの負荷素子と二つのリーク素子により構成され
たスタティック型のメモリセルがアレー状に形成され、
上記二つの負荷素子のソース電極が共に第１動作電位点
に接続され、上記二つの駆動MOSFETのソース電極が共に
第２動作電位点に接続され、同一列の上記メモリセルの
上記二つの転送MOSFETのソース電極あるいはドレイン電
極に共通接続された少なくとも一対のビット線と、同一
行の上記メモリセルの上記二つの転送MOSFETのゲート電
極に共通接続された少なくとも一つのワード線から構成
されている半導体集積回路において、メモリセル内の上
記二つのリーク素子は一対の上記ビット線にそれぞれ接
続され、上記メモリセルの非動作時に一対のビット線に
流れる電流が同じになることを特徴とする半導体装置。 - 【請求項２】請求項１の上記リーク素子が上記駆動MOSF
ETと同一構造のMOSFETで構成され、そのMOSFETのゲート
端子の電位が上記メモリセルの非動作時のワード線の電
位に固定されていることを特徴とする半導体装置。 - 【請求項３】二つの駆動MOSFETおよび一つの転送MOSFET
と、二つの負荷素子と一つのリーク素子により構成され
たスタティック型のメモリセルがアレー状に形成され、
上記二つの負荷素子のソース電極が共に第１動作電位点
に接続され、一対のビット線に、同一列の上記メモリセ
ルの上記転送MOSFETのソース電極あるいはドレイン電極
が交互に接続され、同一行の上記メモリセルの上記転送
MOSFETのゲート電極に共通接続されたワード線と、同一
行の上記メモリセルの上記二つの駆動MOSFETのソース電
極に共通接続された少なくとも一つのソース線から構成
されている半導体集積回路において、メモリセル内の上
記リーク素子は上記ビット線に接続され、上記メモリセ
ルの非動作時に一対のビット線に流れる電流が同じにな
ることを特徴とする半導体装置。 - 【請求項４】請求項３の上記リーク素子が上記駆動MOSF
ETと同一構造のMOSFETで構成され、そのMOSFETのゲート
端子の電位が上記メモリセルの非動作時のワード線の電
位に固定されていることを特徴とする半導体装置。 - 【請求項５】請求項３の上記リーク素子が上記駆動MOSF
ETと同一構造のMOSFETで構成され、さらに、同一行の上
記メモリセルの上記リーク素子のゲート電極に共通接続
された第２のワード線があり、読み出し時には上記ワー
ド線あるいは上記第２のワード線のどちらか一方を第１
動作電位点かあるいはそれ以上の電位にし、書き込み時
には書き込み値によって、上記ワード線あるいは上記第
２のワード線のどちらか一方を第１動作電位点あるいは
それ以上の電位にし、非動作時には上記ワード線と上記
第２のワード線の両方に同一の電位を与えることを特徴
とする半導体装置。 - 【請求項６】請求項３から請求項５のいずれかに記載の
上記ソース線が、第２動作電位点に接続されていること
を特徴とする半導体装置。 - 【請求項７】請求項３から請求項５のいずれかに記載の
上記ソース線を、読み出し時あるいは非動作時には第２
動作電位点に接続し、書き込み時には第２動作点よりも
高い電位に接続することを特徴とする半導体装置。 - 【請求項８】請求項３から請求項５のいずれかに記載の
上記ソース線を、書き込み時に、読み出し時あるいは非
動作時よりも高いインピーダンスにすることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057714A JPH11260063A (ja) | 1998-03-10 | 1998-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057714A JPH11260063A (ja) | 1998-03-10 | 1998-03-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260063A true JPH11260063A (ja) | 1999-09-24 |
Family
ID=13063629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10057714A Pending JPH11260063A (ja) | 1998-03-10 | 1998-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11260063A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001065565A1 (en) * | 2000-03-03 | 2001-09-07 | Mosaid Technologies Incorporated | An improved high density memory cell |
| WO2004025661A3 (en) * | 2002-09-10 | 2004-12-09 | Intel Corp | Static random access memory with symmetric leakage-compensated bit line |
| EP1579456A1 (de) * | 2002-11-26 | 2005-09-28 | Infineon Technologies AG | Sram-speicherzelle und verfahren zum kompensieren eines in die sram-speicherzelle fliessenden leckstroms |
| JP2007004930A (ja) * | 2005-06-27 | 2007-01-11 | Renesas Technology Corp | 半導体記憶装置 |
-
1998
- 1998-03-10 JP JP10057714A patent/JPH11260063A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001065565A1 (en) * | 2000-03-03 | 2001-09-07 | Mosaid Technologies Incorporated | An improved high density memory cell |
| GB2375642A (en) * | 2000-03-03 | 2002-11-20 | Mosaid Technologies Inc | An improved high density memory cell |
| US6751111B2 (en) | 2000-03-03 | 2004-06-15 | Mosaid Technologies Incorporated | High density memory cell |
| WO2004025661A3 (en) * | 2002-09-10 | 2004-12-09 | Intel Corp | Static random access memory with symmetric leakage-compensated bit line |
| EP1579456A1 (de) * | 2002-11-26 | 2005-09-28 | Infineon Technologies AG | Sram-speicherzelle und verfahren zum kompensieren eines in die sram-speicherzelle fliessenden leckstroms |
| US7504695B2 (en) | 2002-11-26 | 2009-03-17 | Infineon Technologies Ag | SRAM memory cell and method for compensating a leakage current flowing into the SRAM memory cell |
| JP2007004930A (ja) * | 2005-06-27 | 2007-01-11 | Renesas Technology Corp | 半導体記憶装置 |
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