JPH0334191A - スタティック型半導体メモリ - Google Patents
スタティック型半導体メモリInfo
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- JPH0334191A JPH0334191A JP1168588A JP16858889A JPH0334191A JP H0334191 A JPH0334191 A JP H0334191A JP 1168588 A JP1168588 A JP 1168588A JP 16858889 A JP16858889 A JP 16858889A JP H0334191 A JPH0334191 A JP H0334191A
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- Japan
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- bit line
- memory cell
- access transistor
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- 238000010586 diagram Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、スタティック型半導体メモリに関する。
本発明は、スタティック型半導体メモリにおいて、一対
のＣＭＯＳインバータから戒るフリップフロップ回路と
アクセストランジスタとによりメモリセルが構成され、
上記フリップフロップ回路の一方のデータ入出力端に上
記アクセストランジスタを介して一本のビット線が接続
されている。
のＣＭＯＳインバータから戒るフリップフロップ回路と
アクセストランジスタとによりメモリセルが構成され、
上記フリップフロップ回路の一方のデータ入出力端に上
記アクセストランジスタを介して一本のビット線が接続
されている。
これによって、必ずしもビット線を細くすることなく、
メモリセルの高集積密度化を図ることができる。
メモリセルの高集積密度化を図ることができる。
スタティック型半導体メモリの一種としてスタティック
ＲＡＭ （Ｒａｎｄｏｓ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）が知られている。従来、このスタティックＲＡＭとし
ては、高抵抗多結晶シリコン（Ｓｔ ）負荷型スタティ
ックＲＡＭと完全ＣＭＯ３型スタティックＲＡＭとがあ
る。
ＲＡＭ （Ｒａｎｄｏｓ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）が知られている。従来、このスタティックＲＡＭとし
ては、高抵抗多結晶シリコン（Ｓｔ ）負荷型スタティ
ックＲＡＭと完全ＣＭＯ３型スタティックＲＡＭとがあ
る。
第３図は従来の高抵抗多結晶Ｓｉ負荷型スタティックＲ
ＡＭのメモリセルを示す、第３図に示すように、この高
抵抗多結晶Ｓｉ負荷型スタティックＲＡＭのメモリセル
は、ドライバトランジスタＴ＋及び高抵抗多結晶Ｓｔ抵
抗Ｒ，から成るインバータとドライバトランジスタＴ２
及び高抵抗多結晶Ｓｉ抵抗Ｒ２から成るインバータとの
一対のインバータから成るフリップフロップ回路と、メ
モリセル外とのデータのやりとりのためのアクセストラ
ンジスタＴｓ 、Ｔａとにより構成されている。符号Ｗ
Ｌはワード線、符号ＢＬ、τ工はビット線を示す＊ＶＣ
Ｃは電源である。
ＡＭのメモリセルを示す、第３図に示すように、この高
抵抗多結晶Ｓｉ負荷型スタティックＲＡＭのメモリセル
は、ドライバトランジスタＴ＋及び高抵抗多結晶Ｓｔ抵
抗Ｒ，から成るインバータとドライバトランジスタＴ２
及び高抵抗多結晶Ｓｉ抵抗Ｒ２から成るインバータとの
一対のインバータから成るフリップフロップ回路と、メ
モリセル外とのデータのやりとりのためのアクセストラ
ンジスタＴｓ 、Ｔａとにより構成されている。符号Ｗ
Ｌはワード線、符号ＢＬ、τ工はビット線を示す＊ＶＣ
Ｃは電源である。
一方、第４図は従来の完全ＣＭＯ３ＭＯ３型スタテイツ
クＲＡＭリセルを示す、第４図に示すように、この完全
ＣＭＯ３ＭＯ３型スタテイツクＲＡＭリセルは、ドライ
バトランジスタとしてのｎチャネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｔ ｓ及び負荷としてのｐチャネルＭ ＯＳ Ｆ
Ｅ Ｔ Ｔ ｈから成るＣＭＯＳインバータと、ドライ
バトランジスタとしてのｎチャネルＭＯ３ＦＥＴで、及
び負荷としてのｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｔ
ｍから成るＣＭＯＳインバータとの一対のＣＭＯＳイン
バータから成るフリップフロップ回路と、アクセストラ
ンジスタＴｓ、Ｔａとにより構成されている。
クＲＡＭリセルを示す、第４図に示すように、この完全
ＣＭＯ３ＭＯ３型スタテイツクＲＡＭリセルは、ドライ
バトランジスタとしてのｎチャネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｔ ｓ及び負荷としてのｐチャネルＭ ＯＳ Ｆ
Ｅ Ｔ Ｔ ｈから成るＣＭＯＳインバータと、ドライ
バトランジスタとしてのｎチャネルＭＯ３ＦＥＴで、及
び負荷としてのｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｔ
ｍから成るＣＭＯＳインバータとの一対のＣＭＯＳイン
バータから成るフリップフロップ回路と、アクセストラ
ンジスタＴｓ、Ｔａとにより構成されている。
第３図に示す従来の高抵抗多結晶Ｓｉ負荷型スタティッ
クＲＡＭ及び第４図に示す従来の完全ＣＭＯ３ＭＯ３型
スタテイツクＲＡＭては、−個のメモリセルに二本のビ
ツト線ＩＢＬ、ＢＬが接続されている。そして、これら
の高抵抗多結晶Ｓｉ負荷型スタティックＲＡＭ及び完全
ＣＭＯ３ＭＯ３型スタテイツクＲＡＭては、書き込み時
には、ビット線ＢＬとビット線「Ｔとに反対の信号を加
えることによりメモリセルのフリップフロップ回路にデ
ータを書き込む、一方、読み出し時には、ビット線ＢＬ
とビット線「Ｔとの間の電位差をセンスアンプで検出し
、これを増幅することによりデータを読み出す。
クＲＡＭ及び第４図に示す従来の完全ＣＭＯ３ＭＯ３型
スタテイツクＲＡＭては、−個のメモリセルに二本のビ
ツト線ＩＢＬ、ＢＬが接続されている。そして、これら
の高抵抗多結晶Ｓｉ負荷型スタティックＲＡＭ及び完全
ＣＭＯ３ＭＯ３型スタテイツクＲＡＭては、書き込み時
には、ビット線ＢＬとビット線「Ｔとに反対の信号を加
えることによりメモリセルのフリップフロップ回路にデ
ータを書き込む、一方、読み出し時には、ビット線ＢＬ
とビット線「Ｔとの間の電位差をセンスアンプで検出し
、これを増幅することによりデータを読み出す。
なお、完全ＣＭＯ３ＭＯ３型スタテイツクＲＡＭては、
例えば特開昭６３−９０９５号公報において論じられて
いる。
例えば特開昭６３−９０９５号公報において論じられて
いる。
上述の第３図に示す従来の高抵抗多結晶Ｓｔ負荷型スタ
ティックＲＡＭ及び第４図に示す従来の完全ＣＭＯ３Ｍ
Ｏ３型スタテイツクＲＡＭては、各メモリセル毎に二本
のビット線ＢＬ、ＢＬが必要である。そして、スタティ
ックＲＡＭが高集積密度化してくると、これらのビット
線ＢＬ、ｆｆ工がメモリセルの面積を規定するようにな
ってくる。
ティックＲＡＭ及び第４図に示す従来の完全ＣＭＯ３Ｍ
Ｏ３型スタテイツクＲＡＭては、各メモリセル毎に二本
のビット線ＢＬ、ＢＬが必要である。そして、スタティ
ックＲＡＭが高集積密度化してくると、これらのビット
線ＢＬ、ｆｆ工がメモリセルの面積を規定するようにな
ってくる。
従って、これらの従来の高抵抗多結晶Ｓｉ負荷型スタテ
ィックＲＡＭ及び完全ＣＭＯ３ＭＯ３型スタテイツクＲ
ＡＭては、ビット線をいかに細くすることができるかが
メモリセルの高集積密度化を図る上で重要であった。
ィックＲＡＭ及び完全ＣＭＯ３ＭＯ３型スタテイツクＲ
ＡＭては、ビット線をいかに細くすることができるかが
メモリセルの高集積密度化を図る上で重要であった。
本発明の目的は、必ずしもビット線を細くすることなく
、メモリセルの高集積密度化を図ることができるスタテ
ィック型半導体メモリを提供することにある。
、メモリセルの高集積密度化を図ることができるスタテ
ィック型半導体メモリを提供することにある。
上記目的を達成するために、本発明は、スタティック型
半導体メモリにおいて、一対のＣＭＯＳインバータから
成るフリップフロップ回路とアクセストランジスタ（Ｑ
ｓ）とによりメモリセルが構成され、フリップフロップ
回路の一方のデータ入出力端（Ａ）にアクセストランジ
スタ（Ｑｓ ）を介して一本のビット線（ＢＬ）が接続
されている。
半導体メモリにおいて、一対のＣＭＯＳインバータから
成るフリップフロップ回路とアクセストランジスタ（Ｑ
ｓ）とによりメモリセルが構成され、フリップフロップ
回路の一方のデータ入出力端（Ａ）にアクセストランジ
スタ（Ｑｓ ）を介して一本のビット線（ＢＬ）が接続
されている。
上記した手段によれば、各メモリセル毎に必要なビット
線の本数は一本となるので、その分だけ従来に比べてメ
モリセルの面積を低減することができる。これによって
、必ずしもビット線を細くすることなく、メモリセルの
高集積密度化を図ることができる。
線の本数は一本となるので、その分だけ従来に比べてメ
モリセルの面積を低減することができる。これによって
、必ずしもビット線を細くすることなく、メモリセルの
高集積密度化を図ることができる。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をスタティックＲＡＭに
適用した実施例である。
明する。この実施例は、本発明をスタティックＲＡＭに
適用した実施例である。
第１図はこの実施例によるスタティックＲＡＭのメモリ
セルを示す、第１図に示すように、この実施例によるス
タティックＲＡＭのメモリセルは、ドライバトランジス
タとしてのｎチャネルＭＯ３ＦＥＴＱ、及び負荷として
のｐチャネルＭＯ３ＦＥＴＱ！から戒るＣＭＯＳインバ
ータと、ドライバトランジスタとしてのｎチャネルＭＯ
３ＦＥＴＱ、及び負荷としてのｐチャネルＭＯ３ＦＥＴ
Ｑ。
セルを示す、第１図に示すように、この実施例によるス
タティックＲＡＭのメモリセルは、ドライバトランジス
タとしてのｎチャネルＭＯ３ＦＥＴＱ、及び負荷として
のｐチャネルＭＯ３ＦＥＴＱ！から戒るＣＭＯＳインバ
ータと、ドライバトランジスタとしてのｎチャネルＭＯ
３ＦＥＴＱ、及び負荷としてのｐチャネルＭＯ３ＦＥＴ
Ｑ。
から成るＣＭＯＳインバータとの一対のＣＭＯＳインバ
ータから成るフリップフロップ回路と、メモリセル外と
のデータのやりとりのための一個のアクセストランジス
タＱ、とにより構成されている。この場合、上記フリッ
プフロップ回路の一方のデータ人出力端、すなわち一方
の記憶ノードＡには、アクセストランジスタＱｓを介し
て一本のビット線ＢＬが接続されている。一方、上記フ
リップフロップ回路の他方の記憶ノードＢには何も接続
されていない。符号ＷＬはワード線を示す。
ータから成るフリップフロップ回路と、メモリセル外と
のデータのやりとりのための一個のアクセストランジス
タＱ、とにより構成されている。この場合、上記フリッ
プフロップ回路の一方のデータ人出力端、すなわち一方
の記憶ノードＡには、アクセストランジスタＱｓを介し
て一本のビット線ＢＬが接続されている。一方、上記フ
リップフロップ回路の他方の記憶ノードＢには何も接続
されていない。符号ＷＬはワード線を示す。
また、ＶＣＣは電源である。
次に、上述のように構成されたこの実施例によるスタテ
ィックＲＡＭの動作について説明する。
ィックＲＡＭの動作について説明する。
ｉ）書き込み動作
最初に、記憶ノードＡに“ｌ” （ハイレベル）を書
き込む場合を考える。この場合には、アクセストランジ
スタＱｓをオンし、このアクセストランジスタＱ、を通
して記憶ノードＡをＩ ＩＩに充電する。すると、ｎチ
ャネルＭＯ３ＦＥＴＱ、はオン、ｐチャネルＭＯ３ＦＥ
Ｔ（ｈはオフになるので、記憶ノードＢの電位は下がり
“０” （ローレベル〉になる、このように記憶ノード
Ｂの電位が“ｏ”になると、ｎチャネルＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ ｓはオフ、ｐチャネルＭＯ３ＦＥＴＱ、は
オンになり、記憶ノードＡの電位はｌ ＩＩに固定され
る。
き込む場合を考える。この場合には、アクセストランジ
スタＱｓをオンし、このアクセストランジスタＱ、を通
して記憶ノードＡをＩ ＩＩに充電する。すると、ｎチ
ャネルＭＯ３ＦＥＴＱ、はオン、ｐチャネルＭＯ３ＦＥ
Ｔ（ｈはオフになるので、記憶ノードＢの電位は下がり
“０” （ローレベル〉になる、このように記憶ノード
Ｂの電位が“ｏ”になると、ｎチャネルＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ ｓはオフ、ｐチャネルＭＯ３ＦＥＴＱ、は
オンになり、記憶ノードＡの電位はｌ ＩＩに固定され
る。
ここで、アクセストランジスタＱ、をオフすると、記憶
〕・−ドＡに“ｌ”が書き込まれる。
〕・−ドＡに“ｌ”が書き込まれる。
このように記憶ノードＡに“１°”を書き込む場合には
、上述のようにアクセストランジスタＱｓを通して充電
することにより記憶ノードＡの電位を１″にするため、
このアクセストランジスタＱｓの電流駆動能力は、ｎチ
ャネルＭＯ３ＦＥＴＱ３の電流駆動能力よりも大きくす
る必要がある。
、上述のようにアクセストランジスタＱｓを通して充電
することにより記憶ノードＡの電位を１″にするため、
このアクセストランジスタＱｓの電流駆動能力は、ｎチ
ャネルＭＯ３ＦＥＴＱ３の電流駆動能力よりも大きくす
る必要がある。
また、この場合には、ｎチャネルＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓとアクセストランジスタＱ、とが共にオンの時
には、記憶ノードＡの電位は（Ｖｂｔｔ ・Ｒｔ）Ｉ
） ／（Ｒａｓ＋Ｒｅ５） （Ｖｂｔｔ ：ビット
線ＢＬの電位、Ｒ，、ｓ：ｎチャネルＭＯ３ＦＥＴＱ３
のオン抵抗、Ｒ１１１１：アクセストランジスタＱ、の
オン抵抗）となるので、この値がＣＭＯＳインバータの
しきい値電圧よりも大きいことが必要である。
Ｑ ｓとアクセストランジスタＱ、とが共にオンの時
には、記憶ノードＡの電位は（Ｖｂｔｔ ・Ｒｔ）Ｉ
） ／（Ｒａｓ＋Ｒｅ５） （Ｖｂｔｔ ：ビット
線ＢＬの電位、Ｒ，、ｓ：ｎチャネルＭＯ３ＦＥＴＱ３
のオン抵抗、Ｒ１１１１：アクセストランジスタＱ、の
オン抵抗）となるので、この値がＣＭＯＳインバータの
しきい値電圧よりも大きいことが必要である。
次に、記憶ノードＡにＯ”°を書き込む場合を考える。
この場合には、アクセストランジスタＱ。
をオンし、ｐチャネルＭＯ３ＦＥＴＱ、を通して電源Ｖ
ＣＣより供給される電流をこのアクセストランジスタＱ
、を通してビット線ＢＬに放電させる。
ＣＣより供給される電流をこのアクセストランジスタＱ
、を通してビット線ＢＬに放電させる。
すると、記憶ノードＡの電位は“０″となり、−方、記
憶ノードＢの電位は“１″となる。ここで、アクセスト
ランジスタＱｓをオフすると、記憶ノードＡに０″が書
き込まれる。
憶ノードＢの電位は“１″となる。ここで、アクセスト
ランジスタＱｓをオフすると、記憶ノードＡに０″が書
き込まれる。
このように記憶ノードＡに“Ｏ″を書き込む場合には、
上述のようにｐチャネルＭＯ３ＦＥＴＱ４を通して電源
ＶＣＣより供給される電流をアクセストランジスタＱｓ
を通してビット線ＢＬに放電させることにより記憶ノー
ドＡの電位を０”にするため、このアクセストランジス
タＱｓの電流駆動能力はｐチャネルＭＯ３ＦＥＴＱｄの
電流駆動能力よりも大きくする必要がある。
上述のようにｐチャネルＭＯ３ＦＥＴＱ４を通して電源
ＶＣＣより供給される電流をアクセストランジスタＱｓ
を通してビット線ＢＬに放電させることにより記憶ノー
ドＡの電位を０”にするため、このアクセストランジス
タＱｓの電流駆動能力はｐチャネルＭＯ３ＦＥＴＱｄの
電流駆動能力よりも大きくする必要がある。
ｉｌ）読み出し動作
読み出し時には、まずビット線ＢＬを（１／２）ＶＣＣ
の電位にプリチャージし、その後このビット線ＢＬをフ
ローティング状態にする。ここで、アクセストランジス
タＱｓをオンすると、記憶ノードＡに“１″′が記憶さ
れている時には、ｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
ａ及びアクセストランジスタＱｓを通して電源ＶＣＣ
から電流が流れてビット線ＢＬが充電され、これによっ
てこのビット線ＢＬの電位はｌ″′に近づく、一方、記
憶ノードＡに“０″が記憶されている時には、アクセス
トランジスタＱｓ及びｎチャネルＭＯ３ＦＥＴＱ、を通
してビット線ＢＬの電荷が放電され、このビット線ＢＬ
の電位は“０”に近づく。
の電位にプリチャージし、その後このビット線ＢＬをフ
ローティング状態にする。ここで、アクセストランジス
タＱｓをオンすると、記憶ノードＡに“１″′が記憶さ
れている時には、ｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
ａ及びアクセストランジスタＱｓを通して電源ＶＣＣ
から電流が流れてビット線ＢＬが充電され、これによっ
てこのビット線ＢＬの電位はｌ″′に近づく、一方、記
憶ノードＡに“０″が記憶されている時には、アクセス
トランジスタＱｓ及びｎチャネルＭＯ３ＦＥＴＱ、を通
してビット線ＢＬの電荷が放電され、このビット線ＢＬ
の電位は“０”に近づく。
そこで、この時のビット線ＢＬの電位の変化を第２図に
示すようにセンスアンプＳＡで読み出す。
示すようにセンスアンプＳＡで読み出す。
この場合、このセンスアンプＳＡの一方の入力にはダミ
ービット線ＢＬ、を接続しておき、このダミービット線
ＢＬａの電位を（１／２）Ｖｃｃとしておく、なお、符
号ＭＣはメモリセルを示す。
ービット線ＢＬ、を接続しておき、このダミービット線
ＢＬａの電位を（１／２）Ｖｃｃとしておく、なお、符
号ＭＣはメモリセルを示す。
読み出しが行われるメモリセルでは、アクセストランジ
スタＱｓがオンすると、フリップフロップ回路を構成す
るＣＭＯＳインバータへの人力が（１／２）Ｖｃｅにな
る。この（１／２）ＶＣＣは、ＣＭＯＳインバータのし
きい値電圧に相当するため、データが不確定になること
が心配されるが、これは、ビット線ＢＬの容量に対して
メモリセルのｐチャネルＭＯ３ＦＥＴＱ４及びｎチャネ
ルＭｏ５ＦＥＴＱｓの電流駆動能力を大きく設計するこ
とにより解決することができる。すなわち、アクセスト
ランジスタＱｓがオンした後に、ビット線ＢＬの電位を
（１／２）ＶｃｃからＶｃｃ（記憶ノードＡに“１°°
が記憶されている場合）または接地電位（記憶ノードＡ
に°“０”が記憶されている場合）にすばやく変化させ
れば、読み出し時のデータの反転を防止することができ
る。
スタＱｓがオンすると、フリップフロップ回路を構成す
るＣＭＯＳインバータへの人力が（１／２）Ｖｃｅにな
る。この（１／２）ＶＣＣは、ＣＭＯＳインバータのし
きい値電圧に相当するため、データが不確定になること
が心配されるが、これは、ビット線ＢＬの容量に対して
メモリセルのｐチャネルＭＯ３ＦＥＴＱ４及びｎチャネ
ルＭｏ５ＦＥＴＱｓの電流駆動能力を大きく設計するこ
とにより解決することができる。すなわち、アクセスト
ランジスタＱｓがオンした後に、ビット線ＢＬの電位を
（１／２）ＶｃｃからＶｃｃ（記憶ノードＡに“１°°
が記憶されている場合）または接地電位（記憶ノードＡ
に°“０”が記憶されている場合）にすばやく変化させ
れば、読み出し時のデータの反転を防止することができ
る。
以上のように、この実施例によれば、一対のＣＭＯＳイ
ンバータから成るフリップフロップ回路とアクセストラ
ンジスタＱ、とによりメモリセルが構成され、この一対
のＣＭＯＳインバータの一方のデータ人出力端子、すな
わち記憶ノードＡにアクセストランジスタＱｓを介して
一本のビット線ＢＬが接続されているので、各メモリセ
ル毎に必要なビット線の本数はただ一本だけであり、従
って各メモリセル毎に二本のビット線が必要であった従
来の高抵抗多結晶Ｓｔ抵抗負荷型スタティックＲＡＭや
完全ＣＭＯＳ型スタティックＲＡＭに比べてビット線の
本数を各メモリセル当たり一本少なくすることができる
。このため、この分だけメモリセル−個当たりの面積を
小さくすることができるので、必ずしもビット線を細く
しないでもメモリセルの高集積密度化を図ることができ
る。
ンバータから成るフリップフロップ回路とアクセストラ
ンジスタＱ、とによりメモリセルが構成され、この一対
のＣＭＯＳインバータの一方のデータ人出力端子、すな
わち記憶ノードＡにアクセストランジスタＱｓを介して
一本のビット線ＢＬが接続されているので、各メモリセ
ル毎に必要なビット線の本数はただ一本だけであり、従
って各メモリセル毎に二本のビット線が必要であった従
来の高抵抗多結晶Ｓｔ抵抗負荷型スタティックＲＡＭや
完全ＣＭＯＳ型スタティックＲＡＭに比べてビット線の
本数を各メモリセル当たり一本少なくすることができる
。このため、この分だけメモリセル−個当たりの面積を
小さくすることができるので、必ずしもビット線を細く
しないでもメモリセルの高集積密度化を図ることができ
る。
ビット線ＢＬを細く形成すれば、より一層の高集積密度
化を図ることができることは言うまでもない、さらに、
各メモリセル毎に一本のビット線ＢＬだけを設ければよ
いので、従来に比べてメモリセルの構成も単純になる。
化を図ることができることは言うまでもない、さらに、
各メモリセル毎に一本のビット線ＢＬだけを設ければよ
いので、従来に比べてメモリセルの構成も単純になる。
また、上述の実施例によるスタティックＲＡＭにおいて
は、データ読み出し時に（１／２）ＶＣＣプリチャージ
方式を用いているので、データの非破壊読み出しを行う
ことが可能である。
は、データ読み出し時に（１／２）ＶＣＣプリチャージ
方式を用いているので、データの非破壊読み出しを行う
ことが可能である。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
以上説明したように、本発明によれば、一対のＣＭＯＳ
インバータから成るフリップフロップ回路とアクセスト
ランジスタとによりメモリセルが構成され、フリップフ
ロップ回路の一方のデータ人出力端にアクセストランジ
スタを介して一本のビット線が接続されているので、各
メモリセル毎に必要なビット線の本数は一本だけであり
、これによって必ずしもビット線を細くすることなく、
メモリセルの高集積密度化を図ることができる。
インバータから成るフリップフロップ回路とアクセスト
ランジスタとによりメモリセルが構成され、フリップフ
ロップ回路の一方のデータ人出力端にアクセストランジ
スタを介して一本のビット線が接続されているので、各
メモリセル毎に必要なビット線の本数は一本だけであり
、これによって必ずしもビット線を細くすることなく、
メモリセルの高集積密度化を図ることができる。
第１図は本発明の一実施例によるスタティックＲＡＭの
メモリセルの等価回路を示す回路図、第２図は第１図に
示すスタティックＲＡＭのデータの読み出し方法を説明
するためのブロック図、第３図は従来の高抵抗多結晶Ｓ
ｔ負荷型スタティックＲＡＭのメモリセルの等価回路を
示す回路図、第４図は従来の完全ＣＭＯ３型スタテスタ
ティックＲＡＭリセルの等価回路を示す回路図である。 図面における主要な符号の説明 Ｑ＋ ＋ Ｑ３ ： ｎチャネルＭＯ５ＦＥＴ、
Ｑ！ 。 Ｑ４：ＰチャネルＭＯ５ＦＥＴＳ Ｑｓ ：アクセスト
ランジスタ、 ＢＬ：ビット線、 ＷＬ：ワード線。
メモリセルの等価回路を示す回路図、第２図は第１図に
示すスタティックＲＡＭのデータの読み出し方法を説明
するためのブロック図、第３図は従来の高抵抗多結晶Ｓ
ｔ負荷型スタティックＲＡＭのメモリセルの等価回路を
示す回路図、第４図は従来の完全ＣＭＯ３型スタテスタ
ティックＲＡＭリセルの等価回路を示す回路図である。 図面における主要な符号の説明 Ｑ＋ ＋ Ｑ３ ： ｎチャネルＭＯ５ＦＥＴ、
Ｑ！ 。 Ｑ４：ＰチャネルＭＯ５ＦＥＴＳ Ｑｓ ：アクセスト
ランジスタ、 ＢＬ：ビット線、 ＷＬ：ワード線。
Claims (1)
- 一対のＣＭＯＳインバータから成るフリップフロップ回
路とアクセストランジスタとによりメモリセルが構成さ
れ、上記フリップフロップ回路の一方のデータ入出力端
に上記アクセストランジスタを介して一本のビット線が
接続されていることを特徴とするスタティック型半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168588A JPH0334191A (ja) | 1989-06-30 | 1989-06-30 | スタティック型半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168588A JPH0334191A (ja) | 1989-06-30 | 1989-06-30 | スタティック型半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334191A true JPH0334191A (ja) | 1991-02-14 |
Family
ID=15870842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168588A Pending JPH0334191A (ja) | 1989-06-30 | 1989-06-30 | スタティック型半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334191A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5353251A (en) * | 1992-09-21 | 1994-10-04 | Sharp Kabushiki Kaisha | Memory cell circuit with single bit line latch |
| US6625056B1 (en) | 2002-04-04 | 2003-09-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having memory cells requiring no refresh operations |
| US6775176B2 (en) | 2002-03-28 | 2004-08-10 | Renesas Technology Corp. | Semiconductor memory device having memory cells requiring no refresh operations |
| US6831852B2 (en) | 2002-12-20 | 2004-12-14 | Renesas Technology Corp. | Semiconductor memory device having a latch circuit and storage capacitor |
-
1989
- 1989-06-30 JP JP1168588A patent/JPH0334191A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5353251A (en) * | 1992-09-21 | 1994-10-04 | Sharp Kabushiki Kaisha | Memory cell circuit with single bit line latch |
| US6775176B2 (en) | 2002-03-28 | 2004-08-10 | Renesas Technology Corp. | Semiconductor memory device having memory cells requiring no refresh operations |
| US6625056B1 (en) | 2002-04-04 | 2003-09-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having memory cells requiring no refresh operations |
| US6831852B2 (en) | 2002-12-20 | 2004-12-14 | Renesas Technology Corp. | Semiconductor memory device having a latch circuit and storage capacitor |
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