JPH04271090A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、例えば、ビット線プリチャージ回路を備えるスタティ
ック型ＲＡＭ（ランダムアクセスメモリ）等に利用して
特に有効な技術に関するものである。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子状に配置されるスタティック型メモリセルを含
むメモリアレイを基本構成とするスタティック型ＲＡＭ
がある。また、このようなスタティック型ＲＡＭ等の動
作を安定化し高速化する一つの方法として、相補ビット
線の非反転及び反転信号線を例えば電源電圧の二分の一
のレベルにプリチャージするいわゆるハーフプリチャー
ジ方式が知られている。

【０００３】スタティック型ＲＡＭについては、例えば
、特開昭６１−１３４９８５号公報等に記載されている
。

【０００４】

【発明が解決しようとする課題】ハーフプリチャージ方
式を採る従来のスタティック型ＲＡＭ等において、メモ
リアレイＭＡＲＹを構成する相補ビット線Ｂ０〜Ｂｎ（
ここで、例えば非反転信号線Ｂ０と反転信号線Ｂ０Ｂを
あわせて相補ビット線Ｂ０のように表す。また、それが
有効とされるとき選択的にロウレベルとされるいわゆる
反転信号又は反転信号線については、その名称の末尾に
Ｂを付して表す。以下同様）の非反転信号線は、図６に
例示されるように、ビット線プリチャージ回路ＰＣＣの
Ｎチャンネル型のプリチャージＭＯＳＦＥＴＱ１８を介
して電源電圧ＶＣＣに結合され、その反転信号線は、Ｎ
チャンネル型のプリチャージＭＯＳＦＥＴＱ１９を介し
て回路の接地電位に結合される。また、各相補ビット線
の非反転信号線と反転信号線との間には、Ｎチャンネル
型の短絡ＭＯＳＦＥＴＱ１７がそれぞれ設けられる。 このうち、プリチャージＭＯＳＦＥＴＱ１８及びＱ１９
のゲートには、図７に実線で示されるように、スタティ
ック型ＲＡＭが非選択状態とされる直後に一時的にハイ
レベルとされるタイミング信号ＰＣ１が共通に供給され
、短絡ＭＯＳＦＥＴＱ１７のゲートには、上記タイミン
グ信号ＰＣ１がロウレベルとされてからスタティック型
ＲＡＭが選択状態とされるまでの間ハイレベルとされる
タイミング信号ＰＣ２が共通に供給される。これにより
、相補ビット線Ｂ０〜Ｂｎの非反転及び反転信号線は、
タイミング信号ＰＣ１がハイレベルとされることで電源
電圧ＶＣＣ又は回路の接地電位にそれぞれチャージされ
た後、タイミング信号ＰＣ２がハイレベルとされること
で短絡され、電源電圧ＶＣＣ及び回路の接地電位の中間
電位すなわちハーフプリチャージレベルにプリチャージ
される。

【０００５】ところが、スタティック型ＲＡＭに上記の
ようなハーフプリチャージ方式を採用した場合、次のよ
うな問題点が生じることが本願発明者等によって明らか
となった。すなわち、スタティック型ＲＡＭが非選択状
態とされてから相補ビット線のプリチャージ動作が終了
するまでの期間は、スタティック型ＲＡＭが次のメモリ
アクセスに対処しうるまでのいわゆるリカバリィ時間と
なり、そのサイクルタイムに影響を与える。したがって
、相補ビット線のプリチャージ動作はできるだけ高速に
行われることが望ましく、ビット線プリチャージ回路Ｐ
ＣＣを構成するＭＯＳＦＥＴＱ１７〜Ｑ１９は比較的大
きなコンダクタンスを持つことが必要条件とされる。 このことは、プリチャージ動作にともなうスタティック
型ＲＡＭの動作電流を増大させ、その低消費電力化を妨
げる結果となる。

【０００６】一方、相補ビット線のプリチャージレベル
は、前述のように、スタティック型ＲＡＭが非選択状態
とされた直後にタイミング信号ＰＣ１が一時的にハイレ
ベルとされた後、さらにタイミング信号ＰＣ２がハイレ
ベルとされることによって設定される。したがって、ス
タティック型ＲＡＭが比較的長い期間にわたって非選択
状態とされる場合、各相補ビット線の非反転及び反転信
号線のレベルは、図７に点線で示されるように、徐々に
低下し、正常な読み出し動作に支障をきたす。これに対
処するため、所定の周期で、点線で示されるようなダミ
ーサイクルを繰り返し実行し、各相補ビット線の非反転
及び反転信号線のレベル低下を防止することが必要とな
るが、このダミーサイクルが追加されることでさらにス
タティック型ＲＡＭの動作電流が増大し、その消費電力
が増大する。

【０００７】この発明の目的は、動作電流の増大を抑え
つつ相補ビット線のプリチャージ動作の高速化を図った
スタティック型ＲＡＭ等の半導体記憶装置を提供するこ
とにある。この発明の他の目的は、ビット線プリチャー
ジ回路を備えるスタティック型ＲＡＭ等の低消費電力化
及び動作の安定化を図りつつそのサイクルタイムを高速
化することにある。

【０００８】

【課題を解決するための手段】スタティック型ＲＡＭ等
のビット線プリチャージ回路を、各相補ビット線の非反
転又は反転信号線とプリチャージ電圧供給点との間に設
けられる一対のプリチャージＭＯＳＦＥＴと、各相補ビ
ット線の非反転及び反転信号線間に設けられる短絡ＭＯ
ＳＦＥＴとによって構成し、上記プリチャージ電圧供給
点に所定のプリチャージ電圧を供給するためのプリチャ
ージ電圧発生回路を、比較的大きな電流供給能力を有し
かつスタティック型ＲＡＭ等が選択状態から非選択状態
とされる直後に一時的に動作状態とされる第１の電圧発
生回路と、比較的小さな電流供給能力を有しかつスタテ
ィック型ＲＡＭ等が非選択状態とされる間動作状態とさ
れる第２の電圧発生回路とによって構成する。

【０００９】

【作用】上記手段によれば、スタティック型ＲＡＭ等が
選択状態から非選択状態とされる直後における相補ビッ
ト線のプリチャージ動作を高速化し、そのリカバリィ時
間を縮小できるとともに、ダミーサイクルを必要とする
ことなくしかもプリチャージ動作にともなう動作電流の
増大を抑えつつ、非選択状態とされる間における相補ビ
ット線の非反転及び反転信号線のレベル低下を防止でき
る。その結果、ビット線プリチャージ回路を備えるスタ
ティック型ＲＡＭ等の低消費電力化及び動作の安定化を
図りつつ、そのサイクルタイムを高速化できる。

【００１０】

【実施例】図１には、この発明が適用されたスタティッ
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のスタティック型ＲＡＭに含まれる
プリチャージ電圧発生回路ＰＶＧならびにメモリアレイ
ＭＡＲＹ及びその周辺回路の一実施例の部分的な回路図
が示され、図３には、図１のスタティック型ＲＡＭの一
実施例のタイミング図が示されている。これらの図をも
とに、この実施例のスタティック型ＲＡＭの構成と動作
の概要ならびにその特徴について説明する。なお、図２
の回路素子ならびに図１の各ブロックを構成する回路素
子は、特に制限されないが、単結晶シリコンのような１
個の半導体基板上に形成される。以下の回路図において
、チャンネル（バックゲート）部に矢印が付されるＭＯ
ＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。 この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界
効果トランジスタの総称とする）はＰチャンネル型であ
って、矢印が付されないＮチャンネルＭＯＳＦＥＴと区
別して示される。

【００１１】図１において、スタティック型ＲＡＭには
、特に制限されないが、外部端子ＣＥＢ，ＷＥＢ及びＯ
ＥＢを介して起動制御信号となるチップイネーブル信号
ＣＥＢ，ライトイネーブル信号ＷＥＢ及び出力イネーブ
ル信号ＯＥＢがそれぞれ供給され、外部端子ＡＸ０〜Ａ
ＸｉならびにＡＹ０〜ＡＹｊを介してＸアドレス信号Ａ
Ｘ０〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｊが
それぞれ供給される。また、データ入出力端子ＤＩＯを
介して、１ビット単位で書き込みデータが入力され、読
み出しデータが出力される。チップイネーブル信号ＣＥ
Ｂ，ライトイネーブル信号ＷＥＢ及び出力イネーブル信
号ＯＥＢは、特に制限されないが、タイミング発生回路
ＴＧに供給され、これをもとにスタティック型ＲＡＭの
動作を制御するための各種タイミング信号が形成される
。

【００１２】この実施例のスタティック型ＲＡＭは、半
導体基板面の大半を占めて配置されるメモリアレイＭＡ
ＲＹをその基本構成とする。メモリアレイＭＡＲＹは、
図２に例示されるように、同図の水平方向に平行して配
置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、垂直方向に
平行して配置されるｎ＋１組の相補ビット線Ｂ０〜Ｂｎ
とを含む。これらのワード線及び相補ビット線の交点に
は、（ｍ＋１）×（ｎ＋１）個のスタティック型メモリ
セルＭＣが格子状に配置される。

【００１３】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣのそれぞれは、特に制限されないが、図２に例示
されるように、そのゲート及びドレインが互いに交差結
合される一対のＮチャンネルＭＯＳＦＥＴＱ１３及びＱ
１４を含む。これらのＭＯＳＦＥＴのドレインは、高抵
抗負荷Ｒ１又はＲ２を介して電源電圧ＶＣＣ（第１の電
源電圧）に結合され、その共通結合されたソースは回路
の接地電位（第１の電源電圧）に結合される。これによ
り、ＭＯＳＦＥＴＱ１３及びＱ１４ならびに抵抗Ｒ１及
びＲ２は、一つのラッチ回路を構成し、スタティック型
ＲＡＭの単位記憶素子として作用する。この単位記憶素
子の非反転入出力ノードとなるＭＯＳＦＥＴＱ１３のド
レインは、さらにＮチャンネルＭＯＳＦＥＴＱ１５を介
して対応する相補ビット線Ｂ０〜Ｂｎの非反転信号線に
結合され、その反転入出力ノードとなるＭＯＳＦＥＴＱ
１４のドレインは、ＮチャンネルＭＯＳＦＥＴＱ１６を
介して対応する相補ビット線Ｂ０〜Ｂｎの反転信号線に
結合される。これらのＭＯＳＦＥＴＱ１５及びＱ１６の
ゲートは、対応するワード線Ｗ０〜Ｗｍに共通結合され
る。これにより、各メモリセルＭＣは、対応するワード
線Ｗ０〜Ｗｍがハイレベルの選択状態とされることで選
択的に対応する相補ビット線Ｂ０〜Ｂｎに接続状態とさ
れ、そのｎ＋１個が同時に選択状態とされる。

【００１４】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＡＤに結合され、
択一的に選択状態とされる。このＸアドレスデコーダＸ
ＡＤには、特に制限されないが、ＸアドレスバッファＸ
ＡＢからｉ＋１ビットの相補内部アドレス信号Ｘ０〜Ｘ
ｉが供給され、タイミング発生回路ＴＧからタイミング
信号ＤＥが供給される。また、ＸアドレスバッファＸＡ
Ｂには、外部端子ＡＸ０〜ＡＸｉを介してＸアドレス信
号ＡＸ０〜ＡＸｉが供給され、タイミング発生回路ＴＧ
からタイミング信号ＡＬが供給される。

【００１５】ＸアドレスデコーダＸＡＤは、上記タイミ
ング信号ＤＥがハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、Ｘアドレスデ
コーダＸＡＤは、相補内部アドレス信号Ｘ０〜Ｘｉをデ
コードし、メモリアレイＭＡＲＹの対応するワード線を
択一的にハイレベルの選択状態とする。Ｘアドレスバッ
ファＸＡＢは、外部端子ＡＸ０〜ＡＸｉを介して供給さ
れるＸアドレス信号ＡＸ０〜ＡＸｉをタイミング信号Ａ
Ｌに従って取り込み、保持するとともに、これらのＸア
ドレス信号をもとに相補内部アドレス信号Ｘ０〜Ｘｉを
形成して、ＸアドレスデコーダＸＡＤに供給する。

【００１６】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０〜Ｂｎは、その一方において、ビット線
プリチャージ回路ＰＣＣの対応する単位回路に結合され
、その他方において、カラムスイッチＣＳＷの対応する
スイッチＭＯＳＦＥＴを介して相補共通データ線ＣＤに
結合される。このうち、ビット線プリチャージ回路ＰＣ
Ｃは、メモリアレイＭＡＲＹの相補ビット線Ｂ０〜Ｂｎ
に対応して設けられるｎ＋１個の単位回路を含む。これ
らの単位回路は、特に制限されないが、図２に示される
ように、メモリアレイＭＡＲＹの対応する相補ビット線
Ｂ０〜Ｂｎとプリチャージ電圧供給点ＰＶとの間に設け
られるＮチャンネル型の一対のプリチャージＭＯＳＦＥ
ＴＱ１８及びＱ１９（第１のスイッチ手段）と、対応す
る相補ビット線Ｂ０〜Ｂｎの非反転及び反転信号線間に
設けられるＮチャンネル型の短絡ＭＯＳＦＥＴＱ１７（
第６のスイッチ手段）とをそれぞれ含む。プリチャージ
ＭＯＳＦＥＴＱ１８及びＱ１９ならびに短絡ＭＯＳＦＥ
ＴＱ１７のゲートには、タイミング発生回路ＴＧからタ
イミング信号ＰＣ（第１のタイミング信号）が共通に供
給される。また、プリチャージ電圧供給点ＰＶには、プ
リチャージ電圧発生回路ＰＶＧから所定のプリチャージ
電圧ＰＶが供給される。

【００１７】ここで、プリチャージ電圧発生回路ＰＶＧ
は、特に制限されないが、二つの電圧発生回路ＶＧ１（
第１の電圧発生回路）及びＶＧ２（第２の電圧発生回路
）を備える。このうち、電圧発生回路ＶＧ１は、特に制
限されないが、電源電圧ＶＣＣと回路の接地電位との間
に直列形態に設けられる２個のＮチャンネルＭＯＳＦＥ
ＴＱ２０（第２のスイッチ手段）及びＱ２１（第３のス
イッチ手段）ならびに抵抗Ｒ３（第１の抵抗手段）及び
Ｒ４（第２の抵抗手段）を含み、電圧発生回路ＶＧ２は
、同様に電源電圧ＶＣＣと回路の接地電位との間に直列
形態に設けられる２個のＮチャンネルＭＯＳＦＥＴＱ２
２（第４のスイッチ手段）及びＱ２３（第５のスイッチ
手段）ならびに抵抗Ｒ５（第３の抵抗手段）及びＲ６（
第４の抵抗手段）を含む。抵抗Ｒ３及びＲ４ならびに抵
抗Ｒ５及びＲ６の共通結合されたノードは、上記プリチ
ャージ電圧供給点ＰＶに共通結合される。また、ＭＯＳ
ＦＥＴＱ２０及びＱ２１の共通結合されたゲートには、
タイミング発生回路ＴＧからタイミング信号ＰＶ１（第
２のタイミング信号）が供給され、ＭＯＳＦＥＴＱ２２
及びＱ２３の共通結合されたゲートには、タイミング信
号ＰＶ２（第３のタイミング信号）が供給される。 これにより、電圧発生回路ＶＧ１は、タイミング信号Ｐ
Ｖ１がハイレベルとされることで選択的に動作状態とさ
れ、ＭＯＳＦＥＴＱ２０及びＱ２１のコンダクタンスと
抵抗Ｒ３及びＲ４の抵抗値とによって決まる所定のプリ
チャージ電圧ＰＶを形成する。また、電圧発生回路ＶＧ
２は、タイミング信号ＰＶ２がハイレベルとされること
で選択的に動作状態とされ、ＭＯＳＦＥＴＱ２２及びＱ
２３のコンダクタンスと抵抗Ｒ５及びＲ６の抵抗値とに
よって決まる所定のプリチャージ電圧ＰＶを形成する。

【００１８】この実施例において、タイミング信号ＰＣ
は、特に制限されないが、図３に示されるように、チッ
プイネーブル信号ＣＥＢがハイレベルとされスタティッ
ク型ＲＡＭが非選択状態とされるときにハイレベルとさ
れ、スタティック型ＲＡＭが選択状態とされるときにロ
ウレベルとされる。また、タイミング信号ＰＶ１は、ス
タティック型ＲＡＭが選択状態から非選択状態とされる
直後に一時的にハイレベルとされ、タイミング信号ＰＶ
２は、上記タイミング信号ＰＶ２がロウレベルに戻され
てからスタティック型ＲＡＭが選択状態とされるまでの
間、言い換えるならばスタティック型ＲＡＭが非選択状
態とされかつタイミング信号ＰＶ１が有効とされない間
に有効つまりハイレベルとされる。

【００１９】一方、電圧発生回路ＶＧ１を構成するＭＯ
ＳＦＥＴＱ２０及びＱ２１ならびに抵抗Ｒ３及びＲ４と
、電圧発生回路ＶＧ２を構成するＭＯＳＦＥＴＱ２２及
びＱ２３ならびに抵抗Ｒ５及びＲ６は、上記プリチャー
ジ電圧ＰＶの電位が電源電圧ＶＣＣと回路の接地電位と
の間の中間レベルすなわちハーフプリチャージレベルと
なるべく、そのコンダクタンス及び抵抗値がそれぞれ設
定される。また、抵抗Ｒ３ないしＲ６は、その抵抗値が
、 Ｒ３／Ｒ４＝Ｒ５／Ｒ６ となり、かつ所定の定数ｋに対して、 Ｒ５＝ｋ×Ｒ３ Ｒ６＝ｋ×Ｒ４ となる関係を持つべつ、その抵抗値が設定される。これ
により、電圧発生回路ＶＧ１は、電圧発生回路ＶＧ２の
ｋ倍の電流供給能力を有するものとなり、その電流供給
能力に相応した大きな動作電流を必要とする。

【００２０】スタティック型ＲＡＭが非選択状態とされ
、タイミング信号ＰＣ及びＰＶ２がハイレベルとされる
とき、ビット線プリチャージ回路ＰＣＣでは、プリチャ
ージＭＯＳＦＥＴＱ１８及びＱ１９ならびに短絡ＭＯＳ
ＦＥＴＱ１７がオン状態とされ、プリチャージ電圧発生
回路ＰＶＧでは、比較的小さな電流供給能力を有する電
圧発生回路ＶＧ２が動作状態とされる。このため、メモ
リアレイＭＡＲＹを構成する相補ビット線Ｂ０〜Ｂｎの
非反転及び反転信号線は、図３に例示されるように、と
もにプリチャージ電圧ＰＶつまりハーフプリチャージレ
ベルにプリチャージされる。このとき、プリチャージ電
圧発生回路ＰＶＧでは、前述のように、電圧発生回路Ｖ
Ｇ２が動作状態とされ、抵抗Ｒ５及びＲ６の比較的大き
な抵抗値によって決まる比較的小さな動作電流が流され
る。

【００２１】一方、スタティック型ＲＡＭが選択状態と
されタイミング信号ＰＣ及びＰＶ２がロウレベルとされ
ると、ビット線プリチャージ回路ＰＣＣのプリチャージ
ＭＯＳＦＥＴＱ１８及びＱ１９ならびに短絡ＭＯＳＦＥ
ＴＱ１７はオフ状態とされ、プリチャージ電圧発生回路
ＰＶＧの電圧発生回路ＶＧ２も非動作状態とされる。こ
のため、相補ビット線Ｂ０〜Ｂｎのプリチャージ動作は
停止され、スタティック型ＲＡＭの書き込み又は読み出
し動作が実行される。

【００２２】次に、スタティック型ＲＡＭが選択状態か
ら非選択状態に戻されると、その直後にタイミング信号
ＰＶ１が一時的にハイレベルとされ、タイミング信号Ｐ
Ｃがハイレベルとされる。したがって、ビット線プリチ
ャージ回路ＰＣＣでは、プリチャージＭＯＳＦＥＴＱ１
８及びＱ１９ならびに短絡ＭＯＳＦＥＴＱ１７がオン状
態とされ、プリチャージ電圧発生回路ＰＶＧでは、比較
的大きな電流供給能力を有する電圧発生回路ＶＧ１が動
作状態とされる。これにより、相補ビット線Ｂ０〜Ｂｎ
のプリチャージ動作が再開される。このとき、プリチャ
ージ電圧発生回路ＰＶＧでは、前述のように、比較的大
きな電流供給能力を有する電圧発生回路ＶＧ１が動作状
態とされ、抵抗Ｒ３及びＲ４の比較的小さな抵抗値によ
って決まる比較的大きな動作電流が一時的に流される。 また、比較的大きな電流供給能力を有する電圧発生回路
ＶＧ１が動作状態とされることで、相補ビット線Ｂ０〜
Ｂｎのプリチャージ動作が高速化される。

【００２３】つまり、この実施例のスタティック型ＲＡ
Ｍでは、選択状態から非選択状態とされる直後における
相補ビット線Ｂ０〜Ｂｎのプリチャージ動作が高速化さ
れ、スタティック型ＲＡＭのリカバリィ時間Ｔｒｃが縮
小されるとともに、いわゆるダミーサイクルを必要とす
ることなくしかもプリチャージ動作にともなう動作電流
の増大を抑えつつ、非選択状態とされる間における相補
ビット線Ｂ０〜Ｂｎの非反転及び反転信号線のレベル低
下を防止することができる。その結果、スタティック型
ＲＡＭの低消費電力化及び動作の安定化を図りつつ、そ
のサイクルタイムを高速化できるものである。

【００２４】スタティック型ＲＡＭの他の各部の説明に
戻ろう。カラムスイッチＣＳＷは、特に制限されないが
、図２に例示されるように、メモリアレイＭＡＲＹの相
補ビット線Ｂ０〜Ｂｎに対応して設けられるｎ＋１組の
相補スイッチＭＯＳＦＥＴＱ１及びＱ１１ならびにＱ２
及びＱ１２を含む。これらの相補スイッチＭＯＳＦＥＴ
の一方は、メモリアレイＭＡＲＹの対応する相補ビット
線Ｂ０〜Ｂｎの非反転又は反転信号線にそれぞれ結合さ
れ、その他方は、相補共通データ線ＣＤの非反転又は反
転信号線にそれぞれ共通結合される。また、Ｎチャンネ
ル型のスイッチＭＯＳＦＥＴＱ１１及びＱ１２のゲート
には、ＹアドレスデコーダＹＡＤから対応するビット線
選択信号ＹＳ０〜ＹＳｎがそれぞれ供給され、Ｐチャン
ネル型のスイッチＭＯＳＦＥＴＱ１及びＱ２のゲートに
は、そのインバータ回路Ｎ１による反転信号がそれぞれ
供給される。これにより、各組をなす４個のスイッチＭ
ＯＳＦＥＴＱ１及びＱ２ならびにＱ１１及びＱ１２は、
対応する上記ビット線選択信号ＹＳ０〜ＹＳｎがハイレ
ベルとされることで選択的にかつそれぞれ一斉にオン状
態となり、メモリアレイＭＡＲＹの対応する相補ビット
線Ｂ０〜Ｂｎと相補共通データ線ＣＤとを選択的に接続
状態とする。

【００２５】ＹアドレスデコーダＹＡＤには、特に制限
されないが、ＹアドレスバッファＹＡＢからｊ＋１ビッ
トの相補内部アドレス信号Ｙ０〜Ｙｊが供給され、タイ
ミング発生回路ＴＧからタイミング信号ＤＥが供給され
る。また、ＹアドレスバッファＹＡＢには、外部端子Ａ
Ｙ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが
供給され、タイミング発生回路ＴＧからタイミング信号
ＡＬが供給される。

【００２６】ＹアドレスデコーダＹＡＤは、タイミング
信号ＤＥがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、Ｙアドレスデコー
ダＹＡＤは、相補内部アドレス信号Ｙ０〜Ｙｊをデコー
ドし、対応する上記ビット線選択信号ＹＳ０〜ＹＳｎを
択一的にハイレベルとする。これらのビット線選択信号
は、前述のように、カラムスイッチＣＳＷの対応する４
個のスイッチＭＯＳＦＥＴＱ１及びＱ２ならびにＱ１１
及びＱ１２のゲートにそれぞれ供給される。Ｙアドレス
バッファＹＡＢは、外部端子ＡＹ０〜ＡＹｊを介して供
給されるＹアドレス信号ＡＹ０〜ＡＹｊを、タイミング
信号ＡＬに従って取り込み、保持するとともに、これら
のＹアドレス信号をもとに相補内部アドレス信号Ｙ０〜
Ｙｊを形成して、ＹアドレスデコーダＹＡＤに供給する
。

【００２７】相補共通データ線ＣＤは、特に制限されな
いが、データ入出力回路ＩＯＣに結合される。データ入
出力回路ＩＯＣは、特に制限されないが、データ入力バ
ッファ及びライトアンプと、メインアンプ及びデータ出
力バッファとを備える。このうち、データ入力バッファ
の入力端子は、データ入出力端子ＤＩＯに結合され、そ
の出力端子は、ライトアンプを介して相補共通データ線
ＣＤに結合される。ライトアンプには、タイミング発生
回路ＴＧからタイミング信号ＷＹＰが供給される。一方
、メインアンプの入力端子は、相補共通データ線ＣＤに
結合され、その出力端子は、データ出力バッファを介し
て上記データ入出力端子ＤＩＯに結合される。データ出
力バッファには、タイミング発生回路ＴＧからタイミン
グ信号ＤＯＥが供給される。

【００２８】データ入出力回路ＩＯＣのデータ入力バッ
ファは、スタティック型ＲＡＭが書き込みモードで選択
状態とされるとき、データ入出力端子ＤＩＯを介して供
給される書き込みデータをライトアンプに伝達する。こ
のとき、ライトアンプは、タイミング信号ＷＹＰに従っ
て選択的に動作状態とされ、上記書き込みデータをもと
に所定の書き込み信号を形成して、相補共通データ線Ｃ
Ｄを介してメモリアレイＭＡＲＹの選択されたメモリセ
ルＭＣに書き込む。一方、メインアンプは、スタティッ
ク型ＲＡＭが読み出しモードで選択状態とされるとき、
メモリアレイＭＡＲＹの選択されたメモリセルＭＣから
相補共通データ線ＣＤを介して出力される読み出し信号
を増幅し、データ出力バッファに伝達する。このとき、
データ出力バッファは、タイミング信号ＤＯＥに従って
選択的に動作状態とされ、上記読み出し信号をデータ入
出力端子ＤＩＯを介して送出する。

【００２９】タイミング発生回路ＴＧは、チップイネー
ブル信号ＣＥＢ，ライトイネーブル信号ＷＥＢ及び出力
イネーブル信号ＯＥＢをもとに、上記各種のタイミング
信号を形成し、スタティック型ＲＡＭの各部に供給する
。

【００３０】以上の本実施例に示されるように、この発
明をビット線プリチャージ回路を備えるスタティック型
ＲＡＭ等の半導体記憶装置に適用することで、次のよう
な作用効果が得られる。すなわち、 （１）スタティック型ＲＡＭ等のビット線プリチャージ
回路を、各相補ビット線の非反転又は反転信号線とプリ
チャージ電圧供給点との間に設けられる一対のプリチャ
ージＭＯＳＦＥＴと、各相補ビット線の非反転及び反転
信号線間に設けられる短絡ＭＯＳＦＥＴとによって構成
し、上記プリチャージ電圧供給点に所定のプリチャージ
電圧を供給するプリチャージ電圧発生回路を、比較的大
きな電流供給能力を有しかつスタティック型ＲＡＭ等が
選択状態から非選択状態とされる直後に一時的に動作状
態とされる第１の電圧発生回路と、比較的小さな電流供
給能力を有しかつスタティック型ＲＡＭ等が非選択状態
とされる間動作状態とされる第２の電圧発生回路とによ
って構成することで、スタティック型ＲＡＭ等が非選択
状態とされる直後における相補ビット線のプリチャージ
動作を高速化し、そのリカバリィ時間を縮小できるとい
う効果が得られる。 （２）上記（１）項により、ダミーサイクルを必要とす
ることなく、しかもプリチャージ動作にともなう動作電
流の増大を抑えつつ、非選択状態とされる間における相
補ビット線の非反転及び反転信号線のレベル低下を防止
することができるという効果が得られる。 （３）上記（１）項及び（２）項により、ビット線プリ
チャージ回路を備えるスタティック型ＲＡＭ等の低消費
電力化及び動作の安定化を図りつつ、そのサイクルタイ
ムを高速化できるという効果が得られる。

【００３１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、第１図において、スタティック型ＲＡＭは、同時に
複数ビットの記憶データを入出力しうるいわゆる多ビッ
ト構成とされるものであってもよいし、そのメモリアレ
イＭＡＲＹは、複数のメモリアレイに分割されるもので
あってもよい。スタティック型ＲＡＭのブロック構成は
この実施例による制約を受けないし、起動制御信号やア
ドレス信号ならびに制御用のタイミング信号の組み合わ
せも任意である。図２において、メモリアレイＭＡＲＹ
を構成するメモリセルＭＣは、例えば抵抗Ｒ１及びＲ２
をＰチャンネルＭＯＳＦＥＴに置き換えたいわゆるＣＭ
ＯＳ型メモリセルとしてもよい。また、電圧発生回路Ｖ
Ｇ１及びＶＧ２は、図４に例示されるように、一体化す
ることも可能である。この場合、抵抗Ｒ７〜Ｒ１０は、
その抵抗値が、 Ｒ８／Ｒ９＝Ｒ７／Ｒ１０ となり、また、所定の定数ｋに対して、Ｒ７＝ｋ×Ｒ８ Ｒ１０＝ｋ×Ｒ９ となる関係を持つことが必要条件とされる。さらに、プ
リチャージ電圧発生回路ＰＶＧは、図５に例示されるよ
うに、キャパシタＣ１及びＣ２ならびにＣ３及びＣ４の
チャージシェアによって所定のプリチャージ電圧ＰＶを
形成するものであってもよい。この場合、タイミング信
号ＶＣ３は、タイミング信号ＰＶ１がロウレベルとされ
る間にロウレベルとされ、タイミング信号ＶＣ４は、タ
イミング信号ＰＶ２がロウレベルとされる間にロウレベ
ルとされることを必要条件とし、キャパシタＣ１〜Ｃ４
は、その静電容量値が、所定の定数ｋに対して、Ｃ１＝
Ｃ２＝ｋ×Ｃ３＝ｋ×Ｃ４ なる関係を持つことが必要条件とされる。図３において
、タイミング信号ＰＶ２は、タイミング信号ＰＶ１がハ
イレベルとされる間もハイレベルとしてよい。この場合
、スタティック型ＲＡＭが選択状態から非選択状態とさ
れる直後におけるプリチャージ電圧発生回路ＰＶＧの電
流供給能力はさらに大きくされ、相補ビット線Ｂ０〜Ｂ
ｎのプリチャージ動作がさらに高速化される。図２及び
図３において、抵抗Ｒ３ないしＲ１０は、所定のコンダ
クタンスを有するＭＯＳＦＥＴに置き換えることができ
る。さらに、図２ならびに図４及び図５に示されるプリ
チャージ電圧発生回路ＰＶＧならびにメモリアレイＭＡ
ＲＹ及びその周辺回路の具体的な回路構成や電源電圧の
極性ならびにＭＯＳＦＥＴの導電型等、種々の実施形態
を採ることができる。

【００３２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型ＲＡＭを基本構成とする各種の半導体記憶装置やスタ
ティック型ＲＡＭを内蔵するゲートアレイ集積回路及び
専用論理集積回路装置等にも適用できる。この発明は、
少なくともビット線プリチャージ回路を備える半導体記
憶装置ならびにこのような半導体記憶装置を内蔵するデ
ィジタル集積回路装置に広く適用できる。

【００３３】

【発明の効果】スタティック型ＲＡＭ等のビット線プリ
チャージ回路を、各相補ビット線の非反転又は反転信号
線とプリチャージ電圧供給点との間に設けられる一対の
プリチャージＭＯＳＦＥＴと、各相補ビット線の非反転
及び反転信号線間に設けられる短絡ＭＯＳＦＥＴとによ
って構成し、上記プリチャージ電圧供給点に所定のプリ
チャージ電圧を供給するプリチャージ電圧発生回路を、
比較的大きな電流供給能力を有しかつスタティック型Ｒ
ＡＭ等が非選択状態とされる直後に一時的に動作状態と
される第１の電圧発生回路と、比較的小さな電流供給能
力を有しかつスタティック型ＲＡＭ等が非選択状態とさ
れる間動作状態とされる第２の電圧発生回路とによって
構成することで、スタティック型ＲＡＭ等が非選択状態
とされる直後における相補ビット線のプリチャージ動作
を高速化し、そのリカバリィ時間を縮小できるとともに
、ダミーサイクルを必要とすることなくしかもプリチャ
ージ動作にともなう動作電流の増大を抑えつつ、非選択
状態とされる間における相補ビット線の非反転及び反転
信号線のレベル低下を防止できる。その結果、ビット線
プリチャージ回路を備えるスタティック型ＲＡＭ等の低
消費電力化及び動作の安定化を図りつつ、そのサイクル
タイムを高速化できる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるプリチ
ャージ電圧発生回路ならびにメモリアレイ及びその周辺
回路の一実施例を示す回路図である。

【図３】図１のスタティック型ＲＡＭの一実施例を示す
タイミング図である。

【図４】図１のスタティック型ＲＡＭに含まれるプリチ
ャージ電圧発生回路の第２の実施例を示す回路図である
。

【図５】図１のスタティック型ＲＡＭに含まれるプリチ
ャージ電圧発生回路の第３の実施例を示す回路図である
。

【図６】従来のスタティック型ＲＡＭに含まれるメモリ
アレイ及びその周辺回路の一例を示す回路図である。

【図７】図６のスタティック型ＲＡＭの一例を示すタイ
ミング図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＰＣＣ・・・ビット線プ
リチャージ回路、ＰＶＧ・・・プリチャージ電圧発生回
路、ＣＳＷ・・・カラムスイッチ、ＸＡＤ・・・Ｘアド
レスデコーダ、ＹＡＤ・・・Ｙアドレスデコーダ、ＸＡ
Ｂ・・・Ｘアドレスバッファ、ＹＡＢ・・・Ｙアドレス
バッファ、ＩＯＣ・・・データ入出力回路、ＴＧ・・・
タイミング発生回路。ＭＣ・・・メモリセル、ＶＧ１〜
ＶＧ４・・・電圧発生回路、Ｑ１〜Ｑ４・・・Ｐチャン
ネルＭＯＳＦＥＴ、Ｑ１１〜Ｑ３３・・・Ｎチャンネル
ＭＯＳＦＥＴ、Ｒ１〜Ｒ１０・・・抵抗、Ｃ１〜Ｃ４・
・・キャパシタ、Ｎ１〜Ｎ３・・・インバータ回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】　　直交して配置されるワード線及び相補
   ビット線ならびにこれらのワード線及び相補ビット線の
   交点に格子状に配置されるメモリセルを含むメモリアレ
   イと、上記相補ビット線のそれぞれとプリチャージ電圧
   供給点との間に設けられ第１のタイミング信号に従って
   選択的にオン状態とされる第１のスイッチ手段を含むビ
   ット線プリチャージ回路と、所定のタイミング信号に従
   って選択的に動作状態とされることで上記プリチャージ
   電圧供給点に所定のプリチャージ電圧を供給しかつその
   電流供給能力が選択的に切り換えられるプリチャージ電
   圧発生回路とを具備することを特徴とする半導体記憶装
   置。
2. 【請求項２】　　上記プリチャージ電圧発生回路は、第
   ２及び第３のタイミング信号に従って選択的に動作状態
   とされるものであって、その電流供給能力は、上記第２
   のタイミング信号に従って動作状態とされるとき比較的
   大きくされ上記第３のタイミング信号に従って動作状態
   とされるとき比較的小さくされるものであることを特徴
   とする請求項１の半導体記憶装置。
3. 【請求項３】　　上記第２のタイミング信号は、上記半
   導体記憶装置が選択状態から非選択状態とされる直後に
   一時的に有効とされ、上記第３のタイミング信号は、上
   記半導体記憶装置が非選択状態とされかつ上記第２のタ
   イミング信号が有効とされない間に有効とされるもので
   あることを特徴とする請求項１又は請求項２の半導体記
   憶装置。
4. 【請求項４】　　上記プリチャージ電圧発生回路は、比
   較的大きな電流供給能力を有しかつ上記第２のタイミン
   グ信号に従って選択的に動作状態とされる第１の電圧発
   生回路と、比較的小さな電流供給能力を有しかつ上記第
   ３のタイミング信号に従って選択的に動作状態とされる
   第２の電圧発生回路とを含むものであることを特徴とす
   る請求項１，請求項２又は請求項３の半導体記憶装置。
5. 【請求項５】　　上記第１の電圧発生回路は、比較的小
   さな抵抗値を有しかつその一方が上記プリチャージ電圧
   供給点に共通結合されその他方が上記第２のタイミング
   信号に従って選択的にオン状態とされる第２又は第３の
   スイッチ手段を介して第１又は第２の電源電圧にそれぞ
   れ結合される第１及び第２の抵抗手段を含むものであっ
   て、上記第２の電圧発生回路は、比較的大きな抵抗値を
   有しかつその一方が上記プリチャージ電圧供給点に共通
   結合されその他方が上記第３のタイミング信号に従って
   選択的にオン状態とされる第４又は第５のスイッチ手段
   を介して第１又は第２の電源電圧にそれぞれ結合される
   第３及び第４の抵抗手段を含むものであることを特徴と
   する請求項１，請求項２，請求項３又は請求項４の半導
   体記憶装置。
6. 【請求項６】　　上記ビット線プリチャージ回路は、上
   記相補ビット線の非反転及び反転信号線間にそれぞれ設
   けられ上記第１のタイミング信号に従って選択的にオン
   状態とされる第６のスイッチ手段を含むものであること
   を特徴とする請求項１，請求項２，請求項３，請求項４
   又は請求項５の半導体記憶装置。
7. 【請求項７】　　上記半導体記憶装置は、スタティック
   型ＲＡＭであって、上記第１ないし第６のスイッチ手段
   は、ＭＯＳＦＥＴにより構成されるものであることを特
   徴とする請求項１，請求項２，請求項３，請求項４，請
   求項５又は請求項６の半導体記憶装置。