JPH0454318B2

JPH0454318B2 -

Info

Publication number: JPH0454318B2
Application number: JP60190006A
Authority: JP
Inventors: Tadashi Tachibana; Enu Redei Chitoranjan; Hangu Hongu Nugai
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1984-08-31
Filing date: 1985-08-30
Publication date: 1992-08-31
Also published as: US4653030B1; JPS61122997A; US4653030A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体デバイス、特に、半導体ダイナ
ミツクメモリデバイスに係わる。

〔従来の技術、及び発明が解決しようとする問題点〕

ダイナミツク読取り／書込みメモリデバイス
は、例えば、共にテキサス・インスツルメンツ社
に対して譲渡されている、ホワイト、マツクアダ
ムス、及びレツドワインに対して付与された米国
特許4071801（16K DRAM）又はマツクアレクサ
ンダー、ホワイト、及びラオに対して付与された
米国特許4293993（64K DRAM）、の中に図示さ
れている様に作られる。これらのダイナミツク
RAMは、データがキヤパシタの中に記憶されて
いる漏洩の電流のために、定期的にリフレツシユ
されなければならない。DRAのＭ為のセルフリ
フレツシユ装置は、共にテキサス・インスツルメ
ンツ社に対して譲渡されている、ライオネル・
Ｓ・ホワイト及びＧ・R.モハン・ラオに対して
付与された米国特許4207614号及びデイビツド・
J.マツクエルロイに対して付与された米国特許
4336647号、並びに1982年７月26日に提出された
係属中の出願、ミリアル番号401688、に示されて
いる。

DRAMの為の従来のセルフリフレツシユ方法
は、リフレツシユ機能を実施する為に必要な回路
の追加によつて通常の読取り及び書込みサイクル
のアクセス速度の低下が引起こされる事がある。
或いは、リフレツシユカウンタは通常の機能には
適合しない追加のクロツク又はその他の回路を使
用している事がある。セルフリフレツシユ機能
は、とりわけ大型のメモリシステムでは、しばし
ば利用されぬまゝ残されているオプシヨンであ
り、従つてリフレツシユカウンタは比較的簡単な
構造で且つ製造プロセス又はバーのレイアイウト
を更に複雑化させない様なものであるべきであ
る。

本発明の第１の目的は、ダイナミツクメモリデ
バイス等の半導体集積回路の為の改良された高速
セルフリフレツシユ回路を提供する事である。第
２の目的は簡単な構造であるだけでなく、ダイナ
ミツクRAMの中に於けるリフレツシユカウンタ
回路の動作と通常の読取り／書込みアクセスとの
間の両立性を改善する事である。

〔問題点を解決する為の手段〕

本発明の１つの実施例に従つて、多重化アドレ
ス型の半導体ダイナミツク読出し／書込みメモリ
はビフオーのシーケンスによつて起動
されるオンチツプのリフレツシユカウンタを使用
する。このカウンタは行アドレスバツフアとほと
んど同一の回路で段を構成しており、従つて同じ
クロツクを利用する事が出来る。アドレス入力バ
ツフア又はリフレツシユカウンタ段がゲート操作
されて第２段の行アドレスバツフアの中へ入力さ
れ、又、これらの第２段の行アドレスバツフアか
らカウンタ段への桁上げフイードバツクを使つて
カウンタを増加させる。通常の読出し又は書込み
の為のメモリのアクセス時間はこのリフレツシユ
回路の追加によつて劣化されることはない。

〔実施例〕

第１図には、本発明のリフレツシユ技術を用い
る事の出来るメモリデバイスがブロツク図の形で
示されている。これは、代表的にはＮチヤンネ
ル、自己整合形、シリコンゲート、MOSプロセ
スによつて作られる、ダイナミツク型の半導体読
出し／書込みメモリであるが、CMOS、メタル
ゲート、等で作る事も可能である。第１図のすべ
てのメモリデバイスはサイズが恐らく30000平方
ミル以上の１つのシリコンチツプの中に含まれて
おり、このようなシリコンチツプは通常、型式及
び設計に応じて16又は18ピン又は端子を持つ標準
的なデユアルインラインパツケージの中に載置さ
れる。（本発明のリフレツシユカウンタを持たな
い）このタイプのデバイスの64K×１形式は現在
部品番号TMS4416として、又16K×４形式は部
品番号TMS4416として、商業的に入手する事が
出来る。勿論、本発明の特徴は例えば256K又は
1MビツトのダイナミツクRAMにも用いる事が
出来る。しかしながら、第１図の例ではこのデバ
イスは、256行又は256列の規則的パターンによ
る、それぞれ3268個のセルを含む２つの２分した
部分１０ａ及び１０ｂに分割されたアレイを持つ
65536個のメモリーセルのアレイ１０を含んでい
る。256行又はＸラインのうち、128が半分のアレ
イ１０ａに128が半分のアレイ１０ｂに含まれて
いる。256の列ラインはそれぞれ（１列当り２本
のビツトラインを備えた）半分の部分に分割さ
れ、各々の列ラインの１ビツトラインは各々の半
分のアレイ１０ａ及び１０ｂの中にある；勿論、
電気的にこれと等価の折り返しビツトラインを使
用する事も出来る。アレイの中央には256個のセ
ンスアンプ１１がある；これらのセンスアンプ
は、参照として本書中に用いられている上述の米
国特許4239993号の中に開示され且つ特許請求の
範囲に記載されている回路の様な差動型双安定回
路である。各々のセンスアンプは列ラインの中央
に接続されており、従つて128メモリセルはビツ
トライン（又は半分の列ライン）によつて各々の
センスアンプの各々の側へ接続されている。この
チツプは、アース端子Vssと共に、唯１つの＋
5V Vdd電源だけしか必要としない。

２つの半分の部分に分割されている行又はＸア
ドレスデコーダ１２はライン１３を介し８つのア
ドレス入力バツフア又はラツチ１４を通り８つの
２段階アドレス出力バツフア１５によつて与えら
れる16のＡ及び信号を受取る。後に説明される
様に、リフレツシユアドレスは、バツフア１４に
対応するカウンタ段からバツフア１５へ接続され
る入力の所に挿入する事が出来る。TTL電圧レ
ベルにある８ビツトＸアドレスは８つのアドレス
入力端子１６によつてアドレスバツフア１４の入
力へ印加される。Ｘデコーダ１２は、入力端子１
６上の８ビツトアドレスによつて又は内部に備え
られたカウンタ段からリフレツシユアドレスによ
つて定義されて、256行ラインのうちの１つを選
択する機能を行う。もし選択された行ラインがセ
ルアレイの半分のアレイ１０ｂの中にある場合に
は、センスアンプ１１の反対側に接続される１行
のダミーセル１７もまた起動される。これに対し
て、半分のアレイ１０ａの中のラインが選択され
た場合には１行のダミーセル１８が起動される。
入力ライン１６の上のアドレス信号が多重化され
ている；Ｙ又は列アドレスもまたこれらの入力ラ
インへ加えられ、８つから成る１組のバツフア１
９の中へラツチされ、この１組のバツフアからア
ドレスがライン２４を介して列デコーダ２０，２
１、及び１オブ４セレクタ２２へ加えられる。列
デコーダ２０及び２１によつて64の列ラインから
１つを選ぶ（実際は256の列ラインから４つを選
ぶ）の選択がなされるので、６ビツトの８ビツト
Ｙアドレスにもとづいて、４列から成る１グルー
プの列が４つのデータ及びデータラインの組２５
及び２６へ接続される。１オフ４デコーダ２２
が、８ビツトの列アドレスから接続されるライン
２４上の２つのアドレスビツト及びその補数にも
とづいて、４対のライン２５及び２６から１対を
選択し、選択された対を１対のライン２８を介し
てデータ入出力回路２７と接続する。１ビツトの
データ入力が入力端子３０によつてデータ入力ラ
ツチ３１へ印加され、又このラツチの出力はデー
タ入出力回路２７によつて１オブ４デコーダ２２
へ印加され、従つてアレイ１０の選択された列
へ、印加される。このラツチ３１は、米国特許
4280070号の中に示されている回路であるアドレ
スバツフア回路１４及び１９と同じ回路設計とす
る事が出来る。

第２図で示す様に、（リフレツシユの場合では
なく）標準的なアクセスの場合には、行アドレス
ストローブ信号が入力３４へ加えられた時
にＸアドレスが入力１６の上に現われなければな
らない。同様に、列アドレスストローブ信号
CASが入力３５の上にある間はＹアドレスが現
われなければならない。入力３６上の読出し／書
込み制御信号はこのデバイスの為の別の制御信
号である。これらの３つの入力はこのシステムの
制御信号であると共に基本タイミングクロツクで
あり、後述され又米国特許4239993号の中に、論
じられている様に、このデバイスの様々な部分の
動作を規定する為の多数のクロツク及び制御信号
を生み出すクロツクジエネレータ及び制御回路３
７に印加される。標準的なアクセスサイクルの場
合にはが第２ａ図に見られる様に低電位に
なると、から導き出されたクロツクによつ
てその時に入力ライン１６の上に現われる８つの
TTLレベルのビツトをバツフア１４が受取つて
且つラツチするようになる。が第２ｂ図に
見られる様に低電位になると、回路３７の中で生
み出されたクロツクによつて入力１６の上にに
TTLレベルのＹアドレス信号をバツフア１９が
ラツチするようになる。行及び列アドレスは第２
ｃ図に示されている期間の間有効でなければなら
ない。読出しサイクルの場合には、入力３６上の
Ｗ信号は第２ｄ図に示す期間の間高電位でなけれ
ばならず、又端子３３の上の出力は第２ｅ図に示
す時間の間有効となる。書込み専用サイクルの場
合には、信号は第２ｆ図に示す様に低電位でな
ければならず、又データ入りビツトは第２ｇ図に
示す時間の間有効でなければならない。書込み専
用サイクルの間、データ出力ピンは高インピーダ
ンス状態に留まる。読出し／書込み又は読出し−
変更−書込みサイクルを使うことも又可能であ
り、この場合では及びがなお低電位で
ある時に制御信号の電位が低下する。

本発明によれば、第２ｈ図に示す様にが
RASより先に低下する事によつてリフレツシユ
動作が開始される。リフレツシユサイクルが提供
される。ここではピン１６の上のアドレスは無視
される、即ち「ドントケア（Don′t care）」であ
る。又、データ入力ピン３０が無視され、又デー
タ出力ピンは高インピーダンス状態に留まる。８
つ１組のリフレツシユカウンタ段４０が、行アド
レスの為の入力バツフア段１４と共に備えられて
いる。行アドレスだけがリフレツシユの為に用い
られる；即ち列アドレスは必要ではない。センス
アンプ１１は米国特許4239993号の中に説明され
ている様な通常の形式で動作するが、列バツフア
１９、列デコーダ２０，２１，２２、及び出力回
路２７は、リフレツシユ専用サイクルには動かな
い。

前述のTMS4164に関し特定される様に最長リ
フレツシユ期間が4msであり、又256行がリフレ
ツシユされると云う場合には、ビフオー
RASの一連の信号が平均（4ms）／256＝15.6マ
イクロ秒毎に印加されなければならない。これ
は、第１図のメモリデバイスの外部にあるプロセ
ツサ又はメモリコントローラによつて制御され
る。

第３図には、行アドレスバツフア１４である８
組の回路の内の１つと、２段アドレス出力バツフ
ア回路１５、及びカウンタ段４０がさらに詳しく
示されている。この行アドレスバツフア回路１４
はテキサス・インスツルメンツ社に対して譲渡さ
れている、ホワイト、マツクアレクサンダー、他
に対して付与された米国特許4280070号である。
第５図の中に示されている様に差動検出器であ
る。この回路は、双安定動作をもたらす為に反対
側のゲートに対して交差結合されたノード８２及
び８３と接続されるドレインを持つ１組のドライ
バトランジスタ８０及び８１を含む平衡フリツプ
フロツプから構成されている。入力トランジスタ
８４及び８５はドライバトランジスタと並列に接
続されている。約＋1.5Vの直流基準電圧Vrefが
トランジスタ８５のゲートへ接続されている。検
出されて増幅され、且つラツチされるべきアドレ
ス入力ビツトは入力端子１６を経て適当な入力保
護装置８８を通つてトランジスタ８４のゲートに
印加される。基準電圧は0.8Vの最悪ケースの
TTLの低レベルと2.4Vの最悪ケースのTTLの低
レベルとの間の中間となる様に選択される。入力
信号及び基準電圧は、の様な関連クロツ
クがVssとなる時にノード９１及び９２において
ラツチされる。次段のバツフア１４は、フリツプ
フロツプが作動した時にノード８２及び８３上の
電圧の変化を感知するように働く。この次の段で
は、トランジスタ９５はVddとノード９６の間に
接続され、今度はこのノードが１対のトランジス
タ９７及び９８のソース＝ドレイン経路を通して
ノード９９及び１００へ接続される。これらの３
つのすべてのトランジスタ９５，９７，及び９８
のゲートは第４図に示すクロツクに接続されて
いる。かくして、このサイクルのプリチヤージ部
分の間で、が高電位にある時に内部ノードがプ
リチヤージされる；トランジスタ９５，９７、及
び９８がONとなり、これによつてノード９９及
び１００上の電圧が等化され、これらのノードが
Vdd−Vtのレベルヘプリチヤージされる。が
高電位で且つノード９９及び１００が高電位であ
る時には、第４図に示す様にφRMはVssに近い
か又は等しい低電位レベルにある。φRMクロツ
クとノード８２及び８３の間に接続されているト
ランジスタ１０１及び１０２はφRMが低電位で
ある時にオンとなり、ノード８２及び８３を低電
位レベルにし、又はVssヘプリデイスチヤージす
る。これによつて１対のトランジスタ１０３及び
１０４がオフのままで保持される。この時点では
バツフア回路には直流電流は流れない。

入力クロツクが高電位である時に1.5Vの基
準電圧がノード９２に対して印加される１方、
TTL信号入力レベルがノード９１に対して印加
される。入力クロツクが低くなるとTTLレベ
ルがノード９１の上でトラツプされ又Vrefレベ
ルがノード９２の上でトラツプされる。φRMの
電位が高くなると、トランジスタ１０１及び１０
２は導通するようになりはじめる；もしノード９
１及び９２の１方又は両方の上の電圧がトランジ
スタ８４又は８５の閾値Vtよりも高い場合には、
トランジスタ８４及び／又は８５は導通するよう
になる。ゲート電圧が最も高くなると、トランジ
スタはより多くの電流を通すようになる。両方の
ノード８２及び８３の上の電圧はφRMの電位が
上がると共に上昇しはじめるであろう。もし
TTLの“１”レベルが入力１６に対して印加さ
れてノード９１の上でラツチされると、トランジ
スタ８４はこの時点ではトランジスタ８５よりも
より多く電気を通すであろう。

ノード８２はVssへ引張られ、トランジスタ８
１がオフになり、ノード８３の電位は上昇し続け
ることができ、フリツプフロツプはラツチされ
る。トランジスタ１０４はオフになり、又トラン
ジスタ１０３はオンとなり、ノード１０はVdd−
Vtであるプリチヤージハイ（高電位）レベルの
ままで、又ノード９９はVssへデイスチヤージさ
れる。ノード９９及び１００は入力バツフア１４
の第１段の出力である。トランジスタ１０１及び
１０２の電流駆動能力は限定されているので、例
えば、代表的には、出力段１５によつて表わされ
ている。更に２つのバツフア段がライン１３の上
のＡ及びによつてアドレスデコーダを駆動する
為に用いられる。

“０”レベルのTTL入力の場合の動作は、フ
リツプフロツプが反対の状態でラツチされる事を
除いて、同様である。ノード９２の電位はノード
９１の電位より高く、トランジスタ８５はノード
８３をVssへ引張るので、トランジスタ８０がオ
フになる。これによつてノード８２はφRMと共
に上昇し続ける事が出来る。トランジスタ１０４
がオンとなり、ノード１００をデイスチヤージさ
せる１方、トランジスタ１０３がオフとなつてノ
ード９９は高電位のままで留まる事が出来る。

第２段１５は、ゲートの上に制御信号^*を
受けとるトランジスタ５０及び５１を通してノー
ド９９及び１００から第１段出力を受取る。第２
段の入力ノード５２及び５３はトランジスタ５４
及び５５のゲートと接続されており、これらのト
ランジスタはクロツクφR^*（第４図参照）を、ト
ランジスタ５８及び５９から構成されている交差
結合ラツチのノード５６及び５７へ接続するよう
に働く。かくして、^*が高電位に留つている
間にφR^*が高電位になると、入力アドレスビツト
がトランジスタ５４又は５５のうちの１つを導通
ならしめ、その結果ノード５６又は５７のうちの
１つが高電位になり、もう１方は低電位となる。
これによつて、トランジスタ５８及び５９から構
成されるフリツプフロツプがセツトされ、第３段
への出力６０及び６１が同じ様に１及び０のレベ
ルへと駆動される。トランジスタ６２及び６３
は、ゲートがノード５６及び５７と接続されてい
るので、ノード５２及び５３の上の電位レベルは
増強される。第３段６５はもう１つの双安定、差
動検出器であり、ライン１３の上のＡ及び信号
の出力ドライブレベルを高める様に働く。

カウンタ段階４０は入力バツフア１４と非常に
良く似た回路であり；トランジスタ９５〜９８及
び１０１〜１０４は段１４の対応するトランジス
タと同じ動作をし、又クロツク及びφRMは同
じ様に働く。しかしながら、トランジスタ８４及
び８５への入力は、センスノード６８及び６９が
トランジスタ７０及びライン７１を通して第２段
１５のノード５６及び５７へ接続されているドラ
イバトランジスタ８０及び８１から構成されるフ
リツプフロツプを用いたインクリメント回路構成
からの入力である。ノード５６及び５７をノード
６８及び６９へ接続しているライン７１は十字交
差しているので、クロツクφCKの電位が高くな
ると（これは桁上げの構成によつて決定される）、
第２段のラツチ１５にあるビツトの補数がノード
６８，６９の中へ入力されると云う事に注意する
必要がある。高抵抗トランジスタ７２の動作によ
つてこのラツチは、強制的に電源オン時のビロ段
の状態となる。かくして、リフレツシユアドレス
カウンタは、iCASクロツクによつてトランジス
タ７３及び７４が導通するようになつた時に入力
バツフアの第２段１５へ結合される８つのこれら
のラツチ４０から構成されており；このカウンタ
はゼロでスタートし、且つ各々の段はビフ
オーが起こる度に信号経路７０，７１を通
して選択的にインクリメントされる。

リフレツシユ動作に係わつているクロツクジエ
ネレータ回路３７の部分が第５図に示されてい
る。通常のアクセスサイクルの場合には、第４図
に示されている様にはより先に電位が
降下し、又が高電位である時に、ゲート１
１０の入力にφRQが印加されるので、ライン１
１１上のの電位が降下してゲート１１２が
直ちにφRMを生成するようになり、かくして８
つの入力バツフア１４のフリツプフロツプ１０
３，１０４をセツトする。クロツクφRMはまた
クロツクφR^*を生成し、（もしiCASが高電位であ
れば）上に説明された様に第２段１５をセツト
し、又φRL及びφXHがその後に続く；これらの
クロツクは行デコーダ、行ラインドライバ、等の
中で用いられる。勿論、その後では、特許
4239993号に述べられている様にセンスアンプを
作動させる為にセンスクロツクが生成されること
になる。

行アドレスの信号源として入力バツフア１４を
使用するか或いはリフレツシユカウンタ４０を使
用するかと云う選択は第５図のiCASクロツクジ
エネレータの出力によつてなされる。この出力
iCASの電位が低く、もしがの後に降下
すれば、CASは低電位状態に留まる。もし
の電位が下がりφRQが生成されると、が降
下し、かくしてφRMCとφR^*Ｃが段１１４及び
１１５の出力で生成されたとすると、iCAS信号
は出力１１６で低電位状態に留まり（即ち、リフ
レツシユではなくアクセスが進行中である事を意
味する）、これがライン１１７の上に^*を生
じさせる。ライン１１８の上のiCAS信号は低電
位である。もしiCASが出力１１６で高電位にな
ると（即ちリフレツシユが要求されている事を意
味する）、^*が低電位となり、入力アドレス
の代わりにブロツキングトランジスタ７３及び７
４とリフレツシユカウント４０が用いられる様に
する。段１１９で遅延した後で、iCASの電位が
上昇しこれによつてゲート１１０からの出力
REFの電位が降下するようになる（第４図の時
間１１８の時に）ので、クロツクφRA、φR^*、
等は段１１２のブロツクが解かれると遅延された
一連の信号が印加されるようになる。

インクリメント機能は第５図のノアゲート１２
０によつて実行される。iCASの電位が高くなる
と、φXHの電位が高くなる時にANDゲート１２
１からの出力が高電位となり、NORゲート１２
０が図で示すようにアドレスビツトＡ，によつ
て制御されるようになる。カウンタのLSBに印
加されるφCK出力１２２はリフレツシユサイク
ルの度に高電位となる。LSBの次の下位ビツト
へのφCK出力１２３はLSBのリフレツシユアド
レスビツトが１である時にのみ高電位となる。最
下位から３番目のビツトに印加されるφCKクロ
ツクは、第１と第２のビツトが１、等である時に
高くなり、２進カウントを行なう。

第４図の標準サイクルではクロツクのタイミン
グ連鎖の中に遅延は導入されないと云う事に注意
する事が重要である。リフレツシユカウントが挿
入出出来る様にする為の遅延はリフレツシユサイ
クルの為にのみ起こる。かくしてメモリの為のア
クセス時間は劣化されない。

第３図及び５図の回路は製造プロセスの中のメ
タルマスクのレベルで容易にプログラムする事が
出来る。ライン７１，１１８，１１１，等の中の
点１２５で導体（これは金属ラインである）の中
にブレーク（オープン回路）を作る事によつて、
リフレツシユカウンタは、わずかなマスクの変更
により標準動作を何ら劣化させる事無しに、回路
から完全に除去され、しかもチツプは設計し直さ
れる事を要しない。

本発明は１つの例証的実施態様を用いて説明さ
れたが、この説明は限定的な意味に受取られては
ならない。この例証的実施態様の様々な変更、並
びに本発明のその他の実施態様が当業者にはこの
説明を参考にする事によつて明らかとなるであろ
う。従つて付属の特許請求の範囲はそれらのすべ
ての変更又は実施態様を本発明の真の範囲の中に
含むものとしてカバーするであろうと考えられて
いる。

【図面の簡単な説明】

第１図は本発明のセルフリフレツシユ方法を用
いる事の出来る半導体ダイナミツクメモリデバイ
スの電気的ブロツク図、第２図は第１図のデバイ
スの動作の際の電圧対時間の関係を示すタイミン
グ図、第３図は本発明にもとづく入力バツフア及
びリフレツシユアドレスカウンタ回路の電気的略
図、第４図は第３図の回路の中の様々なクロツク
の為の電圧を時間の関数として示したタイミング
図、又第５図は第４図のクロツクを作り出す、第
１図及び３図のデバイスの中で用いられているク
ロツクジエネレータサーキツトリの論理図、であ
る。１０…メモリセルのアレイ、１０ａ，１０ｂ…
アレイハーフ、１１…センスアンプ、１２…Ｘデ
コーダ、１３…ライン、１４…アドレスバツフ
ア、１５…２段階アドレス出力バツフア、１６…
アドレス入力端子、１７，１８…ダミーセル、１
９…バツフア、２０，２１…列デコーダ、２２…
１オブ４セレクタ、２４…ライン、２５，２６…
データ及びデータバーライン、２７…データ入出
力サーキツトリ、２８…ライン、３０…入力端
子、３１…データ入力ラツチ、３２…データ出力
ラツチ、３３…出力端子、３４，３５，３６…入
力、３７…クロツクジエネレータ兼制御サーキツ
トリ、４０…カウンタ段階、５０，５１…トラン
ジスタ、５２，５３…入力ノード、５４，５５…
トランジスタ、５６，５７…ノード、５８，５９
…トランジスタ、６０，６１…出力、６２，６３
…トランジスタ、６５…第３段階、６８，６９…
センスノード、７０…トランジスタ、７１…ライ
ン、７２…高抵抗トランジスタ、７３，７４…ト
ランジスタ、８０，８１…ドライバトランジス
タ、８２，８３…ノード、８４，８５…入力トラ
ンジスタ、８８…入力保護装置、９１，９２…ノ
ード、９５…トランジスタ、９６…ノード、９
７，９８…トランジスタ、９９，１００…ノー
ド、１０１，１０２…トランジスタ、１０３，１
０４…トランジスタ、１１０…ゲート、１１１…
ライン、１１２…ゲート、１１３…iCASクロツ
クジエネレータ、１１４，１１５…段階、１１６
…出力、１１７，１１８…ライン、１１９…段
階、１２０…NORゲート、１２１…ANDゲー
ト、１２２，１２３…φCK出力、１２５…ポイ
ント、…行アドレスストローブ信号、
…列アドレスストローブ信号、…読取り／書込
み制御信号。

Claims

【特許請求の範囲】１ダイナミツクメモリアレイをアドレスする外
部アドレス及び行と列の各アドレス制御信号とを
受け取ることができる半導体ダイナミツクメモリ
装置において、前記ダイナミツクメモリアレイにアドレスを供
給するアドレス受け取り手段と、外部アドレスを受け取るための第１の制御可能
伝送回路であつて、通常は前記行と列の各アドレ
ス制御信号の一方が活性化されたことを検知して
前記外部アドレスを前記アドレス受取段に転送す
る前記第１の制御可能伝送回路と、前記ダイナミツクメモリアレイをリフレツシユ
するための内部アドレスを発生するカウンタと、該内部アドレスを受け取り、前記アドレス受け
取り段に送る第２の制御可能伝送回路と、前記アドレス制御信号の一方が非活性化状態で
他方が活性化されたことを検知して前記第２の制
御可能伝送回路のアドレス転送禁止状態を維持
し、更に一方のアドレス制御信号が活性化された
ことに応答して該アドレス転送禁止状態を解除し
前記第２の制御可能伝送回路を選択的に動作させ
前記内部アドレスを前記アドレス受け取り段に送
り、かつ前記第２の制御可能伝送回路のアドレス
転送禁止状態を解除すると共に、前記第１の制御
可能伝送回路が外部アドレスを前記アドレス受け
取り段に転送することを禁止する制御回路と、を含む半導体ダイナミツクメモリ装置。２特許請求の範囲第１項の半導体ダイナミツク
メモリ装置であつて、前記制御回路は列アドレス
制御信号が行アドレス制御信号の前に活性化され
たことに応答する、半導体ダイナミツクメモリ装
置。