JP2762589B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JP2762589B2 JP2762589B2 JP1189440A JP18944089A JP2762589B2 JP 2762589 B2 JP2762589 B2 JP 2762589B2 JP 1189440 A JP1189440 A JP 1189440A JP 18944089 A JP18944089 A JP 18944089A JP 2762589 B2 JP2762589 B2 JP 2762589B2
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- power supply
- supply voltage
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ回路に関し、特に行アドレスス
トロボ信号（▲▼）と列アドレスストロボ信号
（▲▼）により制御されCAS Before RAS（CBR）
リフレッシュ機能を有するダイナミックランダムアクセ
スメモリ（DRAM）型の半導体メモリ回路に関する。
トロボ信号（▲▼）と列アドレスストロボ信号
（▲▼）により制御されCAS Before RAS（CBR）
リフレッシュ機能を有するダイナミックランダムアクセ
スメモリ（DRAM）型の半導体メモリ回路に関する。
従来、ダイナミックランダムアクセスメモリ（以下、
DRAMという）のリフレッシュ方法としては、RAS Only R
efresh、CAS Bef−ore RAS（以下、CBRという）リフレ
ッシュおよびオートリフレッシュ等、多くの機能が考案
され実用化されている。
DRAMという）のリフレッシュ方法としては、RAS Only R
efresh、CAS Bef−ore RAS（以下、CBRという）リフレ
ッシュおよびオートリフレッシュ等、多くの機能が考案
され実用化されている。
第５図はCBRリフレッシュ機能を有する従来の半導体
メモリ回路の一例を示すブロック図である。
メモリ回路の一例を示すブロック図である。
この回路は、インバータI11，I12,CBR判定回路６、行
アドレスバッファ回路７および内部アドレスカウンタ８
を有する構成となっている。
アドレスバッファ回路７および内部アドレスカウンタ８
を有する構成となっている。
インバータI11，I12は、Ｐチャンネルエンハンスメン
ト型のMOSトランジスタとＮチャンネルエンハンス型のM
OSトランジスタとを用いたＣ−MOS型のインバータであ
る。
ト型のMOSトランジスタとＮチャンネルエンハンス型のM
OSトランジスタとを用いたＣ−MOS型のインバータであ
る。
次に、この回路の動作について説明する。
CBRリフレッシュの動作条件として、外部入力の列ア
ドレスストローブ信号▲▼がインバータI12のし
きい値電圧を充分越える高い電圧（以下高レベルとい
う）からこのしきい値電圧より低い電圧（以下低レベル
という）になって節点N10が低レベルから高レベルにな
り、この後、外部入力の行アドレスストローフ信号▲
▼が高レベルから低レベルになって節点N9が低レベ
ルから高レベルになることにより、これら節点N9，N10
の信号を入力とするCBR判定回路６が活性化され、CBR判
定回路６の出力信号、すなわちCBR制御信号φCBRが低レ
ベルから高レベルになることによりCBRリフレッシュが
可能となる。
ドレスストローブ信号▲▼がインバータI12のし
きい値電圧を充分越える高い電圧（以下高レベルとい
う）からこのしきい値電圧より低い電圧（以下低レベル
という）になって節点N10が低レベルから高レベルにな
り、この後、外部入力の行アドレスストローフ信号▲
▼が高レベルから低レベルになって節点N9が低レベ
ルから高レベルになることにより、これら節点N9，N10
の信号を入力とするCBR判定回路６が活性化され、CBR判
定回路６の出力信号、すなわちCBR制御信号φCBRが低レ
ベルから高レベルになることによりCBRリフレッシュが
可能となる。
CBR制御信号φCBRが高レベルになると、行アドレスバ
ッファ回路７は、外部入力のアドレス信号Aiの入力およ
び増幅を行なわず、IC内部の内部アドレスカウンタ８の
アドレス情報を入力して増幅を行ない、この増幅した信
号ARi,▲▼を出力する。
ッファ回路７は、外部入力のアドレス信号Aiの入力およ
び増幅を行なわず、IC内部の内部アドレスカウンタ８の
アドレス情報を入力して増幅を行ない、この増幅した信
号ARi,▲▼を出力する。
この後、信号ARi,▲▼により選択されたメモリ
セルアレイの各メモリセルに対し、節点N9の信号をゲー
ト入力とする内部チェーンロジック部によりリフレッシ
ュが行なわれる。
セルアレイの各メモリセルに対し、節点N9の信号をゲー
ト入力とする内部チェーンロジック部によりリフレッシ
ュが行なわれる。
全メモリセルをリフレッシュするためには、リフレッ
シュ期間内にCBRリフレッシュサイクルを、全メモリセ
ルがアクセスできるだけの規定の回数繰返せば良い。
シュ期間内にCBRリフレッシュサイクルを、全メモリセ
ルがアクセスできるだけの規定の回数繰返せば良い。
このCBRリフレッシュは、動作電源電圧が推奨動作電
圧内で行なわれる構成となっている。
圧内で行なわれる構成となっている。
上述した従来の半導体メモリ回路は、CBRリフレッシ
ュ動作が、電源電圧が推奨動作電圧内で行なわれる構成
となっているので、消費電流が大きくなるという欠点が
あり、また、動作電源電圧が推奨動作電圧より低下する
とデータリテンション機能がなくなりデータの消失を招
くという欠点がある。
ュ動作が、電源電圧が推奨動作電圧内で行なわれる構成
となっているので、消費電流が大きくなるという欠点が
あり、また、動作電源電圧が推奨動作電圧より低下する
とデータリテンション機能がなくなりデータの消失を招
くという欠点がある。
本発明の目的は、電源電圧が推奨動作電圧より低下す
ると自動的にリフレッシュモードに入りデータの消失を
防止することができ、かつリフレッシュ動作時の消費電
流を低減することができる半導体メモリ回路を提供する
ことにある。
ると自動的にリフレッシュモードに入りデータの消失を
防止することができ、かつリフレッシュ動作時の消費電
流を低減することができる半導体メモリ回路を提供する
ことにある。
本発明の半導体メモリ回路は、電源電圧が基準電圧よ
り低下したとき能動レベルの電源電圧検出信号を出力す
る電源電圧検出回路と、前記電源電圧検出信号が能動レ
ベルのとき所定の周波数の発振信号を出力するリング発
振回路と、前記発振信号を入力して第１のCBR信号及び
この第１のCBR信号より所定の時間遅延した第２のCBR信
号を発生するCBR信号発生回路と、前記電源電圧検出信
号が能動レベルのとき前記第２のCBR信号を出力し非能
動レベルのとき行アドレスストローブ信号を出力する第
１のゲート回路と、前記電源電圧検出信号が能動レベル
のとき前記第１のCBR信号を出力し非能動レベルのとき
列アドレスストローブ信号を出力する第２のゲート回路
と、前記第１および第２のゲート回路の出力信号のレベ
ルおよびタイミングを判定してリフレッシュ制御信号を
出力するCBR判定回路とを有している。
り低下したとき能動レベルの電源電圧検出信号を出力す
る電源電圧検出回路と、前記電源電圧検出信号が能動レ
ベルのとき所定の周波数の発振信号を出力するリング発
振回路と、前記発振信号を入力して第１のCBR信号及び
この第１のCBR信号より所定の時間遅延した第２のCBR信
号を発生するCBR信号発生回路と、前記電源電圧検出信
号が能動レベルのとき前記第２のCBR信号を出力し非能
動レベルのとき行アドレスストローブ信号を出力する第
１のゲート回路と、前記電源電圧検出信号が能動レベル
のとき前記第１のCBR信号を出力し非能動レベルのとき
列アドレスストローブ信号を出力する第２のゲート回路
と、前記第１および第２のゲート回路の出力信号のレベ
ルおよびタイミングを判定してリフレッシュ制御信号を
出力するCBR判定回路とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、Ｎチャネルエンハンスメント型のMOS
トランジスタT1〜TN,T11およびインバータI1,I2を備え
電源電圧VCCが推奨動作電圧の下限（以下基準電圧とい
う）より低下したとき、能動レベルの電源電圧検出信号
VDDを出力する電源電圧検出回路１と、インバータI3〜I
5およびNORゲートG1を備え電源電圧検出信号VPDが能動
レベルのとき所定の周波数の発振信号VOSCを出力するリ
ング発振回路２と、遅延素子D1を備え発振信号VOSCを入
力して第１のCBR信号VCBR1およびこの第１のCBR信号V
CBR1より所定の時間遅延した第２のCBR信号VCBR2を発生
するCBR信号発生回路３と、電源電圧検出信号VPDが能動
レベルのとき第２のCBR信号VCBR2を出力し非能動レベル
のとき行アドレスストローブ信号▲▼を出力する
NORゲートの第１のゲート回路と、電源電圧検出信号VPD
が能動レベルのとき第１のCBR信号VCBR1を出力し非能動
レベルのとき列アドレスストローブ信号を出力するNOR
ゲートの第２のゲート回路と、第１および第２のゲート
回路4,5の出力信号のレベルおよびタイミングを判定し
てリフレッシュ制御信号ΦCBRを出力するCBR判定回路６
とを有する構成となっている。
トランジスタT1〜TN,T11およびインバータI1,I2を備え
電源電圧VCCが推奨動作電圧の下限（以下基準電圧とい
う）より低下したとき、能動レベルの電源電圧検出信号
VDDを出力する電源電圧検出回路１と、インバータI3〜I
5およびNORゲートG1を備え電源電圧検出信号VPDが能動
レベルのとき所定の周波数の発振信号VOSCを出力するリ
ング発振回路２と、遅延素子D1を備え発振信号VOSCを入
力して第１のCBR信号VCBR1およびこの第１のCBR信号V
CBR1より所定の時間遅延した第２のCBR信号VCBR2を発生
するCBR信号発生回路３と、電源電圧検出信号VPDが能動
レベルのとき第２のCBR信号VCBR2を出力し非能動レベル
のとき行アドレスストローブ信号▲▼を出力する
NORゲートの第１のゲート回路と、電源電圧検出信号VPD
が能動レベルのとき第１のCBR信号VCBR1を出力し非能動
レベルのとき列アドレスストローブ信号を出力するNOR
ゲートの第２のゲート回路と、第１および第２のゲート
回路4,5の出力信号のレベルおよびタイミングを判定し
てリフレッシュ制御信号ΦCBRを出力するCBR判定回路６
とを有する構成となっている。
次に、この実施例の動作について説明する。
電源電圧VCCを入力とする電源電圧検出回路１のMOSト
ランジスタT1〜TNは各々ダイオード接続されており、こ
の段数は、電源電圧VCCが、推奨動作電圧内のとき節点N
1を入力とするインバータI1の出力の節点N2を低レベ
ル、電源電圧VCCが推奨動作電圧の下限より低いインバ
ータI1の節点N2を高レベルにするような段数にする。
ランジスタT1〜TNは各々ダイオード接続されており、こ
の段数は、電源電圧VCCが、推奨動作電圧内のとき節点N
1を入力とするインバータI1の出力の節点N2を低レベ
ル、電源電圧VCCが推奨動作電圧の下限より低いインバ
ータI1の節点N2を高レベルにするような段数にする。
電源電圧VCCが推奨動差電圧内のときの電圧、すなわ
電源電圧検出信号VPDのレベルは非能動レベルの高レベ
ルになり、この電源電圧検出信号VPDをゲート入力とす
るNORゲートG1の出力である節点N7のレベルには低レベ
ル、この低レベルを入力とする遅延素子D1の出力である
節点N8のレベルは低レベルになり、節点N9,N10のレベル
は外部より入力される行アドレスストローブ信号▲
▼および列アドレスストローブ信号▲▼に同期
して変化するため通常動作が可能となる。
電源電圧検出信号VPDのレベルは非能動レベルの高レベ
ルになり、この電源電圧検出信号VPDをゲート入力とす
るNORゲートG1の出力である節点N7のレベルには低レベ
ル、この低レベルを入力とする遅延素子D1の出力である
節点N8のレベルは低レベルになり、節点N9,N10のレベル
は外部より入力される行アドレスストローブ信号▲
▼および列アドレスストローブ信号▲▼に同期
して変化するため通常動作が可能となる。
電源電圧VCCが推奨動作電圧の下限より低下したと
き、電源電圧検出信号VPDのレベルは能動レベルの低レ
ベルになり、NORゲートG1の出力の節点N7には、インバ
ータI3〜I5で構成されるリング発振器の出力の節点N5の
発振信号VOSCか出力され、節点N8には遅延素子D1によ
り、発振信号VOSCよりわずかに遅れた同相の第２のCBR
信号がVCBR2が出力され、ゲート回路4,5の一方のゲート
入力にはCBRリフレッスサイクルとおける行アドレスス
トローブ信号▲▼および列アドレスストローブ信
号▲▼と同一の信号が印加される。
き、電源電圧検出信号VPDのレベルは能動レベルの低レ
ベルになり、NORゲートG1の出力の節点N7には、インバ
ータI3〜I5で構成されるリング発振器の出力の節点N5の
発振信号VOSCか出力され、節点N8には遅延素子D1によ
り、発振信号VOSCよりわずかに遅れた同相の第２のCBR
信号がVCBR2が出力され、ゲート回路4,5の一方のゲート
入力にはCBRリフレッスサイクルとおける行アドレスス
トローブ信号▲▼および列アドレスストローブ信
号▲▼と同一の信号が印加される。
このとき、ゲート回路4,5の他方のゲート入力の行ア
ドレスストローブ信号▲▼および列アドレススト
ローブ信号▲▼を低レベルにすることによりCBR
判定回路６には、ゲート回路4,5を介して、CBRリフレッ
シュサイクルにおける行アドレスストローブ信号▲
▼および列アドレスストローブ信号▲▼と同一
の信号が入力され、CBR判定回路６はこれら信号のレベ
ルおよびタイミングを判定してリフレッス制御信号Φ
CBRを出力し、CBRリフレッシュ動作が可能となる。
ドレスストローブ信号▲▼および列アドレススト
ローブ信号▲▼を低レベルにすることによりCBR
判定回路６には、ゲート回路4,5を介して、CBRリフレッ
シュサイクルにおける行アドレスストローブ信号▲
▼および列アドレスストローブ信号▲▼と同一
の信号が入力され、CBR判定回路６はこれら信号のレベ
ルおよびタイミングを判定してリフレッス制御信号Φ
CBRを出力し、CBRリフレッシュ動作が可能となる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、CBR信号発生回路3AをインバータI6と
遅延素子D1とを備えた構成とし、これに伴い、ゲート回
路4A，5AをNANDゲートで構成した例であり、動作は等価
的に第１の実施例と同様である。
遅延素子D1とを備えた構成とし、これに伴い、ゲート回
路4A，5AをNANDゲートで構成した例であり、動作は等価
的に第１の実施例と同様である。
第３図は本発明の第３の実施例を示す回路図である。
この実施例は、リング発振回路2Aを、NORゲートG2お
よびインバータI4,I5を備えた構成とし、リング発振器
のループの中にNORゲートG2が取込まれた例、である。
これに伴い、CBR信号発生回路3AはインバータI6と遅延
素子D1とで構成され、ゲート回路4,5はNORゲートで構成
されている。
よびインバータI4,I5を備えた構成とし、リング発振器
のループの中にNORゲートG2が取込まれた例、である。
これに伴い、CBR信号発生回路3AはインバータI6と遅延
素子D1とで構成され、ゲート回路4,5はNORゲートで構成
されている。
第４図は本発明の第４の実施例を示す回路図である。
この実施例は、リング発振回路2Aを第３の実施例と同
一の構成とし、CBR信号発生回路３は遅延素子D1のみで
構成し、これに伴ってゲート回路4A，5AをNANDゲートで
構成した例である。
一の構成とし、CBR信号発生回路３は遅延素子D1のみで
構成し、これに伴ってゲート回路4A，5AをNANDゲートで
構成した例である。
これら第３および第４の実施例も、その動作は等価的
に第１の実施例と同様である。
に第１の実施例と同様である。
これら実施例において、リング発振回路2,2Aの出力の
取り出し位置により、CBR信号発生回路3,3Aおよびゲー
ト回路4,4A,5,5Aの組合せが違ってくる。
取り出し位置により、CBR信号発生回路3,3Aおよびゲー
ト回路4,4A,5,5Aの組合せが違ってくる。
以上説明したように本発明は、電源電圧が推奨動作電
圧の下限より低下したとき、CBRリフレッシュサイクル
における行アドレスストローブ信号▲▼および列
アドレスストローブ信号▲▼と同一の信号を発生
してCBR判定回路へ供給する構成とすることにより、電
源電圧が推奨動作電圧の下限より低下すると自動的にリ
フレッシュモードに入るので、データの消失を防止する
ことができ、しかも電源電圧を低くくすることによりリ
フレッシュ動作させることができるので、リフレッシュ
動作時の消費電流を低減することができる効果がある。
圧の下限より低下したとき、CBRリフレッシュサイクル
における行アドレスストローブ信号▲▼および列
アドレスストローブ信号▲▼と同一の信号を発生
してCBR判定回路へ供給する構成とすることにより、電
源電圧が推奨動作電圧の下限より低下すると自動的にリ
フレッシュモードに入るので、データの消失を防止する
ことができ、しかも電源電圧を低くくすることによりリ
フレッシュ動作させることができるので、リフレッシュ
動作時の消費電流を低減することができる効果がある。
第１図〜第４図はそれぞれ本発明の第１〜第４の実施例
を示す回路図、第５図は従来の半導体メモリ回路の一例
を示すブロック図である。 １……電源電圧検出回路、2,2A……リング発振回路、3,
3A……CBR信号発生回路、4,4A,5,5A……ゲート回路、６
……CBR判定回路、７……行アドレスバッファ回路、８
……内部アドレスカウンタ、D1……遅延素子、G1,G2…
…NORゲート、I1〜I6,I11，I12……インバータ、T1〜T
N,T11……MOSトランジスタ。
を示す回路図、第５図は従来の半導体メモリ回路の一例
を示すブロック図である。 １……電源電圧検出回路、2,2A……リング発振回路、3,
3A……CBR信号発生回路、4,4A,5,5A……ゲート回路、６
……CBR判定回路、７……行アドレスバッファ回路、８
……内部アドレスカウンタ、D1……遅延素子、G1,G2…
…NORゲート、I1〜I6,I11，I12……インバータ、T1〜T
N,T11……MOSトランジスタ。
Claims (1)
- 【請求項１】電源電圧が基準電圧より低下したとき能動
レベルの電源電圧検出信号を出力する電源電圧検出回路
と、前記電源電圧検出信号が能動レベルのとき所定の周
波数の発振信号を出力するリング発振回路と、前記発振
信号を入力して第１のCBR信号及びこの第１のCBR信号よ
り所定の時間遅延した第２のCBR信号を発生するCBR信号
発生回路と、前記電源電圧検出信号が能動レベルのとき
前記第２のCBR信号を出力し非能動レベルのとき行アド
レストローブ信号を出力する第１のゲート回路と、前記
電源電圧検出信号が能動レベルのとき前記第１のCBR信
号を出力し非能動レベルのとき列アドレスストローブ信
号を出力する第２のゲート回路と、前記第１および第２
のゲート回路の出力信号のレベルおよびタイミングを判
定してリフレッシュ制御信号を出力するCBR判定回路と
を有することを特徴とする半導体メモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189440A JP2762589B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体メモリ回路 |
| EP90113975A EP0409274B1 (en) | 1989-07-21 | 1990-07-20 | Dynamic memory with a refresh control circuit |
| DE69026987T DE69026987T2 (de) | 1989-07-21 | 1990-07-20 | Dynamischer Speicher mit einer Auffrischungssteuerschaltung |
| US07/555,697 US5150329A (en) | 1989-07-21 | 1990-07-23 | Dynamic memory with a refresh control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189440A JP2762589B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0354793A JPH0354793A (ja) | 1991-03-08 |
| JP2762589B2 true JP2762589B2 (ja) | 1998-06-04 |
Family
ID=16241286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189440A Expired - Lifetime JP2762589B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5150329A (ja) |
| EP (1) | EP0409274B1 (ja) |
| JP (1) | JP2762589B2 (ja) |
| DE (1) | DE69026987T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3018498B2 (ja) * | 1990-11-30 | 2000-03-13 | 日本電気株式会社 | 半導体記憶装置 |
| US5249152A (en) * | 1991-06-20 | 1993-09-28 | Unisys Corporation | Bookkeeping memory |
| KR940009250B1 (ko) * | 1991-12-18 | 1994-10-01 | 삼성전자 주식회사 | 복수개의 동작전압에 대응하는 리프레쉬 타이머 |
| JP2982928B2 (ja) * | 1992-04-01 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3297124B2 (ja) * | 1993-02-24 | 2002-07-02 | 三菱電機株式会社 | ダイナミック型半導体記憶装置 |
| US6209071B1 (en) * | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| AU9798798A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Power control system for synchronous memory device |
| US6334167B1 (en) | 1998-08-31 | 2001-12-25 | International Business Machines Corporation | System and method for memory self-timed refresh for reduced power consumption |
| JP3992449B2 (ja) * | 2001-03-29 | 2007-10-17 | 富士通株式会社 | 半導体記憶装置 |
| DE102004059671B4 (de) * | 2004-12-10 | 2007-03-22 | Infineon Technologies Ag | Verfahren zum Aktivieren von Wortleitungen bei einem Wiederauffrischungszyklus und elektronische Speichervorrichtung zur Durchführung des Verfahrens |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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