JP3992449B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 132
- 210000004027 cell Anatomy 0.000 claims description 367
- 239000003990 capacitor Substances 0.000 claims description 119
- 238000003860 storage Methods 0.000 claims description 69
- 238000001514 detection method Methods 0.000 claims description 65
- 230000008878 coupling Effects 0.000 claims description 44
- 238000010168 coupling process Methods 0.000 claims description 44
- 238000005859 coupling reaction Methods 0.000 claims description 44
- 238000007599 discharging Methods 0.000 claims description 16
- 210000000352 storage cell Anatomy 0.000 claims description 14
- 238000009825 accumulation Methods 0.000 claims description 11
- 230000001629 suppression Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 40
- 238000000034 method Methods 0.000 description 25
- 230000003071 parasitic effect Effects 0.000 description 22
- 230000004913 activation Effects 0.000 description 21
- 230000000694 effects Effects 0.000 description 17
- 230000003321 amplification Effects 0.000 description 16
- 238000003199 nucleic acid amplification method Methods 0.000 description 16
- 238000012546 transfer Methods 0.000 description 13
- 230000001965 increasing effect Effects 0.000 description 9
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 230000007704 transition Effects 0.000 description 8
- 238000012360 testing method Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 102100021943 C-C motif chemokine 2 Human genes 0.000 description 3
- 102100037182 Cation-independent mannose-6-phosphate receptor Human genes 0.000 description 3
- 102100022052 Cyclin N-terminal domain-containing protein 1 Human genes 0.000 description 3
- 101001028831 Homo sapiens Cation-independent mannose-6-phosphate receptor Proteins 0.000 description 3
- 101000900815 Homo sapiens Cyclin N-terminal domain-containing protein 1 Proteins 0.000 description 3
- 101710091439 Major capsid protein 1 Proteins 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 102100023661 Coiled-coil domain-containing protein 115 Human genes 0.000 description 1
- 101710155594 Coiled-coil domain-containing protein 115 Proteins 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001976 improved effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置のメモリセルにおけるデータ記憶に関するものであり、特に、メモリセルに電荷蓄積用のセルキャパシタを備え、電荷の蓄積よりデータ記憶を行なう半導体記憶装置における電荷保持に関するものである。
【０００２】
【従来の技術】
従来より、メモリセルに電荷蓄積用のセルキャパシタを備える半導体記憶装置の代表例としてランダムアクセスメモリ（以下、ＤＲＡＭ）が使用されている。図１５は従来技術の半導体記憶装置としてＤＲＡＭ１０００を例にした回路ブロック図である。ＤＲＡＭ１０００等の半導体記憶装置では、マトリクス状に配置されたメモリセルＣ００乃至Ｃｎｍを複数のセルブロックＢ１乃至Ｂｋに分割して構成されている。各セルブロックＢ１乃至Ｂｋは、同様の構成を有している。以下の説明ではセルブロックＢ１を代表させて説明する。マトリクス状に配置されたメモリセルＣ００乃至Ｃｎｍは、行アドレス毎にメモリセルＣ００乃至Ｃｎｍを選択するワード線ＷＬ０、ＷＬ１乃至ＷＬｎ−１、ＷＬｎが接続されている。選択されたメモリセルＣ００乃至Ｃｎｍからの蓄積電荷は、データ転送路であるビット線ＢＬ０、／ＢＬ０乃至ＢＬｍ、／ＢＬｍに読み出される。ビット線ＢＬ０、／ＢＬ０乃至ＢＬｍ、／ＢＬｍは、センスアンプ群１０２に備えられるセンスアンプ回路（不図示）に接続されており、読み出された蓄積電荷は１対のビット線対で差動増幅される。近年の大容量ＤＲＡＭ１０００においては、センスアンプ回路は、接地電位ＧＮＤと内部降圧電源により降圧された電源Ｖｉｉｃとの間で構成されることが一般的である。
【０００３】
ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍに対応するメモリセルＣ００乃至Ｃｎｍは、対となりメモリセルユニットＵを構成する（図１７、参照）。各ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍ毎にはセンスアンプ回路が備えられる。ワード線ＷＬ０乃至ＷＬｎを駆動するドライバーは、ワードドライバ群１０１として行アドレス毎に構成される。
【０００４】
また、ビット線ＢＬ０乃至／ＢＬｍには、ワード線ＷＬ０乃至ＷＬｎで選択されたメモリセルＣ００乃至Ｃｎｍの保持する蓄積電荷が読み出され、センスアンプ回路により差動増幅されてデータとして読み出され、あるいはメモリセルＣ００乃至Ｃｎｍへの蓄積電荷のリフレッシュを行なう。従って、アクセスサイクル毎に、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍのリセット（以下、イコライズと記す。）を行ない、次のアクセスに備える必要がある。そこで１つのアクセス終了時（以下、プリチャージ時と記す。）にビット線イコライズ群１０６により、イコライズを行なう。
【０００５】
イコライズ時には、セルブロックＢ１に属する全てのビット線ＢＬ０乃至／ＢＬｍは、ビット線イコライズ群１０６内に備えられている図示しないトランジスタにより、互いにショートされる。そして基準電圧発生回路１０４により基準電圧ＶＰＲにイコライズされる。内部降圧電圧Ｖｉｉｃにより差動増幅されたビット線対をイコライズするのでこの時のビット線の電圧は１／２・Ｖｉｉｃとなり、基準電圧ＶＰＲも１／２・Ｖｉｉｃに設定される。ここでセルブロックＢ１には、多数のビット線ＢＬ０乃至／ＢＬｍが存在するためイコライズ時に各ビット線が有する寄生容量の総和は、有意な値の容量値を有することとなる。このビット線寄生容量の総和をビット線イコライズ容量ＣＰＲとして図１５に示す。
【０００６】
一方、後述するようにメモリセルＣ００乃至Ｃｎｍにおける電荷蓄積用のセルキャパシタ（図１７におけるＣ０、Ｃ１）のセルプレートＣＰ１も、基準電圧発生回路１０４により基準電圧ＶＣＰにバイアスされる。ここでも差動増幅電圧がＶｉｉｃであることからセルキャパシタＣ０、Ｃ１にかかる電界を最小にするため、基準電圧ＶＣＰを１／２・Ｖｉｉｃとすることが一般的である。即ち、基準電圧発生回路１０４が出力する基準電圧は１／２・Ｖｉｉｃである。ここでセルプレートＣＰ１は、セルブロックＢ１に属する全てのメモリセルＣ００乃至Ｃｎｍに対して共通であるため、寄生容量は有意な値の容量値を有することとなる。この寄生容量の総和をセルプレート寄生容量ＣＣＰとして図１５に示す。
【０００７】
基準電圧ＶＰＲ、ＶＣＰは、ＮＭＯＳトランジスタＭＰＲ、ＭＣＰを介してＶＰＲ線、ＶＣＰ線により各セルブロックＢ１乃至Ｂｋに供給される。大容量ＤＲＡＭ１０００においては、セルブロックＢ１乃至Ｂｋの配置領域は広大であるため各供給線（ＶＰＲ線、ＶＣＰ線）の総配線長は長大となり配線経路上に寄生抵抗ＲＰＲ０乃至ＲＰＲｋ、ＲＣＰ０乃至ＲＣＰｋが存在する。
【０００８】
ＶＰＲ線、ＶＣＰ線は、ＮＭＯＳトランジスタＭＰＲ、ＭＣＰへのコントロール信号φＰＲ、φＣＰにより基準電圧発生回路１０４から切り離され、試験用パッドＰＣＰ、ＰＰＲよりバイアスを外部印加できる。
【０００９】
また、近年の大容量ＤＲＡＭ１０００等においては、ダミーワード線ＤＷＬ０、ＤＷＬ１とビット線ＢＬ０乃至／ＢＬｍとの間にダミーキャパシタＤＣ００乃至ＤＣ１ｍを挿入する構成がとられる場合もある。アクセス時に、ダミーワードドライバ群１０３により、各ダミーワード線ＤＷＬ０、ＤＷＬ１を同時に駆動して、ダミーキャパシタＤＣ００乃至ＤＣ１ｍによる容量結合効果を利用してビット線ＢＬ０乃至／ＢＬｍに補助的に電荷供給を行なうことにより、メモリセルＣ００乃至Ｃｎｍから読み出された蓄積電荷のマージンを向上させるためである。情報“１”の読み出し特性を向上させる動作をアシスト１といい、情報“０”の読み出し特性を向上させる動作をアシスト０と称する。
【００１０】
図１６に基準電圧発生回路１０４の具体例を示す。基準電圧発生部１０４Ｂと基準電圧駆動部１０４Ｄとで構成される。基準電圧発生部１０４Ｂは、ＰＭＯＳトランジスタＭ６を介して電源電圧ＶＤＤに接続されたダイオード接続のＮＭＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ９を介して接地電位ＧＮＤに接続されたダイオード接続のＰＭＯＳトランジスタＭ８とのソース端子同士が接続される。この構成によりトランジスタＭ７、Ｍ８のドレイン端子電圧は電源電圧ＶＤＤによらず一定のバイアス電圧を出力する。このバイアス電圧は、基準電圧駆動部１０４Ｄを構成するＮＭＯＳトランジスタＭ１０及びＰＭＯＳトランジスタＭ１１のゲート端子に入力される。トランジスタＭ１０とＭ１１のソース端子間が接続されて出力端子を構成するが、トランジスタＭ１０とＭ１１が各々ソースフォロアとして出力端子を基準電圧に維持する働きをする。尚、出力端子には基準電圧の補償素子として抵抗素子Ｒ１、Ｒ２を接続してもよい。
【００１１】
図１７は、メモリセルユニットＵ（図１５、参照）を示す。１対のメモリセルＣ００とＣ１０で構成されており、各々のメモリセルＣ００、Ｃ１０は、セルキャパシタＣ０、Ｃ１がワード線ＷＬ０、ＷＬ１で制御されるＮＭＯＳトランジスタＭ０、Ｍ１を介してビット線ＢＬ０、／ＢＬ０に接続される。一般的にＮＭＯＳトランジスタＭ０、Ｍ１をトランファゲートと称する。トランスファゲートを介して、セルキャパシタＣ０、Ｃ１の一方の端子である電荷蓄積ノードＳＴ０、ＳＴ１とビット線ＢＬ０、／ＢＬ０との蓄積電荷の授受を行うことによりデータを記憶する。セルキャパシタＣ０、Ｃ１の他方の端子は、共通に接続されセルプレートＣＰ１として基準電圧発生回路１０４により基準電圧ＶＣＰにバイアスされる。セルプレートＣＰ１は、セルキャパシタＣ０、Ｃ１への電荷蓄積のための基準電圧となっているので、セルブロックＢ１内で共通電位となっており、有意な値の寄生容量としてＣＣＰ０が付加される。この寄生容量の全セルブロックＢ１乃至Ｂｋについての総和が図１５に示すセルプレート寄生容量ＣＣＰである。
【００１２】
図１８にメモリセルＣ００の断面図を示す。断面構造は全てのメモリセルで同一であるが、図１８ではメモリセルＣ００に代表して付番する。ワード線ＷＬ０で制御されるＮＭＯＳトランジスタＭ０のドレイン端子が蓄積電荷ＳＴ０である。蓄積電荷ＳＴ０はセルキャパシタＣ０の一方の端子を構成しており、誘電体膜１７を介してセルプレートＣＰ１が配置されセルキャパシタＣ０を構成する。セルプレートＣＰ１は、右方に延長されており、隣接するメモリセルのセルプレートＣＰ１を介してセルブロックＢ１内の全てのセルキャパシタに共通に構成される。セルプレートＣＰ１は、上層層間膜としてＰＳＧ膜１９で保護され、メモリセル間においては窒化膜１５上に形成される。これらの層間膜１５、１９との間に寄生容量成分が存在するため、セルプレートＣＰ１として寄生容量ＣＣＰ０が付加され、ＤＲＡＭ１０００全体としてセルプレート寄生容量ＣＣＰとなる。
【００１３】
アクセス動作は、データ読み出し・書き込み、及びリフレッシュの各々について、センスアンプ回路による差動増幅動作までは同様に行われる。即ち、行アドレスに対応するワード線ＷＬ０乃至ＷＬｎにより選択されたメモリセルＣ００乃至Ｃｎｍは、蓄積ノードがビット線ＢＬ０乃至／ＢＬｍに接続される。読み出された蓄積電荷は、ビット線対の微小電荷となり、これをセンスアンプ回路が差動増幅する。差動増幅によりデータの読み出し、あるいはリフレッシュが行われる（書込み動作については、この後に外部からの書き込みでデータを強制的に反転する。）。
【００１４】
ここで、セルキャパシタＣ０、Ｃ１の蓄積ノードＳＴ０、ＳＴ１における急峻な電位変動が２回発生する。１回目は、蓄積ノードＳＴ０、ＳＴ１がビット線ＢＬ０乃至／ＢＬｍに接続される際である。セルキャパシタ容量に対してビット線容量が大きいため、接続時に蓄積電荷の再分配が行われ、蓄積ノードＳＴ０、ＳＴ１の電位は、略接地電位ＧＮＤあるいは内部降圧電圧Ｖｉｉｃから、ビット線のイコライズ電圧であるＶＰＲ（略１／２・Ｖｉｉｃ）付近まで変化する。この変化はセルキャパシタＣ０、Ｃ１を介してセルプレートＣＰ１に容量結合されて伝えられ、セルプレートＣＰ１における寄生容量と合わせ電荷の分配が行われてセルプレート電位ＶＣＰを変動させる。しかしセンスアンプ回路が起動し差動増幅が行われると、ビット線電位は、１／２・ＶｉｉｃからＧＮＤあるいはＶｉｉｃ電位にリストアされる。この電位変動も同様にセルプレートＣＰ１に容量結合されてセルプレート電位ＶＣＰを変動させる。これらの容量結合による電位変動は互いに逆方向であり両者は対となって印加されるので、結果的にセルプレート電位ＶＣＰに変動はない。
【００１５】
【発明が解決しようとする課題】
しかしながら、電源投入時には、蓄積電荷はなく全てのセルキャパシタの蓄積ノードには蓄積電荷は存在しないかあっても微小である。この時のアクセス動作により以下に詳述する問題が発生する虞がある。
【００１６】
図１９に示すとおり電源投入と共に電源電圧ＶＤＤが上昇する。電源電圧ＶＤＤの上昇に従い基準電圧発生回路１０４が動作を開始してビット線電位ＶＰＲ及びセルプレート電位ＶＣＰが１／２・Ｖｉｉｃまで上昇する。この時セルプレート電位ＶＣＰからセルキャパシタＣ０、Ｃ１を構成する蓄積ノードＳＴ０、ＳＴ１への容量結合により電荷が注入される。注入された電荷は蓄積ノードＳＴ０、ＳＴ１における接合容量やゲート容量にも再分配されるため、蓄積ノードＳＴ０、ＳＴ１の電位ＶＳＴは、１／２・Ｖｉｉｃより若干低い電位となる。
【００１７】
この状態で、リフレッシュ動作等のアクセス動作が行われると、ワード線ＷＬが活性化されて蓄積ノードＳＴ０、ＳＴ１とビット線ＢＬ０乃至／ＢＬｍが接続される。この時ビット線電位はＶＰＲ（＝１／２・Ｖｉｉｃ）にイコライズされており、蓄積ノードＳＴ０、ＳＴ１の電位ＶＳＴにほぼ等しく電荷の移動は僅かであるため蓄積ノードＳＴ０、ＳＴ１はほぼ同電位を保持する。ここでダミーワード線ＤＷＬが活性化されるに伴い、ビット線ＢＬ０乃至／ＢＬｍがダミーキャパシタＤＣ００乃至ＤＣ１ｍを介して容量結合を受け電荷の注入が行われるため、蓄積ノードＳＴ０、ＳＴ１の電位ＶＳＴは１／２・Ｖｉｉｃより若干上昇する。この電位関係においてセンスアンプ回路が起動すると、蓄積ノードＳＴ０、ＳＴ１の電位ＶＳＴは内部降圧電圧Ｖｉｉｃレベルまで上昇する。この電位上昇は、セルキャパシタＣ０、Ｃ１を介して容量結合によりセルプレートＣＰ１に電荷供給を行いセルプレート電位ＶＣＰを上昇させる。尚、詳細な説明は省略するが、ダミーワード線ＤＷＬがない構成では、ビット線ＢＬ０乃至／ＢＬｍは接地電位ＧＮＤにリストアされ、セルプレート電位ＶＣＰは負側に容量結合を受ける。電位方向を反対にすれば以下の説明と同様な動作を行い同様な問題を有する。以下の説明は、ダミーワード線ＤＷＬの存在のもとでセルプレート電位ＶＣＰが上昇する場合についてのものである。
【００１８】
セルプレート電位ＶＣＰが回復しないうちに順次ワード線ＷＬ０乃至ＷＬｎが選択されて上記の動作が繰り返されると、センスアンプ回路の活性化の度に発生する容量結合によるセルプレート電位ＶＣＰの上昇が蓄積し、最終的には内部降圧電圧Ｖｉｉｃのレベルまで上昇してしまう虞がある。この現象は一回の動作でリストアされるメモリセルＣ００乃至Ｃｎｍの数が多いほど顕著に現れる。通常のアクセス動作に比して選択されるワード線ＷＬ０乃至ＷＬｎの数が多いリフレッシュ動作が代表的な場合である。セルキャパシタ容量を増加できない中で大容量化が進展する状況においてリフレッシュ周期を維持するためには、一回のリフレッシュ動作において選択されるメモリセルＣ００乃至Ｃｎｍの数は増加するので、今後の大容量化に伴い顕著に発生する虞がある。但し、発生原因はこれに留まるものではなく、アドレッシング等のアーキテクチャ構成やプロセステクノロジに依存する各容量成分の分布の仕方によっては、大容量化は条件とならず、また通常アクセスにおいても発生する可能性がある。
【００１９】
こうした現象が、電源投入直後に“０”データの書込みを行ったメモリセルＣ００乃至Ｃｎｍの存在のもとに発生すると、セルプレートＣＰ１の電位上昇に伴って、“０”データ書込み済みの蓄積ノードＳＴ０、ＳＴ１にもセルプレートＣＰ１からの容量結合により電荷が供給されてしまい、蓄積ノードの電位ＶＳＴが上昇してしまう。この電位が１／２・Ｖｉｉｃを越えて上昇するとこのメモリセルＣ００乃至Ｃｎｍから“０”データの読み出しができなくなり、データ化けが発生してしまい問題である。
【００２０】
また、セルプレートＣＰ１の電位が上昇している状態で、メモリセルＣ００乃至Ｃｎｍに１データを書き込んだ場合には、電荷蓄積ノードＳＴ０、ＳＴ１に充分な正の電荷が蓄積されないため、データ消失等が発生してしまう虞があり問題である。
【００２１】
また、セルプレート電位ＶＣＰが最大で内部降圧電圧Ｖｉｉｃまで上昇する虞がある。この後に０データを書き込むと、セルキャパシタＣ０、Ｃ１の端子間の誘電体膜１７（図１８、参照）に過大な電界ストレスが印加されることとなる。デバイスの信頼性に悪影響を及ぼすこととなり問題である。
【００２２】
この状態を回避するためには、容量結合により供給された電荷を基準電圧発生回路１０４が吸収することが必要となる。そこで、基準電圧発生回路１０４の駆動能力を十分に大きくすることが考えられる。しかしながら、この方策では、基準電圧発生回路１０４での消費電流が増大してしまい低消費電流動作の要求に反するため実現することはできない。また回路規模も大きくならざるを得ず、チップ面積上の制約からも実現は困難である。
【００２３】
また、大容量化に伴い多数のメモリセルＣ００乃至Ｃｎｍを配置するようになり、前述したようにセルブロックＢ１乃至Ｂｋの配置領域は広大となる。ＶＣＰ線の総配線長は長大となり、配線経路上の寄生抵抗ＲＣＰ０乃至ＲＣＰｋがセルプレート寄生容量ＣＣＰと組み合わされ遅延回路を形成してしまう。基準電圧発生回路１０４の駆動能力にも拘らず容量結合により生じた電荷の吸収を阻むこととなる。
【００２４】
本発明は前記従来技術の問題点を解消するためになされたものであり、メモリセルに電荷蓄積用のセルキャパシタを備え、電荷の蓄積よりデータ記憶を行なう半導体記憶装置において、電源投入時において、全てのセルキャパシタの電荷蓄積ノードには蓄積電荷は存在しないかあっても微小である状態からアクセス動作に移行する場合おいても、セルプレート電位が変動しない半導体記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置は、容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、各容量素子の第１端子を共通に接続して基準端子とすると共に、電荷の蓄積を、各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、基準端子に接続され、各容量素子の第２端子への電荷の注入・放出の際に各容量素子により容量結合されて注入される電荷に伴う基準電圧の電位変動を抑制する電位変動抑制容量素子と、基準端子と電位変動抑制容量素子とを接続する容量接続スイッチ素子と、電源電圧の投入を検知する電源検知回路とを備え、電源検知回路による検知に基づき生成される、所定パルス幅のパルス信号により計時される所定期間、容量接続スイッチ素子を導通して、基準端子と電位変動抑制容量素子とを電気的に接続することを特徴とする。
【００２６】
そして、請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、各容量素子の第２端子への電荷の注入・放出の経路として所定数の記憶セル毎に設けられる複数のデータ線と、各データ線に基準電圧を供給する第１配線と、基準端子に基準電圧を供給する第２配線と、第１配線と第２配線とを接続する配線接続スイッチ素子と、電源電圧の投入を検知する電源検知回路とを備えており、電源検知回路からの信号に基づき、配線接続スイッチ素子を接続制御することを特徴とする。
【００２７】
請求項１の半導体記憶装置では、電源検知回路による検知に基づき生成される、所定パルス幅のパルス信号により計時される所定期間、容量接続スイッチ素子が導通して、基準端子と電位変動抑制容量素子とが電気的に接続される。このとき各容量素子の第２端子に注入・放出される電荷に伴い容量結合されて基準端子に注入される電荷による基準電圧の電位変動を抑制する。
【００２８】
請求項２の半導体記憶装置では、第１配線及び第２配線を介して、所定数の記憶セルが接続される複数のデータ線及び基準端子に基準電圧を供給している。電源検知回路からの信号に基づいて、配線接続スイッチ素子により第１配線と第２配線とを接続する。
【００２９】
これにより、電源投入時に、電荷が蓄積されておらず０データも１データも存在しない記憶セルの容量素子に電荷を注入あるいは放出する場合に、容量素子の第２端子から基準端子への容量結合により移動する電荷が存在しても、電位変動抑制容量素子の存在により、あるいは複数のデータ線で総和される配線容量が接続されることにより、基準端子に供給される基準電圧の電位変動を抑制することができる。
【００３０】
また、第１配線と第２配線を接続することにより、基準端子への配線抵抗を低減することができるので、基準電圧の発生回路の駆動能力を充分有効に活用することができ、容量結合により移動する電荷を有効に吸収して基準端子に供給される基準電圧の電位変動を抑制することができる。
【００３１】
また、第１配線と第２配線との接続は電源投入時に限定することができるので、第１配線と第２配線とを分けることにより両者の独立性を維持してノイズ等による相互干渉を排除したり、試験時に個々に異なる電圧を印加できるという従来からの効果を有したまま、電源投入時における基準端子に供給される基準電圧の電位変動を抑制することができる。
【００３２】
これらの手段により、電源投入時に、書き込まれたデータのデータ化けや消失を有効に防止することができ、容量素子の端子間の誘電体膜に過大電界ストレスが印加されることがなく信頼性上問題となる動作は発生しない。そして、これらの効果を実現するために、基準電圧の発生回路の駆動能力を必要以上に大きくする必要がないため、消費電流増大の負担やチップ占有面積増大の負担も最小限に抑制することができる。
【００３３】
また、請求項３に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、基準端子に供給すべき基準電圧値信号を生成する基準電圧発生部と、複数の記憶セルのうち所定数の記憶セル毎に配置され、基準電圧値信号を受けて、基準電圧を所定数の記憶セルにおける基準端子の対応部分に供給する複数の基準電圧駆動部とを備えることを特徴とする。
【００３４】
請求項３の半導体記憶装置では、複数の記憶セルのうち所定数の記憶セル毎に基準端子の対応部分に各々に配置される基準電圧駆動部から基準電圧を供給する。基準電圧駆動部から出力される基準電圧は、基準電圧発生部で生成される基準電圧値信号に応じて設定される。
【００３５】
これにより、基準電圧の発生回路を、１つの基準電圧発生部と複数の基準電圧駆動部に分割して構成する。基準電圧発生部から基準電圧駆動部へ接続される基準電圧値信号は、電圧バイアス信号であるため入力インピーダンスを高く設定でき長い配線長を引き回しても大きな電位差は発生しないので、基準電圧駆動部を、駆動すべき基準端子の近傍に配置することができる。基準電圧駆動部と基準端子の間に配線抵抗、配線容量等の負荷が介在しないので、基準端子の電位を効果的に保持でき、基準端子の電位変動を抑制することができる。
【００３６】
また、個々の基準電圧駆動部が駆動すべき基準端子は、所定数の記憶セル毎の対応部分に限定されるので、駆動すべき負荷を小さくすることができ、基準電圧駆動部の駆動能力を小さく抑えることができる。従って、基準電圧駆動部の回路規模を小さく設定することにより、チップ上の占有面積を必要最小限にすることができる。
【００３７】
また、請求項４に係る半導体記憶装置は、容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、各容量素子の第１端子を共通に接続して基準端子とすると共に、電荷の蓄積を、各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、電源電圧の投入を検知する電源検知回路を備え、電源検知回路からの信号に基づき、電荷が注入される容量素子の第２端子を有する記憶セルと、電荷が放出される容量素子の第２端子を有する記憶セルとが同数であることを特徴とする。
【００３８】
また、請求項５に係る半導体記憶装置は、請求項４に記載の半導体記憶装置において、各容量素子の第２端子への電荷の注入・放出の経路として所定数の記憶セル毎に設けられる複数のデータ線と、各データ線を２本で１対のデータ線対として接続してデータ線対の電位差を差動増幅する複数のセンスアンプ回路と、各データ線と各容量素子の第２端子とを電気的に接続する複数の選択線とを備え、電源検知回路からの信号に基づき、選択される所定数の選択線により、所定数のデータ線対を構成する各データ線に同数の容量素子の第２端子を電気的に接続することを特徴とする。
【００３９】
また、請求項６に係る半導体記憶装置は、請求項４に記載の半導体記憶装置において、各容量素子の第２端子への電荷の注入・放出の経路として所定数の記憶セル毎に設けられる複数のデータ線と、各データ線と各容量素子の第２端子とを電気的に接続する複数の選択線と、各容量素子の第２端子から蓄積電荷が各データ線に放出された際、各データ線に電荷を追加補充する複数のダミー選択線と、各ダミー選択線の論理レベルを選択的に反転する反転選択回路とを備え、電源検知回路からの信号に基づき、選択される所定数の選択線及びダミー選択線により、所定数の容量素子の第２端子に電荷を注入・放出する際、各ダミー選択線のうちの半分を反転選択回路により論理反転することを特徴とする。
【００４０】
また、請求項７に係る半導体記憶装置は、請求項４乃至６の少なくとも何れか１項に記載の半導体記憶装置において、複数の記憶セルのうち所定数の記憶セルを一単位として纏めたセルブロックを複数備え、電源検知回路からの信号に基づく動作は、各セルブロック単位で行なわれることを特徴とする。
【００４１】
請求項４の半導体記憶装置では、電源検知回路からの信号によって、電荷が注入される記憶セルの数と電荷が放出される記憶セルの数とが同数となる。
【００４２】
請求項５の半導体記憶装置では、電源検知回路からの信号によって、所定数の記憶セルが接続される複数のデータ線と各記憶セルの容量素子とを電気的に接続する複数の選択線が活性化し、センスアンプ回路に接続され対をなす所定数のデータ線対を構成するデータ線毎に同数の容量素子を接続する。
【００４３】
請求項６の半導体記憶装置では、電源検知回路からの信号によって、所定数の記憶セルが接続される複数のデータ線と各記憶セルの容量素子とを電気的に接続する複数の選択線が活性化する。更に各データ線に放出された電荷を追加補充する各ダミー選択線も合わせて活性化する。この時、各ダミー選択線の半分について論理レベルを反転して各データ線に反転した電荷の追加補充を行なう。
【００４４】
請求項７の半導体記憶装置では、複数の記憶セルのうち所定数の記憶セルを一単位として纏めたセルブロック単位で電源検知回路からの信号に基づく動作を行なう。
【００４５】
これにより、電荷が注入される記憶セルと電荷が放出される記憶セルとが対となるので、容量素子を介して基準端子に容量結合する電荷は相殺され、基準端子における電位変動を抑制することができる。
【００４６】
この記憶セルの対は、センスアンプ回路に接続され対をなすデータ線対を構成する各データ線に対して同数の記憶セルを選択してやれば、書き込みデータの選択を意識的に行なう必要なく、電荷注入と電荷放出の記憶セルをセンスアンプ回路に接続されるデータ線対の間で同数とし、容量素子の第２端子と基準端子との間の移動電荷を相殺して基準端子の電位変動を抑制することができる。
【００４７】
また、各データ線に放出された電荷を追加補充するダミー選択線を使用する場合は、ダミー選択線の半分について論理レベルを反転してやれば、書き込みデータの選択を意識的に行なう必要はなく、電荷注入される容量素子と電荷放出される容量素子とを同数に設定して、容量素子の第２端子と基準端子との間の移動電荷を相殺して基準端子の電位変動を抑制することができる。
【００４８】
また、この移動電荷の相殺動作を、所定数の記憶セルを一単位として纏めたセルブロック単位で行なえば、電荷注入と電荷放出との記憶セルが比較的近接するため、移動電荷を効率的に相殺することができる。
【００４９】
また、請求項８に係る半導体記憶装置は、容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、各容量素子の第１端子を共通に接続して基準端子とすると共に、電荷の蓄積を、各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、各容量素子の第２端子への電荷の注入・放出の経路として所定数の記憶セル毎に設けられる複数のデータ線と、各データ線に基準電圧を供給する第１配線と、基準端子に基準電圧を供給する第２配線と、第１配線あるいは第２配線と所定電圧との間に設けられたクランプスイッチ素子と、各データ線と各容量素子の第２端子とを電気的に接続する複数の選択線と、電源電圧の投入を検知する電源検知回路とを備え、電源検知回路からの信号に基づき、クランプスイッチ素子を制御して第１配線あるいは第２配線を所定電圧に固定し、所定数の選択線を選択して各容量素子の第２端子を設定電圧にし、更に所定数の選択線を非選択とした後、クランプスイッチ素子を制御して第１配線あるいは第２配線から所定電位を切り離し、基準電圧を供給することを特徴とする。
【００５０】
また、請求項９に係る半導体記憶装置は、請求項８に記載の半導体記憶装置において、所定電圧は、容量素子の第２端子におけるハイレベル電圧あるいはローレベル電圧であり、基準電圧は、ハイレベル電圧とローレベル電圧との相加平均電圧であり、第１配線が所定電圧に固定される場合、設定電圧は所定電圧であり、所定数の選択線を非選択とした後も各容量素子の第２端子は設定電圧を保持し、第２配線が所定電圧のうちハイレベル電圧あるいはローレベル電圧の一方の電圧に固定される場合、設定電圧は基準電圧となり、所定数の選択線を非選択とした後は、第２配線が基準電圧となる際、基準端子からの容量結合により、各容量素子の第２端子は所定電圧のうちハイレベル電圧あるいはローレベル電圧の他方の電圧となることを特徴とする。
【００５１】
請求項８の半導体記憶装置では、第１配線及び第２配線を介して、所定数の記憶セルが接続される複数のデータ線及び基準端子に基準電圧を供給する。電源検知回路からの信号に基づいて、クランプスイッチ素子により、第１あるいは第２配線は所定電圧に固定される。所定数の記憶セルを接続する複数のデータ線と各容量素子とを電気的に接続する複数の選択線が選択されて各容量素子の第２端子を設定電圧にした後、所定数の選択線を非選択としクランプスイッチ素子を制御して第１あるいは第２配線から所定電位を切り離し基準電圧を供給する。
【００５２】
請求項９の半導体記憶装置では、第１及び第２配線を介して、データ線及び基準端子に基準電圧として容量素子におけるハイレベル電圧とローレベル電圧との相加平均電圧を供給している。電源検知回路からの信号に基づいて、第１あるいは第２配線はハイレベル電圧あるいはローレベル電圧に固定される。クランプスイッチ素子により、第１配線がハイレベル電圧あるいはローレベル電圧に固定される場合は、各容量素子の第２端子もハイレベル電圧あるいはローレベル電圧となり、この電圧は選択線を非選択とした後も保持される。第２配線がハイレベル電圧あるいはローレベル電圧に固定される場合は、各容量素子の第２端子は基準電圧である相加平均電圧となり、この電圧は選択線を非選択とした後は、第２配線が基準電圧となる際、基準端子からの容量結合によりローレベル電圧あるいはハイレベル電圧となる。これは選択線の選択前の第２配線の電圧とは反対の関係である。第１あるいは第２配線は基準電圧となる。
【００５３】
これにより、第１配線を所定電圧に固定すれば所定数の選択線を選択するだけで所定数の容量素子の第２端子をデータ書き込み状態の電荷蓄積状態にすることができる。この電荷蓄積状態への移行は、センスアンプ回路による差動増幅動作等を行う必要はなく、所定数の選択線の選択も１サイクルで行なうこともでき移行動作は短時間とすることができる。従って、容量素子の第２端子への電荷の注入・放出に伴う基準端子の電位変動が収まるまでの時間を充分に確保することができる。
【００５４】
また第２配線を所定電圧に固定すれば所定数の選択線を選択することにより所定数の容量素子の第２端子を基準電圧レベルの電荷蓄積状態にした後、第２配線の固定を解除して正規の電圧に移行する際、容量素子を介しての容量結合により容量素子の第２端子をデータ書き込み状態の電荷蓄積状態にすることができる。この電荷蓄積状態への移行は、基準端子が固定された所定電圧から正規の電圧に移行する際の容量素子を介しての容量結合を利用して行なわれる。従って、容量結合に伴う電荷移動が容量素子の第２端子及び基準端子の電位変動を誘発することなく、更に容量素子の第２端子への電荷注入・放出に利用されてデータ書き込みを補助する効果を奏する。
【００５５】
何れの場合も、センスアンプ回路による差動増幅動作等を行う必要はなく、所定数の選択線の選択も１サイクルで行なうこともでき、短時間でデータ書き込みを完了することができる。そして選択線の選択動作は、既存の回路を有効に流用することができ、更に試験回路等の回路をそのまま流用することもできる。
【００５６】
【発明の実施の形態】
以下、本発明の半導体記憶装置について具体化した第１乃至第７実施形態を図１乃至図１４に基づき図面を参照しつつ詳細に説明する。図１は、第１実施形態の半導体記憶装置を示す回路ブロック図である。図２は、第１実施形態の効果を示す説明図である。図３は、第２実施形態の半導体記憶装置を示す回路ブロック図である。図４は、第３実施形態の半導体記憶装置を示す回路ブロック図である。図５は、第３実施形態の半導体記憶装置の動作を示す波形図である。図６は、第３実施形態の半導体記憶装置の動作を示す回路図である。図７は、第４実施形態の半導体記憶装置を示す回路ブロック図である。図８は、ダミーセルの例を示す回路図である。図９は、第４実施形態の半導体記憶装置の動作を示す波形図である。図１０は、第５実施形態の半導体記憶装置を示す回路ブロック図である。第１１図は、第５実施形態の半導体記憶装置の動作を示す波形図である。図１２は、第６実施形態の半導体記憶装置を示す回路ブロック図である。図１３は、第６実施形態の半導体記憶装置の動作を示す波形図である。第１４図は、第７実施形態の半導体記憶装置を示す回路ブロック図である。
【００５７】
図１に示す第１実施形態の半導体記憶装置１（以下、ＤＲＡＭ１と称する。）は、従来技術のＤＲＡＭ１０００（図１５、参照）に加えて、基準電圧発生回路１０４からの基準電圧ＶＰＲ、ＶＣＰの供給線であるＶＰＲ線、ＶＣＰ線について、各セルブロックＢ１乃至Ｂｋ毎に両線を接続するＮＭＯＳトランジスタＭ１乃至Ｍｋを備える。ＮＭＯＳトランジスタＭ１乃至Ｍｋのゲート端子は共通に信号φＣＰＲに接続される。ここで、φＣＰＲは電源投入後の所定時間に正の論理レベルを出力する信号である。φＣＰＲ信号を生成する回路として、電源投入を検知して所定期間のパルス信号を出力するパワーオンリセット回路の出力信号を利用することができる。またこの信号を受けて、パワーオンリセット信号のパルス幅を所定時間に拡張する回路として、パルス信号の終端エッジに対してのみ遅延する応答特性をもった回路を付加することも可能である。
【００５８】
大容量ＤＲＡＭ１においては、セルブロックＢ１乃至Ｂｋの配置領域は広大であるため各供給線（ＶＰＲ線、ＶＣＰ線）の総配線長は長大となり配線経路上に寄生抵抗ＲＰＲ０乃至ＲＰＲｋ、ＲＣＰ０乃至ＲＣＰｋが存在する。従って、各セルブロックＢ１乃至Ｂｋ毎にＶＰＲ線とＶＣＰ線とを短絡するＮＭＯＳトランジスタＭ１乃至Ｍｋを備えることにより、電源投入時に、両配線が各セルブロックＢ１乃至Ｂｋ毎に短絡される。
【００５９】
また、各ビット線ＢＬ０乃至／ＢＬｍには、トランスファゲートを介して多数のメモリセルＣ００乃至Ｃｎｍが接続されている。トランスファゲートはＮＭＯＳトランジスタで構成されており、そのドレイン端子がビット線ＢＬ０乃至／ＢＬｍに接続されている。そのため、ビット線ＢＬ０乃至／ＢＬｍには多数の接合容量が付加されることとなる。更に大容量ＤＲＡＭ１においては、ビット線ＢＬ０乃至／ＢＬｍ間の距離やワード線ＷＬ０乃至ＷＬｎとの交差距離が共に近接しているため、線間容量も大きなものとならざるを得ず、個々のビット線ＢＬ０乃至／ＢＬｍの配線容量ＣＢＬ、ＣＢＢＬ（図２、参照）は大きなものとなる。
そして図２に示すように、この配線容量ＣＢＬ、ＣＢＢＬがビット線イコライズ時に全てのビット線ＢＬ０乃至／ＢＬｍについて加算されてビット線イコライズ容量ＣＰＲが形成される。ビット線イコライズ容量ＣＰＲは、セルプレート寄生容量ＣＣＰに比して無視できない大きさとなる。またセルプレート寄生容量ＣＣＰは、各メモリセルユニットＵにおけるセルプレートＣＰ１に付加する寄生容量ＣＣＰ１の総和である。
【００６０】
第１実施形態のＤＲＡＭ１では、電源投入時に、電荷が蓄積されておらず“０”データも“１”データも存在しないメモリセルＣ００乃至Ｃｎｍの容量素子に電荷を注入あるいは放出する場合に、第２端子である電荷蓄積ノードから基準端子であるセルプレートＣＰ１への容量結合により移動する電荷が存在しても、複数のデータ線であるビット線ＢＬ０乃至／ＢＬｍで総和される配線容量であるビット線イコライズ容量ＣＰＲが接続されることにより、セルプレートＣＰ１の電位変動を抑制することができる。この時、ビット線イコライズ容量ＣＰＲは、セルブロックＢ１乃至Ｂｋ毎に分轄して配置されるので、個々のビット線イコライズ容量ＣＰＲに付加される寄生抵抗は大きなものとはならず、容量成分との組み合わせで不要な遅延成分が付加されることはない。ビット線イコライズ容量ＣＰＲに代えて、電位変動抑制容量素子をセルプレートＣＰ１に接続しても、同様の効果を奏することができる。
【００６１】
また、第１配線であるＶＰＲ線と第２配線であるＶＣＰ線とを接続することにより、基準電圧発生回路１０４とセルプレートＣＰ１との間の配線抵抗を低減することができるので、基準電圧発生回路１０４の駆動能力を充分有効に活用することができ、容量結合により移動する電荷を有効に吸収してセルプレートＣＰ１の電位変動を抑制することができる。
【００６２】
また、ＶＰＲ線とＶＣＰ線との接続は電源投入時に限定することができるので、ＶＰＲ線とＶＣＰ線とを分けることにより両者の独立性を維持してノイズ等による相互干渉を排除したり、試験時に個々に異なる電圧を印加できるという従来からの効果を有したまま、電源投入時におけるセルプレートＣＰ１の電位変動を抑制することができる。
【００６３】
これらの効果により、電源投入時に、書き込みデータのデータ化けや消失を有効に防止することができ、容量素子であるセルキャパシタＣ０、Ｃ１の端子間の誘電体膜１７に過大電界ストレスが印加されることがなく信頼性上問題となる動作は発生しない。そして、これらの効果を実現するために、基準電圧発生回路１０４の駆動能力を必要以上に大きくする必要がないため、消費電流増大の負担やチップ占有面積増大の負担も最小限に抑制することができる。
【００６４】
尚、電位変動抑制容量素子とセルプレートＣＰ１との接続を、容量接続スイッチ素子により、電源投入時に限定して行うように構成することも可能である。これにより、通常動作時においてセルプレートＣＰ１に電位変動抑制容量素子を付加することなく、電源投入時においてのみ付加してセルプレートＣＰ１の電位変動を抑制することができる。
【００６５】
また、電位変動抑制容量素子をセルブロックＢ１乃至Ｂｋ毎に分割して配置することもできる。これにより、ビット線イコライズ容量ＣＰＲの場合と同様に、個々の電位変動抑制容量成分に付加される寄生抵抗は大きなものとはならず、容量成分との組み合わせで不要な遅延成分が付加されることはない。
【００６６】
また、電位変動抑制容量素子、容量接続スイッチ素子、あるいは配線接続スイッチ素子Ｍ１乃至Ｍｋは、セルブロックＢ１乃至Ｂｋが配置されている記憶セル領域であるメモリセル領域に配置することができる。例えば、電位変動抑制容量素子は、メモリセルＣ００乃至Ｃｎｍのセルキャパシタを構成するセルプレートＣＰ１の上に所定の酸化膜を介して導電性電極を形成してやればセルプレートＣＰ１上に重ねて配置することができ、チップ上に特別に占有面積を確保する必要はない。また配線接続スイッチ素子Ｍ１乃至Ｍｋは、セルブロックＢ１乃至Ｂｋ毎に１つ備えてやればよく、チップ上の占有面積は極僅かでありメモリセル領域を圧迫することなく配置できる。
【００６７】
また、配線接続スイッチ素子Ｍ１乃至ＭｋはＮＭＯＳトランジスタで例示したが、ＰＭＯＳトランジスタで構成することもできる。またＰＭＯＳ及びＮＭＯＳトランジスタをペア接続するいわゆるトランスミッションゲートやその他のスイッチング特性を奏する回路であれば適用することができる。容量接続スイッチ素子についても同様に、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、トランスミッションゲート、あるいはその他のスイッチング回路等で構成することができる。
【００６８】
図３に示す第２実施形態の半導体記憶装置２（以下、ＤＲＡＭ２と称する。）では、従来技術のＤＲＡＭ１０００（図１５、参照）における基準電圧発生回路１０４に代えて、基準電圧発生回路１０４の構成要素である基準電圧発生部１０４Ｂと基準電圧駆動部１０４Ｄ乃至１０４Ｄを分けて配置する。基準電圧駆動部１０４Ｄ乃至１０４Ｄは、セルブロックＢ１乃至Ｂｋ毎に分散して配置され、各々のセルブロックＢ１乃至ＢｋにおけるセルプレートＣＰ１乃至ＣＰ１にＶＣＰ電圧を供給する。基準電圧駆動部１０４Ｄは、基準電圧駆動部１０４Ｄ乃至１０４Ｄが出力すべき基準電圧を設定するための基準電圧値信号を出力する。ＭＯＳトランジスタＭ６及びＭ７の接続点、ＭＯＳトランジスタＭ８及びＭ９の接続点から出力される信号は、バイアス電圧信号として基準電圧駆動部１０４Ｄ乃至１０４ＤのＮＭＯＳトランジスタＭ１０乃至Ｍ１０、及びＰＭＯＳトランジスタＭ１１乃至Ｍ１１の各ゲート端子に入力される。
【００６９】
また、従来技術のＤＲＡＭ１０００におけるＮＭＯＳトランジスタＭＰＲ、ＭＣＰに代えて、各基準電圧駆動部１０４Ｄ乃至１０４Ｄの出力を分轄して、ＮＭＯＳトランジスタＭＰＲ１乃至ＭＰＲｋ、及びＭＣＰ１乃至ＭＣＰｋを介してビット線ＢＬ０〜／ＢＬｍ乃至ＢＬ０〜／ＢＬｍ、及びセルプレートＣＰ１乃至ＣＰ１に接続して、それぞれを独立にバイアスするように設定することも可能である。
【００７０】
第２実施形態のＤＲＡＭ２では、基準電圧発生回路を、基準電圧発生部１０４Ｂと基準電圧駆動部１０４Ｄ乃至１０４Ｄに分割する。基準電圧発生部１０４Ｂから基準電圧駆動部１０４Ｄ乃至１０４Ｄへ接続される基準電圧値信号は、電圧バイアス信号であるため高い入力インピーダンスのＭＯＳトランジスタＭ１０乃至Ｍ１０、Ｍ１１乃至Ｍ１１に設定すれば、長い配線長を引き回しても大きな電位差は発生しない。そのため基準電圧駆動部１０４Ｄ乃至１０４ＤをセルプレートＣＰ１乃至ＣＰ１の近傍に配置することができる。基準電圧駆動部１０４Ｄ乃至１０４ＤとセルプレートＣＰ１乃至ＣＰ１の間に配線抵抗、配線容量等の負荷が介在しないので、セルプレートＣＰ１乃至ＣＰ１の電位を効果的に保持でき、セルプレートＣＰ１乃至ＣＰ１の電位変動を抑制することができる。
【００７１】
また、個々の基準電圧駆動部１０４Ｄが駆動すべきセルプレートＣＰ１は、セルブロックＢ１乃至Ｂｋ毎に限定されるので、駆動すべき負荷を小さくすることができ、基準電圧駆動部１０４Ｄ乃至１０４Ｄの駆動能力を小さく抑えることができる。従って、基準電圧駆動部１０４Ｄ乃至１０４Ｄの回路規模を小さく設定することにより、チップ上の占有面積を必要最低限にすることができる。ビット線ＢＬ０〜／ＢＬｍ乃至ＢＬ０〜／ＢＬｍ、及びセルプレートＣＰ１乃至ＣＰ１を各々独立にバイアスするために設置するＮＭＯＳトランジスタＭＰＲ１乃至ＭＰＲｋ、及びＭＣＰ１乃至ＭＣＰｋの素子サイズも、基準電圧駆動部１０４Ｄ乃至１０４Ｄが駆動すべき負荷がセルブロックＢ１乃至Ｂｋ毎に限定されているので、小さく設定することができる。
【００７２】
尚、基準電圧駆動部１０４Ｄ乃至１０４Ｄは、セルブロックＢ１乃至Ｂｋが配置されている記憶セル領域であるメモリセル領域に配置することができる。セルブロックＢ１乃至Ｂｋ毎のセルプレートＣＰ１のみに限定して駆動できればよいので、個々の基準電圧駆動部１０４Ｄは限定された駆動能力でよく、従って回路規模も小さくなりチップ上の占有面積は極僅かでありメモリセル領域を圧迫することなく配置できる。
【００７３】
また、ＮＭＯＳトランジスタＭＰＲ１乃至ＭＰＲｋ、及びＭＣＰ１乃至ＭＣＰｋは、ＰＭＯＳトランジスタで構成することもできる。またＰＭＯＳ及びＮＭＯＳトランジスタをペア接続するいわゆるトランスミッションゲートやその他のスイッチング特性を奏する回路であれば適用することができる。
【００７４】
図４に示す第３実施形態の半導体記憶装置３（以下、ＤＲＡＭ３と称する。）では、従来技術のＤＲＡＭ１０００（図１５、参照）に加えて、電源電圧の投入を検知する電源検知回路１０５と、電源検知回路１０５からのパルス出力信号ＰＯＲのパルス幅を拡張するパルス拡張回路７０と、パルス拡張回路７０からの出力信号φＹを受けて動作する制御回路８０を備える。制御回路８０はワード線活性化信号φＸと共に、センスアンプ群活性化信号ＬＥを出力する。両信号は各セルブロックＢ１乃至Ｂｋに出力される。電源検知回路１０５、パルス拡張回路７０は既存の回路を利用することができる。例えば、電源検知回路１０５は、パワーオンリセット回路であり、出力信号として電源投入時に正のパルス信号ＰＯＲを出力する。またパルス拡張回路７０は、正の入力パルス信号ＰＯＲに対して終端のパルスエッジであるフォールエッジにのみ遅延を付加する回路である。出力信号として入力パルス信号ＰＯＲの終端側にパルス幅が拡張された拡張パルス信号φＹを出力する。
【００７５】
次に、電源起動時における回路動作を図５の波形図に基づき説明する。電源が投入され電源電圧ＶＤＤが立ち上がると、電源検知回路１０５から正のパルス信号ＰＯＲが出力される。このパルス信号ＰＯＲが入力されるパルス拡張回路７０からは、正の拡張パルス信号φＹが出力される。この拡張パルス信号φＹは、パルス信号ＰＯＲのフォールエッジを遅延させて終端側にパルス幅を拡張した信号である。拡張パルス信号φＹは制御回路８０に入力される。制御回路８０からは、先ず、センスアンプ群活性化信号ＬＥが出力される。この信号によりセンスアンプ群１０２に備えられる全てのセンスアンプ回路が一斉に活性化される。これにより、各センスアンプ回路に接続されているビット線対ＢＬ０と／ＢＬ０〜ＢＬｍと／ＢＬｍを差動増幅する。ビット線対毎のイコライズ電圧の差異、センスアンプ回路の感度差、差動増幅時の擾乱等の不確定要因により各ビット線対は差動増幅されることとなる。従って、ビット線対間の差動増幅方向は不確定である。
【００７６】
ビット線対ＢＬ０と／ＢＬ０〜ＢＬｍと／ＢＬｍの差動増幅が完了するタイミングを待って、制御回路８０はワード線活性化信号φＸを出力してワードドライバ群１０１に備えられる全ワード線ＷＬ０〜ＷＬｎを一斉に選択する。ワード線が選択されると各メモリセルＣ００乃至ＣｎｍのトランスファーゲートＭ０、Ｍ１が導通し、セルキャパシタＣ０、Ｃ１の電荷蓄積ノードＳＴ０、ＳＴ１が各ビット線に接続される。この時点では、各ビット線対は差動増幅されているので、差動増幅の後の電圧が各セルキャパシタＣ０、Ｃ１に書き込まれることとなる（図５では、ＳＴ０に論理ハイレベル電圧、ＳＴ１に論理ローレベル電圧が書き込まれる場合を示す。）全てのビット線はセンスアンプ回路を挟んで対となっているので、差動増幅動作されたビット線対においては、論理ハイレベル電圧が書き込まれるセルキャパシタＣ０、Ｃ１の数と論理ローレベル電圧が書き込まれるセルキャパシタＣ０、Ｃ１の数とが同数となる。
【００７７】
セルキャパシタＣ０、Ｃ１への書き込み終了後、拡張パルス信号φＹの終了に伴い、制御回路８０は、ワード線活性化信号φＸを非活性としてワード線ＷＬ０〜ＷＬｎの選択を解除した後に、センスアンプ群活性化信号ＬＥを解除して全センスアンプ回路を非活性としビット線対をイコライズして動作を完了する。この動作を電源投入から通常の動作が行われるまでの待機時間であるいわゆるポーズ時間内に実行する。
【００７８】
第３実施形態のＤＲＡＭ３では、電荷が注入されるメモリセルＣ００〜Ｃｎｍと電荷が放出されるメモリセルＣ００〜Ｃｎｍとが対となるので、セルキャパシタＣ０、Ｃ１を介してセルプレートＣＰ１に容量結合する電荷は相殺され、セルプレートＣＰ１における電位変動を抑制することができる。
【００７９】
この様子を示したのが、図６である。センスアンプ回路１０６により差動増幅された電位差によりビット線対ＢＬ０と／ＢＬ０はリストアされる。今仮に、ビット線ＢＬ０が論理ハイレベル電圧に、ビット線／ＢＬ０が論理ローレベル電圧にリストアされているとする。この状態でワード線ＷＬ０、ＷＬ１が選択されると、トランスファゲートを構成するＮＭＯＳトランジスタＭ０、Ｍ１は共に導通して、メモリセルの電荷蓄積ノードＳＴ０、ＳＴ１をビット線ＢＬ０、／ＢＬ０に接続する。則ち、電荷蓄積ノードＳＴ０は論理ハイレベル電圧となり電荷が注入される。逆に電荷蓄積ノードＳＴ１は論理ローレベル電圧となり電荷が放出される。電荷蓄積ノードＳＴ０、ＳＴ１に電荷が注入・放出されると、セルキャパシタＣ０、Ｃ１を介して容量結合することによりセルプレートＣＰ１に電荷が放出・注入される。具体的には、電荷蓄積ノードＳＴ０に注入された電荷によりセルキャパシタＣ０によりセルプレートＣＰ１に電荷が注入される（これをΔＣ＋とする。）。電荷蓄積ノードＳＴ１から放出された電荷によりセルキャパシタＣ１によりセルプレートＣＰ１から電荷が放出される（これをΔＣ−とする。）。ここで、ワード線ＷＬ０、ＷＬ１選択前の電荷蓄積ノードＳＴ０、ＳＴ１の電位は、略ビット線対のイコライズ電圧と同じであり、この電圧はリストア時の論理ハイ・ローレベル電圧の相加平均値である。従って、両セルキャパシタＣ０、Ｃ１による容量結合の効果は略等しくなる（ΔＣ＋＝ΔＣ−）。従って、容量結合によりセルプレートＣＰ１に注入・放出される電荷は相殺する。よって、セルプレートＣＰ１に電位変動は発生しない。
【００８０】
メモリセルユニットＵにおけるメモリセルＣ００〜Ｃｎｍの対に接続されるビット線対ＢＬ０と／ＢＬ０〜ＢＬｍと／ＢＬｍから、ビット線毎に同数のメモリセルを選択してやれば、書き込みデータの選択を意識的に行なう必要なく、電荷注入と電荷放出のメモリセルの間の移動電荷を相殺してセルプレートＣＰ１の電位変動を抑制することができる。
【００８１】
尚、ワード線活性化信号φＸでは一斉に全ワード線ＷＬ０〜ＷＬｎを選択し、センスアンプ群活性化信号ＬＥでは、全センスアンプ回路を一斉に活性化し全ビット線対ＢＬ０と／ＢＬ０〜ＢＬｍと／ＢＬｍを一斉にリストアする場合を示した。この場合には、全てのメモリセルＣ００乃至Ｃｎｍにデータを書き込むこととなりその後のアクセス動作においてセルプレートＣＰ１に電位変動が発生しない。しかしながら、セルプレートＣＰ１の電位変動は、基準電圧発生回路１０４の駆動能力と容量結合とのバランスで決まる現象である。従って、基準電圧発生回路１０４が許せば全てを一斉に活性化する必要はなく、基準電圧発生回路１０４の駆動能力の範囲内で、活性化するワード線及びビット線対を一部に限定することもできる。
【００８２】
また、上述の第３実施形態では、センスアンプ回路の活性化によるビット線対ＢＬ０と／ＢＬ０〜ＢＬｍと／ＢＬｍのリストアの後にワード線ＷＬ０乃至ＷＬｎを選択してビット線とセルキャパシタＣ０、Ｃ１とを接続してセルキャパシタＣ０、Ｃ１にリストア電圧を書き込むシーケンスを示した。しかしながら、書き込むべき電圧については論理ハイレベル電圧と論理ローレベル電圧で同数にするという制約があるだけである。従って、ビット線対における任意の差電圧をリストアして書き込めば条件を満足する。則ち、ワード線の選択タイミングとセンスアンプ回路の活性化タイミングとの間に時間的に重なり合う期間を設定してやれば両者の起動及び終了タイミングには特に制約を設けることなく自由に設定することができる。
【００８３】
また、電源投入時の信号としては、上述の拡張パルス信号φＹが利用できる他、パワーオンリセット回路等の電源検知回路１０５からの出力信号を直接使用することもできる。またパルス信号の論理としては、上述の正のパルスの他、負のパルスを使用することもできる。更にパワーオンリセット回路等の電源検知回路１０５からの出力信号はパルス信号である必要はなく、電源投入を検知することができれば、２値出力の信号であってもよい。
【００８４】
また、第３実施形態における回路動作は、セルブロック単位で行うことが好ましい。これにより、容量結合により相互に反対方向に電荷の移動が発生するメモリセル同士が近接する位置に存在することとなり、移動電荷の相殺効果を向上させることが可能である。
【００８５】
図７に示す第４実施形態の半導体記憶装置４（以下、ＤＲＡＭ４と称する。）では、第３実施形態のＤＲＡＭ３（図４、参照）に加えて、制御回路８０からの出力信号φＸを受けて、活性化するワード線ＷＬ０〜ＷＬｎに対応してダミーワード線ＤＷＬ０、ＤＷＬ１の論理を反転制御する反転指示信号φＩを出力する反転選択回路６０と、反転指示信号φＩを受けて、信号φＸにより選択されるダミーワード線ＤＷＬ０、ＤＷＬ１を反転する反転スイッチ回路Ｉ１乃至Ｉｋを備える。
【００８６】
ここで、ダミーワード線ＤＷＬ０、ＤＷＬ１とは、センスアンプ群１０２に備えられるセンスアンプ回路の差動増幅動作を確実にするために、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍにダミーセルＤＣ００乃至ＤＣ１ｍを介しての容量結合により電荷を追加供給するものである。本実施形態では、電荷を追加供給して各ビット線の電位を上昇させる情報“１”を読み易くするアシスト１効果を奏する構成である。
【００８７】
図８には、具体的なダミーセル構成を示す。ここでは６種類のダミーセル構成を例示している。（１）は、ダミーワード線ＤＷＬによりトランスファゲートＭを制御してセルキャパシタＣＭの容量値より少ない容量値を有するダミーセルキャパシタＣＭ／２（この例では、半分の容量値を有する。）をビット線ＢＬ、／ＢＬに接続する構成である。メモリセルの構成と同様な構成を有している。（２）は、ビット線ＢＬ、／ＢＬとダミーワード線ＤＷＬとの間にダミーキャパシタＤＣを接続するものである。ダミーワード線ＤＷＬの起動により容量結合して電荷を供給する。（３）及び（４）は、ＮＭＯＳトランジスタＭＮのゲート容量を利用する構成である。ゲート端子を、ビット線ＢＬ、／ＢＬとダミーワード線ＤＷＬとの何れに接続するかで２つの構成がある。（５）及び（６）は、（３）及び（４）におけるＮＭＯＳトランジスタＭＮに代えて、ＰＭＯＳトランジスタＭＰを使用する構成である。
【００８８】
さて、電源起動時における回路動作を図９の波形図に基づき説明する。ここでは、図１７のメモリセル対の回路図も併せて参考にしながら説明する。電源が投入され電源電圧ＶＤＤが立ち上がると、電源検知回路１０５から正のパルス信号ＰＯＲが出力される。このパルス信号ＰＯＲが入力されるパルス拡張回路７０からは、正の拡張パルス信号φＹが出力される。拡張パルス信号φＹが入力される制御回路８０からは、ワード線活性化信号φＸとセンスアンプ群活性化信号ＬＥとが出力される。
【００８９】
先ず、ワード線活性化信号φＸにより選択されるワード線ＷＬ０が立ち上がりトランスファゲートＭ０を導通して、電源起動時のセルプレートＣＰ１からの容量結合により基準電圧（例えば、１／２・Ｖｉｉｃ）の近傍にまで昇圧されていた電荷蓄積ノードＳＴ０は、基準電圧（例えば、１／２・Ｖｉｉｃ）にイコライズされていたビット線ＢＬ０と接続する。その後ダミーワード線ＤＷＬ０が選択されることにより、ビット線ＢＬ０にアシスト１効果が作用してビット線電位を上昇させ、ビット線／ＢＬ０との電位差を拡大してリストア動作を待つ。
【００９０】
次に、センスアンプ群活性化信号ＬＥが活性化して各センスアンプ回路が起動し、ビット線対ＢＬ０と／ＢＬ０をリストアすることにより、電荷蓄積ノードＳＴ０に１データが書き込まれる。則ち、電荷蓄積ノードＳＴ０に電荷が注入される。
【００９１】
プリチャージ動作の後、ワード線活性化信号φＸによりワード線ＷＬ１が選択され同様の動作を繰り返す。ただし、プリチャージ期間に出力信号φＸを受けて反転選択回路６０からダミーワード線ＤＷＬ１の論理を反転制御する反転指示信号φＩが出力されるので、反転スイッチ回路Ｉ１乃至Ｉｋは、ワード線活性化信号φＸからダミーワード線ＤＷＬ１への経路に信号反転回路Ｇ９を付加する。
【００９２】
従って、ダミーワード線ＤＷＬ１の信号遷移の方向が反転されて、ビット線／ＢＬ０にビット線の電位を下降させて情報“０”を読み易くするアシスト０効果が作用してビット線電位を下降させ、電荷蓄積ノードＳＴ１には０データが書き込まれる。則ち、電荷蓄積ノードＳＴ１からは電荷が放出される。
【００９３】
メモリセルの電荷蓄積ノードへの書き込みが、１データ書き込みと０データ書き込みとで同数となるようにダミーワード線の半分について、信号遷移の方向を反転して書き込み動作を繰り返す。
【００９４】
第４実施形態のＤＲＡＭ４では、電荷が注入されるメモリセルＣ００〜Ｃｎｍと電荷が放出されるメモリセルＣ００〜Ｃｎｍとが対となるので、セルキャパシタＣ０、Ｃ１を介してセルプレートＣＰ１に容量結合する電荷は相殺され、セルプレートＣＰ１における電位変動を抑制することができる。
【００９５】
また、センスアンプ回路による差動増幅の動作余裕を向上させるためにダミーセルＤＣ００乃至ＤＣ１ｍを使用する場合には、ダミーセルに容量結合するダミー選択線ＤＷＬ０、ＤＷＬ１の半分について論理レベルを反転する。これによりビット線ＢＬ０〜／ＢＬｍへのダミーセルを介してのアシスト１の電荷供給のうちの半分をアシスト０の電荷供給とすることができる。メモリセルＣ００乃至Ｃｎｍへの書き込みデータの選択を意識的に行なう必要はなく、電荷注入されるセルキャパシタＣ０、Ｃ１と電荷放出されるセルキャパシタＣ０、Ｃ１とを同数に設定して、電荷蓄積ノードＳＴ０、ＳＴ１とセルプレートＣＰ１との間の移動電荷を相殺してセルプレートＣＰ１の電位変動を抑制することができる。
【００９６】
尚、第４実施形態では、相補なデータを書き込むメモリセルＣ００乃至Ｃｎｍの数については言及していないが、全てのメモリセルにデータを書き込めばその後のアクセス動作によってセルプレートＣＰ１に電位変動が発生することはない。しかしながら、セルプレートＣＰ１の電位変動は、基準電圧発生回路１０４の駆動能力と容量結合とのバランスで決まる現象である。従って、基準電圧発生回路１０４が許せば全メモリセルに書き込む必要はなく、基準電圧発生回路１０４の駆動能力の範囲内で、活性化するワード線及びビット線対を一部に限定することもできる。
【００９７】
また、ワード線の選択とビット線の活性化との順序についても、上述の順番に限定されることはなく、アシスト１とアシスト０が同数になるようにしてリストアされたビット線対の差電圧を書き込めれば条件を満足する。則ち、ワード線の選択タイミングとセンスアンプ回路の活性化タイミングとの間に時間的に重なり合う期間を設定してやれば両者の起動及び終了タイミングには特に制約を設けることなく自由に設定することができる。
【００９８】
更にワード線ＷＬ０乃至ＷＬｎとダミーワード線ＤＷＬ０、ＤＷＬ１との立ち上がり順序についても、上述のシーケンスに限定される必要はない。ダミーワード線によるアシスト１とアシスト０が設定できるタイミングであれば、ダミーワード線をワード線と同時に立ち上げても、先だって立ち上げてもよい。
【００９９】
また、ダミーセルＤＣ００乃至ＤＣ１ｍの容量値をセルキャパシタの容量値の半分として説明したが（図８、（１））、これに限定されるものではなく、アシスト動作が確実に行われれば、容量値は自由に設定することができる。
【０１００】
また、第４実施形態における回路動作は、セルブロック単位で行うことが好ましい。これにより、容量結合により相互に反対方向に電荷の移動が発生するメモリセルＣ００乃至Ｃｎｍ同士が、近接する位置に存在することとなり、移動電荷の相殺効果を向上させることが可能である。
【０１０１】
このほかにも、電荷が注入されるメモリセルＣ００乃至Ｃｎｍと放出されるメモリセルとが同数になるような方法であれば、容量結合によるセルキャパシタＣＰ１への電荷の移動は相殺されて電位変動を抑えることができる。例えば、論理ハイレベル、即ち１データ、あるいは論理ローレベル、即ち０データで固定されたデータを、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍを構成する各ビット線に接続されているメモリセルを同数選択して書き込んでやれば、セルキャパシタＣ０、Ｃ１への電荷の注入と放出が同数となり同様の効果が得られる。
【０１０２】
図１０に示す第５実施形態の半導体記憶装置５（以下、ＤＲＡＭ５と称する。）では、従来技術のＤＲＡＭ１０００（図１５、参照）に加えて、第３実施形態のＤＲＡＭ３における電源検知回路１０５と、パルス拡張回路７０を備える。パルス拡張回路７０からの拡張パルス信号φＹは、ワードドライバ群１０１に入力される。またＶＣＰ線を接地電位ＧＮＤに固定するＮＭＯＳトランジスタ１０のゲート端子に入力されると共にノアゲート９に入力される。ノアゲート９の他方の入力には、従来技術のＤＲＡＭ１０００においてＮＭＯＳトランジスタＭＣＰのゲート端子に入力されていたコントロール信号φＣＰが入力される。
【０１０３】
電源投入時に出力される拡張パルス信号φＹは、ワードドライバ群１０１を介して全てのワード線ＷＬ０〜ＷＬｎを選択する。またノアゲート９の出力信号をローレベルに固定することによりＮＭＯＳトランジスタＭＣＰを非道通として、ＶＣＰ線を基準電圧発生回路１０４から切り離すと共に、ＮＭＯＳトランジスタ１０により、ＶＣＰ線を接地電位ＧＮＤレベルに固定する。
【０１０４】
電源起動時における回路動作は、図１１の波形図に示すとおりである。以下の説明では、必要に応じて図１７のメモリセル対の回路図を参考にする。則ち、電源が投入され電源電圧ＶＤＤが立ち上がると、電源検知回路１０５から正のパルス信号ＰＯＲが出力される。このパルス信号ＰＯＲが入力されるパルス拡張回路７０からは、正の拡張パルス信号φＹが出力される。拡張パルス信号φＹは、ＶＣＰ線を接地電位ＧＮＤレベルに固定するので、電源電圧ＶＤＤの上昇と共にＶＰＲの電圧レベルは上昇するが、ＶＣＰレベルは接地電位ＧＮＤレベルを維持する。この状態で全てのワード線ＷＬ０〜ＷＬｎが選択される。ビット線ＢＬ０乃至／ＢＬｍと全てのメモリセルＣ００乃至Ｃｎｍが接続され、メモリセルの電荷蓄積ノードＳＴ０、ＳＴ１がＶＰＲ線の電圧レベルである基準電圧（例えば、１／２・Ｖｉｉｃ）まで上昇する。
【０１０５】
この後、拡張パルス信号φＹが終了して全ワード線ＷＬ０乃至ＷＬｎが閉じる。この後の電荷蓄積ノードＳＴ０、ＳＴ１はどの電圧レベルにも電気的に接続されないフローティングノードとなる。拡張パルス信号φＹの終了に伴い、ＶＣＰ線は接地電位ＧＮＤレベルから解放されると共に、基準電圧発生回路１０４に接続される。ＶＣＰ線は、接地電圧ＧＮＤから基準電圧（例えば、１／２・Ｖｉｉｃ）まで上昇する。この時、セルキャパシタＣ０、Ｃ１を介して容量結合により電荷が移動し電荷蓄積ノードＳＴ０、ＳＴ１を基準電圧（例えば、１／２・Ｖｉｉｃ）分だけ上昇させる。容量結合前の電位が基準電圧（例えば、１／２・Ｖｉｉｃ）であるから、結果的に電荷蓄積ノードＳＴ０、ＳＴ１は、論理ハイレベル（例えば、Ｖｉｉｃ）となり、１データが書き込まれたのと同じ状態になる。
【０１０６】
第５実施形態のＤＲＡＭ５では、第２配線であるＶＣＰ線を所定電圧である接地電位ＧＮＤに固定すれば、全ての選択線であるワード線ＷＬ０乃至ＷＬｎを活性化することにより、全ての電荷蓄積ノードＳＴ０、ＳＴ１に基準電圧（例えば、１／２・Ｖｉｉｃ）レベルまで充電する。その後、ＶＣＰ線の接地電位ＧＮＤレベルへの固定を解除して正規の電圧である基準電圧（例えば、１／２・Ｖｉｉｃ）に移行する際、セルキャパシタＣ０、Ｃ１を介しての容量結合により電荷蓄積ノードを１データ書き込み状態の電荷蓄積状態にすることができる。この電荷蓄積状態への移行は、基準端子であるセルプレートＣＰ１が固定された所定電圧である接地電位ＧＮＤから、正規の電圧である基準電圧（例えば、１／２・Ｖｉｉｃ）に移行する際の容量素子を介しての容量結合を利用して行なわれる。従って、容量結合に伴う電荷移動が電荷蓄積ノードＳＴ０、ＳＴ１及びセルプレートＣＰ１の電位変動を誘発することなく、更に電荷蓄積ノードへの電荷注入・放出に利用されて１データ書き込みを補助する効果を奏する。
【０１０７】
図１２に示す第６実施形態の半導体記憶装置６（以下、ＤＲＡＭ６と称する。）では、第５実施形態のＤＲＡＭ５（図１０、参照）におけるノアゲート９及びＮＭＯＳトランジスタ１０に代えて、ノアゲート１１及びＮＭＯＳトランジスタ１２を備える。拡張パルス信号φＹは、ＶＰＲ線を接地電位ＧＮＤに固定するＮＭＯＳトランジスタ１２のゲート端子に入力されると共にノアゲート１１に入力される。ノアゲート１１の他方の入力には、従来技術のＤＲＡＭ１０００においてＮＭＯＳトランジスタＭＰＲのゲート端子に入力されていたコントロール信号φＰＲが入力される。
【０１０８】
電源投入時に出力される拡張パルス信号φＹは、第５実施形態のＤＲＡＭ５の場合と同様に、全てのワード線ＷＬ０乃至ＷＬｎを選択する。またＮＭＯＳトランジスタＭＰＲを非道通としてＶＰＲ線を基準電圧発生回路１０４から切り離し、ＮＭＯＳトランジスタ１２によりＶＰＲ線を接地電位ＧＮＤに固定する。
【０１０９】
電源起動時における回路動作を、必要に応じて図１７のメモリセル対の回路図を参考にしながら図１３の波形図について説明する。電源が投入され電源電圧ＶＤＤが立ち上がると、電源検知回路１０５から正のパルス信号ＰＯＲが出力される。このパルス信号ＰＯＲが入力されるパルス拡張回路７０からは、正の拡張パルス信号φＹが出力される。拡張パルス信号φＹは、ＶＰＲ線を接地電位ＧＮＤに固定するので、電源電圧ＶＤＤの上昇と共にＶＣＰの電圧レベルは上昇するが、ＶＰＲレベルは接地電位ＧＮＤを維持する。この状態で全てのワード線ＷＬ０乃至ＷＬｎが選択される。ビット線ＢＬ０乃至／ＢＬｍと全てのメモリセルＣ００乃至Ｃｎｍが接続され、メモリセルの電荷蓄積ノードＳＴ０、ＳＴ１がＶＰＲ線の電圧レベルである接地電位ＧＮＤとなる。
【０１１０】
この後、拡張パルス信号φＹが終了して全ワード線ＷＬ０〜ＷＬｎが閉じる。この後の電荷蓄積ノードＳＴ０、ＳＴ１はどの電圧レベルにも電気的に接続されないフローティングノードとなる。拡張パルス信号φＹの終了に伴い、ＶＰＲ線は接地電位ＧＮＤから解放されると共に基準電圧発生回路１０４に接続される。ＶＰＲ線は、接地電圧ＧＮＤから基準電圧（例えば、１／２・Ｖｉｉｃ）まで上昇する。
【０１１１】
電荷蓄積ノードＳＴ０、ＳＴ１が接地電位ＧＮＤに降下する際、セルキャパシタＣ０、Ｃ１を介して容量結合により電荷が移動しセルプレートＣＰ１の電位が降下するが、この電位は、ＶＣＰ線を介して基準電圧発生回路１０４からの電荷供給により回復する。電源投入から通常動作開始までのポーズ時間にセルプレートＣＰ１が回復するように回路構成を設定することにより通常動作前に回復させることができる。
【０１１２】
第５実施形態のＤＲＡＭ５では、ＶＰＲ線を接地電位ＧＮＤに固定すれば、全てのワード線ＷＬ０乃至ＷＬｎを活性化するだけで全ての電荷蓄積ノードＳＴ０、ＳＴ１に０データの書き込み状態である電荷蓄積状態にすることができる。この電荷蓄積状態への移行は、各センスアンプ回路による差動増幅動作等を行う必要はなく全てのワード線の活性化も１サイクルで行なうこともでき移行動作は短時間とすることができる。また電荷蓄積ノードＳＴ０、ＳＴ１への０データ書き込みの際、容量結合によりセルプレートＣＰ１の電位が降下するが、この電位は、ＶＣＰ線を介して基準電圧発生回路１０４からの電荷供給により回復する。電源投入から通常動作開始までのポーズ時間にセルプレートＣＰ１が回復するように回路構成を設定することにより通常動作前に回復させることができる。
【０１１３】
尚、選択されるワード線ＷＬ０乃至ＷＬｎの電圧レベルは、通常動作状態における電圧値である必要はない。ビット線ＢＬ０乃至／ＢＬｍを介してメモリセルＣ００乃至Ｃｎｍに書き込まれる電圧が、基準電圧（例えば、１／２・Ｖｉｉｃ）、あるいは接地電位ＧＮＤであるので、トランスファゲートであるＮＭＯＳトランジスタＭ０、Ｍ１の閾値電圧を越える電圧を印加できれば問題はない。
【０１１４】
また、全てのワード線ＷＬ０乃至ＷＬｎを選択すれば１サイクルで全てのメモリセルＣ００乃至Ｃｎｍにデータを書き込むことができ、その後のアクセス動作によってセルプレートＣＰ１に電位変動が発生することはない。しかしながら、セルプレートＣＰ１の電位変動は、基準電圧発生回路１０４の駆動能力と容量結合とのバランスで決まる現象である。従って、基準電圧発生回路１０４が許せば全メモリセルに書き込む必要はなく、基準電圧発生回路１０４の駆動能力の範囲内で、活性化するワード線を一部に限定することもできる。
【０１１５】
第５及び第６実施形態では、ＮＭＯＳトランジスタ１０及び１２を使用し接地電位ＧＮＤにＶＣＰ線及びＶＰＲ線を固定する場合について例示したが、ＰＭＯＳトランジスタに代えて論理ハイレベル電圧（例えば、Ｖｉｉｃ）に固定するようにすることもできる。この場合、第５実施形態では、メモリセルには０データが書き込まれ、第６実施形態では、メモリセルには１データが書き込まれる。
【０１１６】
第５及び第６実施形態においては、センスアンプ回路による差動増幅動作等を行う必要はなく、全てのワード線ＷＬ０乃至ＷＬｎの活性化も１サイクルで行なうこともでき、短時間でのデータ書き込みを完了することができる。そしてワード線の活性化動作は、既存の回路を有効に流用することができ、更に試験回路等の回路をそのまま流用することもできる。
【０１１７】
更に、第５実施形態と第６実施形態をマージした構成とすることもできる。則ち、ＶＣＰ線とＶＰＲ線とを共に電位固定する構成である。
【０１１８】
ＶＣＰ線及びＶＰＲ線を共に接地電位ＧＮＤに固定する場合は、ワード線ＷＬ０乃至ＷＬｎの選択により電荷蓄積ノードＳＴ０、ＳＴ１には０データが書き込まれる。この状態で、ＶＣＰ線の固定を解除すればセルプレートＣＰ１は、接地電位ＧＮＤから基準電圧（例えば、１／２・Ｖｉｉｃ）レベルに上昇するが、電荷蓄積ノードは、ビット線ＢＬ０乃至／ＢＬｍを介して接地電位ＧＮＤに固定されているので、容量結合による電荷蓄積ノードの電位変動は発生しない。ワード線の選択を解除した後、ＶＰＲ線の固定を解除しビット線を基準電圧（例えば、１／２・Ｖｉｉｃ）レベルに上昇させた状態で、全てのメモリセルへの０データ書き込みが完了する。
【０１１９】
また、ＶＣＰ線を接地電位ＧＮＤにしＶＰＲ線を論理ハイレベル（例えば、Ｖｉｉｃ）に固定する場合は、ワード線ＷＬ０乃至ＷＬｎの選択により電荷蓄積ノードＳＴ０、ＳＴ１には１データが書き込まれる。この状態で、ＶＣＰ線の固定を解除すればセルプレートＣＰ１は、接地電位ＧＮＤから基準電圧（例えば、１／２・Ｖｉｉｃ）レベルに上昇するが、電荷蓄積ノードは、ビット線を介して論理ハイレベル（例えば、Ｖｉｉｃ）に固定されているので、容量結合による電荷蓄積ノードの電位変動は発生しない。ワード線の選択を解除した後、ＶＰＲ線の固定を解除しビット線を基準電圧（例えば、１／２・Ｖｉｉｃ）レベルに降下させた状態で、全てのメモリセルへの１データ書き込みが完了する。
【０１２０】
図１４に示す第７実施形態の半導体記憶装置７（以下、ＤＲＡＭ７と称する。）では、従来技術のＤＲＡＭ１０００（図１５、参照）における通常動作状態でのリフレッシュ制御回路１０７に加えて、リフレッシュトリが回路９２、カウンタ回路９４、遅延回路９６を備える。更に電源電圧の投入を検知する電源検知回路１０５を備える。
【０１２１】
リフレッシュ制御回路１０７は、ＤＲＡＭ１０００におけるセルフリフレッシュ動作を制御する回路である。図示しない制御回路からのＳｅｌｆコマンドが入力されると、Ｅｎｔｒｙ回路は信号ＳＲＥを出力する。この信号ＳＲＥとリフレッシュ動作の時間間隔を計測するタイマからの信号ＴＭＲとによりＣｏｎｔｒｏｌ回路は、リフレッシュ制御信号ＲＥＦを出力する。リフレッシュ制御信号ＲＥＦに基づきワードドライバ群１０１が各ワード線を順次選択してセルフリフレッシュ動作を行う。
【０１２２】
第７実施形態のＤＲＡＭ７では、リフレッシュ制御回路１０７を利用する。電源検知回路１０５からのパルス出力信号ＰＯＲは、リフレッシュトリガ回路９２の入力段にあるナンドゲートＧ１に入力される。ナンドゲートＧ１の他方の入力端子は、遅延回路９６からの出力信号ＣＮＴＤが入力される。ナンドゲートＧ１への両入力信号が選択（共に、論理ハイレベル）されるとリフレッシュトリガ回路９２からの出力信号は、リフレッシュ制御回路１０７のＥｎｔｒｙ回路を起動すると共にタイマに入力されリフレッシュ周期を短縮化する。本来の周期より短い周期でセルフリフレッシュ動作が開始される。各リフレッシュ動作は、信号ＲＥＦを検知しているカウンタ回路９４において計数される。計数値が規定回数に達したら出力信号ＣＮＴを出力し遅延回路９６を介して信号ＣＮＴＤとしてリフレッシュトリガ回路９２に戻される。この時の信号ＣＮＴＤは論理ローレベルであるので、これ以降リフレッシュトリガ回路９２からトリガ信号が出力されなくなり、電源投入時の設定サイクルが終了する。
【０１２３】
リフレッシュ動作により、ワード線ＷＬ０乃至ＷＬｎが順次選択されながらセンスアンプ回路によりビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍがリストアされる。この動作は、電源投入時に引き続き行われるのでメモリセルＣ００乃至Ｃｎｍにはデータは存在していない状態である。則ち、電荷蓄積ノードＳＴ０、ＳＴ１には、セルプレートＣＰ１の上昇に伴う容量結合により、基準電圧（例えば、１／２・Ｖｉｉｃ）より若干低い電位に保たれている。ここで、ワード線が選択され電荷蓄積ノードがビット線と接続されてリストアされる。このリストアは、ビット線対毎の保持電位の差異、センスアンプ回路の感度差、差動増幅時の擾乱等の不確定要因により定まる方向に行われる。従って、各メモリセルには１あるいは０の何れかのデータが書き込まれ、電荷蓄積ノードには電荷の注入・放出のいずれかが行われる。これにより、データ書き込みのないメモリセルはなくなりセルプレートの電位変動は発生しなくなる。
【０１２４】
第７実施形態のＤＲＡＭ７では、リフレッシュ制御回路１０７によるセルフリフレッシュ動作により、所定数のメモリセルＣ００乃至Ｃｎｍにリフレッシュ動作を行なわせることにより、各セルプレートＣＰ１をデータ書き込み状態である電荷蓄積状態にすることができる。
【０１２５】
そして、電源投入時の信号ＰＯＲをリフレッシュトリガ回路９２が受けて動作を開始すると共に、リフレッシュ周期を決定するリフレッシュ制御回路１０７内のタイマに作用して計測時間を短縮することにより、電源投入時における動作時間を短縮することができる。従って、電源投入から通常動作開始までのポーズ時間内にこれらの動作を行うようにタイマの計測時間を適宜に調整することができる。
【０１２６】
また、電荷蓄積ノードＳＴ０、ＳＴ１へのデータ書き込みの際、容量結合によりセルプレートＣＰ１の電位が降下するが、この電位はＶＣＰ線を介して基準電圧発生回路１０４からの電荷供給により回復する。電源投入から通常動作開始までのポーズ時間にセルプレートＣＰ１の電位が回復するように回路構成を設定することにより通常動作前に回復させることができる。
【０１２７】
尚、カウンタ回路９４及び遅延回路９６は必須の回路ではない。これらの回路がなくても内部タイミングが調整されていれば所定のメモリセルＣ００乃至Ｃｎｍへのデータ書き込みを行い、以後この動作を禁止することは可能である。
【０１２８】
また、全てのワード線ＷＬ０乃至ＷＬｎを選択するようにすれば、全てのメモリセルＣ００乃至Ｃｎｍにデータを書き込めるので、その後のアクセス動作によってセルプレートＣＰ１に電位変動が発生することはない。しかしながら、セルプレートＣＰ１の電位変動は、基準電圧発生回路１０４の駆動能力と容量結合とのバランスで決まる現象である。従って、基準電圧発生回路１０４が許せば全メモリセルに書き込む必要はなく、基準電圧発生回路１０４の駆動能力の範囲内で、活性化するワード線及びビット線対を一部に限定することもできる。
【０１２９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、ＤＲＡＭを例に取り説明したが、これに限定されるものではなく、同期型ＤＲＡＭ等の容量素子に電荷を蓄積することによりデータを記憶する構成の半導体記憶装置であれば適用することができる。
【０１３０】
（付記１） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
前記基準端子に接続され、前記各容量素子の第２端子への電荷の注入・放出の際に前記各容量素子により容量結合されて注入される電荷に伴う電位変動を抑制する電位変動抑制容量素子を備えることを特徴とする半導体記憶装置。
（付記２） 前記基準端子と前記電位変動抑制容量素子とを接続する容量接続スイッチ素子と、
電源電圧の投入を検知する電源検知回路とを備え、
前記電源検知回路からの信号に基づき、前記容量接続スイッチ素子を接続制御することを特徴とする付記１に記載の半導体記憶装置。
（付記３） 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線に基準電圧を供給する第１配線と、
前記基準端子に基準電圧を供給する第２配線と、
前記第１配線と前記第２配線とを接続する配線接続スイッチ素子と、
電源電圧の投入を検知する電源検知回路とを備え、
前記電源検知回路からの信号に基づき、前記配線接続スイッチ素子を接続制御することを特徴とする付記２に記載の半導体記憶装置。
（付記４） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
前記基準端子に供給すべき基準電圧値信号を生成する基準電圧発生部と、
複数の前記記憶セルのうち所定数の前記記憶セル毎に配置され、前記基準電圧値信号を受けて、基準電圧を所定数の前記記憶セルにおける前記基準端子の対応部分に供給する複数の基準電圧駆動部とを備えることを特徴とする半導体記憶装置。
（付記５） 複数の前記記憶セルのうち所定数の記憶セルを一単位として纏めたセルブロックを複数備え、
前記電位変動抑制容量素子、前記容量接続スイッチ素子、前記配線接続スイッチ素子、あるいは前記基準電圧駆動部は、前記セルブロック毎に配置されることを特徴とする付記１乃至４の少なくとも何れか１項に記載の半導体記憶装置。
（付記６） 前記各セルブロックが配置される記憶セル領域と、
各種制御回路が配置される周辺回路領域とを備え、
前記電位変動抑制容量素子、前記容量接続スイッチ素子、前記配線接続スイッチ素子、あるいは前記基準電圧駆動部は、前記記憶セル領域に配置されることを特徴とする付記１乃至４の少なくとも何れか１項に記載の半導体記憶装置。
（付記７） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
電源電圧の投入を検知する電源検知回路を備え、
前記電源検知回路からの信号に基づき、電荷が注入される前記容量素子の第２端子を有する前記記憶セルと、電荷が放出される前記容量素子の第２端子を有する前記記憶セルとが同数であることを特徴とする半導体記憶装置。
（付記８） 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線を２本で１対のデータ線対として接続して前記データ線対の電位差を差動増幅する複数のセンスアンプ回路と、
前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線とを備え、
前記電源検知回路からの信号に基づき、選択される所定数の前記選択線により、所定数の前記データ線対を構成する前記各データ線に、同数の前記容量素子の第２端子を電気的に接続することを特徴とする付記７に記載の半導体記憶装置。
（付記９） 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、
前記各容量素子の第２端子から蓄積電荷が前記各データ線に放出された際、前記各データ線に電荷を追加補充する複数のダミー選択線と、
前記各ダミー選択線の論理レベルを選択的に反転する反転選択回路とを備え、
前記電源検知回路からの信号に基づき、選択される所定数の前記選択線及び前記ダミー選択線により、所定数の前記容量素子の第２端子に電荷を注入・放出する際、前記各ダミー選択線のうちの半分を前記反転選択回路により論理反転することを特徴とする付記７に記載の半導体記憶装置。
（付記１０） 前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、
前記記憶セルへのデータ書き込み毎に、注入・放出する電荷を反転するトグル電荷を発生するデータ発生回路と、
前記電源検知回路からの信号に基づき、前記データ発生回路からの前記トグル電荷を、選択される所定数の前記選択線により、所定数の前記記憶セル毎に書き込むことを特徴とする付記７に記載の半導体記憶装置。
（付記１１） 前記トグル電荷は、論理ハイレベル、あるいは論理ローレベルの固定データであり、
前記各データ線対を構成する前記各データ線に接続される前記各記憶セルから、前記データ線毎に同数の前記記憶セルを選択することを特徴とする付記１０に記載の半導体記憶装置。
（付記１２） 前記複数の記憶セルのうち所定数の記憶セルを一単位として纏めたセルブロックを複数備え、
前記電源検知回路からの信号に基づく前記動作は、前記各セルブロック単位で行なわれることを特徴とする付記７乃至１１の少なくとも何れか１項に記載の半導体記憶装置。
（付記１３） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線に基準電圧を供給する第１配線と、
前記基準端子に基準電圧を供給する第２配線と、
前記第１配線あるいは前記第２配線と所定電圧との間に設けられたクランプスイッチ素子と、
前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、
電源電圧の投入を検知する電源検知回路とを備え、
前記電源検知回路からの信号に基づき、
前記クランプスイッチ素子を制御して前記第１配線あるいは前記第２配線を前記所定電圧に固定し、
所定数の前記選択線を選択して、前記各容量素子の第２端子を設定電圧にし、
更に所定数の前記選択線を非選択とした後、前記クランプスイッチ素子を制御して前記第１配線あるいは前記第２配線から前記所定電位を切り離し、前記基準電圧を供給することを特徴とする半導体記憶装置。
（付記１４） 前記所定電圧は、前記容量素子の第２端子におけるハイレベル電圧あるいはローレベル電圧であり、
前記基準電圧は、前記ハイレベル電圧と前記ローレベル電圧との相加平均電圧であり、
前記第１配線が前記所定電圧に固定される場合、前記設定電圧は前記所定電圧であり、所定数の前記選択線を非選択とした後も前記各容量素子の第２端子は前記設定電圧を保持し、
前記第２配線が前記所定電圧に固定される場合、前記設定電圧は前記基準電圧となり、所定数の前記選択線を非選択とした後、前記第２配線が前記基準電圧となる際、前記基準端子からの容量結合により前記各容量素子の第２端子は前記所定電圧と反対の電圧となることを特徴とする付記１３に記載の半導体記憶装置。
（付記１５） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線に基準電圧を供給する第１配線と、
前記基準端子に基準電圧を供給する第２配線と、
前記第１及び前記第２配線と所定電圧との間に設けられた第１及び第２クランプスイッチ素子と、
前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、
電源電圧の投入を検知する電源検知回路とを備え、
前記電源検知回路からの信号に基づき、
前記第１及び前記第２クランプスイッチ素子を制御して前記第１及び前記第２配線を所定電圧に固定し、
所定数の前記選択線を選択して、前記各容量素子の第２端子を設定電圧にすると共に、前記第２クランプスイッチ素子を制御して前記第２配線から前記所定電位を切り離し、前記基準電圧を供給し、
更に所定数の前記選択線を非選択とした後、前記第１クランプスイッチ素子を制御して前記第１配線から前記所定電位を切り離し、前記基準電圧を供給することを特徴とする半導体記憶装置。
（付記１６） 前記所定電圧は、
前記第１配線については、前記記憶セルにおけるハイレベル電圧あるいはローレベル電圧であり、前記第２配線については、前記ローレベル電圧であり、
前記基準電圧は、前記ハイレベル電圧と前記ローレベル電圧との相加平均電圧であり、
前記設定電圧は前記所定電圧であり、所定数の前記選択線を非選択とした後も前記各容量素子の第２端子は前記設定電圧を保持することを特徴とする付記１５に記載の半導体記憶装置。
(付記１７) 前記電源検知回路からの信号に基づき、所定数の前記選択線を選択する回路は、試験時において試験信号に基づき、所定数の前記選択線を活性化する前記選択線の制御回路であることを特徴とする付記８乃至１６の少なくとも何れか１項に記載の半導体記憶装置。
（付記１８） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行い、更に前記蓄積電荷をセルフリフレッシュするリフレッシュ制御回路を備える半導体記憶装置において、
電源電圧の投入を検知する電源検知回路を備え、
前記電源検知回路からの信号に基づき、前記リフレッシュ制御回路を起動することを特徴とする半導体記憶装置。
（付記１９） 前記電源検知回路からの信号は、前記リフレッシュ制御回路におけるセルフリフレッシュ動作の周期を変更することを特徴とする付記１８に記載の半導体記憶装置。
（付記２０） 前記リフレッシュ制御回路へのトリガを発生するリフレッシュトリガ回路と、
前記リフレッシュ制御回路におけるリフレッシュ回数をカウントするリフレッシュ回数カウント回路とを備え、
前記リフレッシュ回数カウント回路によりセルフリフレッシュ動作の回数が所定回数となった場合、前記リフレッシュトリガ回路を非活性とすることを特徴とする付記１８又は１９に記載の半導体記憶装置。
（付記２１） 前記電源検知回路は、パワーオンリセット回路であり、
前記電源検知回路からの信号は、パワーオンリセット回路からの出力信号、あるいは前記出力信号に基づき生成した所定パルス幅を有するパルス信号であることを特徴とする付記３及び７乃至２０の少なくとも何れか１項に記載の半導体記憶装置。
（付記２２） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置の制御方法において、
前記各容量素子の第２端子への電荷の注入・放出の際に前記各容量素子により容量結合されて注入される電荷に伴う電位変動を抑制するため電位変動抑制容量素子を前記基準端子に接続することを特徴とする半導体記憶装置の制御方法。
（付記２３） 電源電圧が投入されたことを検知して、所定数の前記記憶セル毎に設けられる複数のデータ線に基準電圧を供給する第１配線と、前記基準端子に基準電圧を供給する第２配線とを接続することを特徴とする付記２２に記載の半導体記憶装置の制御方法。
（付記２４） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置の制御方法において、
電源電圧が投入されたことを検知して、所定数の前記記憶セルにおける前記各容量素子の第２端子に電荷を注入すると共に、これと同数の他の前記記憶セルにおける前記各容量素子の第２端子から電荷を放出することを特徴とする半導体記憶装置の制御方法。
（付記２５） 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、２本で１対のデータ線対を差動増幅する複数のセンスアンプ回路と、前記各データ線と前記各容量素子の第２端子とを電気的に接続する選択線とを有しており、
電源電圧が投入されたことを検知して、前記各選択線を選択することにより、所定数の前記データ線対を構成する前記各データ線に、同数の前記容量素子の第２端子を電気的に接続することを特徴とする付記２４に記載の半導体記憶装置の制御方法。
（付記２６） 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、前記各容量素子の第２端子から蓄積電荷が前記各データ線に放出された際、前記各データ線に電荷を追加補充する複数のダミー選択線とを有しており、
電源電圧が投入されたことを検知して、前記各選択線及び前記各ダミー選択線を選択することにより、所定数の前記容量素子の第２端子に電荷を注入・放出する際、前記各ダミー選択線のうちの半分を論理反転することを特徴とする付記２４に記載の半導体記憶装置の制御方法。
（付記２７） 前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線を有しており、
電源電圧が投入されたことを検知して、前記各選択線を選択することにより、所定数の前記記憶セル毎に電荷の注入と放出を交互に切り替えて前記データの書き込みを行なうことを特徴とする付記２４に記載の半導体記憶装置の制御方法。
（付記２８） 前記データの論理レベルは、論理ハイレベル、あるいは論理ローレベルの固定であり、
前記各データ線対を構成する前記各データ線に接続される前記各記憶セルから、前記データ線毎に同数の前記記憶セルを選択することを特徴とする付記２７に記載の半導体記憶装置の制御方法。
（付記２９） 前記制御方法による動作は、前記複数の記憶セルのうち所定数の記憶セルを一単位として纏めた各セルブロック単位で行なわれることを特徴とする付記２４乃至２８の少なくとも何れか１項に記載の半導体記憶装置の制御方法。
（付記３０） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置の制御方法において、
前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、前記各データ線に基準電圧を供給する第１配線と、前記基準端子に基準電圧を供給する第２配線と、前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線とを有しており、
電源電圧が投入されたことを検知して、前記第１配線あるいは前記第２配線を前記所定電圧に固定し、所定数の前記選択線を選択して前記各容量素子の第２端子を設定電圧にした後、所定数の前記選択線を非選択として、前記第１配線あるいは前記第２配線から前記所定電位を切り離して前記基準電圧を供給することを特徴とする半導体記憶装置の制御方法。
（付記３１） 前記所定電圧は、前記容量素子の第２端子におけるハイレベル電圧あるいはローレベル電圧であり、
前記基準電圧は、前記ハイレベル電圧と前記ローレベル電圧との相加平均電圧であり、
前記第１配線が前記所定電圧に固定される場合、前記設定電圧は前記所定電圧であり、所定数の前記選択線を非選択とした後も前記各容量素子の第２端子は前記設定電圧を保持し、
前記第２配線が前記所定電圧に固定される場合、前記設定電圧は前記基準電圧となり、所定数の前記選択線を非選択とした後は、前記第２配線が前記基準電圧となる際、前記基準端子からの容量結合により前記各容量素子の第２端子は前記所定電圧と反対の電圧となることを特徴とする付記３０に記載の半導体記憶装置の制御方法。
（付記３２） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置の制御方法において、
前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、前記各データ線に基準電圧を供給する第１配線と、前記基準端子に基準電圧を供給する第２配線と、前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線とを有しており、
電源電圧が投入されたことを検知して、前記第１及び前記第２配線を所定電圧に固定し、所定数の前記選択線を選択して、前記各容量素子の第２端子を設定電圧にすると共に、前記第２配線から前記所定電位を切り離して前記基準電圧を供給し、更に所定数の前記選択線を非選択とした後、前記第１配線から前記所定電位を切り離して前記基準電圧を供給することを特徴とする半導体記憶装置の制御方法。
（付記３３） 前記所定電圧は、
前記第１配線については、前記記憶セルにおけるハイレベル電圧あるいはローレベル電圧であり、前記第２配線については、前記ローレベル電圧であり、
前記基準電圧は、前記ハイレベル電圧と前記ローレベル電圧との相加平均電圧であり、
前記設定電圧は前記所定電圧であり、所定数の前記選択線を非選択とした後も前記各容量素子の第２端子は前記設定電圧を保持することを特徴とする付記３２に記載の半導体記憶装置の制御方法。
（付記３４） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行い、更に前記蓄積電荷をセルフリフレッシュするリフレッシュ制御回路を備える半導体記憶装置の制御方法において、
電源電圧が投入されたことを検知して、前記リフレッシュ制御回路を起動することを特徴とする半導体記憶装置の制御方法。
（付記３５） 電源電圧が投入されたことを検知して、前記リフレッシュ制御回路におけるセルフリフレッシュ動作の周期を変更することを特徴とする付記３４に記載の半導体記憶装置の制御方法。
（付記３６） 前記リフレッシュ制御回路によるセルフリフレッシュ動作の回数が所定回数となった場合、前記リフレッシュ制御回路を非活性とすることを特徴とする付記３４又は３５に記載の半導体記憶装置の制御方法。
（付記３７） 前記制御方法は、前記電源電圧が投入された後の所定期間において行なわれることを特徴とする付記２２乃至３６の少なくとも何れか１項に記載の半導体記憶装置の制御方法。
【０１３１】
【発明の効果】
本発明によれば、メモリセルに電荷蓄積用のセルキャパシタを備え、電荷の蓄積よりデータ記憶を行なう半導体記憶装置において、電源投入時において、全てのセルキャパシタの電荷蓄積ノードには蓄積電荷は存在しないかあっても微小である状態からアクセス動作に移行する場合おいても、セルプレート電位が変動しない半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 第１実施形態の半導体記憶装置を示す回路ブロック図である。
【図２】 第１実施形態の効果を示す説明図である。
【図３】 第２実施形態の半導体記憶装置を示す回路ブロック図である。
【図４】 第３実施形態の半導体記憶装置を示す回路ブロック図である。
【図５】 第３実施形態の半導体記憶装置の動作を示す波形図である。
【図６】 第３実施形態の半導体記憶装置の動作を示す回路図である。
【図７】 第４実施形態の半導体記憶装置を示す回路ブロック図である。
【図８】 ダミーセルの例を示す回路図である。
【図９】 第４実施形態の半導体記憶装置の動作を示す波形図である。
【図１０】 第５実施形態の半導体記憶装置を示す回路ブロック図である。
【図１１】 第５実施形態の半導体記憶装置の動作を示す波形図である。
【図１２】 第６実施形態の半導体記憶装置を示す回路ブロック図である。
【図１３】 第６実施形態の半導体記憶装置の動作を示す波形図である。
【図１４】 第７実施形態の半導体記憶装置を示す回路ブロック図である。
【図１５】 従来技術の半導体記憶装置を示す回路ブロック図である。
【図１６】 基準電圧発生回路を示す回路図である。
【図１７】 ビット線対に接続された１組のメモリセル対を示す回路図である。
【図１８】 メモリセルの断面図である。
【図１９】 従来技術の半導体記憶装置の動作を示す波形図である。
【符号の説明】
９、１１ ノアゲート
１０、１２ ＮＭＯＳトランジスタ
６０ 反転選択回路
７０ パルス拡張回路
８０ 制御回路
９２ リフレッシュトリが回路
９４ カウンタ回路
９６ 遅延回路
１０１ ワードドライバ群
１０２ センスアンプ群
１０３ ダミーワードドライバ群
１０４ 基準電圧発生回路
１０４Ｂ 基準電圧発生部
１０４Ｄ 基準電圧駆動部
１０５ 電源検知回路
１０７ リフレッシュ制御回路
Ｃ０、Ｃ１ セルキャパシタ
ＣＰ１ セルプレート
Ｉ１乃至Ｉｋ 反転スイッチ回路
Ｍ１乃至Ｍｋ ＮＭＯＳトランジスタ
ＣＣＰ セルプレート寄生容量
ＣＰＲ ビット線イコライズ容量
ＳＴ０、ＳＴ１ 電荷蓄積ノード
【発明の属する技術分野】
本発明は、半導体記憶装置のメモリセルにおけるデータ記憶に関するものであり、特に、メモリセルに電荷蓄積用のセルキャパシタを備え、電荷の蓄積よりデータ記憶を行なう半導体記憶装置における電荷保持に関するものである。
【０００２】
【従来の技術】
従来より、メモリセルに電荷蓄積用のセルキャパシタを備える半導体記憶装置の代表例としてランダムアクセスメモリ（以下、ＤＲＡＭ）が使用されている。図１５は従来技術の半導体記憶装置としてＤＲＡＭ１０００を例にした回路ブロック図である。ＤＲＡＭ１０００等の半導体記憶装置では、マトリクス状に配置されたメモリセルＣ００乃至Ｃｎｍを複数のセルブロックＢ１乃至Ｂｋに分割して構成されている。各セルブロックＢ１乃至Ｂｋは、同様の構成を有している。以下の説明ではセルブロックＢ１を代表させて説明する。マトリクス状に配置されたメモリセルＣ００乃至Ｃｎｍは、行アドレス毎にメモリセルＣ００乃至Ｃｎｍを選択するワード線ＷＬ０、ＷＬ１乃至ＷＬｎ−１、ＷＬｎが接続されている。選択されたメモリセルＣ００乃至Ｃｎｍからの蓄積電荷は、データ転送路であるビット線ＢＬ０、／ＢＬ０乃至ＢＬｍ、／ＢＬｍに読み出される。ビット線ＢＬ０、／ＢＬ０乃至ＢＬｍ、／ＢＬｍは、センスアンプ群１０２に備えられるセンスアンプ回路（不図示）に接続されており、読み出された蓄積電荷は１対のビット線対で差動増幅される。近年の大容量ＤＲＡＭ１０００においては、センスアンプ回路は、接地電位ＧＮＤと内部降圧電源により降圧された電源Ｖｉｉｃとの間で構成されることが一般的である。
【０００３】
ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍに対応するメモリセルＣ００乃至Ｃｎｍは、対となりメモリセルユニットＵを構成する（図１７、参照）。各ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍ毎にはセンスアンプ回路が備えられる。ワード線ＷＬ０乃至ＷＬｎを駆動するドライバーは、ワードドライバ群１０１として行アドレス毎に構成される。
【０００４】
また、ビット線ＢＬ０乃至／ＢＬｍには、ワード線ＷＬ０乃至ＷＬｎで選択されたメモリセルＣ００乃至Ｃｎｍの保持する蓄積電荷が読み出され、センスアンプ回路により差動増幅されてデータとして読み出され、あるいはメモリセルＣ００乃至Ｃｎｍへの蓄積電荷のリフレッシュを行なう。従って、アクセスサイクル毎に、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍのリセット（以下、イコライズと記す。）を行ない、次のアクセスに備える必要がある。そこで１つのアクセス終了時（以下、プリチャージ時と記す。）にビット線イコライズ群１０６により、イコライズを行なう。
【０００５】
イコライズ時には、セルブロックＢ１に属する全てのビット線ＢＬ０乃至／ＢＬｍは、ビット線イコライズ群１０６内に備えられている図示しないトランジスタにより、互いにショートされる。そして基準電圧発生回路１０４により基準電圧ＶＰＲにイコライズされる。内部降圧電圧Ｖｉｉｃにより差動増幅されたビット線対をイコライズするのでこの時のビット線の電圧は１／２・Ｖｉｉｃとなり、基準電圧ＶＰＲも１／２・Ｖｉｉｃに設定される。ここでセルブロックＢ１には、多数のビット線ＢＬ０乃至／ＢＬｍが存在するためイコライズ時に各ビット線が有する寄生容量の総和は、有意な値の容量値を有することとなる。このビット線寄生容量の総和をビット線イコライズ容量ＣＰＲとして図１５に示す。
【０００６】
一方、後述するようにメモリセルＣ００乃至Ｃｎｍにおける電荷蓄積用のセルキャパシタ（図１７におけるＣ０、Ｃ１）のセルプレートＣＰ１も、基準電圧発生回路１０４により基準電圧ＶＣＰにバイアスされる。ここでも差動増幅電圧がＶｉｉｃであることからセルキャパシタＣ０、Ｃ１にかかる電界を最小にするため、基準電圧ＶＣＰを１／２・Ｖｉｉｃとすることが一般的である。即ち、基準電圧発生回路１０４が出力する基準電圧は１／２・Ｖｉｉｃである。ここでセルプレートＣＰ１は、セルブロックＢ１に属する全てのメモリセルＣ００乃至Ｃｎｍに対して共通であるため、寄生容量は有意な値の容量値を有することとなる。この寄生容量の総和をセルプレート寄生容量ＣＣＰとして図１５に示す。
【０００７】
基準電圧ＶＰＲ、ＶＣＰは、ＮＭＯＳトランジスタＭＰＲ、ＭＣＰを介してＶＰＲ線、ＶＣＰ線により各セルブロックＢ１乃至Ｂｋに供給される。大容量ＤＲＡＭ１０００においては、セルブロックＢ１乃至Ｂｋの配置領域は広大であるため各供給線（ＶＰＲ線、ＶＣＰ線）の総配線長は長大となり配線経路上に寄生抵抗ＲＰＲ０乃至ＲＰＲｋ、ＲＣＰ０乃至ＲＣＰｋが存在する。
【０００８】
ＶＰＲ線、ＶＣＰ線は、ＮＭＯＳトランジスタＭＰＲ、ＭＣＰへのコントロール信号φＰＲ、φＣＰにより基準電圧発生回路１０４から切り離され、試験用パッドＰＣＰ、ＰＰＲよりバイアスを外部印加できる。
【０００９】
また、近年の大容量ＤＲＡＭ１０００等においては、ダミーワード線ＤＷＬ０、ＤＷＬ１とビット線ＢＬ０乃至／ＢＬｍとの間にダミーキャパシタＤＣ００乃至ＤＣ１ｍを挿入する構成がとられる場合もある。アクセス時に、ダミーワードドライバ群１０３により、各ダミーワード線ＤＷＬ０、ＤＷＬ１を同時に駆動して、ダミーキャパシタＤＣ００乃至ＤＣ１ｍによる容量結合効果を利用してビット線ＢＬ０乃至／ＢＬｍに補助的に電荷供給を行なうことにより、メモリセルＣ００乃至Ｃｎｍから読み出された蓄積電荷のマージンを向上させるためである。情報“１”の読み出し特性を向上させる動作をアシスト１といい、情報“０”の読み出し特性を向上させる動作をアシスト０と称する。
【００１０】
図１６に基準電圧発生回路１０４の具体例を示す。基準電圧発生部１０４Ｂと基準電圧駆動部１０４Ｄとで構成される。基準電圧発生部１０４Ｂは、ＰＭＯＳトランジスタＭ６を介して電源電圧ＶＤＤに接続されたダイオード接続のＮＭＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ９を介して接地電位ＧＮＤに接続されたダイオード接続のＰＭＯＳトランジスタＭ８とのソース端子同士が接続される。この構成によりトランジスタＭ７、Ｍ８のドレイン端子電圧は電源電圧ＶＤＤによらず一定のバイアス電圧を出力する。このバイアス電圧は、基準電圧駆動部１０４Ｄを構成するＮＭＯＳトランジスタＭ１０及びＰＭＯＳトランジスタＭ１１のゲート端子に入力される。トランジスタＭ１０とＭ１１のソース端子間が接続されて出力端子を構成するが、トランジスタＭ１０とＭ１１が各々ソースフォロアとして出力端子を基準電圧に維持する働きをする。尚、出力端子には基準電圧の補償素子として抵抗素子Ｒ１、Ｒ２を接続してもよい。
【００１１】
図１７は、メモリセルユニットＵ（図１５、参照）を示す。１対のメモリセルＣ００とＣ１０で構成されており、各々のメモリセルＣ００、Ｃ１０は、セルキャパシタＣ０、Ｃ１がワード線ＷＬ０、ＷＬ１で制御されるＮＭＯＳトランジスタＭ０、Ｍ１を介してビット線ＢＬ０、／ＢＬ０に接続される。一般的にＮＭＯＳトランジスタＭ０、Ｍ１をトランファゲートと称する。トランスファゲートを介して、セルキャパシタＣ０、Ｃ１の一方の端子である電荷蓄積ノードＳＴ０、ＳＴ１とビット線ＢＬ０、／ＢＬ０との蓄積電荷の授受を行うことによりデータを記憶する。セルキャパシタＣ０、Ｃ１の他方の端子は、共通に接続されセルプレートＣＰ１として基準電圧発生回路１０４により基準電圧ＶＣＰにバイアスされる。セルプレートＣＰ１は、セルキャパシタＣ０、Ｃ１への電荷蓄積のための基準電圧となっているので、セルブロックＢ１内で共通電位となっており、有意な値の寄生容量としてＣＣＰ０が付加される。この寄生容量の全セルブロックＢ１乃至Ｂｋについての総和が図１５に示すセルプレート寄生容量ＣＣＰである。
【００１２】
図１８にメモリセルＣ００の断面図を示す。断面構造は全てのメモリセルで同一であるが、図１８ではメモリセルＣ００に代表して付番する。ワード線ＷＬ０で制御されるＮＭＯＳトランジスタＭ０のドレイン端子が蓄積電荷ＳＴ０である。蓄積電荷ＳＴ０はセルキャパシタＣ０の一方の端子を構成しており、誘電体膜１７を介してセルプレートＣＰ１が配置されセルキャパシタＣ０を構成する。セルプレートＣＰ１は、右方に延長されており、隣接するメモリセルのセルプレートＣＰ１を介してセルブロックＢ１内の全てのセルキャパシタに共通に構成される。セルプレートＣＰ１は、上層層間膜としてＰＳＧ膜１９で保護され、メモリセル間においては窒化膜１５上に形成される。これらの層間膜１５、１９との間に寄生容量成分が存在するため、セルプレートＣＰ１として寄生容量ＣＣＰ０が付加され、ＤＲＡＭ１０００全体としてセルプレート寄生容量ＣＣＰとなる。
【００１３】
アクセス動作は、データ読み出し・書き込み、及びリフレッシュの各々について、センスアンプ回路による差動増幅動作までは同様に行われる。即ち、行アドレスに対応するワード線ＷＬ０乃至ＷＬｎにより選択されたメモリセルＣ００乃至Ｃｎｍは、蓄積ノードがビット線ＢＬ０乃至／ＢＬｍに接続される。読み出された蓄積電荷は、ビット線対の微小電荷となり、これをセンスアンプ回路が差動増幅する。差動増幅によりデータの読み出し、あるいはリフレッシュが行われる（書込み動作については、この後に外部からの書き込みでデータを強制的に反転する。）。
【００１４】
ここで、セルキャパシタＣ０、Ｃ１の蓄積ノードＳＴ０、ＳＴ１における急峻な電位変動が２回発生する。１回目は、蓄積ノードＳＴ０、ＳＴ１がビット線ＢＬ０乃至／ＢＬｍに接続される際である。セルキャパシタ容量に対してビット線容量が大きいため、接続時に蓄積電荷の再分配が行われ、蓄積ノードＳＴ０、ＳＴ１の電位は、略接地電位ＧＮＤあるいは内部降圧電圧Ｖｉｉｃから、ビット線のイコライズ電圧であるＶＰＲ（略１／２・Ｖｉｉｃ）付近まで変化する。この変化はセルキャパシタＣ０、Ｃ１を介してセルプレートＣＰ１に容量結合されて伝えられ、セルプレートＣＰ１における寄生容量と合わせ電荷の分配が行われてセルプレート電位ＶＣＰを変動させる。しかしセンスアンプ回路が起動し差動増幅が行われると、ビット線電位は、１／２・ＶｉｉｃからＧＮＤあるいはＶｉｉｃ電位にリストアされる。この電位変動も同様にセルプレートＣＰ１に容量結合されてセルプレート電位ＶＣＰを変動させる。これらの容量結合による電位変動は互いに逆方向であり両者は対となって印加されるので、結果的にセルプレート電位ＶＣＰに変動はない。
【００１５】
【発明が解決しようとする課題】
しかしながら、電源投入時には、蓄積電荷はなく全てのセルキャパシタの蓄積ノードには蓄積電荷は存在しないかあっても微小である。この時のアクセス動作により以下に詳述する問題が発生する虞がある。
【００１６】
図１９に示すとおり電源投入と共に電源電圧ＶＤＤが上昇する。電源電圧ＶＤＤの上昇に従い基準電圧発生回路１０４が動作を開始してビット線電位ＶＰＲ及びセルプレート電位ＶＣＰが１／２・Ｖｉｉｃまで上昇する。この時セルプレート電位ＶＣＰからセルキャパシタＣ０、Ｃ１を構成する蓄積ノードＳＴ０、ＳＴ１への容量結合により電荷が注入される。注入された電荷は蓄積ノードＳＴ０、ＳＴ１における接合容量やゲート容量にも再分配されるため、蓄積ノードＳＴ０、ＳＴ１の電位ＶＳＴは、１／２・Ｖｉｉｃより若干低い電位となる。
【００１７】
この状態で、リフレッシュ動作等のアクセス動作が行われると、ワード線ＷＬが活性化されて蓄積ノードＳＴ０、ＳＴ１とビット線ＢＬ０乃至／ＢＬｍが接続される。この時ビット線電位はＶＰＲ（＝１／２・Ｖｉｉｃ）にイコライズされており、蓄積ノードＳＴ０、ＳＴ１の電位ＶＳＴにほぼ等しく電荷の移動は僅かであるため蓄積ノードＳＴ０、ＳＴ１はほぼ同電位を保持する。ここでダミーワード線ＤＷＬが活性化されるに伴い、ビット線ＢＬ０乃至／ＢＬｍがダミーキャパシタＤＣ００乃至ＤＣ１ｍを介して容量結合を受け電荷の注入が行われるため、蓄積ノードＳＴ０、ＳＴ１の電位ＶＳＴは１／２・Ｖｉｉｃより若干上昇する。この電位関係においてセンスアンプ回路が起動すると、蓄積ノードＳＴ０、ＳＴ１の電位ＶＳＴは内部降圧電圧Ｖｉｉｃレベルまで上昇する。この電位上昇は、セルキャパシタＣ０、Ｃ１を介して容量結合によりセルプレートＣＰ１に電荷供給を行いセルプレート電位ＶＣＰを上昇させる。尚、詳細な説明は省略するが、ダミーワード線ＤＷＬがない構成では、ビット線ＢＬ０乃至／ＢＬｍは接地電位ＧＮＤにリストアされ、セルプレート電位ＶＣＰは負側に容量結合を受ける。電位方向を反対にすれば以下の説明と同様な動作を行い同様な問題を有する。以下の説明は、ダミーワード線ＤＷＬの存在のもとでセルプレート電位ＶＣＰが上昇する場合についてのものである。
【００１８】
セルプレート電位ＶＣＰが回復しないうちに順次ワード線ＷＬ０乃至ＷＬｎが選択されて上記の動作が繰り返されると、センスアンプ回路の活性化の度に発生する容量結合によるセルプレート電位ＶＣＰの上昇が蓄積し、最終的には内部降圧電圧Ｖｉｉｃのレベルまで上昇してしまう虞がある。この現象は一回の動作でリストアされるメモリセルＣ００乃至Ｃｎｍの数が多いほど顕著に現れる。通常のアクセス動作に比して選択されるワード線ＷＬ０乃至ＷＬｎの数が多いリフレッシュ動作が代表的な場合である。セルキャパシタ容量を増加できない中で大容量化が進展する状況においてリフレッシュ周期を維持するためには、一回のリフレッシュ動作において選択されるメモリセルＣ００乃至Ｃｎｍの数は増加するので、今後の大容量化に伴い顕著に発生する虞がある。但し、発生原因はこれに留まるものではなく、アドレッシング等のアーキテクチャ構成やプロセステクノロジに依存する各容量成分の分布の仕方によっては、大容量化は条件とならず、また通常アクセスにおいても発生する可能性がある。
【００１９】
こうした現象が、電源投入直後に“０”データの書込みを行ったメモリセルＣ００乃至Ｃｎｍの存在のもとに発生すると、セルプレートＣＰ１の電位上昇に伴って、“０”データ書込み済みの蓄積ノードＳＴ０、ＳＴ１にもセルプレートＣＰ１からの容量結合により電荷が供給されてしまい、蓄積ノードの電位ＶＳＴが上昇してしまう。この電位が１／２・Ｖｉｉｃを越えて上昇するとこのメモリセルＣ００乃至Ｃｎｍから“０”データの読み出しができなくなり、データ化けが発生してしまい問題である。
【００２０】
また、セルプレートＣＰ１の電位が上昇している状態で、メモリセルＣ００乃至Ｃｎｍに１データを書き込んだ場合には、電荷蓄積ノードＳＴ０、ＳＴ１に充分な正の電荷が蓄積されないため、データ消失等が発生してしまう虞があり問題である。
【００２１】
また、セルプレート電位ＶＣＰが最大で内部降圧電圧Ｖｉｉｃまで上昇する虞がある。この後に０データを書き込むと、セルキャパシタＣ０、Ｃ１の端子間の誘電体膜１７（図１８、参照）に過大な電界ストレスが印加されることとなる。デバイスの信頼性に悪影響を及ぼすこととなり問題である。
【００２２】
この状態を回避するためには、容量結合により供給された電荷を基準電圧発生回路１０４が吸収することが必要となる。そこで、基準電圧発生回路１０４の駆動能力を十分に大きくすることが考えられる。しかしながら、この方策では、基準電圧発生回路１０４での消費電流が増大してしまい低消費電流動作の要求に反するため実現することはできない。また回路規模も大きくならざるを得ず、チップ面積上の制約からも実現は困難である。
【００２３】
また、大容量化に伴い多数のメモリセルＣ００乃至Ｃｎｍを配置するようになり、前述したようにセルブロックＢ１乃至Ｂｋの配置領域は広大となる。ＶＣＰ線の総配線長は長大となり、配線経路上の寄生抵抗ＲＣＰ０乃至ＲＣＰｋがセルプレート寄生容量ＣＣＰと組み合わされ遅延回路を形成してしまう。基準電圧発生回路１０４の駆動能力にも拘らず容量結合により生じた電荷の吸収を阻むこととなる。
【００２４】
本発明は前記従来技術の問題点を解消するためになされたものであり、メモリセルに電荷蓄積用のセルキャパシタを備え、電荷の蓄積よりデータ記憶を行なう半導体記憶装置において、電源投入時において、全てのセルキャパシタの電荷蓄積ノードには蓄積電荷は存在しないかあっても微小である状態からアクセス動作に移行する場合おいても、セルプレート電位が変動しない半導体記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置は、容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、各容量素子の第１端子を共通に接続して基準端子とすると共に、電荷の蓄積を、各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、基準端子に接続され、各容量素子の第２端子への電荷の注入・放出の際に各容量素子により容量結合されて注入される電荷に伴う基準電圧の電位変動を抑制する電位変動抑制容量素子と、基準端子と電位変動抑制容量素子とを接続する容量接続スイッチ素子と、電源電圧の投入を検知する電源検知回路とを備え、電源検知回路による検知に基づき生成される、所定パルス幅のパルス信号により計時される所定期間、容量接続スイッチ素子を導通して、基準端子と電位変動抑制容量素子とを電気的に接続することを特徴とする。
【００２６】
そして、請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、各容量素子の第２端子への電荷の注入・放出の経路として所定数の記憶セル毎に設けられる複数のデータ線と、各データ線に基準電圧を供給する第１配線と、基準端子に基準電圧を供給する第２配線と、第１配線と第２配線とを接続する配線接続スイッチ素子と、電源電圧の投入を検知する電源検知回路とを備えており、電源検知回路からの信号に基づき、配線接続スイッチ素子を接続制御することを特徴とする。
【００２７】
請求項１の半導体記憶装置では、電源検知回路による検知に基づき生成される、所定パルス幅のパルス信号により計時される所定期間、容量接続スイッチ素子が導通して、基準端子と電位変動抑制容量素子とが電気的に接続される。このとき各容量素子の第２端子に注入・放出される電荷に伴い容量結合されて基準端子に注入される電荷による基準電圧の電位変動を抑制する。
【００２８】
請求項２の半導体記憶装置では、第１配線及び第２配線を介して、所定数の記憶セルが接続される複数のデータ線及び基準端子に基準電圧を供給している。電源検知回路からの信号に基づいて、配線接続スイッチ素子により第１配線と第２配線とを接続する。
【００２９】
これにより、電源投入時に、電荷が蓄積されておらず０データも１データも存在しない記憶セルの容量素子に電荷を注入あるいは放出する場合に、容量素子の第２端子から基準端子への容量結合により移動する電荷が存在しても、電位変動抑制容量素子の存在により、あるいは複数のデータ線で総和される配線容量が接続されることにより、基準端子に供給される基準電圧の電位変動を抑制することができる。
【００３０】
また、第１配線と第２配線を接続することにより、基準端子への配線抵抗を低減することができるので、基準電圧の発生回路の駆動能力を充分有効に活用することができ、容量結合により移動する電荷を有効に吸収して基準端子に供給される基準電圧の電位変動を抑制することができる。
【００３１】
また、第１配線と第２配線との接続は電源投入時に限定することができるので、第１配線と第２配線とを分けることにより両者の独立性を維持してノイズ等による相互干渉を排除したり、試験時に個々に異なる電圧を印加できるという従来からの効果を有したまま、電源投入時における基準端子に供給される基準電圧の電位変動を抑制することができる。
【００３２】
これらの手段により、電源投入時に、書き込まれたデータのデータ化けや消失を有効に防止することができ、容量素子の端子間の誘電体膜に過大電界ストレスが印加されることがなく信頼性上問題となる動作は発生しない。そして、これらの効果を実現するために、基準電圧の発生回路の駆動能力を必要以上に大きくする必要がないため、消費電流増大の負担やチップ占有面積増大の負担も最小限に抑制することができる。
【００３３】
また、請求項３に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、基準端子に供給すべき基準電圧値信号を生成する基準電圧発生部と、複数の記憶セルのうち所定数の記憶セル毎に配置され、基準電圧値信号を受けて、基準電圧を所定数の記憶セルにおける基準端子の対応部分に供給する複数の基準電圧駆動部とを備えることを特徴とする。
【００３４】
請求項３の半導体記憶装置では、複数の記憶セルのうち所定数の記憶セル毎に基準端子の対応部分に各々に配置される基準電圧駆動部から基準電圧を供給する。基準電圧駆動部から出力される基準電圧は、基準電圧発生部で生成される基準電圧値信号に応じて設定される。
【００３５】
これにより、基準電圧の発生回路を、１つの基準電圧発生部と複数の基準電圧駆動部に分割して構成する。基準電圧発生部から基準電圧駆動部へ接続される基準電圧値信号は、電圧バイアス信号であるため入力インピーダンスを高く設定でき長い配線長を引き回しても大きな電位差は発生しないので、基準電圧駆動部を、駆動すべき基準端子の近傍に配置することができる。基準電圧駆動部と基準端子の間に配線抵抗、配線容量等の負荷が介在しないので、基準端子の電位を効果的に保持でき、基準端子の電位変動を抑制することができる。
【００３６】
また、個々の基準電圧駆動部が駆動すべき基準端子は、所定数の記憶セル毎の対応部分に限定されるので、駆動すべき負荷を小さくすることができ、基準電圧駆動部の駆動能力を小さく抑えることができる。従って、基準電圧駆動部の回路規模を小さく設定することにより、チップ上の占有面積を必要最小限にすることができる。
【００３７】
また、請求項４に係る半導体記憶装置は、容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、各容量素子の第１端子を共通に接続して基準端子とすると共に、電荷の蓄積を、各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、電源電圧の投入を検知する電源検知回路を備え、電源検知回路からの信号に基づき、電荷が注入される容量素子の第２端子を有する記憶セルと、電荷が放出される容量素子の第２端子を有する記憶セルとが同数であることを特徴とする。
【００３８】
また、請求項５に係る半導体記憶装置は、請求項４に記載の半導体記憶装置において、各容量素子の第２端子への電荷の注入・放出の経路として所定数の記憶セル毎に設けられる複数のデータ線と、各データ線を２本で１対のデータ線対として接続してデータ線対の電位差を差動増幅する複数のセンスアンプ回路と、各データ線と各容量素子の第２端子とを電気的に接続する複数の選択線とを備え、電源検知回路からの信号に基づき、選択される所定数の選択線により、所定数のデータ線対を構成する各データ線に同数の容量素子の第２端子を電気的に接続することを特徴とする。
【００３９】
また、請求項６に係る半導体記憶装置は、請求項４に記載の半導体記憶装置において、各容量素子の第２端子への電荷の注入・放出の経路として所定数の記憶セル毎に設けられる複数のデータ線と、各データ線と各容量素子の第２端子とを電気的に接続する複数の選択線と、各容量素子の第２端子から蓄積電荷が各データ線に放出された際、各データ線に電荷を追加補充する複数のダミー選択線と、各ダミー選択線の論理レベルを選択的に反転する反転選択回路とを備え、電源検知回路からの信号に基づき、選択される所定数の選択線及びダミー選択線により、所定数の容量素子の第２端子に電荷を注入・放出する際、各ダミー選択線のうちの半分を反転選択回路により論理反転することを特徴とする。
【００４０】
また、請求項７に係る半導体記憶装置は、請求項４乃至６の少なくとも何れか１項に記載の半導体記憶装置において、複数の記憶セルのうち所定数の記憶セルを一単位として纏めたセルブロックを複数備え、電源検知回路からの信号に基づく動作は、各セルブロック単位で行なわれることを特徴とする。
【００４１】
請求項４の半導体記憶装置では、電源検知回路からの信号によって、電荷が注入される記憶セルの数と電荷が放出される記憶セルの数とが同数となる。
【００４２】
請求項５の半導体記憶装置では、電源検知回路からの信号によって、所定数の記憶セルが接続される複数のデータ線と各記憶セルの容量素子とを電気的に接続する複数の選択線が活性化し、センスアンプ回路に接続され対をなす所定数のデータ線対を構成するデータ線毎に同数の容量素子を接続する。
【００４３】
請求項６の半導体記憶装置では、電源検知回路からの信号によって、所定数の記憶セルが接続される複数のデータ線と各記憶セルの容量素子とを電気的に接続する複数の選択線が活性化する。更に各データ線に放出された電荷を追加補充する各ダミー選択線も合わせて活性化する。この時、各ダミー選択線の半分について論理レベルを反転して各データ線に反転した電荷の追加補充を行なう。
【００４４】
請求項７の半導体記憶装置では、複数の記憶セルのうち所定数の記憶セルを一単位として纏めたセルブロック単位で電源検知回路からの信号に基づく動作を行なう。
【００４５】
これにより、電荷が注入される記憶セルと電荷が放出される記憶セルとが対となるので、容量素子を介して基準端子に容量結合する電荷は相殺され、基準端子における電位変動を抑制することができる。
【００４６】
この記憶セルの対は、センスアンプ回路に接続され対をなすデータ線対を構成する各データ線に対して同数の記憶セルを選択してやれば、書き込みデータの選択を意識的に行なう必要なく、電荷注入と電荷放出の記憶セルをセンスアンプ回路に接続されるデータ線対の間で同数とし、容量素子の第２端子と基準端子との間の移動電荷を相殺して基準端子の電位変動を抑制することができる。
【００４７】
また、各データ線に放出された電荷を追加補充するダミー選択線を使用する場合は、ダミー選択線の半分について論理レベルを反転してやれば、書き込みデータの選択を意識的に行なう必要はなく、電荷注入される容量素子と電荷放出される容量素子とを同数に設定して、容量素子の第２端子と基準端子との間の移動電荷を相殺して基準端子の電位変動を抑制することができる。
【００４８】
また、この移動電荷の相殺動作を、所定数の記憶セルを一単位として纏めたセルブロック単位で行なえば、電荷注入と電荷放出との記憶セルが比較的近接するため、移動電荷を効率的に相殺することができる。
【００４９】
また、請求項８に係る半導体記憶装置は、容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、各容量素子の第１端子を共通に接続して基準端子とすると共に、電荷の蓄積を、各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、各容量素子の第２端子への電荷の注入・放出の経路として所定数の記憶セル毎に設けられる複数のデータ線と、各データ線に基準電圧を供給する第１配線と、基準端子に基準電圧を供給する第２配線と、第１配線あるいは第２配線と所定電圧との間に設けられたクランプスイッチ素子と、各データ線と各容量素子の第２端子とを電気的に接続する複数の選択線と、電源電圧の投入を検知する電源検知回路とを備え、電源検知回路からの信号に基づき、クランプスイッチ素子を制御して第１配線あるいは第２配線を所定電圧に固定し、所定数の選択線を選択して各容量素子の第２端子を設定電圧にし、更に所定数の選択線を非選択とした後、クランプスイッチ素子を制御して第１配線あるいは第２配線から所定電位を切り離し、基準電圧を供給することを特徴とする。
【００５０】
また、請求項９に係る半導体記憶装置は、請求項８に記載の半導体記憶装置において、所定電圧は、容量素子の第２端子におけるハイレベル電圧あるいはローレベル電圧であり、基準電圧は、ハイレベル電圧とローレベル電圧との相加平均電圧であり、第１配線が所定電圧に固定される場合、設定電圧は所定電圧であり、所定数の選択線を非選択とした後も各容量素子の第２端子は設定電圧を保持し、第２配線が所定電圧のうちハイレベル電圧あるいはローレベル電圧の一方の電圧に固定される場合、設定電圧は基準電圧となり、所定数の選択線を非選択とした後は、第２配線が基準電圧となる際、基準端子からの容量結合により、各容量素子の第２端子は所定電圧のうちハイレベル電圧あるいはローレベル電圧の他方の電圧となることを特徴とする。
【００５１】
請求項８の半導体記憶装置では、第１配線及び第２配線を介して、所定数の記憶セルが接続される複数のデータ線及び基準端子に基準電圧を供給する。電源検知回路からの信号に基づいて、クランプスイッチ素子により、第１あるいは第２配線は所定電圧に固定される。所定数の記憶セルを接続する複数のデータ線と各容量素子とを電気的に接続する複数の選択線が選択されて各容量素子の第２端子を設定電圧にした後、所定数の選択線を非選択としクランプスイッチ素子を制御して第１あるいは第２配線から所定電位を切り離し基準電圧を供給する。
【００５２】
請求項９の半導体記憶装置では、第１及び第２配線を介して、データ線及び基準端子に基準電圧として容量素子におけるハイレベル電圧とローレベル電圧との相加平均電圧を供給している。電源検知回路からの信号に基づいて、第１あるいは第２配線はハイレベル電圧あるいはローレベル電圧に固定される。クランプスイッチ素子により、第１配線がハイレベル電圧あるいはローレベル電圧に固定される場合は、各容量素子の第２端子もハイレベル電圧あるいはローレベル電圧となり、この電圧は選択線を非選択とした後も保持される。第２配線がハイレベル電圧あるいはローレベル電圧に固定される場合は、各容量素子の第２端子は基準電圧である相加平均電圧となり、この電圧は選択線を非選択とした後は、第２配線が基準電圧となる際、基準端子からの容量結合によりローレベル電圧あるいはハイレベル電圧となる。これは選択線の選択前の第２配線の電圧とは反対の関係である。第１あるいは第２配線は基準電圧となる。
【００５３】
これにより、第１配線を所定電圧に固定すれば所定数の選択線を選択するだけで所定数の容量素子の第２端子をデータ書き込み状態の電荷蓄積状態にすることができる。この電荷蓄積状態への移行は、センスアンプ回路による差動増幅動作等を行う必要はなく、所定数の選択線の選択も１サイクルで行なうこともでき移行動作は短時間とすることができる。従って、容量素子の第２端子への電荷の注入・放出に伴う基準端子の電位変動が収まるまでの時間を充分に確保することができる。
【００５４】
また第２配線を所定電圧に固定すれば所定数の選択線を選択することにより所定数の容量素子の第２端子を基準電圧レベルの電荷蓄積状態にした後、第２配線の固定を解除して正規の電圧に移行する際、容量素子を介しての容量結合により容量素子の第２端子をデータ書き込み状態の電荷蓄積状態にすることができる。この電荷蓄積状態への移行は、基準端子が固定された所定電圧から正規の電圧に移行する際の容量素子を介しての容量結合を利用して行なわれる。従って、容量結合に伴う電荷移動が容量素子の第２端子及び基準端子の電位変動を誘発することなく、更に容量素子の第２端子への電荷注入・放出に利用されてデータ書き込みを補助する効果を奏する。
【００５５】
何れの場合も、センスアンプ回路による差動増幅動作等を行う必要はなく、所定数の選択線の選択も１サイクルで行なうこともでき、短時間でデータ書き込みを完了することができる。そして選択線の選択動作は、既存の回路を有効に流用することができ、更に試験回路等の回路をそのまま流用することもできる。
【００５６】
【発明の実施の形態】
以下、本発明の半導体記憶装置について具体化した第１乃至第７実施形態を図１乃至図１４に基づき図面を参照しつつ詳細に説明する。図１は、第１実施形態の半導体記憶装置を示す回路ブロック図である。図２は、第１実施形態の効果を示す説明図である。図３は、第２実施形態の半導体記憶装置を示す回路ブロック図である。図４は、第３実施形態の半導体記憶装置を示す回路ブロック図である。図５は、第３実施形態の半導体記憶装置の動作を示す波形図である。図６は、第３実施形態の半導体記憶装置の動作を示す回路図である。図７は、第４実施形態の半導体記憶装置を示す回路ブロック図である。図８は、ダミーセルの例を示す回路図である。図９は、第４実施形態の半導体記憶装置の動作を示す波形図である。図１０は、第５実施形態の半導体記憶装置を示す回路ブロック図である。第１１図は、第５実施形態の半導体記憶装置の動作を示す波形図である。図１２は、第６実施形態の半導体記憶装置を示す回路ブロック図である。図１３は、第６実施形態の半導体記憶装置の動作を示す波形図である。第１４図は、第７実施形態の半導体記憶装置を示す回路ブロック図である。
【００５７】
図１に示す第１実施形態の半導体記憶装置１（以下、ＤＲＡＭ１と称する。）は、従来技術のＤＲＡＭ１０００（図１５、参照）に加えて、基準電圧発生回路１０４からの基準電圧ＶＰＲ、ＶＣＰの供給線であるＶＰＲ線、ＶＣＰ線について、各セルブロックＢ１乃至Ｂｋ毎に両線を接続するＮＭＯＳトランジスタＭ１乃至Ｍｋを備える。ＮＭＯＳトランジスタＭ１乃至Ｍｋのゲート端子は共通に信号φＣＰＲに接続される。ここで、φＣＰＲは電源投入後の所定時間に正の論理レベルを出力する信号である。φＣＰＲ信号を生成する回路として、電源投入を検知して所定期間のパルス信号を出力するパワーオンリセット回路の出力信号を利用することができる。またこの信号を受けて、パワーオンリセット信号のパルス幅を所定時間に拡張する回路として、パルス信号の終端エッジに対してのみ遅延する応答特性をもった回路を付加することも可能である。
【００５８】
大容量ＤＲＡＭ１においては、セルブロックＢ１乃至Ｂｋの配置領域は広大であるため各供給線（ＶＰＲ線、ＶＣＰ線）の総配線長は長大となり配線経路上に寄生抵抗ＲＰＲ０乃至ＲＰＲｋ、ＲＣＰ０乃至ＲＣＰｋが存在する。従って、各セルブロックＢ１乃至Ｂｋ毎にＶＰＲ線とＶＣＰ線とを短絡するＮＭＯＳトランジスタＭ１乃至Ｍｋを備えることにより、電源投入時に、両配線が各セルブロックＢ１乃至Ｂｋ毎に短絡される。
【００５９】
また、各ビット線ＢＬ０乃至／ＢＬｍには、トランスファゲートを介して多数のメモリセルＣ００乃至Ｃｎｍが接続されている。トランスファゲートはＮＭＯＳトランジスタで構成されており、そのドレイン端子がビット線ＢＬ０乃至／ＢＬｍに接続されている。そのため、ビット線ＢＬ０乃至／ＢＬｍには多数の接合容量が付加されることとなる。更に大容量ＤＲＡＭ１においては、ビット線ＢＬ０乃至／ＢＬｍ間の距離やワード線ＷＬ０乃至ＷＬｎとの交差距離が共に近接しているため、線間容量も大きなものとならざるを得ず、個々のビット線ＢＬ０乃至／ＢＬｍの配線容量ＣＢＬ、ＣＢＢＬ（図２、参照）は大きなものとなる。
そして図２に示すように、この配線容量ＣＢＬ、ＣＢＢＬがビット線イコライズ時に全てのビット線ＢＬ０乃至／ＢＬｍについて加算されてビット線イコライズ容量ＣＰＲが形成される。ビット線イコライズ容量ＣＰＲは、セルプレート寄生容量ＣＣＰに比して無視できない大きさとなる。またセルプレート寄生容量ＣＣＰは、各メモリセルユニットＵにおけるセルプレートＣＰ１に付加する寄生容量ＣＣＰ１の総和である。
【００６０】
第１実施形態のＤＲＡＭ１では、電源投入時に、電荷が蓄積されておらず“０”データも“１”データも存在しないメモリセルＣ００乃至Ｃｎｍの容量素子に電荷を注入あるいは放出する場合に、第２端子である電荷蓄積ノードから基準端子であるセルプレートＣＰ１への容量結合により移動する電荷が存在しても、複数のデータ線であるビット線ＢＬ０乃至／ＢＬｍで総和される配線容量であるビット線イコライズ容量ＣＰＲが接続されることにより、セルプレートＣＰ１の電位変動を抑制することができる。この時、ビット線イコライズ容量ＣＰＲは、セルブロックＢ１乃至Ｂｋ毎に分轄して配置されるので、個々のビット線イコライズ容量ＣＰＲに付加される寄生抵抗は大きなものとはならず、容量成分との組み合わせで不要な遅延成分が付加されることはない。ビット線イコライズ容量ＣＰＲに代えて、電位変動抑制容量素子をセルプレートＣＰ１に接続しても、同様の効果を奏することができる。
【００６１】
また、第１配線であるＶＰＲ線と第２配線であるＶＣＰ線とを接続することにより、基準電圧発生回路１０４とセルプレートＣＰ１との間の配線抵抗を低減することができるので、基準電圧発生回路１０４の駆動能力を充分有効に活用することができ、容量結合により移動する電荷を有効に吸収してセルプレートＣＰ１の電位変動を抑制することができる。
【００６２】
また、ＶＰＲ線とＶＣＰ線との接続は電源投入時に限定することができるので、ＶＰＲ線とＶＣＰ線とを分けることにより両者の独立性を維持してノイズ等による相互干渉を排除したり、試験時に個々に異なる電圧を印加できるという従来からの効果を有したまま、電源投入時におけるセルプレートＣＰ１の電位変動を抑制することができる。
【００６３】
これらの効果により、電源投入時に、書き込みデータのデータ化けや消失を有効に防止することができ、容量素子であるセルキャパシタＣ０、Ｃ１の端子間の誘電体膜１７に過大電界ストレスが印加されることがなく信頼性上問題となる動作は発生しない。そして、これらの効果を実現するために、基準電圧発生回路１０４の駆動能力を必要以上に大きくする必要がないため、消費電流増大の負担やチップ占有面積増大の負担も最小限に抑制することができる。
【００６４】
尚、電位変動抑制容量素子とセルプレートＣＰ１との接続を、容量接続スイッチ素子により、電源投入時に限定して行うように構成することも可能である。これにより、通常動作時においてセルプレートＣＰ１に電位変動抑制容量素子を付加することなく、電源投入時においてのみ付加してセルプレートＣＰ１の電位変動を抑制することができる。
【００６５】
また、電位変動抑制容量素子をセルブロックＢ１乃至Ｂｋ毎に分割して配置することもできる。これにより、ビット線イコライズ容量ＣＰＲの場合と同様に、個々の電位変動抑制容量成分に付加される寄生抵抗は大きなものとはならず、容量成分との組み合わせで不要な遅延成分が付加されることはない。
【００６６】
また、電位変動抑制容量素子、容量接続スイッチ素子、あるいは配線接続スイッチ素子Ｍ１乃至Ｍｋは、セルブロックＢ１乃至Ｂｋが配置されている記憶セル領域であるメモリセル領域に配置することができる。例えば、電位変動抑制容量素子は、メモリセルＣ００乃至Ｃｎｍのセルキャパシタを構成するセルプレートＣＰ１の上に所定の酸化膜を介して導電性電極を形成してやればセルプレートＣＰ１上に重ねて配置することができ、チップ上に特別に占有面積を確保する必要はない。また配線接続スイッチ素子Ｍ１乃至Ｍｋは、セルブロックＢ１乃至Ｂｋ毎に１つ備えてやればよく、チップ上の占有面積は極僅かでありメモリセル領域を圧迫することなく配置できる。
【００６７】
また、配線接続スイッチ素子Ｍ１乃至ＭｋはＮＭＯＳトランジスタで例示したが、ＰＭＯＳトランジスタで構成することもできる。またＰＭＯＳ及びＮＭＯＳトランジスタをペア接続するいわゆるトランスミッションゲートやその他のスイッチング特性を奏する回路であれば適用することができる。容量接続スイッチ素子についても同様に、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、トランスミッションゲート、あるいはその他のスイッチング回路等で構成することができる。
【００６８】
図３に示す第２実施形態の半導体記憶装置２（以下、ＤＲＡＭ２と称する。）では、従来技術のＤＲＡＭ１０００（図１５、参照）における基準電圧発生回路１０４に代えて、基準電圧発生回路１０４の構成要素である基準電圧発生部１０４Ｂと基準電圧駆動部１０４Ｄ乃至１０４Ｄを分けて配置する。基準電圧駆動部１０４Ｄ乃至１０４Ｄは、セルブロックＢ１乃至Ｂｋ毎に分散して配置され、各々のセルブロックＢ１乃至ＢｋにおけるセルプレートＣＰ１乃至ＣＰ１にＶＣＰ電圧を供給する。基準電圧駆動部１０４Ｄは、基準電圧駆動部１０４Ｄ乃至１０４Ｄが出力すべき基準電圧を設定するための基準電圧値信号を出力する。ＭＯＳトランジスタＭ６及びＭ７の接続点、ＭＯＳトランジスタＭ８及びＭ９の接続点から出力される信号は、バイアス電圧信号として基準電圧駆動部１０４Ｄ乃至１０４ＤのＮＭＯＳトランジスタＭ１０乃至Ｍ１０、及びＰＭＯＳトランジスタＭ１１乃至Ｍ１１の各ゲート端子に入力される。
【００６９】
また、従来技術のＤＲＡＭ１０００におけるＮＭＯＳトランジスタＭＰＲ、ＭＣＰに代えて、各基準電圧駆動部１０４Ｄ乃至１０４Ｄの出力を分轄して、ＮＭＯＳトランジスタＭＰＲ１乃至ＭＰＲｋ、及びＭＣＰ１乃至ＭＣＰｋを介してビット線ＢＬ０〜／ＢＬｍ乃至ＢＬ０〜／ＢＬｍ、及びセルプレートＣＰ１乃至ＣＰ１に接続して、それぞれを独立にバイアスするように設定することも可能である。
【００７０】
第２実施形態のＤＲＡＭ２では、基準電圧発生回路を、基準電圧発生部１０４Ｂと基準電圧駆動部１０４Ｄ乃至１０４Ｄに分割する。基準電圧発生部１０４Ｂから基準電圧駆動部１０４Ｄ乃至１０４Ｄへ接続される基準電圧値信号は、電圧バイアス信号であるため高い入力インピーダンスのＭＯＳトランジスタＭ１０乃至Ｍ１０、Ｍ１１乃至Ｍ１１に設定すれば、長い配線長を引き回しても大きな電位差は発生しない。そのため基準電圧駆動部１０４Ｄ乃至１０４ＤをセルプレートＣＰ１乃至ＣＰ１の近傍に配置することができる。基準電圧駆動部１０４Ｄ乃至１０４ＤとセルプレートＣＰ１乃至ＣＰ１の間に配線抵抗、配線容量等の負荷が介在しないので、セルプレートＣＰ１乃至ＣＰ１の電位を効果的に保持でき、セルプレートＣＰ１乃至ＣＰ１の電位変動を抑制することができる。
【００７１】
また、個々の基準電圧駆動部１０４Ｄが駆動すべきセルプレートＣＰ１は、セルブロックＢ１乃至Ｂｋ毎に限定されるので、駆動すべき負荷を小さくすることができ、基準電圧駆動部１０４Ｄ乃至１０４Ｄの駆動能力を小さく抑えることができる。従って、基準電圧駆動部１０４Ｄ乃至１０４Ｄの回路規模を小さく設定することにより、チップ上の占有面積を必要最低限にすることができる。ビット線ＢＬ０〜／ＢＬｍ乃至ＢＬ０〜／ＢＬｍ、及びセルプレートＣＰ１乃至ＣＰ１を各々独立にバイアスするために設置するＮＭＯＳトランジスタＭＰＲ１乃至ＭＰＲｋ、及びＭＣＰ１乃至ＭＣＰｋの素子サイズも、基準電圧駆動部１０４Ｄ乃至１０４Ｄが駆動すべき負荷がセルブロックＢ１乃至Ｂｋ毎に限定されているので、小さく設定することができる。
【００７２】
尚、基準電圧駆動部１０４Ｄ乃至１０４Ｄは、セルブロックＢ１乃至Ｂｋが配置されている記憶セル領域であるメモリセル領域に配置することができる。セルブロックＢ１乃至Ｂｋ毎のセルプレートＣＰ１のみに限定して駆動できればよいので、個々の基準電圧駆動部１０４Ｄは限定された駆動能力でよく、従って回路規模も小さくなりチップ上の占有面積は極僅かでありメモリセル領域を圧迫することなく配置できる。
【００７３】
また、ＮＭＯＳトランジスタＭＰＲ１乃至ＭＰＲｋ、及びＭＣＰ１乃至ＭＣＰｋは、ＰＭＯＳトランジスタで構成することもできる。またＰＭＯＳ及びＮＭＯＳトランジスタをペア接続するいわゆるトランスミッションゲートやその他のスイッチング特性を奏する回路であれば適用することができる。
【００７４】
図４に示す第３実施形態の半導体記憶装置３（以下、ＤＲＡＭ３と称する。）では、従来技術のＤＲＡＭ１０００（図１５、参照）に加えて、電源電圧の投入を検知する電源検知回路１０５と、電源検知回路１０５からのパルス出力信号ＰＯＲのパルス幅を拡張するパルス拡張回路７０と、パルス拡張回路７０からの出力信号φＹを受けて動作する制御回路８０を備える。制御回路８０はワード線活性化信号φＸと共に、センスアンプ群活性化信号ＬＥを出力する。両信号は各セルブロックＢ１乃至Ｂｋに出力される。電源検知回路１０５、パルス拡張回路７０は既存の回路を利用することができる。例えば、電源検知回路１０５は、パワーオンリセット回路であり、出力信号として電源投入時に正のパルス信号ＰＯＲを出力する。またパルス拡張回路７０は、正の入力パルス信号ＰＯＲに対して終端のパルスエッジであるフォールエッジにのみ遅延を付加する回路である。出力信号として入力パルス信号ＰＯＲの終端側にパルス幅が拡張された拡張パルス信号φＹを出力する。
【００７５】
次に、電源起動時における回路動作を図５の波形図に基づき説明する。電源が投入され電源電圧ＶＤＤが立ち上がると、電源検知回路１０５から正のパルス信号ＰＯＲが出力される。このパルス信号ＰＯＲが入力されるパルス拡張回路７０からは、正の拡張パルス信号φＹが出力される。この拡張パルス信号φＹは、パルス信号ＰＯＲのフォールエッジを遅延させて終端側にパルス幅を拡張した信号である。拡張パルス信号φＹは制御回路８０に入力される。制御回路８０からは、先ず、センスアンプ群活性化信号ＬＥが出力される。この信号によりセンスアンプ群１０２に備えられる全てのセンスアンプ回路が一斉に活性化される。これにより、各センスアンプ回路に接続されているビット線対ＢＬ０と／ＢＬ０〜ＢＬｍと／ＢＬｍを差動増幅する。ビット線対毎のイコライズ電圧の差異、センスアンプ回路の感度差、差動増幅時の擾乱等の不確定要因により各ビット線対は差動増幅されることとなる。従って、ビット線対間の差動増幅方向は不確定である。
【００７６】
ビット線対ＢＬ０と／ＢＬ０〜ＢＬｍと／ＢＬｍの差動増幅が完了するタイミングを待って、制御回路８０はワード線活性化信号φＸを出力してワードドライバ群１０１に備えられる全ワード線ＷＬ０〜ＷＬｎを一斉に選択する。ワード線が選択されると各メモリセルＣ００乃至ＣｎｍのトランスファーゲートＭ０、Ｍ１が導通し、セルキャパシタＣ０、Ｃ１の電荷蓄積ノードＳＴ０、ＳＴ１が各ビット線に接続される。この時点では、各ビット線対は差動増幅されているので、差動増幅の後の電圧が各セルキャパシタＣ０、Ｃ１に書き込まれることとなる（図５では、ＳＴ０に論理ハイレベル電圧、ＳＴ１に論理ローレベル電圧が書き込まれる場合を示す。）全てのビット線はセンスアンプ回路を挟んで対となっているので、差動増幅動作されたビット線対においては、論理ハイレベル電圧が書き込まれるセルキャパシタＣ０、Ｃ１の数と論理ローレベル電圧が書き込まれるセルキャパシタＣ０、Ｃ１の数とが同数となる。
【００７７】
セルキャパシタＣ０、Ｃ１への書き込み終了後、拡張パルス信号φＹの終了に伴い、制御回路８０は、ワード線活性化信号φＸを非活性としてワード線ＷＬ０〜ＷＬｎの選択を解除した後に、センスアンプ群活性化信号ＬＥを解除して全センスアンプ回路を非活性としビット線対をイコライズして動作を完了する。この動作を電源投入から通常の動作が行われるまでの待機時間であるいわゆるポーズ時間内に実行する。
【００７８】
第３実施形態のＤＲＡＭ３では、電荷が注入されるメモリセルＣ００〜Ｃｎｍと電荷が放出されるメモリセルＣ００〜Ｃｎｍとが対となるので、セルキャパシタＣ０、Ｃ１を介してセルプレートＣＰ１に容量結合する電荷は相殺され、セルプレートＣＰ１における電位変動を抑制することができる。
【００７９】
この様子を示したのが、図６である。センスアンプ回路１０６により差動増幅された電位差によりビット線対ＢＬ０と／ＢＬ０はリストアされる。今仮に、ビット線ＢＬ０が論理ハイレベル電圧に、ビット線／ＢＬ０が論理ローレベル電圧にリストアされているとする。この状態でワード線ＷＬ０、ＷＬ１が選択されると、トランスファゲートを構成するＮＭＯＳトランジスタＭ０、Ｍ１は共に導通して、メモリセルの電荷蓄積ノードＳＴ０、ＳＴ１をビット線ＢＬ０、／ＢＬ０に接続する。則ち、電荷蓄積ノードＳＴ０は論理ハイレベル電圧となり電荷が注入される。逆に電荷蓄積ノードＳＴ１は論理ローレベル電圧となり電荷が放出される。電荷蓄積ノードＳＴ０、ＳＴ１に電荷が注入・放出されると、セルキャパシタＣ０、Ｃ１を介して容量結合することによりセルプレートＣＰ１に電荷が放出・注入される。具体的には、電荷蓄積ノードＳＴ０に注入された電荷によりセルキャパシタＣ０によりセルプレートＣＰ１に電荷が注入される（これをΔＣ＋とする。）。電荷蓄積ノードＳＴ１から放出された電荷によりセルキャパシタＣ１によりセルプレートＣＰ１から電荷が放出される（これをΔＣ−とする。）。ここで、ワード線ＷＬ０、ＷＬ１選択前の電荷蓄積ノードＳＴ０、ＳＴ１の電位は、略ビット線対のイコライズ電圧と同じであり、この電圧はリストア時の論理ハイ・ローレベル電圧の相加平均値である。従って、両セルキャパシタＣ０、Ｃ１による容量結合の効果は略等しくなる（ΔＣ＋＝ΔＣ−）。従って、容量結合によりセルプレートＣＰ１に注入・放出される電荷は相殺する。よって、セルプレートＣＰ１に電位変動は発生しない。
【００８０】
メモリセルユニットＵにおけるメモリセルＣ００〜Ｃｎｍの対に接続されるビット線対ＢＬ０と／ＢＬ０〜ＢＬｍと／ＢＬｍから、ビット線毎に同数のメモリセルを選択してやれば、書き込みデータの選択を意識的に行なう必要なく、電荷注入と電荷放出のメモリセルの間の移動電荷を相殺してセルプレートＣＰ１の電位変動を抑制することができる。
【００８１】
尚、ワード線活性化信号φＸでは一斉に全ワード線ＷＬ０〜ＷＬｎを選択し、センスアンプ群活性化信号ＬＥでは、全センスアンプ回路を一斉に活性化し全ビット線対ＢＬ０と／ＢＬ０〜ＢＬｍと／ＢＬｍを一斉にリストアする場合を示した。この場合には、全てのメモリセルＣ００乃至Ｃｎｍにデータを書き込むこととなりその後のアクセス動作においてセルプレートＣＰ１に電位変動が発生しない。しかしながら、セルプレートＣＰ１の電位変動は、基準電圧発生回路１０４の駆動能力と容量結合とのバランスで決まる現象である。従って、基準電圧発生回路１０４が許せば全てを一斉に活性化する必要はなく、基準電圧発生回路１０４の駆動能力の範囲内で、活性化するワード線及びビット線対を一部に限定することもできる。
【００８２】
また、上述の第３実施形態では、センスアンプ回路の活性化によるビット線対ＢＬ０と／ＢＬ０〜ＢＬｍと／ＢＬｍのリストアの後にワード線ＷＬ０乃至ＷＬｎを選択してビット線とセルキャパシタＣ０、Ｃ１とを接続してセルキャパシタＣ０、Ｃ１にリストア電圧を書き込むシーケンスを示した。しかしながら、書き込むべき電圧については論理ハイレベル電圧と論理ローレベル電圧で同数にするという制約があるだけである。従って、ビット線対における任意の差電圧をリストアして書き込めば条件を満足する。則ち、ワード線の選択タイミングとセンスアンプ回路の活性化タイミングとの間に時間的に重なり合う期間を設定してやれば両者の起動及び終了タイミングには特に制約を設けることなく自由に設定することができる。
【００８３】
また、電源投入時の信号としては、上述の拡張パルス信号φＹが利用できる他、パワーオンリセット回路等の電源検知回路１０５からの出力信号を直接使用することもできる。またパルス信号の論理としては、上述の正のパルスの他、負のパルスを使用することもできる。更にパワーオンリセット回路等の電源検知回路１０５からの出力信号はパルス信号である必要はなく、電源投入を検知することができれば、２値出力の信号であってもよい。
【００８４】
また、第３実施形態における回路動作は、セルブロック単位で行うことが好ましい。これにより、容量結合により相互に反対方向に電荷の移動が発生するメモリセル同士が近接する位置に存在することとなり、移動電荷の相殺効果を向上させることが可能である。
【００８５】
図７に示す第４実施形態の半導体記憶装置４（以下、ＤＲＡＭ４と称する。）では、第３実施形態のＤＲＡＭ３（図４、参照）に加えて、制御回路８０からの出力信号φＸを受けて、活性化するワード線ＷＬ０〜ＷＬｎに対応してダミーワード線ＤＷＬ０、ＤＷＬ１の論理を反転制御する反転指示信号φＩを出力する反転選択回路６０と、反転指示信号φＩを受けて、信号φＸにより選択されるダミーワード線ＤＷＬ０、ＤＷＬ１を反転する反転スイッチ回路Ｉ１乃至Ｉｋを備える。
【００８６】
ここで、ダミーワード線ＤＷＬ０、ＤＷＬ１とは、センスアンプ群１０２に備えられるセンスアンプ回路の差動増幅動作を確実にするために、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍにダミーセルＤＣ００乃至ＤＣ１ｍを介しての容量結合により電荷を追加供給するものである。本実施形態では、電荷を追加供給して各ビット線の電位を上昇させる情報“１”を読み易くするアシスト１効果を奏する構成である。
【００８７】
図８には、具体的なダミーセル構成を示す。ここでは６種類のダミーセル構成を例示している。（１）は、ダミーワード線ＤＷＬによりトランスファゲートＭを制御してセルキャパシタＣＭの容量値より少ない容量値を有するダミーセルキャパシタＣＭ／２（この例では、半分の容量値を有する。）をビット線ＢＬ、／ＢＬに接続する構成である。メモリセルの構成と同様な構成を有している。（２）は、ビット線ＢＬ、／ＢＬとダミーワード線ＤＷＬとの間にダミーキャパシタＤＣを接続するものである。ダミーワード線ＤＷＬの起動により容量結合して電荷を供給する。（３）及び（４）は、ＮＭＯＳトランジスタＭＮのゲート容量を利用する構成である。ゲート端子を、ビット線ＢＬ、／ＢＬとダミーワード線ＤＷＬとの何れに接続するかで２つの構成がある。（５）及び（６）は、（３）及び（４）におけるＮＭＯＳトランジスタＭＮに代えて、ＰＭＯＳトランジスタＭＰを使用する構成である。
【００８８】
さて、電源起動時における回路動作を図９の波形図に基づき説明する。ここでは、図１７のメモリセル対の回路図も併せて参考にしながら説明する。電源が投入され電源電圧ＶＤＤが立ち上がると、電源検知回路１０５から正のパルス信号ＰＯＲが出力される。このパルス信号ＰＯＲが入力されるパルス拡張回路７０からは、正の拡張パルス信号φＹが出力される。拡張パルス信号φＹが入力される制御回路８０からは、ワード線活性化信号φＸとセンスアンプ群活性化信号ＬＥとが出力される。
【００８９】
先ず、ワード線活性化信号φＸにより選択されるワード線ＷＬ０が立ち上がりトランスファゲートＭ０を導通して、電源起動時のセルプレートＣＰ１からの容量結合により基準電圧（例えば、１／２・Ｖｉｉｃ）の近傍にまで昇圧されていた電荷蓄積ノードＳＴ０は、基準電圧（例えば、１／２・Ｖｉｉｃ）にイコライズされていたビット線ＢＬ０と接続する。その後ダミーワード線ＤＷＬ０が選択されることにより、ビット線ＢＬ０にアシスト１効果が作用してビット線電位を上昇させ、ビット線／ＢＬ０との電位差を拡大してリストア動作を待つ。
【００９０】
次に、センスアンプ群活性化信号ＬＥが活性化して各センスアンプ回路が起動し、ビット線対ＢＬ０と／ＢＬ０をリストアすることにより、電荷蓄積ノードＳＴ０に１データが書き込まれる。則ち、電荷蓄積ノードＳＴ０に電荷が注入される。
【００９１】
プリチャージ動作の後、ワード線活性化信号φＸによりワード線ＷＬ１が選択され同様の動作を繰り返す。ただし、プリチャージ期間に出力信号φＸを受けて反転選択回路６０からダミーワード線ＤＷＬ１の論理を反転制御する反転指示信号φＩが出力されるので、反転スイッチ回路Ｉ１乃至Ｉｋは、ワード線活性化信号φＸからダミーワード線ＤＷＬ１への経路に信号反転回路Ｇ９を付加する。
【００９２】
従って、ダミーワード線ＤＷＬ１の信号遷移の方向が反転されて、ビット線／ＢＬ０にビット線の電位を下降させて情報“０”を読み易くするアシスト０効果が作用してビット線電位を下降させ、電荷蓄積ノードＳＴ１には０データが書き込まれる。則ち、電荷蓄積ノードＳＴ１からは電荷が放出される。
【００９３】
メモリセルの電荷蓄積ノードへの書き込みが、１データ書き込みと０データ書き込みとで同数となるようにダミーワード線の半分について、信号遷移の方向を反転して書き込み動作を繰り返す。
【００９４】
第４実施形態のＤＲＡＭ４では、電荷が注入されるメモリセルＣ００〜Ｃｎｍと電荷が放出されるメモリセルＣ００〜Ｃｎｍとが対となるので、セルキャパシタＣ０、Ｃ１を介してセルプレートＣＰ１に容量結合する電荷は相殺され、セルプレートＣＰ１における電位変動を抑制することができる。
【００９５】
また、センスアンプ回路による差動増幅の動作余裕を向上させるためにダミーセルＤＣ００乃至ＤＣ１ｍを使用する場合には、ダミーセルに容量結合するダミー選択線ＤＷＬ０、ＤＷＬ１の半分について論理レベルを反転する。これによりビット線ＢＬ０〜／ＢＬｍへのダミーセルを介してのアシスト１の電荷供給のうちの半分をアシスト０の電荷供給とすることができる。メモリセルＣ００乃至Ｃｎｍへの書き込みデータの選択を意識的に行なう必要はなく、電荷注入されるセルキャパシタＣ０、Ｃ１と電荷放出されるセルキャパシタＣ０、Ｃ１とを同数に設定して、電荷蓄積ノードＳＴ０、ＳＴ１とセルプレートＣＰ１との間の移動電荷を相殺してセルプレートＣＰ１の電位変動を抑制することができる。
【００９６】
尚、第４実施形態では、相補なデータを書き込むメモリセルＣ００乃至Ｃｎｍの数については言及していないが、全てのメモリセルにデータを書き込めばその後のアクセス動作によってセルプレートＣＰ１に電位変動が発生することはない。しかしながら、セルプレートＣＰ１の電位変動は、基準電圧発生回路１０４の駆動能力と容量結合とのバランスで決まる現象である。従って、基準電圧発生回路１０４が許せば全メモリセルに書き込む必要はなく、基準電圧発生回路１０４の駆動能力の範囲内で、活性化するワード線及びビット線対を一部に限定することもできる。
【００９７】
また、ワード線の選択とビット線の活性化との順序についても、上述の順番に限定されることはなく、アシスト１とアシスト０が同数になるようにしてリストアされたビット線対の差電圧を書き込めれば条件を満足する。則ち、ワード線の選択タイミングとセンスアンプ回路の活性化タイミングとの間に時間的に重なり合う期間を設定してやれば両者の起動及び終了タイミングには特に制約を設けることなく自由に設定することができる。
【００９８】
更にワード線ＷＬ０乃至ＷＬｎとダミーワード線ＤＷＬ０、ＤＷＬ１との立ち上がり順序についても、上述のシーケンスに限定される必要はない。ダミーワード線によるアシスト１とアシスト０が設定できるタイミングであれば、ダミーワード線をワード線と同時に立ち上げても、先だって立ち上げてもよい。
【００９９】
また、ダミーセルＤＣ００乃至ＤＣ１ｍの容量値をセルキャパシタの容量値の半分として説明したが（図８、（１））、これに限定されるものではなく、アシスト動作が確実に行われれば、容量値は自由に設定することができる。
【０１００】
また、第４実施形態における回路動作は、セルブロック単位で行うことが好ましい。これにより、容量結合により相互に反対方向に電荷の移動が発生するメモリセルＣ００乃至Ｃｎｍ同士が、近接する位置に存在することとなり、移動電荷の相殺効果を向上させることが可能である。
【０１０１】
このほかにも、電荷が注入されるメモリセルＣ００乃至Ｃｎｍと放出されるメモリセルとが同数になるような方法であれば、容量結合によるセルキャパシタＣＰ１への電荷の移動は相殺されて電位変動を抑えることができる。例えば、論理ハイレベル、即ち１データ、あるいは論理ローレベル、即ち０データで固定されたデータを、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍを構成する各ビット線に接続されているメモリセルを同数選択して書き込んでやれば、セルキャパシタＣ０、Ｃ１への電荷の注入と放出が同数となり同様の効果が得られる。
【０１０２】
図１０に示す第５実施形態の半導体記憶装置５（以下、ＤＲＡＭ５と称する。）では、従来技術のＤＲＡＭ１０００（図１５、参照）に加えて、第３実施形態のＤＲＡＭ３における電源検知回路１０５と、パルス拡張回路７０を備える。パルス拡張回路７０からの拡張パルス信号φＹは、ワードドライバ群１０１に入力される。またＶＣＰ線を接地電位ＧＮＤに固定するＮＭＯＳトランジスタ１０のゲート端子に入力されると共にノアゲート９に入力される。ノアゲート９の他方の入力には、従来技術のＤＲＡＭ１０００においてＮＭＯＳトランジスタＭＣＰのゲート端子に入力されていたコントロール信号φＣＰが入力される。
【０１０３】
電源投入時に出力される拡張パルス信号φＹは、ワードドライバ群１０１を介して全てのワード線ＷＬ０〜ＷＬｎを選択する。またノアゲート９の出力信号をローレベルに固定することによりＮＭＯＳトランジスタＭＣＰを非道通として、ＶＣＰ線を基準電圧発生回路１０４から切り離すと共に、ＮＭＯＳトランジスタ１０により、ＶＣＰ線を接地電位ＧＮＤレベルに固定する。
【０１０４】
電源起動時における回路動作は、図１１の波形図に示すとおりである。以下の説明では、必要に応じて図１７のメモリセル対の回路図を参考にする。則ち、電源が投入され電源電圧ＶＤＤが立ち上がると、電源検知回路１０５から正のパルス信号ＰＯＲが出力される。このパルス信号ＰＯＲが入力されるパルス拡張回路７０からは、正の拡張パルス信号φＹが出力される。拡張パルス信号φＹは、ＶＣＰ線を接地電位ＧＮＤレベルに固定するので、電源電圧ＶＤＤの上昇と共にＶＰＲの電圧レベルは上昇するが、ＶＣＰレベルは接地電位ＧＮＤレベルを維持する。この状態で全てのワード線ＷＬ０〜ＷＬｎが選択される。ビット線ＢＬ０乃至／ＢＬｍと全てのメモリセルＣ００乃至Ｃｎｍが接続され、メモリセルの電荷蓄積ノードＳＴ０、ＳＴ１がＶＰＲ線の電圧レベルである基準電圧（例えば、１／２・Ｖｉｉｃ）まで上昇する。
【０１０５】
この後、拡張パルス信号φＹが終了して全ワード線ＷＬ０乃至ＷＬｎが閉じる。この後の電荷蓄積ノードＳＴ０、ＳＴ１はどの電圧レベルにも電気的に接続されないフローティングノードとなる。拡張パルス信号φＹの終了に伴い、ＶＣＰ線は接地電位ＧＮＤレベルから解放されると共に、基準電圧発生回路１０４に接続される。ＶＣＰ線は、接地電圧ＧＮＤから基準電圧（例えば、１／２・Ｖｉｉｃ）まで上昇する。この時、セルキャパシタＣ０、Ｃ１を介して容量結合により電荷が移動し電荷蓄積ノードＳＴ０、ＳＴ１を基準電圧（例えば、１／２・Ｖｉｉｃ）分だけ上昇させる。容量結合前の電位が基準電圧（例えば、１／２・Ｖｉｉｃ）であるから、結果的に電荷蓄積ノードＳＴ０、ＳＴ１は、論理ハイレベル（例えば、Ｖｉｉｃ）となり、１データが書き込まれたのと同じ状態になる。
【０１０６】
第５実施形態のＤＲＡＭ５では、第２配線であるＶＣＰ線を所定電圧である接地電位ＧＮＤに固定すれば、全ての選択線であるワード線ＷＬ０乃至ＷＬｎを活性化することにより、全ての電荷蓄積ノードＳＴ０、ＳＴ１に基準電圧（例えば、１／２・Ｖｉｉｃ）レベルまで充電する。その後、ＶＣＰ線の接地電位ＧＮＤレベルへの固定を解除して正規の電圧である基準電圧（例えば、１／２・Ｖｉｉｃ）に移行する際、セルキャパシタＣ０、Ｃ１を介しての容量結合により電荷蓄積ノードを１データ書き込み状態の電荷蓄積状態にすることができる。この電荷蓄積状態への移行は、基準端子であるセルプレートＣＰ１が固定された所定電圧である接地電位ＧＮＤから、正規の電圧である基準電圧（例えば、１／２・Ｖｉｉｃ）に移行する際の容量素子を介しての容量結合を利用して行なわれる。従って、容量結合に伴う電荷移動が電荷蓄積ノードＳＴ０、ＳＴ１及びセルプレートＣＰ１の電位変動を誘発することなく、更に電荷蓄積ノードへの電荷注入・放出に利用されて１データ書き込みを補助する効果を奏する。
【０１０７】
図１２に示す第６実施形態の半導体記憶装置６（以下、ＤＲＡＭ６と称する。）では、第５実施形態のＤＲＡＭ５（図１０、参照）におけるノアゲート９及びＮＭＯＳトランジスタ１０に代えて、ノアゲート１１及びＮＭＯＳトランジスタ１２を備える。拡張パルス信号φＹは、ＶＰＲ線を接地電位ＧＮＤに固定するＮＭＯＳトランジスタ１２のゲート端子に入力されると共にノアゲート１１に入力される。ノアゲート１１の他方の入力には、従来技術のＤＲＡＭ１０００においてＮＭＯＳトランジスタＭＰＲのゲート端子に入力されていたコントロール信号φＰＲが入力される。
【０１０８】
電源投入時に出力される拡張パルス信号φＹは、第５実施形態のＤＲＡＭ５の場合と同様に、全てのワード線ＷＬ０乃至ＷＬｎを選択する。またＮＭＯＳトランジスタＭＰＲを非道通としてＶＰＲ線を基準電圧発生回路１０４から切り離し、ＮＭＯＳトランジスタ１２によりＶＰＲ線を接地電位ＧＮＤに固定する。
【０１０９】
電源起動時における回路動作を、必要に応じて図１７のメモリセル対の回路図を参考にしながら図１３の波形図について説明する。電源が投入され電源電圧ＶＤＤが立ち上がると、電源検知回路１０５から正のパルス信号ＰＯＲが出力される。このパルス信号ＰＯＲが入力されるパルス拡張回路７０からは、正の拡張パルス信号φＹが出力される。拡張パルス信号φＹは、ＶＰＲ線を接地電位ＧＮＤに固定するので、電源電圧ＶＤＤの上昇と共にＶＣＰの電圧レベルは上昇するが、ＶＰＲレベルは接地電位ＧＮＤを維持する。この状態で全てのワード線ＷＬ０乃至ＷＬｎが選択される。ビット線ＢＬ０乃至／ＢＬｍと全てのメモリセルＣ００乃至Ｃｎｍが接続され、メモリセルの電荷蓄積ノードＳＴ０、ＳＴ１がＶＰＲ線の電圧レベルである接地電位ＧＮＤとなる。
【０１１０】
この後、拡張パルス信号φＹが終了して全ワード線ＷＬ０〜ＷＬｎが閉じる。この後の電荷蓄積ノードＳＴ０、ＳＴ１はどの電圧レベルにも電気的に接続されないフローティングノードとなる。拡張パルス信号φＹの終了に伴い、ＶＰＲ線は接地電位ＧＮＤから解放されると共に基準電圧発生回路１０４に接続される。ＶＰＲ線は、接地電圧ＧＮＤから基準電圧（例えば、１／２・Ｖｉｉｃ）まで上昇する。
【０１１１】
電荷蓄積ノードＳＴ０、ＳＴ１が接地電位ＧＮＤに降下する際、セルキャパシタＣ０、Ｃ１を介して容量結合により電荷が移動しセルプレートＣＰ１の電位が降下するが、この電位は、ＶＣＰ線を介して基準電圧発生回路１０４からの電荷供給により回復する。電源投入から通常動作開始までのポーズ時間にセルプレートＣＰ１が回復するように回路構成を設定することにより通常動作前に回復させることができる。
【０１１２】
第５実施形態のＤＲＡＭ５では、ＶＰＲ線を接地電位ＧＮＤに固定すれば、全てのワード線ＷＬ０乃至ＷＬｎを活性化するだけで全ての電荷蓄積ノードＳＴ０、ＳＴ１に０データの書き込み状態である電荷蓄積状態にすることができる。この電荷蓄積状態への移行は、各センスアンプ回路による差動増幅動作等を行う必要はなく全てのワード線の活性化も１サイクルで行なうこともでき移行動作は短時間とすることができる。また電荷蓄積ノードＳＴ０、ＳＴ１への０データ書き込みの際、容量結合によりセルプレートＣＰ１の電位が降下するが、この電位は、ＶＣＰ線を介して基準電圧発生回路１０４からの電荷供給により回復する。電源投入から通常動作開始までのポーズ時間にセルプレートＣＰ１が回復するように回路構成を設定することにより通常動作前に回復させることができる。
【０１１３】
尚、選択されるワード線ＷＬ０乃至ＷＬｎの電圧レベルは、通常動作状態における電圧値である必要はない。ビット線ＢＬ０乃至／ＢＬｍを介してメモリセルＣ００乃至Ｃｎｍに書き込まれる電圧が、基準電圧（例えば、１／２・Ｖｉｉｃ）、あるいは接地電位ＧＮＤであるので、トランスファゲートであるＮＭＯＳトランジスタＭ０、Ｍ１の閾値電圧を越える電圧を印加できれば問題はない。
【０１１４】
また、全てのワード線ＷＬ０乃至ＷＬｎを選択すれば１サイクルで全てのメモリセルＣ００乃至Ｃｎｍにデータを書き込むことができ、その後のアクセス動作によってセルプレートＣＰ１に電位変動が発生することはない。しかしながら、セルプレートＣＰ１の電位変動は、基準電圧発生回路１０４の駆動能力と容量結合とのバランスで決まる現象である。従って、基準電圧発生回路１０４が許せば全メモリセルに書き込む必要はなく、基準電圧発生回路１０４の駆動能力の範囲内で、活性化するワード線を一部に限定することもできる。
【０１１５】
第５及び第６実施形態では、ＮＭＯＳトランジスタ１０及び１２を使用し接地電位ＧＮＤにＶＣＰ線及びＶＰＲ線を固定する場合について例示したが、ＰＭＯＳトランジスタに代えて論理ハイレベル電圧（例えば、Ｖｉｉｃ）に固定するようにすることもできる。この場合、第５実施形態では、メモリセルには０データが書き込まれ、第６実施形態では、メモリセルには１データが書き込まれる。
【０１１６】
第５及び第６実施形態においては、センスアンプ回路による差動増幅動作等を行う必要はなく、全てのワード線ＷＬ０乃至ＷＬｎの活性化も１サイクルで行なうこともでき、短時間でのデータ書き込みを完了することができる。そしてワード線の活性化動作は、既存の回路を有効に流用することができ、更に試験回路等の回路をそのまま流用することもできる。
【０１１７】
更に、第５実施形態と第６実施形態をマージした構成とすることもできる。則ち、ＶＣＰ線とＶＰＲ線とを共に電位固定する構成である。
【０１１８】
ＶＣＰ線及びＶＰＲ線を共に接地電位ＧＮＤに固定する場合は、ワード線ＷＬ０乃至ＷＬｎの選択により電荷蓄積ノードＳＴ０、ＳＴ１には０データが書き込まれる。この状態で、ＶＣＰ線の固定を解除すればセルプレートＣＰ１は、接地電位ＧＮＤから基準電圧（例えば、１／２・Ｖｉｉｃ）レベルに上昇するが、電荷蓄積ノードは、ビット線ＢＬ０乃至／ＢＬｍを介して接地電位ＧＮＤに固定されているので、容量結合による電荷蓄積ノードの電位変動は発生しない。ワード線の選択を解除した後、ＶＰＲ線の固定を解除しビット線を基準電圧（例えば、１／２・Ｖｉｉｃ）レベルに上昇させた状態で、全てのメモリセルへの０データ書き込みが完了する。
【０１１９】
また、ＶＣＰ線を接地電位ＧＮＤにしＶＰＲ線を論理ハイレベル（例えば、Ｖｉｉｃ）に固定する場合は、ワード線ＷＬ０乃至ＷＬｎの選択により電荷蓄積ノードＳＴ０、ＳＴ１には１データが書き込まれる。この状態で、ＶＣＰ線の固定を解除すればセルプレートＣＰ１は、接地電位ＧＮＤから基準電圧（例えば、１／２・Ｖｉｉｃ）レベルに上昇するが、電荷蓄積ノードは、ビット線を介して論理ハイレベル（例えば、Ｖｉｉｃ）に固定されているので、容量結合による電荷蓄積ノードの電位変動は発生しない。ワード線の選択を解除した後、ＶＰＲ線の固定を解除しビット線を基準電圧（例えば、１／２・Ｖｉｉｃ）レベルに降下させた状態で、全てのメモリセルへの１データ書き込みが完了する。
【０１２０】
図１４に示す第７実施形態の半導体記憶装置７（以下、ＤＲＡＭ７と称する。）では、従来技術のＤＲＡＭ１０００（図１５、参照）における通常動作状態でのリフレッシュ制御回路１０７に加えて、リフレッシュトリが回路９２、カウンタ回路９４、遅延回路９６を備える。更に電源電圧の投入を検知する電源検知回路１０５を備える。
【０１２１】
リフレッシュ制御回路１０７は、ＤＲＡＭ１０００におけるセルフリフレッシュ動作を制御する回路である。図示しない制御回路からのＳｅｌｆコマンドが入力されると、Ｅｎｔｒｙ回路は信号ＳＲＥを出力する。この信号ＳＲＥとリフレッシュ動作の時間間隔を計測するタイマからの信号ＴＭＲとによりＣｏｎｔｒｏｌ回路は、リフレッシュ制御信号ＲＥＦを出力する。リフレッシュ制御信号ＲＥＦに基づきワードドライバ群１０１が各ワード線を順次選択してセルフリフレッシュ動作を行う。
【０１２２】
第７実施形態のＤＲＡＭ７では、リフレッシュ制御回路１０７を利用する。電源検知回路１０５からのパルス出力信号ＰＯＲは、リフレッシュトリガ回路９２の入力段にあるナンドゲートＧ１に入力される。ナンドゲートＧ１の他方の入力端子は、遅延回路９６からの出力信号ＣＮＴＤが入力される。ナンドゲートＧ１への両入力信号が選択（共に、論理ハイレベル）されるとリフレッシュトリガ回路９２からの出力信号は、リフレッシュ制御回路１０７のＥｎｔｒｙ回路を起動すると共にタイマに入力されリフレッシュ周期を短縮化する。本来の周期より短い周期でセルフリフレッシュ動作が開始される。各リフレッシュ動作は、信号ＲＥＦを検知しているカウンタ回路９４において計数される。計数値が規定回数に達したら出力信号ＣＮＴを出力し遅延回路９６を介して信号ＣＮＴＤとしてリフレッシュトリガ回路９２に戻される。この時の信号ＣＮＴＤは論理ローレベルであるので、これ以降リフレッシュトリガ回路９２からトリガ信号が出力されなくなり、電源投入時の設定サイクルが終了する。
【０１２３】
リフレッシュ動作により、ワード線ＷＬ０乃至ＷＬｎが順次選択されながらセンスアンプ回路によりビット線対ＢＬ０と／ＢＬ０乃至ＢＬｍと／ＢＬｍがリストアされる。この動作は、電源投入時に引き続き行われるのでメモリセルＣ００乃至Ｃｎｍにはデータは存在していない状態である。則ち、電荷蓄積ノードＳＴ０、ＳＴ１には、セルプレートＣＰ１の上昇に伴う容量結合により、基準電圧（例えば、１／２・Ｖｉｉｃ）より若干低い電位に保たれている。ここで、ワード線が選択され電荷蓄積ノードがビット線と接続されてリストアされる。このリストアは、ビット線対毎の保持電位の差異、センスアンプ回路の感度差、差動増幅時の擾乱等の不確定要因により定まる方向に行われる。従って、各メモリセルには１あるいは０の何れかのデータが書き込まれ、電荷蓄積ノードには電荷の注入・放出のいずれかが行われる。これにより、データ書き込みのないメモリセルはなくなりセルプレートの電位変動は発生しなくなる。
【０１２４】
第７実施形態のＤＲＡＭ７では、リフレッシュ制御回路１０７によるセルフリフレッシュ動作により、所定数のメモリセルＣ００乃至Ｃｎｍにリフレッシュ動作を行なわせることにより、各セルプレートＣＰ１をデータ書き込み状態である電荷蓄積状態にすることができる。
【０１２５】
そして、電源投入時の信号ＰＯＲをリフレッシュトリガ回路９２が受けて動作を開始すると共に、リフレッシュ周期を決定するリフレッシュ制御回路１０７内のタイマに作用して計測時間を短縮することにより、電源投入時における動作時間を短縮することができる。従って、電源投入から通常動作開始までのポーズ時間内にこれらの動作を行うようにタイマの計測時間を適宜に調整することができる。
【０１２６】
また、電荷蓄積ノードＳＴ０、ＳＴ１へのデータ書き込みの際、容量結合によりセルプレートＣＰ１の電位が降下するが、この電位はＶＣＰ線を介して基準電圧発生回路１０４からの電荷供給により回復する。電源投入から通常動作開始までのポーズ時間にセルプレートＣＰ１の電位が回復するように回路構成を設定することにより通常動作前に回復させることができる。
【０１２７】
尚、カウンタ回路９４及び遅延回路９６は必須の回路ではない。これらの回路がなくても内部タイミングが調整されていれば所定のメモリセルＣ００乃至Ｃｎｍへのデータ書き込みを行い、以後この動作を禁止することは可能である。
【０１２８】
また、全てのワード線ＷＬ０乃至ＷＬｎを選択するようにすれば、全てのメモリセルＣ００乃至Ｃｎｍにデータを書き込めるので、その後のアクセス動作によってセルプレートＣＰ１に電位変動が発生することはない。しかしながら、セルプレートＣＰ１の電位変動は、基準電圧発生回路１０４の駆動能力と容量結合とのバランスで決まる現象である。従って、基準電圧発生回路１０４が許せば全メモリセルに書き込む必要はなく、基準電圧発生回路１０４の駆動能力の範囲内で、活性化するワード線及びビット線対を一部に限定することもできる。
【０１２９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、ＤＲＡＭを例に取り説明したが、これに限定されるものではなく、同期型ＤＲＡＭ等の容量素子に電荷を蓄積することによりデータを記憶する構成の半導体記憶装置であれば適用することができる。
【０１３０】
（付記１） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
前記基準端子に接続され、前記各容量素子の第２端子への電荷の注入・放出の際に前記各容量素子により容量結合されて注入される電荷に伴う電位変動を抑制する電位変動抑制容量素子を備えることを特徴とする半導体記憶装置。
（付記２） 前記基準端子と前記電位変動抑制容量素子とを接続する容量接続スイッチ素子と、
電源電圧の投入を検知する電源検知回路とを備え、
前記電源検知回路からの信号に基づき、前記容量接続スイッチ素子を接続制御することを特徴とする付記１に記載の半導体記憶装置。
（付記３） 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線に基準電圧を供給する第１配線と、
前記基準端子に基準電圧を供給する第２配線と、
前記第１配線と前記第２配線とを接続する配線接続スイッチ素子と、
電源電圧の投入を検知する電源検知回路とを備え、
前記電源検知回路からの信号に基づき、前記配線接続スイッチ素子を接続制御することを特徴とする付記２に記載の半導体記憶装置。
（付記４） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
前記基準端子に供給すべき基準電圧値信号を生成する基準電圧発生部と、
複数の前記記憶セルのうち所定数の前記記憶セル毎に配置され、前記基準電圧値信号を受けて、基準電圧を所定数の前記記憶セルにおける前記基準端子の対応部分に供給する複数の基準電圧駆動部とを備えることを特徴とする半導体記憶装置。
（付記５） 複数の前記記憶セルのうち所定数の記憶セルを一単位として纏めたセルブロックを複数備え、
前記電位変動抑制容量素子、前記容量接続スイッチ素子、前記配線接続スイッチ素子、あるいは前記基準電圧駆動部は、前記セルブロック毎に配置されることを特徴とする付記１乃至４の少なくとも何れか１項に記載の半導体記憶装置。
（付記６） 前記各セルブロックが配置される記憶セル領域と、
各種制御回路が配置される周辺回路領域とを備え、
前記電位変動抑制容量素子、前記容量接続スイッチ素子、前記配線接続スイッチ素子、あるいは前記基準電圧駆動部は、前記記憶セル領域に配置されることを特徴とする付記１乃至４の少なくとも何れか１項に記載の半導体記憶装置。
（付記７） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
電源電圧の投入を検知する電源検知回路を備え、
前記電源検知回路からの信号に基づき、電荷が注入される前記容量素子の第２端子を有する前記記憶セルと、電荷が放出される前記容量素子の第２端子を有する前記記憶セルとが同数であることを特徴とする半導体記憶装置。
（付記８） 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線を２本で１対のデータ線対として接続して前記データ線対の電位差を差動増幅する複数のセンスアンプ回路と、
前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線とを備え、
前記電源検知回路からの信号に基づき、選択される所定数の前記選択線により、所定数の前記データ線対を構成する前記各データ線に、同数の前記容量素子の第２端子を電気的に接続することを特徴とする付記７に記載の半導体記憶装置。
（付記９） 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、
前記各容量素子の第２端子から蓄積電荷が前記各データ線に放出された際、前記各データ線に電荷を追加補充する複数のダミー選択線と、
前記各ダミー選択線の論理レベルを選択的に反転する反転選択回路とを備え、
前記電源検知回路からの信号に基づき、選択される所定数の前記選択線及び前記ダミー選択線により、所定数の前記容量素子の第２端子に電荷を注入・放出する際、前記各ダミー選択線のうちの半分を前記反転選択回路により論理反転することを特徴とする付記７に記載の半導体記憶装置。
（付記１０） 前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、
前記記憶セルへのデータ書き込み毎に、注入・放出する電荷を反転するトグル電荷を発生するデータ発生回路と、
前記電源検知回路からの信号に基づき、前記データ発生回路からの前記トグル電荷を、選択される所定数の前記選択線により、所定数の前記記憶セル毎に書き込むことを特徴とする付記７に記載の半導体記憶装置。
（付記１１） 前記トグル電荷は、論理ハイレベル、あるいは論理ローレベルの固定データであり、
前記各データ線対を構成する前記各データ線に接続される前記各記憶セルから、前記データ線毎に同数の前記記憶セルを選択することを特徴とする付記１０に記載の半導体記憶装置。
（付記１２） 前記複数の記憶セルのうち所定数の記憶セルを一単位として纏めたセルブロックを複数備え、
前記電源検知回路からの信号に基づく前記動作は、前記各セルブロック単位で行なわれることを特徴とする付記７乃至１１の少なくとも何れか１項に記載の半導体記憶装置。
（付記１３） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線に基準電圧を供給する第１配線と、
前記基準端子に基準電圧を供給する第２配線と、
前記第１配線あるいは前記第２配線と所定電圧との間に設けられたクランプスイッチ素子と、
前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、
電源電圧の投入を検知する電源検知回路とを備え、
前記電源検知回路からの信号に基づき、
前記クランプスイッチ素子を制御して前記第１配線あるいは前記第２配線を前記所定電圧に固定し、
所定数の前記選択線を選択して、前記各容量素子の第２端子を設定電圧にし、
更に所定数の前記選択線を非選択とした後、前記クランプスイッチ素子を制御して前記第１配線あるいは前記第２配線から前記所定電位を切り離し、前記基準電圧を供給することを特徴とする半導体記憶装置。
（付記１４） 前記所定電圧は、前記容量素子の第２端子におけるハイレベル電圧あるいはローレベル電圧であり、
前記基準電圧は、前記ハイレベル電圧と前記ローレベル電圧との相加平均電圧であり、
前記第１配線が前記所定電圧に固定される場合、前記設定電圧は前記所定電圧であり、所定数の前記選択線を非選択とした後も前記各容量素子の第２端子は前記設定電圧を保持し、
前記第２配線が前記所定電圧に固定される場合、前記設定電圧は前記基準電圧となり、所定数の前記選択線を非選択とした後、前記第２配線が前記基準電圧となる際、前記基準端子からの容量結合により前記各容量素子の第２端子は前記所定電圧と反対の電圧となることを特徴とする付記１３に記載の半導体記憶装置。
（付記１５） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線に基準電圧を供給する第１配線と、
前記基準端子に基準電圧を供給する第２配線と、
前記第１及び前記第２配線と所定電圧との間に設けられた第１及び第２クランプスイッチ素子と、
前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、
電源電圧の投入を検知する電源検知回路とを備え、
前記電源検知回路からの信号に基づき、
前記第１及び前記第２クランプスイッチ素子を制御して前記第１及び前記第２配線を所定電圧に固定し、
所定数の前記選択線を選択して、前記各容量素子の第２端子を設定電圧にすると共に、前記第２クランプスイッチ素子を制御して前記第２配線から前記所定電位を切り離し、前記基準電圧を供給し、
更に所定数の前記選択線を非選択とした後、前記第１クランプスイッチ素子を制御して前記第１配線から前記所定電位を切り離し、前記基準電圧を供給することを特徴とする半導体記憶装置。
（付記１６） 前記所定電圧は、
前記第１配線については、前記記憶セルにおけるハイレベル電圧あるいはローレベル電圧であり、前記第２配線については、前記ローレベル電圧であり、
前記基準電圧は、前記ハイレベル電圧と前記ローレベル電圧との相加平均電圧であり、
前記設定電圧は前記所定電圧であり、所定数の前記選択線を非選択とした後も前記各容量素子の第２端子は前記設定電圧を保持することを特徴とする付記１５に記載の半導体記憶装置。
(付記１７) 前記電源検知回路からの信号に基づき、所定数の前記選択線を選択する回路は、試験時において試験信号に基づき、所定数の前記選択線を活性化する前記選択線の制御回路であることを特徴とする付記８乃至１６の少なくとも何れか１項に記載の半導体記憶装置。
（付記１８） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行い、更に前記蓄積電荷をセルフリフレッシュするリフレッシュ制御回路を備える半導体記憶装置において、
電源電圧の投入を検知する電源検知回路を備え、
前記電源検知回路からの信号に基づき、前記リフレッシュ制御回路を起動することを特徴とする半導体記憶装置。
（付記１９） 前記電源検知回路からの信号は、前記リフレッシュ制御回路におけるセルフリフレッシュ動作の周期を変更することを特徴とする付記１８に記載の半導体記憶装置。
（付記２０） 前記リフレッシュ制御回路へのトリガを発生するリフレッシュトリガ回路と、
前記リフレッシュ制御回路におけるリフレッシュ回数をカウントするリフレッシュ回数カウント回路とを備え、
前記リフレッシュ回数カウント回路によりセルフリフレッシュ動作の回数が所定回数となった場合、前記リフレッシュトリガ回路を非活性とすることを特徴とする付記１８又は１９に記載の半導体記憶装置。
（付記２１） 前記電源検知回路は、パワーオンリセット回路であり、
前記電源検知回路からの信号は、パワーオンリセット回路からの出力信号、あるいは前記出力信号に基づき生成した所定パルス幅を有するパルス信号であることを特徴とする付記３及び７乃至２０の少なくとも何れか１項に記載の半導体記憶装置。
（付記２２） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置の制御方法において、
前記各容量素子の第２端子への電荷の注入・放出の際に前記各容量素子により容量結合されて注入される電荷に伴う電位変動を抑制するため電位変動抑制容量素子を前記基準端子に接続することを特徴とする半導体記憶装置の制御方法。
（付記２３） 電源電圧が投入されたことを検知して、所定数の前記記憶セル毎に設けられる複数のデータ線に基準電圧を供給する第１配線と、前記基準端子に基準電圧を供給する第２配線とを接続することを特徴とする付記２２に記載の半導体記憶装置の制御方法。
（付記２４） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置の制御方法において、
電源電圧が投入されたことを検知して、所定数の前記記憶セルにおける前記各容量素子の第２端子に電荷を注入すると共に、これと同数の他の前記記憶セルにおける前記各容量素子の第２端子から電荷を放出することを特徴とする半導体記憶装置の制御方法。
（付記２５） 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、２本で１対のデータ線対を差動増幅する複数のセンスアンプ回路と、前記各データ線と前記各容量素子の第２端子とを電気的に接続する選択線とを有しており、
電源電圧が投入されたことを検知して、前記各選択線を選択することにより、所定数の前記データ線対を構成する前記各データ線に、同数の前記容量素子の第２端子を電気的に接続することを特徴とする付記２４に記載の半導体記憶装置の制御方法。
（付記２６） 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、前記各容量素子の第２端子から蓄積電荷が前記各データ線に放出された際、前記各データ線に電荷を追加補充する複数のダミー選択線とを有しており、
電源電圧が投入されたことを検知して、前記各選択線及び前記各ダミー選択線を選択することにより、所定数の前記容量素子の第２端子に電荷を注入・放出する際、前記各ダミー選択線のうちの半分を論理反転することを特徴とする付記２４に記載の半導体記憶装置の制御方法。
（付記２７） 前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線を有しており、
電源電圧が投入されたことを検知して、前記各選択線を選択することにより、所定数の前記記憶セル毎に電荷の注入と放出を交互に切り替えて前記データの書き込みを行なうことを特徴とする付記２４に記載の半導体記憶装置の制御方法。
（付記２８） 前記データの論理レベルは、論理ハイレベル、あるいは論理ローレベルの固定であり、
前記各データ線対を構成する前記各データ線に接続される前記各記憶セルから、前記データ線毎に同数の前記記憶セルを選択することを特徴とする付記２７に記載の半導体記憶装置の制御方法。
（付記２９） 前記制御方法による動作は、前記複数の記憶セルのうち所定数の記憶セルを一単位として纏めた各セルブロック単位で行なわれることを特徴とする付記２４乃至２８の少なくとも何れか１項に記載の半導体記憶装置の制御方法。
（付記３０） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置の制御方法において、
前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、前記各データ線に基準電圧を供給する第１配線と、前記基準端子に基準電圧を供給する第２配線と、前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線とを有しており、
電源電圧が投入されたことを検知して、前記第１配線あるいは前記第２配線を前記所定電圧に固定し、所定数の前記選択線を選択して前記各容量素子の第２端子を設定電圧にした後、所定数の前記選択線を非選択として、前記第１配線あるいは前記第２配線から前記所定電位を切り離して前記基準電圧を供給することを特徴とする半導体記憶装置の制御方法。
（付記３１） 前記所定電圧は、前記容量素子の第２端子におけるハイレベル電圧あるいはローレベル電圧であり、
前記基準電圧は、前記ハイレベル電圧と前記ローレベル電圧との相加平均電圧であり、
前記第１配線が前記所定電圧に固定される場合、前記設定電圧は前記所定電圧であり、所定数の前記選択線を非選択とした後も前記各容量素子の第２端子は前記設定電圧を保持し、
前記第２配線が前記所定電圧に固定される場合、前記設定電圧は前記基準電圧となり、所定数の前記選択線を非選択とした後は、前記第２配線が前記基準電圧となる際、前記基準端子からの容量結合により前記各容量素子の第２端子は前記所定電圧と反対の電圧となることを特徴とする付記３０に記載の半導体記憶装置の制御方法。
（付記３２） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置の制御方法において、
前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、前記各データ線に基準電圧を供給する第１配線と、前記基準端子に基準電圧を供給する第２配線と、前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線とを有しており、
電源電圧が投入されたことを検知して、前記第１及び前記第２配線を所定電圧に固定し、所定数の前記選択線を選択して、前記各容量素子の第２端子を設定電圧にすると共に、前記第２配線から前記所定電位を切り離して前記基準電圧を供給し、更に所定数の前記選択線を非選択とした後、前記第１配線から前記所定電位を切り離して前記基準電圧を供給することを特徴とする半導体記憶装置の制御方法。
（付記３３） 前記所定電圧は、
前記第１配線については、前記記憶セルにおけるハイレベル電圧あるいはローレベル電圧であり、前記第２配線については、前記ローレベル電圧であり、
前記基準電圧は、前記ハイレベル電圧と前記ローレベル電圧との相加平均電圧であり、
前記設定電圧は前記所定電圧であり、所定数の前記選択線を非選択とした後も前記各容量素子の第２端子は前記設定電圧を保持することを特徴とする付記３２に記載の半導体記憶装置の制御方法。
（付記３４） 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行い、更に前記蓄積電荷をセルフリフレッシュするリフレッシュ制御回路を備える半導体記憶装置の制御方法において、
電源電圧が投入されたことを検知して、前記リフレッシュ制御回路を起動することを特徴とする半導体記憶装置の制御方法。
（付記３５） 電源電圧が投入されたことを検知して、前記リフレッシュ制御回路におけるセルフリフレッシュ動作の周期を変更することを特徴とする付記３４に記載の半導体記憶装置の制御方法。
（付記３６） 前記リフレッシュ制御回路によるセルフリフレッシュ動作の回数が所定回数となった場合、前記リフレッシュ制御回路を非活性とすることを特徴とする付記３４又は３５に記載の半導体記憶装置の制御方法。
（付記３７） 前記制御方法は、前記電源電圧が投入された後の所定期間において行なわれることを特徴とする付記２２乃至３６の少なくとも何れか１項に記載の半導体記憶装置の制御方法。
【０１３１】
【発明の効果】
本発明によれば、メモリセルに電荷蓄積用のセルキャパシタを備え、電荷の蓄積よりデータ記憶を行なう半導体記憶装置において、電源投入時において、全てのセルキャパシタの電荷蓄積ノードには蓄積電荷は存在しないかあっても微小である状態からアクセス動作に移行する場合おいても、セルプレート電位が変動しない半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 第１実施形態の半導体記憶装置を示す回路ブロック図である。
【図２】 第１実施形態の効果を示す説明図である。
【図３】 第２実施形態の半導体記憶装置を示す回路ブロック図である。
【図４】 第３実施形態の半導体記憶装置を示す回路ブロック図である。
【図５】 第３実施形態の半導体記憶装置の動作を示す波形図である。
【図６】 第３実施形態の半導体記憶装置の動作を示す回路図である。
【図７】 第４実施形態の半導体記憶装置を示す回路ブロック図である。
【図８】 ダミーセルの例を示す回路図である。
【図９】 第４実施形態の半導体記憶装置の動作を示す波形図である。
【図１０】 第５実施形態の半導体記憶装置を示す回路ブロック図である。
【図１１】 第５実施形態の半導体記憶装置の動作を示す波形図である。
【図１２】 第６実施形態の半導体記憶装置を示す回路ブロック図である。
【図１３】 第６実施形態の半導体記憶装置の動作を示す波形図である。
【図１４】 第７実施形態の半導体記憶装置を示す回路ブロック図である。
【図１５】 従来技術の半導体記憶装置を示す回路ブロック図である。
【図１６】 基準電圧発生回路を示す回路図である。
【図１７】 ビット線対に接続された１組のメモリセル対を示す回路図である。
【図１８】 メモリセルの断面図である。
【図１９】 従来技術の半導体記憶装置の動作を示す波形図である。
【符号の説明】
９、１１ ノアゲート
１０、１２ ＮＭＯＳトランジスタ
６０ 反転選択回路
７０ パルス拡張回路
８０ 制御回路
９２ リフレッシュトリが回路
９４ カウンタ回路
９６ 遅延回路
１０１ ワードドライバ群
１０２ センスアンプ群
１０３ ダミーワードドライバ群
１０４ 基準電圧発生回路
１０４Ｂ 基準電圧発生部
１０４Ｄ 基準電圧駆動部
１０５ 電源検知回路
１０７ リフレッシュ制御回路
Ｃ０、Ｃ１ セルキャパシタ
ＣＰ１ セルプレート
Ｉ１乃至Ｉｋ 反転スイッチ回路
Ｍ１乃至Ｍｋ ＮＭＯＳトランジスタ
ＣＣＰ セルプレート寄生容量
ＣＰＲ ビット線イコライズ容量
ＳＴ０、ＳＴ１ 電荷蓄積ノード
Claims (9)
- 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
前記基準端子に接続され、前記各容量素子の第２端子への電荷の注入・放出の際に前記各容量素子により容量結合されて注入される電荷に伴う前記基準電圧の電位変動を抑制する電位変動抑制容量素子と、
前記基準端子と前記電位変動抑制容量素子とを接続する容量接続スイッチ素子と、
電源電圧の投入を検知する電源検知回路とを備え、
前記電源検知回路による検知に基づき生成される、所定パルス幅のパルス信号により計時される所定期間、前記容量接続スイッチ素子を導通して、前記基準端子と前記電位変動抑制容量素子とを電気的に接続することを特徴とする半導体記憶装置。 - 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線に基準電圧を供給する第１配線と、
前記基準端子に基準電圧を供給する第２配線と、
前記第１配線と前記第２配線とを接続する配線接続スイッチ素子と、
電源電圧の投入を検知する電源検知回路とを備え、
前記電源検知回路からの信号に基づき、前記配線接続スイッチ素子を接続制御することを特徴とする請求項１に記載の半導体記憶装置。 - 前記基準端子に供給すべき基準電圧値信号を生成する基準電圧発生部と、
複数の前記記憶セルのうち所定数の前記記憶セル毎に配置され、前記基準電圧値信号を受けて、基準電圧を所定数の前記記憶セルにおける前記基準端子の対応部分に供給する複数の基準電圧駆動部とを備えることを特徴とする請求項１に記載の半導体記憶装置。 - 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
電源電圧の投入を検知する電源検知回路を備え、
前記電源検知回路からの信号に基づき、電荷が注入される前記容量素子の第２端子を有する前記記憶セルと、電荷が放出される前記容量素子の第２端子を有する前記記憶セルとが同数であることを特徴とする半導体記憶装置。 - 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線を２本で１対のデータ線対として接続して前記データ線対の電位差を差動増幅する複数のセンスアンプ回路と、
前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線とを備え、
前記電源検知回路からの信号に基づき、選択される所定数の前記選択線により、所定数の前記データ線対を構成する前記各データ線に、同数の前記容量素子の第２端子を電気的に接続することを特徴とする請求項４に記載の半導体記憶装置。 - 前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、
前記各容量素子の第２端子から蓄積電荷が前記各データ線に放出された際、前記各データ線に電荷を追加補充する複数のダミー選択線と、
前記各ダミー選択線の論理レベルを選択的に反転する反転選択回路とを備え、
前記電源検知回路からの信号に基づき、選択される所定数の前記選択線及び前記ダミー選択線により、所定数の前記容量素子の第２端子に電荷を注入・放出する際、前記各ダミー選択線のうちの半分を前記反転選択回路により論理反転することを特徴とする請求項４に記載の半導体記憶装置。 - 前記複数の記憶セルのうち所定数の記憶セルを一単位として纏めたセルブロックを複数備え、
前記電源検知回路からの信号に基づく前記動作は、前記各セルブロック単位で行なわれることを特徴とする請求項４乃至６の少なくとも何れか１項に記載の半導体記憶装置。 - 容量素子に電荷を蓄積することによりデータを記憶する複数の記憶セルを備え、前記各容量素子の第１端子を複数の前記記憶セル間で共通に接続して基準端子とすると共に、前記電荷の蓄積を、前記各容量素子の第２端子への電荷の注入・放出により行う半導体記憶装置において、
前記各容量素子の第２端子への電荷の注入・放出の経路として所定数の前記記憶セル毎に設けられる複数のデータ線と、
前記各データ線に基準電圧を供給する第１配線と、
前記基準端子に基準電圧を供給する第２配線と、
前記第１配線あるいは前記第２配線と所定電圧との間に設けられたクランプスイッチ素子と、
前記各データ線と前記各容量素子の第２端子とを電気的に接続する複数の選択線と、
電源電圧の投入を検知する電源検知回路とを備え、
前記電源検知回路からの信号に基づき、
前記クランプスイッチ素子を制御して前記第１配線あるいは前記第２配線を前記所定電圧に固定し、
所定数の前記選択線を選択して、前記各容量素子の第２端子を設定電圧にし、
更に所定数の前記選択線を非選択とした後、前記クランプスイッチ素子を制御して前記第１配線あるいは前記第２配線から前記所定電位を切り離し、前記基準電圧を供給することを特徴とする半導体記憶装置。 - 前記所定電圧は、前記容量素子の第２端子におけるハイレベル電圧あるいはローレベル電圧であり、
前記基準電圧は、前記ハイレベル電圧と前記ローレベル電圧との相加平均電圧であり、
前記第１配線が前記所定電圧に固定される場合、前記設定電圧は前記所定電圧であり、所定数の前記選択線を非選択とした後も前記各容量素子の第２端子は前記設定電圧を保持し、
前記第２配線が前記所定電圧のうち前記ハイレベル電圧あるいは前記ローレベル電圧の一方の電圧に固定される場合、前記設定電圧は前記基準電圧となり、所定数の前記選択線を非選択とした後、前記第２配線が前記基準電圧となる際、前記基準端子からの容量結合により、前記各容量素子の第２端子は前記所定電圧のうち前記ハイレベル電圧あるいは前記ローレベル電圧の他方の電圧となることを特徴とする請求項８に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001096380A JP3992449B2 (ja) | 2001-03-29 | 2001-03-29 | 半導体記憶装置 |
| TW090125810A TW559811B (en) | 2001-03-29 | 2001-10-18 | Semiconductor memory device and control method thereof |
| US09/983,148 US6567298B2 (en) | 2001-03-29 | 2001-10-23 | Semiconductor memory device and control method thereof |
| KR1020010069362A KR100776606B1 (ko) | 2001-03-29 | 2001-11-08 | 반도체 기억 장치 |
| US10/404,153 US6847540B2 (en) | 2001-03-29 | 2003-04-02 | Semiconductor memory device and control method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001096380A JP3992449B2 (ja) | 2001-03-29 | 2001-03-29 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002298576A JP2002298576A (ja) | 2002-10-11 |
| JP2002298576A5 JP2002298576A5 (ja) | 2005-02-24 |
| JP3992449B2 true JP3992449B2 (ja) | 2007-10-17 |
Family
ID=18950298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001096380A Expired - Fee Related JP3992449B2 (ja) | 2001-03-29 | 2001-03-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6567298B2 (ja) |
| JP (1) | JP3992449B2 (ja) |
| KR (1) | KR100776606B1 (ja) |
| TW (1) | TW559811B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7310356B2 (en) * | 2002-06-24 | 2007-12-18 | Paradyne Corporation | Automatic discovery of network core type |
| JP2004110863A (ja) * | 2002-09-13 | 2004-04-08 | Renesas Technology Corp | 半導体記憶装置 |
| US7103330B2 (en) * | 2003-01-28 | 2006-09-05 | Koninklijke Philips Electronics N.V. | Method of transmitting information between an information transmitter and an information receiver |
| JP2004265533A (ja) * | 2003-03-03 | 2004-09-24 | Matsushita Electric Ind Co Ltd | 半導体記憶回路 |
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| US7226857B2 (en) | 2004-07-30 | 2007-06-05 | Micron Technology, Inc. | Front-end processing of nickel plated bond pads |
| DE102004041658A1 (de) * | 2004-08-27 | 2006-03-09 | Infineon Technologies Ag | Verfahren zum Testen eines integrierten Halbleiterspeichers |
| JP2007164938A (ja) * | 2005-12-16 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7619944B2 (en) * | 2007-01-05 | 2009-11-17 | Innovative Silicon Isi Sa | Method and apparatus for variable memory cell refresh |
| US8804449B2 (en) | 2012-09-06 | 2014-08-12 | Micron Technology, Inc. | Apparatus and methods to provide power management for memory devices |
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| US10217794B2 (en) | 2017-05-24 | 2019-02-26 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with vertical capacitors and methods for producing the same |
| US11450364B2 (en) * | 2020-08-27 | 2022-09-20 | Taiwan Semiconductor Manufacturing Company Ltd. | Computing-in-memory architecture |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778991B2 (ja) * | 1988-07-26 | 1995-08-23 | 株式会社東芝 | 半導体メモリ |
| JP2762589B2 (ja) * | 1989-07-21 | 1998-06-04 | 日本電気株式会社 | 半導体メモリ回路 |
| US5337270A (en) * | 1991-08-26 | 1994-08-09 | Nec Corporation | Semiconductor dynamic memory |
| JP2874469B2 (ja) * | 1991-08-26 | 1999-03-24 | 日本電気株式会社 | 半導体ダイナミックｒａｍ装置 |
| JPH05120870A (ja) * | 1991-10-24 | 1993-05-18 | Nec Ibaraki Ltd | Ｄ−ｒａｍのリフレツシユ方式 |
| JPH05121650A (ja) * | 1991-10-25 | 1993-05-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置 |
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| JP4555416B2 (ja) * | 1999-09-22 | 2010-09-29 | 富士通セミコンダクター株式会社 | 半導体集積回路およびその制御方法 |
-
2001
- 2001-03-29 JP JP2001096380A patent/JP3992449B2/ja not_active Expired - Fee Related
- 2001-10-18 TW TW090125810A patent/TW559811B/zh not_active IP Right Cessation
- 2001-10-23 US US09/983,148 patent/US6567298B2/en not_active Expired - Lifetime
- 2001-11-08 KR KR1020010069362A patent/KR100776606B1/ko active IP Right Grant
-
2003
- 2003-04-02 US US10/404,153 patent/US6847540B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100776606B1 (ko) | 2007-11-16 |
| JP2002298576A (ja) | 2002-10-11 |
| TW559811B (en) | 2003-11-01 |
| KR20020077020A (ko) | 2002-10-11 |
| US6567298B2 (en) | 2003-05-20 |
| US20030202393A1 (en) | 2003-10-30 |
| US6847540B2 (en) | 2005-01-25 |
| US20020141226A1 (en) | 2002-10-03 |
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| Date | Code | Title | Description |
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| A711 | Notification of change in applicant |
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| A131 | Notification of reasons for refusal |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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