JP3274728B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（以下、ＤＲＡＭという）等の半
導体集積回路装置、例えばＤＲＡＭのダミーワード線駆
動方式に関するものである。
ム・アクセス・メモリ（以下、ＤＲＡＭという）等の半
導体集積回路装置、例えばＤＲＡＭのダミーワード線駆
動方式に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば特開昭６０−２４２５９１号公報等に記載される
ものがあり、以下その構成を図を用いて説明する。図２
は、前記文献等に記載されたＤＲＡＭにおけるメモリセ
ル部の一構成例を示す概略の回路図である。このメモリ
セル部では、相補的な第１及び第２のビット線ＢＬa ，
ＢＬb と、該ビット線ＢＬa ，ＢＬb に対して交差配置
された複数のワード線ＷＬ0 ，ＷＬ1 と、該ビット線Ｂ
Ｌa ，ＢＬb に対して交差配置された複数のダミーワー
ド線ＤＷＬ0 ，ＤＷＬ1 とを、備えている。ビット線Ｂ
Ｌb とワード線ＷＬ0 との交差箇所には、ダイナミック
型のメモリセル１０1 が接続され、さらにビット線ＢＬ
a とワード線ＷＬ1 との交差箇所にも、ダイナミック型
のメモリセル１０2 が接続されている。各メモリセル１
０1 ，１０2 は、電荷蓄積用のキャパシタ１１と電荷転
送用のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳ
という）１２とを有し、それらが１／２・ＶＣＣ（但
し、ＶＣＣは電源電位）とビット線ＢＬb，ＢＬa との
間に直列に接続されている。
例えば特開昭６０−２４２５９１号公報等に記載される
ものがあり、以下その構成を図を用いて説明する。図２
は、前記文献等に記載されたＤＲＡＭにおけるメモリセ
ル部の一構成例を示す概略の回路図である。このメモリ
セル部では、相補的な第１及び第２のビット線ＢＬa ，
ＢＬb と、該ビット線ＢＬa ，ＢＬb に対して交差配置
された複数のワード線ＷＬ0 ，ＷＬ1 と、該ビット線Ｂ
Ｌa ，ＢＬb に対して交差配置された複数のダミーワー
ド線ＤＷＬ0 ，ＤＷＬ1 とを、備えている。ビット線Ｂ
Ｌb とワード線ＷＬ0 との交差箇所には、ダイナミック
型のメモリセル１０1 が接続され、さらにビット線ＢＬ
a とワード線ＷＬ1 との交差箇所にも、ダイナミック型
のメモリセル１０2 が接続されている。各メモリセル１
０1 ，１０2 は、電荷蓄積用のキャパシタ１１と電荷転
送用のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳ
という）１２とを有し、それらが１／２・ＶＣＣ（但
し、ＶＣＣは電源電位）とビット線ＢＬb，ＢＬa との
間に直列に接続されている。
【０００３】ビット線ＢＬb とダミーワード線ＤＷＬ0
との交差箇所には、ダミーセル２０1 が接続され、さら
にビット線ＢＬa とダミーワード線ＤＷＬ1 との交差箇
所にも、ダミーセル２０2 が接続されている。各ダミー
セル２０1 ，２０2 は、ＮＭＯＳで構成されている。ビ
ット線ＢＬa ，ＢＬb の一端には、該ビット線ＢＬa ，
ＢＬb を例えば１／２・ＶＣＣにイコライズ（均等化）
するイコライズ回路３０が接続されている。イコライズ
回路３０は、ビット線ＢＬa と１／２・ＶＣＣ間に接続
されたＮＭＯＳ３１と、ビット線ＢＬb と１／２・ＶＣ
Ｃ間に接続されたＮＭＯＳ３２と、該ビット線ＢＬa と
ＢＬb 間に接続されたＮＭＯＳ３３とで構成され、それ
らがイコライズ信号ＥＱによってオン，オフ動作するよ
うになっている。
との交差箇所には、ダミーセル２０1 が接続され、さら
にビット線ＢＬa とダミーワード線ＤＷＬ1 との交差箇
所にも、ダミーセル２０2 が接続されている。各ダミー
セル２０1 ，２０2 は、ＮＭＯＳで構成されている。ビ
ット線ＢＬa ，ＢＬb の一端には、該ビット線ＢＬa ，
ＢＬb を例えば１／２・ＶＣＣにイコライズ（均等化）
するイコライズ回路３０が接続されている。イコライズ
回路３０は、ビット線ＢＬa と１／２・ＶＣＣ間に接続
されたＮＭＯＳ３１と、ビット線ＢＬb と１／２・ＶＣ
Ｃ間に接続されたＮＭＯＳ３２と、該ビット線ＢＬa と
ＢＬb 間に接続されたＮＭＯＳ３３とで構成され、それ
らがイコライズ信号ＥＱによってオン，オフ動作するよ
うになっている。
【０００４】ビット線ＢＬa ，ＢＬb の他端には、該ビ
ット線ＢＬa ，ＢＬb 上の電位差を検知、増幅するセン
スアンプ４０が接続されると共に、カラム線Ｙ−ＤＥＣ
によってオン，オフ動作するデータ転送用ＮＭＯＳ５
１，５２を介して相補的なデータ線Ｄa ，Ｄb が接続さ
れている。センスアンプ４０は、ビット線ＢＬa とＢＬ
b 間にたすき掛け接続されたＮＭＯＳ４１，４２とＰＭ
ＯＳ４３，４４とで構成され、そのＮＭＯＳ４１，４２
が活性化信号φa でオン，オフ動作し、そのＰＭＯＳ４
３，４４が活性化信号φa に対して逆相の活性化信号φ
b によってオン，オフ動作するようになっている。
ット線ＢＬa ，ＢＬb 上の電位差を検知、増幅するセン
スアンプ４０が接続されると共に、カラム線Ｙ−ＤＥＣ
によってオン，オフ動作するデータ転送用ＮＭＯＳ５
１，５２を介して相補的なデータ線Ｄa ，Ｄb が接続さ
れている。センスアンプ４０は、ビット線ＢＬa とＢＬ
b 間にたすき掛け接続されたＮＭＯＳ４１，４２とＰＭ
ＯＳ４３，４４とで構成され、そのＮＭＯＳ４１，４２
が活性化信号φa でオン，オフ動作し、そのＰＭＯＳ４
３，４４が活性化信号φa に対して逆相の活性化信号φ
b によってオン，オフ動作するようになっている。
【０００５】図３は、図２の“０”情報読出し動作のタ
イミングチャートであり、この図を参照しつつ図２の動
作を説明する。例えば、メモリセル１０1 に記憶された
“０”情報を読出す場合の動作を説明する。イコライズ
信号ＥＱがＶＣＣレベルのとき、イコライズ回路３０内
のＮＭＯＳ３１，３２，３３がオン状態のため、ビット
線ＢＬa とＢＬb が１／２・ＶＣＣにイコライズされて
いる。又、センスアンプ活性化信号φa ，φb も１／２
・ＶＣＣにイコライズされている。イコライズ信号ＥＱ
がＶＣＣレベルからグランドＧＮＤレベルに立下がる
と、イコライズ回路３０内のＮＭＯＳ３１，３２，３３
がオフ状態となり、次いで、図示しないデコーダで選択
されたワード線ＷＬ0 が立上がり、メモリセル１０1内
のＮＭＯＳ１２がオンし、キャパシタ１１に記憶された
“０”情報がビット線ＢＬb へ出力される。この際、ワ
ード線ＷＬ0 はＧＮＤレベルから（ＶＣＣ＋ＶT ＋α）
レベル（但し、ＶT ；ＮＭＯＳの閾値電圧）まで立上が
り、ダミーワード線ＤＷＬ0 がＶＣＣレベルからＧＮＤ
レベルへ立下がる。ダミーワード線ＤＷＬ1 はＶＣＣレ
ベルのままである。
イミングチャートであり、この図を参照しつつ図２の動
作を説明する。例えば、メモリセル１０1 に記憶された
“０”情報を読出す場合の動作を説明する。イコライズ
信号ＥＱがＶＣＣレベルのとき、イコライズ回路３０内
のＮＭＯＳ３１，３２，３３がオン状態のため、ビット
線ＢＬa とＢＬb が１／２・ＶＣＣにイコライズされて
いる。又、センスアンプ活性化信号φa ，φb も１／２
・ＶＣＣにイコライズされている。イコライズ信号ＥＱ
がＶＣＣレベルからグランドＧＮＤレベルに立下がる
と、イコライズ回路３０内のＮＭＯＳ３１，３２，３３
がオフ状態となり、次いで、図示しないデコーダで選択
されたワード線ＷＬ0 が立上がり、メモリセル１０1内
のＮＭＯＳ１２がオンし、キャパシタ１１に記憶された
“０”情報がビット線ＢＬb へ出力される。この際、ワ
ード線ＷＬ0 はＧＮＤレベルから（ＶＣＣ＋ＶT ＋α）
レベル（但し、ＶT ；ＮＭＯＳの閾値電圧）まで立上が
り、ダミーワード線ＤＷＬ0 がＶＣＣレベルからＧＮＤ
レベルへ立下がる。ダミーワード線ＤＷＬ1 はＶＣＣレ
ベルのままである。
【０００６】次に、センスアンプ活性化信号φa が１／
２・ＶＣＣレベルからＶＣＣレベルへ除々に上昇すると
共に、センスアンプ活性化信号φb が１／２・ＶＣＣレ
ベルからＧＮＤレベルへ下降する。すると、センスアン
プ４０が動作し、ビット線ＢＬa はＶＣＣレベルに、ビ
ット線ＢＬb はＧＮＤレベルへ増幅される。その後、カ
ラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ立
上がり、データ転送用ＮＭＯＳ５１，５２がオン状態と
なり、ビット線ＢＬa ，ＢＬb の情報がデータ線Ｄa ，
Ｄb へ伝送される。このようなハーフプリチャージ方式
のメモリセル部では、本来的に不要なダミーセル２
０1 ，２０2 を設けることにより、ワード線ＷＬ0 ，Ｗ
Ｌ1 によるビット線ＢＬa ，ＢＬb への結合電圧によっ
て生じるビット線対電位のアンバランスを避けることが
でき、動作マージンが大きくなって誤動作を防止でき
る。
２・ＶＣＣレベルからＶＣＣレベルへ除々に上昇すると
共に、センスアンプ活性化信号φb が１／２・ＶＣＣレ
ベルからＧＮＤレベルへ下降する。すると、センスアン
プ４０が動作し、ビット線ＢＬa はＶＣＣレベルに、ビ
ット線ＢＬb はＧＮＤレベルへ増幅される。その後、カ
ラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ立
上がり、データ転送用ＮＭＯＳ５１，５２がオン状態と
なり、ビット線ＢＬa ，ＢＬb の情報がデータ線Ｄa ，
Ｄb へ伝送される。このようなハーフプリチャージ方式
のメモリセル部では、本来的に不要なダミーセル２
０1 ，２０2 を設けることにより、ワード線ＷＬ0 ，Ｗ
Ｌ1 によるビット線ＢＬa ，ＢＬb への結合電圧によっ
て生じるビット線対電位のアンバランスを避けることが
でき、動作マージンが大きくなって誤動作を防止でき
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、次のような課題があった。メモリセル１
０1 の情報読出し時にワード線ＷＬ0 がＧＮＤレベルか
ら（ＶＣＣ＋ＶT ＋α）レベルへ遷移し、ダミーワード
線ＤＷＬ0 がＶＣＣレベルからＧＮＤレベルへ遷移する
際、電圧振幅差ΔＶ＝ＶT ＋αがあるため、ワード線Ｗ
Ｌ0 とビット線ＢＬb 、及びダミーワード線ＤＷＬ0 と
ビット線ＢＬb 間のゲート容量の容量結合により、ビッ
ト線ＢＬa とＢＬb 間にオフセット電圧ΔＶｓを生じ
る。そのため、読出し信号量の損失が生じ、センスアン
プ４０が誤動作するという問題がある。
成の装置では、次のような課題があった。メモリセル１
０1 の情報読出し時にワード線ＷＬ0 がＧＮＤレベルか
ら（ＶＣＣ＋ＶT ＋α）レベルへ遷移し、ダミーワード
線ＤＷＬ0 がＶＣＣレベルからＧＮＤレベルへ遷移する
際、電圧振幅差ΔＶ＝ＶT ＋αがあるため、ワード線Ｗ
Ｌ0 とビット線ＢＬb 、及びダミーワード線ＤＷＬ0 と
ビット線ＢＬb 間のゲート容量の容量結合により、ビッ
ト線ＢＬa とＢＬb 間にオフセット電圧ΔＶｓを生じ
る。そのため、読出し信号量の損失が生じ、センスアン
プ４０が誤動作するという問題がある。
【０００８】又、例えば１６ＭビットのＤＲＡＭに使用
しているＶＣＣ＝３．３Ｖよりさらに低電圧レベルを使
用するＤＲＡＭで、ＶＣＣ＝１．５Ｖになると、ワード
線ＷＬ0 ，ＷＬ1 の活性化レベルに占める（ＶT ＋α）
の割合が高くなる。そのため、読出し信号量の損失がさ
らに大きくなり、従来のようなダミーワード線駆動方式
が使用できないという問題があり、それらを解決するこ
とが困難であった。本発明は、前記従来技術が持ってい
た課題として、選択されたワード線ＷＬ0がＧＮＤレベ
ルから（ＶＣＣ＋ＶT ＋α）レベルへ遷移し、ダミーワ
ード線ＤＷＬ0 がＶＣＣレベルからＧＮＤレベルへ遷移
する際、電圧振幅差ΔＶ＝ＶT ＋αを生じて読出し信号
量の損失が起こるという点について解決したＤＲＡＭ等
の半導体集積回路装置を提供するものである。
しているＶＣＣ＝３．３Ｖよりさらに低電圧レベルを使
用するＤＲＡＭで、ＶＣＣ＝１．５Ｖになると、ワード
線ＷＬ0 ，ＷＬ1 の活性化レベルに占める（ＶT ＋α）
の割合が高くなる。そのため、読出し信号量の損失がさ
らに大きくなり、従来のようなダミーワード線駆動方式
が使用できないという問題があり、それらを解決するこ
とが困難であった。本発明は、前記従来技術が持ってい
た課題として、選択されたワード線ＷＬ0がＧＮＤレベ
ルから（ＶＣＣ＋ＶT ＋α）レベルへ遷移し、ダミーワ
ード線ＤＷＬ0 がＶＣＣレベルからＧＮＤレベルへ遷移
する際、電圧振幅差ΔＶ＝ＶT ＋αを生じて読出し信号
量の損失が起こるという点について解決したＤＲＡＭ等
の半導体集積回路装置を提供するものである。
【０００９】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、相補的な第１及び第２のビット線
と、前記第１及び第２のビット線に対して交差配置され
たワード線と、前記第１及び第２のビット線に対して交
差配置された第１のダミーワード線と、前記第１又は第
２のビット線と前記ワード線との交差箇所に接続された
メモリセルと、前記第１又は第２のビット線と前記第１
のダミーワード線との交差箇所に接続された第１のダミ
ーセルとを、備えた半導体集積回路装置において、前記
第１及び第２のビット線に対して交差配置される第２の
ダミーワード線と、前記第２又は第１のビット線と前記
第２のダミーワード線との交差箇所に接続される第２の
ダミーセルとを設ける。そして、前記メモリセルからの
データ読出し時に、前記ワード線を活性化レベルへ、前
記第１のダミーワード線をプリチャージレベルから第１
の電源電位レベル（例えば、ＧＮＤレベル）へ、前記第
２のダミーワード線をプリチャージレベルから前記ワー
ド線の活性化レベルへ、それぞれ遷移させる構成にして
いる。第２の発明では、第１の発明と同様に第２のダミ
ーワード線及び第２のダミーセルを設ける。そして、前
記メモリセルからのデータ読出し時に、前記ワード線を
第２の電源電位レベル（例えば、ＶＣＣレベル）のほぼ
２倍のレベルへ、前記第１のダミーワード線を第２の電
源電位レベルから第１の電源電位レベルへ、前記第２の
ダミーワード線を第１の電源電位レベルから第２の電源
電位レベルへ、それぞれ遷移させる構成にしている。
を解決するために、相補的な第１及び第２のビット線
と、前記第１及び第２のビット線に対して交差配置され
たワード線と、前記第１及び第２のビット線に対して交
差配置された第１のダミーワード線と、前記第１又は第
２のビット線と前記ワード線との交差箇所に接続された
メモリセルと、前記第１又は第２のビット線と前記第１
のダミーワード線との交差箇所に接続された第１のダミ
ーセルとを、備えた半導体集積回路装置において、前記
第１及び第２のビット線に対して交差配置される第２の
ダミーワード線と、前記第２又は第１のビット線と前記
第２のダミーワード線との交差箇所に接続される第２の
ダミーセルとを設ける。そして、前記メモリセルからの
データ読出し時に、前記ワード線を活性化レベルへ、前
記第１のダミーワード線をプリチャージレベルから第１
の電源電位レベル（例えば、ＧＮＤレベル）へ、前記第
２のダミーワード線をプリチャージレベルから前記ワー
ド線の活性化レベルへ、それぞれ遷移させる構成にして
いる。第２の発明では、第１の発明と同様に第２のダミ
ーワード線及び第２のダミーセルを設ける。そして、前
記メモリセルからのデータ読出し時に、前記ワード線を
第２の電源電位レベル（例えば、ＶＣＣレベル）のほぼ
２倍のレベルへ、前記第１のダミーワード線を第２の電
源電位レベルから第１の電源電位レベルへ、前記第２の
ダミーワード線を第１の電源電位レベルから第２の電源
電位レベルへ、それぞれ遷移させる構成にしている。
【００１０】
【作用】第１の発明によれば、以上のように半導体集積
回路装置を構成したので、データ読出し時に、ワード線
と第１のダミーワード線には電圧振幅差があるので、例
えば該ワード線と第２のビット線間、及び第１のダミー
ワード線と第２のビット線間の容量結合により、該第２
のビット線にオフセット電圧が生じる。このとき、第２
のワード線と第１のビット線間の容量結合により、該第
１のビット線にオフセット電圧が生じる。そのため、第
１と第２のビット線に生じているオフセット電圧が互い
に相殺され、メモリセルからビット線へ伝達される信号
量の変化がない。
回路装置を構成したので、データ読出し時に、ワード線
と第１のダミーワード線には電圧振幅差があるので、例
えば該ワード線と第２のビット線間、及び第１のダミー
ワード線と第２のビット線間の容量結合により、該第２
のビット線にオフセット電圧が生じる。このとき、第２
のワード線と第１のビット線間の容量結合により、該第
１のビット線にオフセット電圧が生じる。そのため、第
１と第２のビット線に生じているオフセット電圧が互い
に相殺され、メモリセルからビット線へ伝達される信号
量の変化がない。
【００１１】第２の発明によれば、第１の発明と同様
に、データ読出し時に、ワード線と第２のビット線間、
及び第１のワード線と第２のビット線間の容量結合によ
って生じる該第２のビット線のオフセット電圧と、第２
のダミーワード線と第１のビット線間の容量結合によっ
て生じる第１のビット線のオフセット電圧とが、互いに
相殺され、メモリセルからビット線へ伝達される信号量
の変化がない。従って、前記課題を解決できるのであ
る。
に、データ読出し時に、ワード線と第２のビット線間、
及び第１のワード線と第２のビット線間の容量結合によ
って生じる該第２のビット線のオフセット電圧と、第２
のダミーワード線と第１のビット線間の容量結合によっ
て生じる第１のビット線のオフセット電圧とが、互いに
相殺され、メモリセルからビット線へ伝達される信号量
の変化がない。従って、前記課題を解決できるのであ
る。
【００１２】
【実施例】図１は、本発明の実施例を示すＤＲＡＭにお
けるメモリセル部の概略の回路図であり、従来の図２中
の要素と共通の要素には共通の符号が付されている。こ
のメモリセル部では、相補的な第１及び第２のビット線
ＢＬa ，ＢＬb に対して交差配置された複数の第１のダ
ミーワード線ＤＷＬ0 ，ＤＷＬ1 の近傍に、複数の第２
のダミーワード線ＤＷＬ2 ，ＤＷＬ3 が設けられてい
る。第１のダミーワード線ＤＷＬ0 と第２のビット線Ｂ
Ｌb との交差箇所には、ゲートが該ダミーワード線ＤＷ
Ｌ0 に、ソースが該ビット線ＢＬb に接続されたＮＭＯ
Ｓからなる第１のダミーセル２０1 が設けられている。
第１のダミーワード線ＤＷＬ1 と第１のビット線ＢＬa
との交差箇所には、ゲートが該ダミーワード線ＤＷＬ1
に、ソースが該ビット線ＢＬa に接続されたＮＭＯＳか
らなる第１のダミーセル２０1 が設けられている。
けるメモリセル部の概略の回路図であり、従来の図２中
の要素と共通の要素には共通の符号が付されている。こ
のメモリセル部では、相補的な第１及び第２のビット線
ＢＬa ，ＢＬb に対して交差配置された複数の第１のダ
ミーワード線ＤＷＬ0 ，ＤＷＬ1 の近傍に、複数の第２
のダミーワード線ＤＷＬ2 ，ＤＷＬ3 が設けられてい
る。第１のダミーワード線ＤＷＬ0 と第２のビット線Ｂ
Ｌb との交差箇所には、ゲートが該ダミーワード線ＤＷ
Ｌ0 に、ソースが該ビット線ＢＬb に接続されたＮＭＯ
Ｓからなる第１のダミーセル２０1 が設けられている。
第１のダミーワード線ＤＷＬ1 と第１のビット線ＢＬa
との交差箇所には、ゲートが該ダミーワード線ＤＷＬ1
に、ソースが該ビット線ＢＬa に接続されたＮＭＯＳか
らなる第１のダミーセル２０1 が設けられている。
【００１３】同様に、第２のダミーワード線ＤＷＬ2 と
第１のビット線ＢＬa との交差箇所には、ゲートが該ダ
ミーワード線ＤＷＬ2 に、ソースが該ビット線ＢＬa に
接続された第２のダミーセル２０3 が設けられている。
第２のダミーワード線ＤＷＬ3 と第２のビット線ＢＬb
との交差箇所には、ゲートが該ダミーワード線ＤＷＬ3
に、ソースが該ビット線ＢＬb に接続された第２のダミ
ーセル２０4 が設けられている。その他の構成は従来の
図２と同一である。
第１のビット線ＢＬa との交差箇所には、ゲートが該ダ
ミーワード線ＤＷＬ2 に、ソースが該ビット線ＢＬa に
接続された第２のダミーセル２０3 が設けられている。
第２のダミーワード線ＤＷＬ3 と第２のビット線ＢＬb
との交差箇所には、ゲートが該ダミーワード線ＤＷＬ3
に、ソースが該ビット線ＢＬb に接続された第２のダミ
ーセル２０4 が設けられている。その他の構成は従来の
図２と同一である。
【００１４】即ち、第１，第２のビット線ＢＬa ，ＢＬ
b と複数のワード線ＷＬ0 ，ＷＬ1との交差箇所には、
メモリセル１０1 ，１０2 がそれぞれ接続されている。
メモリセル１０1 は、電荷蓄積用のキャパシタ１１と電
荷転送用のＮＭＯＳ１２とが１／２・ＶＣＣとビット線
ＢＬb との間に直列接続され、そのＮＭＯＳ１２のゲー
トがワード線ＷＬ0 に接続されている。メモリセル１０
2 も、電荷蓄積用のキャパシタ１１と電荷転送用のＮＭ
ＯＳ１２とが１／２・ＶＣＣとビット線ＢＬaとの間に
直列接続され、そのＮＭＯＳ１２のゲートがワード線Ｗ
Ｌ1 に接続されている。第１，第２のビット線ＢＬa ，
ＢＬb の一端には、ＮＭＯＳ３１，３２，３３からなる
イコライズ回路３０が接続され、該ビット線ＢＬa ，Ｂ
Ｌb の他端には、ＮＭＯＳ４１，４２及びＰＭＯＳ４
３，４４からなるセンスアンプ４０が接続されると共
に、データ転送用のＮＭＯＳ５１，５２を介して相補的
なデータ線Ｄa ，Ｄb が接続されている。
b と複数のワード線ＷＬ0 ，ＷＬ1との交差箇所には、
メモリセル１０1 ，１０2 がそれぞれ接続されている。
メモリセル１０1 は、電荷蓄積用のキャパシタ１１と電
荷転送用のＮＭＯＳ１２とが１／２・ＶＣＣとビット線
ＢＬb との間に直列接続され、そのＮＭＯＳ１２のゲー
トがワード線ＷＬ0 に接続されている。メモリセル１０
2 も、電荷蓄積用のキャパシタ１１と電荷転送用のＮＭ
ＯＳ１２とが１／２・ＶＣＣとビット線ＢＬaとの間に
直列接続され、そのＮＭＯＳ１２のゲートがワード線Ｗ
Ｌ1 に接続されている。第１，第２のビット線ＢＬa ，
ＢＬb の一端には、ＮＭＯＳ３１，３２，３３からなる
イコライズ回路３０が接続され、該ビット線ＢＬa ，Ｂ
Ｌb の他端には、ＮＭＯＳ４１，４２及びＰＭＯＳ４
３，４４からなるセンスアンプ４０が接続されると共
に、データ転送用のＮＭＯＳ５１，５２を介して相補的
なデータ線Ｄa ，Ｄb が接続されている。
【００１５】図４は、ワード線ＷＬ0 ，ＷＬ1 の昇圧レ
ベルが（ＶＣＣ＋ＶT ＋α）で、メモリセル１０1 に記
憶された“０”情報読出し動作のタイミングチャートで
ある。図５は、ワード線ＷＬ0 ，ＷＬ1 の昇圧レベルが
２ＶＣＣで、メモリセル１０1 に記憶された“０”情報
読出し動作のタイミングチャートである。これらの図を
参照しつつ、図１の読出し動作（１），（２）を説明す
る。
ベルが（ＶＣＣ＋ＶT ＋α）で、メモリセル１０1 に記
憶された“０”情報読出し動作のタイミングチャートで
ある。図５は、ワード線ＷＬ0 ，ＷＬ1 の昇圧レベルが
２ＶＣＣで、メモリセル１０1 に記憶された“０”情報
読出し動作のタイミングチャートである。これらの図を
参照しつつ、図１の読出し動作（１），（２）を説明す
る。
【００１６】（１） 図４の動作 イコライズ信号ＥＱがＶＣＣレベルのとき、イコライズ
回路３０内のＮＭＯＳ３１，３２，３３がオン状態のた
め、ビット線ＢＬa とＢＬb が１／２・ＶＣＣにイコラ
イズされている。又、センスアンプ活性化信号φa ，φ
b も１／２・ＶＣＣにイコライズされているため、セン
スアンプ４０内のＮＭＯＳ４１，４２及びＰＭＯＳ４
３，４４がオフ状態となっている。イコライズ信号ＥＱ
がＶＣＣレベルからＧＮＤレベルへ遷移すると、イコラ
イズ回路３０内のＮＭＯＳ３１，３２，３３がオフ状態
となり、次いで、図示しないデコーダによって選択され
たワード線ＷＬ0 が“Ｈ”レベルに立上がり、それに接
続されたメモリセル１０1 内のＮＭＯＳ１２がオン状態
となり、該メモリセル１０1 に記憶された“０”情報が
ビット線ＢＬb へ出力される。
回路３０内のＮＭＯＳ３１，３２，３３がオン状態のた
め、ビット線ＢＬa とＢＬb が１／２・ＶＣＣにイコラ
イズされている。又、センスアンプ活性化信号φa ，φ
b も１／２・ＶＣＣにイコライズされているため、セン
スアンプ４０内のＮＭＯＳ４１，４２及びＰＭＯＳ４
３，４４がオフ状態となっている。イコライズ信号ＥＱ
がＶＣＣレベルからＧＮＤレベルへ遷移すると、イコラ
イズ回路３０内のＮＭＯＳ３１，３２，３３がオフ状態
となり、次いで、図示しないデコーダによって選択され
たワード線ＷＬ0 が“Ｈ”レベルに立上がり、それに接
続されたメモリセル１０1 内のＮＭＯＳ１２がオン状態
となり、該メモリセル１０1 に記憶された“０”情報が
ビット線ＢＬb へ出力される。
【００１７】この際、ワード線ＷＬ0 はＧＮＤレベルか
ら（ＶＣＣ＋ＶT ＋α）レベルまで遷移し、ダミーワー
ド線ＤＷＬ0 がＶＣＣレベルからＧＮＤレベルへ遷移す
る。このとき、ワード線ＷＬ0 とダミーワード線ＤＷＬ
0 には電圧振幅差ΔＶ＝ＶT＋αがあるため、該ワード
線ＷＬ0 とビット線ＢＬb 間、及びダミーワード線ＤＷ
Ｌ0 とビット線ＢＬb 間のゲート容量の容量結合によ
り、該ビット線ＢＬb にオフセット電圧ΔＶｓが生じ
る。又、ダミーワード線ＤＷＬ0 に対し、ダミーワード
線ＤＷＬ2 がＶＣＣレベルから（ＶＣＣ＋ＶT ＋α）レ
ベルへ遷移するため、該ダミーワード線ＤＷＬ2 とビッ
ト線ＢＬa 間のゲート容量の容量結合により、該ビット
線ＢＬa にオフセット電圧ΔＶｓが生じる。そのため、
ビット線ＢＬb とＢＬa に生じているオフセット電圧Δ
Ｖｓが互いに相殺され、メモリセル１０1 からビット線
ＢＬb へ伝達される信号量に変化がない。
ら（ＶＣＣ＋ＶT ＋α）レベルまで遷移し、ダミーワー
ド線ＤＷＬ0 がＶＣＣレベルからＧＮＤレベルへ遷移す
る。このとき、ワード線ＷＬ0 とダミーワード線ＤＷＬ
0 には電圧振幅差ΔＶ＝ＶT＋αがあるため、該ワード
線ＷＬ0 とビット線ＢＬb 間、及びダミーワード線ＤＷ
Ｌ0 とビット線ＢＬb 間のゲート容量の容量結合によ
り、該ビット線ＢＬb にオフセット電圧ΔＶｓが生じ
る。又、ダミーワード線ＤＷＬ0 に対し、ダミーワード
線ＤＷＬ2 がＶＣＣレベルから（ＶＣＣ＋ＶT ＋α）レ
ベルへ遷移するため、該ダミーワード線ＤＷＬ2 とビッ
ト線ＢＬa 間のゲート容量の容量結合により、該ビット
線ＢＬa にオフセット電圧ΔＶｓが生じる。そのため、
ビット線ＢＬb とＢＬa に生じているオフセット電圧Δ
Ｖｓが互いに相殺され、メモリセル１０1 からビット線
ＢＬb へ伝達される信号量に変化がない。
【００１８】従って、センスアンプ４０が動作するまで
にビット線ＢＬa ，ＢＬb 間の電位差が十分大きくな
り、その後、センスアンプ活性化信号φa が１／２・Ｖ
ＣＣレベルからＶＣＣレベルへ上昇すると共に、センス
アンプ活性化信号φb が１／２・ＶＣＣレベルからＧＮ
Ｄレベルへ下降し、該センスアンプ４０が動作してビッ
ト線ＢＬa とＢＬb 間の電位差が増幅される。そして、
カラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ
上昇し、データ転送用のＮＭＯＳ５１，５２がオン状態
となり、ビット線ＢＬa ，ＢＬb 上の読出し情報“０”
が、データ線Ｄa，Ｄb へ正確に読出される。
にビット線ＢＬa ，ＢＬb 間の電位差が十分大きくな
り、その後、センスアンプ活性化信号φa が１／２・Ｖ
ＣＣレベルからＶＣＣレベルへ上昇すると共に、センス
アンプ活性化信号φb が１／２・ＶＣＣレベルからＧＮ
Ｄレベルへ下降し、該センスアンプ４０が動作してビッ
ト線ＢＬa とＢＬb 間の電位差が増幅される。そして、
カラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ
上昇し、データ転送用のＮＭＯＳ５１，５２がオン状態
となり、ビット線ＢＬa ，ＢＬb 上の読出し情報“０”
が、データ線Ｄa，Ｄb へ正確に読出される。
【００１９】（２） 図５の動作 イコライズ信号ＥＱがＶＣＣレベルのとき、イコライズ
回路３０によってビット線ＢＬa ，ＢＬb が１／２・Ｖ
ＣＣにイコライズされ、センスアンプ活性化信号φa ，
φb も１／２・ＶＣＣにイコライズされてセンスアンプ
４０がオフ状態となっている。イコライズ信号ＥＱがＶ
ＣＣレベルからＧＮＤレベルへ遷移すると、イコライズ
回路３０がオフ状態となり、次いで、図示しないデコー
ダによって選択されたワード線ＷＬ0 が“Ｈ”レベルに
立上がり、それに接続されたメモリセル１０1内のＮＭ
ＯＳ１２がオン状態となり、該メモリセル１０1 に記憶
された“０”情報がビット線ＢＬb へ出力される。
回路３０によってビット線ＢＬa ，ＢＬb が１／２・Ｖ
ＣＣにイコライズされ、センスアンプ活性化信号φa ，
φb も１／２・ＶＣＣにイコライズされてセンスアンプ
４０がオフ状態となっている。イコライズ信号ＥＱがＶ
ＣＣレベルからＧＮＤレベルへ遷移すると、イコライズ
回路３０がオフ状態となり、次いで、図示しないデコー
ダによって選択されたワード線ＷＬ0 が“Ｈ”レベルに
立上がり、それに接続されたメモリセル１０1内のＮＭ
ＯＳ１２がオン状態となり、該メモリセル１０1 に記憶
された“０”情報がビット線ＢＬb へ出力される。
【００２０】この際、ワード線ＷＬ0 はＧＮＤレベルか
ら２ＶＣＣレベルまで遷移し、ダミーワード線ＤＷＬ0
がＶＣＣレベルからＧＮＤレベルへ遷移する。ワード線
ＷＬ0 とダミーワード線ＤＷＬ0 には電圧振幅差ΔＶ＝
ＶＣＣがあるので、ワード線ＷＬ0 とビット線ＢＬ
b 間、及びダミーワード線ＤＷＬ0 とビット線ＢＬb 間
のゲート容量の容量結合により、該ビット線ＢＬb にオ
フセット電圧ΔＶｓを生じる。このとき、ダミーワード
線ＤＷＬ0 に対し、ダミーワード線ＤＷＬ2 がＧＮＤレ
ベルからＶＣＣレベルへ遷移するので、該ダミーワード
線ＤＷＬ2 とビット線ＢＬa 間のゲート容量の容量結合
により、該ビット線ＢＬa にオフセット電圧ΔＶｓを生
じる。そのため、ビット線ＢＬb とＢＬa に生じている
オフセット電圧ΔＶｓが互いに相殺され、メモリセル１
０1 からビット線ＢＬb へ伝達される信号量に変化がな
い。従って、センスアンプ４０が動作するまでに、ビッ
ト線ＢＬa とＢＬb 間の電位差が十分大きくなり、その
後、該センスアンプ４０が動作してビット線ＢＬa，Ｂ
Ｌb 間の電位差が増幅され、カラム線Ｙ−ＤＥＣによっ
てＮＭＯＳ５１，５２がオン状態となり、該ビット線Ｂ
Ｌa ，ＢＬb 上の読出し情報“０”が、データ線Ｄa ，
Ｄb へ正確に読出される。
ら２ＶＣＣレベルまで遷移し、ダミーワード線ＤＷＬ0
がＶＣＣレベルからＧＮＤレベルへ遷移する。ワード線
ＷＬ0 とダミーワード線ＤＷＬ0 には電圧振幅差ΔＶ＝
ＶＣＣがあるので、ワード線ＷＬ0 とビット線ＢＬ
b 間、及びダミーワード線ＤＷＬ0 とビット線ＢＬb 間
のゲート容量の容量結合により、該ビット線ＢＬb にオ
フセット電圧ΔＶｓを生じる。このとき、ダミーワード
線ＤＷＬ0 に対し、ダミーワード線ＤＷＬ2 がＧＮＤレ
ベルからＶＣＣレベルへ遷移するので、該ダミーワード
線ＤＷＬ2 とビット線ＢＬa 間のゲート容量の容量結合
により、該ビット線ＢＬa にオフセット電圧ΔＶｓを生
じる。そのため、ビット線ＢＬb とＢＬa に生じている
オフセット電圧ΔＶｓが互いに相殺され、メモリセル１
０1 からビット線ＢＬb へ伝達される信号量に変化がな
い。従って、センスアンプ４０が動作するまでに、ビッ
ト線ＢＬa とＢＬb 間の電位差が十分大きくなり、その
後、該センスアンプ４０が動作してビット線ＢＬa，Ｂ
Ｌb 間の電位差が増幅され、カラム線Ｙ−ＤＥＣによっ
てＮＭＯＳ５１，５２がオン状態となり、該ビット線Ｂ
Ｌa ，ＢＬb 上の読出し情報“０”が、データ線Ｄa ，
Ｄb へ正確に読出される。
【００２１】以上のように、本実施例では次のような利
点を有している。 （ａ） ワード線ＷＬ0 がＧＮＤレベルから（ＶＣＣ＋
ＶT ＋α）レベルへ遷移する場合、第１のダミーワード
線ＤＷＬ0 をＶＣＣレベルからＧＮＤレベルへ遷移させ
ると共に、第２のダミーワード線ＤＷＬ2 をＶＣＣレベ
ルから（ＶＣＣ＋ＶT ＋α）レベルへ遷移するようにし
たので、ビット線ＢＬa とＢＬb 間に生じるオフセット
電圧ΔＶｓが相殺されて０となる。これにより、メモリ
セル１０1からビット線ＢＬb へ伝達される信号量に変
化がなくなり、正しい情報を読出すことができる。
点を有している。 （ａ） ワード線ＷＬ0 がＧＮＤレベルから（ＶＣＣ＋
ＶT ＋α）レベルへ遷移する場合、第１のダミーワード
線ＤＷＬ0 をＶＣＣレベルからＧＮＤレベルへ遷移させ
ると共に、第２のダミーワード線ＤＷＬ2 をＶＣＣレベ
ルから（ＶＣＣ＋ＶT ＋α）レベルへ遷移するようにし
たので、ビット線ＢＬa とＢＬb 間に生じるオフセット
電圧ΔＶｓが相殺されて０となる。これにより、メモリ
セル１０1からビット線ＢＬb へ伝達される信号量に変
化がなくなり、正しい情報を読出すことができる。
【００２２】（ｂ） ワード線ＷＬ0 がＧＮＤレベルか
ら２ＶＣＣへ遷移する場合、第１のダミーワード線ＤＷ
Ｌ0 をＶＣＣレベルからＧＮＤレベルへ遷移させ、第２
のダミーワード線ＤＷＬ2 をＧＮＤレベルからＶＣＣレ
ベルへ遷移するようにしたので、ビット線ＢＬa とＢＬ
b 間に生じるオフセット電圧ΔＶｓが相殺されて０とな
る。これにより、メモリセル１０1 からビット線ＢＬb
へ伝達される信号量に変化がなくなり、正しい情報を読
出すことができる。
ら２ＶＣＣへ遷移する場合、第１のダミーワード線ＤＷ
Ｌ0 をＶＣＣレベルからＧＮＤレベルへ遷移させ、第２
のダミーワード線ＤＷＬ2 をＧＮＤレベルからＶＣＣレ
ベルへ遷移するようにしたので、ビット線ＢＬa とＢＬ
b 間に生じるオフセット電圧ΔＶｓが相殺されて０とな
る。これにより、メモリセル１０1 からビット線ＢＬb
へ伝達される信号量に変化がなくなり、正しい情報を読
出すことができる。
【００２３】（ｃ） 前記（ａ），（ｂ）においてビッ
ト線ＢＬa とＢＬb 間に生じるオフセット電圧ΔＶｓが
０となるので、低電圧を使用したＤＲＡＭ、例えばＶＣ
Ｃ＝１．５Ｖの場合においても、読出し信号量が損失す
ることなく、正しい情報を読出すことができる。なお、
本発明は上記実施例に限定されず、種々の変形が可能で
ある。例えば、図１のメモリセル部のビット線ＢＬa ，
ＢＬb 、ワード線ＷＬ0 ，ＷＬ1 、及びダミーワード線
ＤＷＬ0 ，ＤＷＬ1 ，ＤＷＬ2 ，ＤＷＬ3 を任意の数に
したり、メモリセル１０1 ，１０2 やダミーセル２
０1 ，２０2 ，２０3 ，２０4 を他の回路で構成した
り、あるいはイコライズ回路３０、センスアンプ４０、
及びデータ転送用ＮＭＯＳ５１，５２を他のトランジス
タ構成にしてもよい。又、上記実施例を他の半導体メモ
リ等の半導体集積回路装置に適用することも可能であ
る。
ト線ＢＬa とＢＬb 間に生じるオフセット電圧ΔＶｓが
０となるので、低電圧を使用したＤＲＡＭ、例えばＶＣ
Ｃ＝１．５Ｖの場合においても、読出し信号量が損失す
ることなく、正しい情報を読出すことができる。なお、
本発明は上記実施例に限定されず、種々の変形が可能で
ある。例えば、図１のメモリセル部のビット線ＢＬa ，
ＢＬb 、ワード線ＷＬ0 ，ＷＬ1 、及びダミーワード線
ＤＷＬ0 ，ＤＷＬ1 ，ＤＷＬ2 ，ＤＷＬ3 を任意の数に
したり、メモリセル１０1 ，１０2 やダミーセル２
０1 ，２０2 ，２０3 ，２０4 を他の回路で構成した
り、あるいはイコライズ回路３０、センスアンプ４０、
及びデータ転送用ＮＭＯＳ５１，５２を他のトランジス
タ構成にしてもよい。又、上記実施例を他の半導体メモ
リ等の半導体集積回路装置に適用することも可能であ
る。
【００２４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、メモリセルからのデータ読出し時に、ワード
線を活性化レベルへ遷移する場合、第１のダミーワード
線をプリチャージレベルから第１の電源電位レベルへ遷
移し、第２のダミーワード線をプリチャージレベルから
ワード線の活性化レベルへ遷移するようにしたので、第
１と第２のビット線に生じるオフセット電圧が相殺され
て０となる。これにより、メモリセルからビット線へ伝
達される信号量に変化がなくなり、正しい情報を読出す
ことができる。しかも、第１と第２のビット線に生じる
オフセット電圧が０となるので、低電圧を使用したＤＲ
ＡＭ等の半導体集積回路装置においても、読出し信号量
の損失がなく、正しい情報を読出すことができる。
によれば、メモリセルからのデータ読出し時に、ワード
線を活性化レベルへ遷移する場合、第１のダミーワード
線をプリチャージレベルから第１の電源電位レベルへ遷
移し、第２のダミーワード線をプリチャージレベルから
ワード線の活性化レベルへ遷移するようにしたので、第
１と第２のビット線に生じるオフセット電圧が相殺され
て０となる。これにより、メモリセルからビット線へ伝
達される信号量に変化がなくなり、正しい情報を読出す
ことができる。しかも、第１と第２のビット線に生じる
オフセット電圧が０となるので、低電圧を使用したＤＲ
ＡＭ等の半導体集積回路装置においても、読出し信号量
の損失がなく、正しい情報を読出すことができる。
【００２５】第２の発明によれば、メモリセルからのデ
ータ読出し時に、ワード線を第２の電源電位レベルのほ
ぼ２倍のレベルへ遷移する場合、第１のダミーワード線
を第２の電源電位レベルから第１の電源電位レベルへ遷
移し、第２のダミーワード線を第１の電源電位レベルか
ら第２の電源電位レベルへ遷移するようにしたので、第
１と第２のビット線に生じるオフセット電圧が相殺され
て０となる。従って、第１の発明と同様に、メモリセル
からビット線へ伝達される信号量に変化がなくなり、正
しい情報を読出すことができるばかりか、低電圧を使用
したＤＲＡＭ等の半導体集積回路装置においても、読出
し信号量の損失がなく、正しい情報を読出すことができ
る。従って、半導体メモリ等の種々の半導体集積回路装
置に適用できる。
ータ読出し時に、ワード線を第２の電源電位レベルのほ
ぼ２倍のレベルへ遷移する場合、第１のダミーワード線
を第２の電源電位レベルから第１の電源電位レベルへ遷
移し、第２のダミーワード線を第１の電源電位レベルか
ら第２の電源電位レベルへ遷移するようにしたので、第
１と第２のビット線に生じるオフセット電圧が相殺され
て０となる。従って、第１の発明と同様に、メモリセル
からビット線へ伝達される信号量に変化がなくなり、正
しい情報を読出すことができるばかりか、低電圧を使用
したＤＲＡＭ等の半導体集積回路装置においても、読出
し信号量の損失がなく、正しい情報を読出すことができ
る。従って、半導体メモリ等の種々の半導体集積回路装
置に適用できる。
【図１】本発明の実施例を示すＤＲＡＭにおけるメモリ
セル部の概略の回路図である。
セル部の概略の回路図である。
【図２】従来のＤＲＡＭにおけるメモリセル部の概略の
回路図である。
回路図である。
【図３】図２の“０”情報読出し動作のタイミングチャ
ートである。
ートである。
【図４】図１の“０”情報読出し動作のタイミングチャ
ートである。
ートである。
【図５】図１の“０”情報読出し動作のタイミングチャ
ートである。
ートである。
１０1 ，１０2 メモリセル ２０1 ，２０2 ，２０3 ，２０4 ダミーセル ３０ イコライズ回路 ４０ センスアンプ ５１，５２ データ転送用ＮＭ
ＯＳ ＢＬa ，ＢＬb 第１，第２のビッ
ト線 Ｄa ，Ｄb データ線 ＤＷＬ0 ，ＤＷＬ1 第１のダミーワー
ド線 ＤＷＬ2 ，ＤＷＬ3 第２のダミーワー
ド線
ＯＳ ＢＬa ，ＢＬb 第１，第２のビッ
ト線 Ｄa ，Ｄb データ線 ＤＷＬ0 ，ＤＷＬ1 第１のダミーワー
ド線 ＤＷＬ2 ，ＤＷＬ3 第２のダミーワー
ド線
Claims (2)
- 【請求項１】 相補的な第１及び第２のビット線と、前
記第１及び第２のビット線に対して交差配置されたワー
ド線と、前記第１及び第２のビット線に対して交差配置
された第１のダミーワード線と、前記第１又は第２のビ
ット線と前記ワード線との交差箇所に接続されたメモリ
セルと、前記第１又は第２のビット線と前記第１のダミ
ーワード線との交差箇所に接続された第１のダミーセル
とを、備えた半導体集積回路装置において、 前記第１及び第２のビット線に対して交差配置される第
２のダミーワード線と、前記第２又は第１のビット線と
前記第２のダミーワード線との交差箇所に接続される第
２のダミーセルとを設け、 前記メモリセルからのデータ読出し時に、前記ワード線
を活性化レベルへ、前記第１のダミーワード線をプリチ
ャージレベルから第１の電源電位レベルへ、前記第２の
ダミーワード線をプリチャージレベルから前記ワード線
の活性化レベルへ、それぞれ遷移させる構成にしたこと
を特徴とする半導体集積回路装置。 - 【請求項２】 相補的な第１及び第２のビット線と、前
記第１及び第２のビット線に対して交差配置されたワー
ド線と、前記第１及び第２のビット線に対して交差配置
された第１のダミーワード線と、前記第１又は第２のビ
ット線と前記ワード線との交差箇所に接続されたメモリ
セルと、前記第１又は第２のビット線と前記第１のダミ
ーワード線との交差箇所に接続された第１のダミーセル
とを、備えた半導体集積回路装置において、 前記第１及び第２のビット線に対して交差配置される第
２のダミーワード線と、前記第２又は第１のビット線と
前記第２のダミーワード線との交差箇所に接続される第
２のダミーセルとを設け、 前記メモリセルからのデータ読出し時に、前記ワード線
を第２の電源電位レベルのほぼ２倍のレベルへ、前記第
１のダミーワード線を第２の電源電位レベルから第１の
電源電位レベルへ、前記第２のダミーワード線を第１の
電源電位レベルから第２の電源電位レベルへ、それぞれ
遷移させる構成にしたことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33647192A JP3274728B2 (ja) | 1992-12-17 | 1992-12-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33647192A JP3274728B2 (ja) | 1992-12-17 | 1992-12-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187781A JPH06187781A (ja) | 1994-07-08 |
| JP3274728B2 true JP3274728B2 (ja) | 2002-04-15 |
Family
ID=18299485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33647192A Expired - Fee Related JP3274728B2 (ja) | 1992-12-17 | 1992-12-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3274728B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3992449B2 (ja) * | 2001-03-29 | 2007-10-17 | 富士通株式会社 | 半導体記憶装置 |
| JP4406527B2 (ja) | 2002-09-03 | 2010-01-27 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路装置 |
| US7764540B2 (en) * | 2006-03-01 | 2010-07-27 | Renesas Technology Corp. | Semiconductor memory device |
-
1992
- 1992-12-17 JP JP33647192A patent/JP3274728B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06187781A (ja) | 1994-07-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020122 |
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