JP3056498B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ダイナミック・ランダムアクセス・メモリ
に用いられるセンスアンプ回路に関するものである。
に用いられるセンスアンプ回路に関するものである。
従来の技術 最近、半導体メモリ装置の高密度化が進み、特に、ダ
イナミック・ランダムアクセス・メモリ（DRAM）の高集
積化、高密度化は、目覚ましいものがある。このように
高集積化、高密度化により、メモリセル面積を小さくす
るため、メモリセル容量も小さくなってきている。それ
にも拘らず、小さなメモリセル容量の情報を正確に読み
出し、またできるだけ大きな電荷量をメモリセルに書き
込むことが必要で、それはセンスアンプ回路によるとこ
ろが大きい。
イナミック・ランダムアクセス・メモリ（DRAM）の高集
積化、高密度化は、目覚ましいものがある。このように
高集積化、高密度化により、メモリセル面積を小さくす
るため、メモリセル容量も小さくなってきている。それ
にも拘らず、小さなメモリセル容量の情報を正確に読み
出し、またできるだけ大きな電荷量をメモリセルに書き
込むことが必要で、それはセンスアンプ回路によるとこ
ろが大きい。
第２図は、一対のメモリセル１とセンスアンプ２とを
示す従来のセンスアンプ回路で、（Ａ）はセンスアンプ
及びメモリセル付近の回路図、（Ｂ）は（Ａ）の回路の
動作時信号波形を示したタイミング図である。第２図
（Ａ）において、SAP,SANはセンスアンプ制御信号線、W
L1,WL2はワード線、BL1,BL2はビット線、EQはビット線
イコライズ信号線、C1,C2はメモリセルキャパシタ、VCP
はセルプレート電圧、VBLはビット線プリチャージ電
圧、Qp1,Qp2はＰチャンネル型MOSトランジスタ（以下、
PMOSTのように略記する）、Qn1ないしQn9はＮチャンネ
ル型MOSトランジスタ（以下、NMOSTのように略記する）
である。第３図は、メモリセル部の等価的回路図で、Q
n3はＮチャンネル型MOSトランジスタ、WL1はワード線、
BL1はビット線、C1はメモリセルキャパシタ、VCPはメモ
リセルキャパシタC1の一方の電極とそれをセルプレート
へ印加される電圧で、CGDはワード線を構成するメモリ
セルトランジスタのゲートとビット線に接続されたメモ
リセルトランジスタのドレイン間の寄生容量、CGSはワ
ード線を構成するメモリセルトランジスタのゲートとメ
モリセルキャパシタの電荷蓄積部に接続されたメモリセ
ルトランジスタのソース間の寄生容量である。
示す従来のセンスアンプ回路で、（Ａ）はセンスアンプ
及びメモリセル付近の回路図、（Ｂ）は（Ａ）の回路の
動作時信号波形を示したタイミング図である。第２図
（Ａ）において、SAP,SANはセンスアンプ制御信号線、W
L1,WL2はワード線、BL1,BL2はビット線、EQはビット線
イコライズ信号線、C1,C2はメモリセルキャパシタ、VCP
はセルプレート電圧、VBLはビット線プリチャージ電
圧、Qp1,Qp2はＰチャンネル型MOSトランジスタ（以下、
PMOSTのように略記する）、Qn1ないしQn9はＮチャンネ
ル型MOSトランジスタ（以下、NMOSTのように略記する）
である。第３図は、メモリセル部の等価的回路図で、Q
n3はＮチャンネル型MOSトランジスタ、WL1はワード線、
BL1はビット線、C1はメモリセルキャパシタ、VCPはメモ
リセルキャパシタC1の一方の電極とそれをセルプレート
へ印加される電圧で、CGDはワード線を構成するメモリ
セルトランジスタのゲートとビット線に接続されたメモ
リセルトランジスタのドレイン間の寄生容量、CGSはワ
ード線を構成するメモリセルトランジスタのゲートとメ
モリセルキャパシタの電荷蓄積部に接続されたメモリセ
ルトランジスタのソース間の寄生容量である。
以下に、このセンスアンプ回路の動作について説明す
る。初期はメモリセルキャパシタC1には“L"状態の信号
電荷が蓄積されているものとする。まず、メモリセルキ
ャパシタC1の情報を読み出すとき、はじめは、信号線EQ
の信号レベルが“H"、信号線SAPと信号線SANの各信号レ
ベルが電源電圧（VCC）の1/2、ビット線BL1とビット線B
L2は、それぞれ、VCC/2である電圧VBLにプリチャージさ
れている。次に、信号線EQの信号レベルが“L"となる
と、ビット線BL1とビット線BL2はフローティング状態と
なる。次に、ワード線WL1を“H"状態とすることによ
り、NMOSTQn3を通して、メモリセルキャパシタC1の情報
がビット線BL1に読み出される。ここで信号線SAPを
“H"、信号線SANを“L"としてセンスアンプを作動させ
ることにより、ビット線BL1とビット線BL2の電位差を増
幅させ、ビット線BL1を“L"、ビット線BL2を“H"にす
る。この後、ワード線WL1を“L"とすると、メモリセル
キャパシタC1には増幅された情報が書き込まれる。最後
に信号線SAPと信号線SANをVCC/2、信号線EQを“H"とす
ると、ビット線BL1とビット線BL2は、VCC/2である電圧V
BLにプリチャージされてメモリセルキャパシタC1の情報
を読み出す前と同じ状態となる。
る。初期はメモリセルキャパシタC1には“L"状態の信号
電荷が蓄積されているものとする。まず、メモリセルキ
ャパシタC1の情報を読み出すとき、はじめは、信号線EQ
の信号レベルが“H"、信号線SAPと信号線SANの各信号レ
ベルが電源電圧（VCC）の1/2、ビット線BL1とビット線B
L2は、それぞれ、VCC/2である電圧VBLにプリチャージさ
れている。次に、信号線EQの信号レベルが“L"となる
と、ビット線BL1とビット線BL2はフローティング状態と
なる。次に、ワード線WL1を“H"状態とすることによ
り、NMOSTQn3を通して、メモリセルキャパシタC1の情報
がビット線BL1に読み出される。ここで信号線SAPを
“H"、信号線SANを“L"としてセンスアンプを作動させ
ることにより、ビット線BL1とビット線BL2の電位差を増
幅させ、ビット線BL1を“L"、ビット線BL2を“H"にす
る。この後、ワード線WL1を“L"とすると、メモリセル
キャパシタC1には増幅された情報が書き込まれる。最後
に信号線SAPと信号線SANをVCC/2、信号線EQを“H"とす
ると、ビット線BL1とビット線BL2は、VCC/2である電圧V
BLにプリチャージされてメモリセルキャパシタC1の情報
を読み出す前と同じ状態となる。
発明が解決しようとする課題 メモリセル部では、第３図に示すように、ワード線WL
1を構成するメモリセルトランジスタQn3のゲートビット
線BL1に接続されたメモリセルトランジスタQn3のドレイ
ン間の寄生容量CGDやワード線WL1を構成するメモリセル
トランジスタQn3のゲートとメモリセルキャパシタC1の
電荷蓄積部に接続されたメモリセルトランジスタQn3の
ソース間の寄生容量CGSがあり、メモリセルの情報の読
み出しあるいは書き込み時にワード線WL1を“H",“L"に
するとき、寄生容量CGD,CGSのカップリングにより、ビ
ット線BL1やメモリセルキャパシタC1の電荷蓄積部の電
位はワード線WL1の電位の変化と同方向に影響を受け
る。特に、メモリセルトランジスタQn3のドレインやソ
ースがフローティング状態のときには、カップリングの
影響を大きく受ける。前記第２図に示した従来のような
センスアンプ回路では、メモリセル１の情報の読み出し
時には、ビット線BL1,BL2がフローティング状態で、ワ
ード線WL1,WL2が“H"になるとき、ビット線BL1,BL2とメ
モリセルキャパシタC1,C2は“H"側へカップリングの影
響を受けやすい。一方、メモリセル１の情報の書き込み
時には、センスアンプ２が作動しており、ビット線BL1,
BL2が固定状態で、ワード線WL1,WL2が“L"になるとき、
ビット線BL1,BL2とメモリセルキャパシタC1,C2は“L"側
へカップリングの影響を受けにくい。このため、情報の
読み出し時にのみ“H"側へカップリングの影響を受ける
ため、メモリセルC1,C2の“L"の情報の書き込み及び読
み出しが困難であった。
1を構成するメモリセルトランジスタQn3のゲートビット
線BL1に接続されたメモリセルトランジスタQn3のドレイ
ン間の寄生容量CGDやワード線WL1を構成するメモリセル
トランジスタQn3のゲートとメモリセルキャパシタC1の
電荷蓄積部に接続されたメモリセルトランジスタQn3の
ソース間の寄生容量CGSがあり、メモリセルの情報の読
み出しあるいは書き込み時にワード線WL1を“H",“L"に
するとき、寄生容量CGD,CGSのカップリングにより、ビ
ット線BL1やメモリセルキャパシタC1の電荷蓄積部の電
位はワード線WL1の電位の変化と同方向に影響を受け
る。特に、メモリセルトランジスタQn3のドレインやソ
ースがフローティング状態のときには、カップリングの
影響を大きく受ける。前記第２図に示した従来のような
センスアンプ回路では、メモリセル１の情報の読み出し
時には、ビット線BL1,BL2がフローティング状態で、ワ
ード線WL1,WL2が“H"になるとき、ビット線BL1,BL2とメ
モリセルキャパシタC1,C2は“H"側へカップリングの影
響を受けやすい。一方、メモリセル１の情報の書き込み
時には、センスアンプ２が作動しており、ビット線BL1,
BL2が固定状態で、ワード線WL1,WL2が“L"になるとき、
ビット線BL1,BL2とメモリセルキャパシタC1,C2は“L"側
へカップリングの影響を受けにくい。このため、情報の
読み出し時にのみ“H"側へカップリングの影響を受ける
ため、メモリセルC1,C2の“L"の情報の書き込み及び読
み出しが困難であった。
課題を解決するための手段 本発明は、上記の問題点を解決するために、センスア
ンプ回路を、一対のビット線と、このビット線に接続さ
れるメモリセルと、このビット線間に設けられて、第１
のハイレベルの電位と第２のローレベルの電位が供給さ
れて動作し、センスアンプ制御信号によってその動作が
制御されるセンスアンプと、一方の電極がスイッチング
手段を介してこのビット線に接続され、他方の電極がビ
ット線制御信号線に接続されるキャパシタと、スイッチ
ング手段を制御する論理回路とからなるビット線制御信
号回路を備え、メモリセルからビット線に読み出される
信号が論理“L"の電位のとき、センスアンプ制御信号に
よってこのビット線をフローティング状態とすると共
に、ビット線制御回路によってスイッチング手段を導通
状態とし、キャパシタの他方の電極に印加される電位を
高い電位から低い電位へ遷移させることによって、この
ビット線の電位を第２のローレベルよりも低い電位に引
き下げるように構成するものである。
ンプ回路を、一対のビット線と、このビット線に接続さ
れるメモリセルと、このビット線間に設けられて、第１
のハイレベルの電位と第２のローレベルの電位が供給さ
れて動作し、センスアンプ制御信号によってその動作が
制御されるセンスアンプと、一方の電極がスイッチング
手段を介してこのビット線に接続され、他方の電極がビ
ット線制御信号線に接続されるキャパシタと、スイッチ
ング手段を制御する論理回路とからなるビット線制御信
号回路を備え、メモリセルからビット線に読み出される
信号が論理“L"の電位のとき、センスアンプ制御信号に
よってこのビット線をフローティング状態とすると共
に、ビット線制御回路によってスイッチング手段を導通
状態とし、キャパシタの他方の電極に印加される電位を
高い電位から低い電位へ遷移させることによって、この
ビット線の電位を第２のローレベルよりも低い電位に引
き下げるように構成するものである。
作用 本発明のセンスアンプ回路では、メモリセルへ“L"の
情報の書き込み時に、ビット線をセンスアンプの“L"側
のみフローティング状態とし、この論理電圧“L"のビッ
ト線に対して、ビット線制御回路から負の電荷を供給
し、その電位をさらに低い電位にすることにより、メモ
リセルの“L"の電荷蓄積量が多くなり、読み出し時に、
ビット線がフローティング状態で、ワード線が“H"にな
るときの“H"側へカップリングの影響を受けても、メモ
リセルの“L"の情報が読み出しやすくなる。
情報の書き込み時に、ビット線をセンスアンプの“L"側
のみフローティング状態とし、この論理電圧“L"のビッ
ト線に対して、ビット線制御回路から負の電荷を供給
し、その電位をさらに低い電位にすることにより、メモ
リセルの“L"の電荷蓄積量が多くなり、読み出し時に、
ビット線がフローティング状態で、ワード線が“H"にな
るときの“H"側へカップリングの影響を受けても、メモ
リセルの“L"の情報が読み出しやすくなる。
実施例 次に、本発明の実施例を第１図を用いて説明する。第
１図は、本発明のセンスアンプ回路の一実施例を示し、
（Ａ）はセンスアンプ及びメモリセル付近の動作を説明
するための典型的な等価回路図、（Ｂ）は（Ａ）の回路
の動作時の信号波形を示すタイミング図である。SAP,SA
N,SANCはセンスアンプへの各制御信号線、BC1,BC2,BC3
は第１、第２及び第３の各ビット線制御信号線、WL1,WL
2はワード線、BL1,BL2はビット線、EQはビット線イコラ
イズ信号線、C1,C2はメモリセルキャパシタ、C3はビッ
ト線制御用キャパシタ、VCPはセルプレート電圧供給
線、VBLはビット線プリチャージ電圧供給線、Qp1,Qp2は
Ｐチャンネル型MOSトランジスタ（PMOST）、Qn1ないしQ
n13はＮチャンネル型MOSトランジスタ（NMOST）、N1,N
2,N3はノード名、１はメモリセル、２はセンスアンプ、
３はビット線制御回路である。
１図は、本発明のセンスアンプ回路の一実施例を示し、
（Ａ）はセンスアンプ及びメモリセル付近の動作を説明
するための典型的な等価回路図、（Ｂ）は（Ａ）の回路
の動作時の信号波形を示すタイミング図である。SAP,SA
N,SANCはセンスアンプへの各制御信号線、BC1,BC2,BC3
は第１、第２及び第３の各ビット線制御信号線、WL1,WL
2はワード線、BL1,BL2はビット線、EQはビット線イコラ
イズ信号線、C1,C2はメモリセルキャパシタ、C3はビッ
ト線制御用キャパシタ、VCPはセルプレート電圧供給
線、VBLはビット線プリチャージ電圧供給線、Qp1,Qp2は
Ｐチャンネル型MOSトランジスタ（PMOST）、Qn1ないしQ
n13はＮチャンネル型MOSトランジスタ（NMOST）、N1,N
2,N3はノード名、１はメモリセル、２はセンスアンプ、
３はビット線制御回路である。
なお、第１図の場合にもメモリセル部は第３図に示し
た従来のメモリセル部と同様に構成されているものとす
る。
た従来のメモリセル部と同様に構成されているものとす
る。
以下に、このセンスアンプ回路の動作について説明す
る。この動作説明に際して、初期はメモリセルキャパシ
タC1には“L"が蓄積されているものとする。まず、メモ
リセルキャパシタC1の情報を読み出すとき、はじめは、
信号線EQが“H"、信号線SAPと信号線SANが電源電圧（VC
C）の1/2、信号線SANCが“H"であることから、ビット線
BL1とビット線BL2は、それぞれ、電位がVCC/2である電
圧線VBLにプリチャージされ、この段階では、信号線BC1
は“L"、信号線BC2は“L"、信号線BC3は“H"である。次
に、信号線EQが“L"となると第１図（Ａ）におけるNMOS
TQn5〜Qn7は、全てオフになるので、ビット線BL1とビッ
ト線BL2は電位VCC/2のままでフローティング状態とな
る。次いで、ワード線WL1を“H"とし、NMOSTQn3を通し
て、メモリセルキャパシタC1の情報をビット線BL1に読
み出す。ここで信号線SAPを“H"、信号線SANを“L"とし
てセンスアンプ２を作動させることにより、ビット線BL
1とビット線BL2の電位差を増幅させ、ビット線BL1を
“L"、ビット線BL2を“H"にする。さらに、この状態
で、信号線BC1を“H"、信号線BC2を“H"とすることによ
り、ノードN1は“H"、ノードN2は、“L"、ノードN3は
“L"となる。そこで、この状態のとき、信号線SANCを
“L"として、このセンスアンプ２内で“L"側のビット線
のみフローティング状態とした後、信号線BC3を“L"と
することにより、ビット線制御用キャパシタC3のカップ
リングによりノードN3の“L"の電位はさらに低い電位に
なり、また、このときオン状態にあるNMOSTQn12を通し
て、ビット線BL1の“L"の電位もさらに低い電位にな
る。
る。この動作説明に際して、初期はメモリセルキャパシ
タC1には“L"が蓄積されているものとする。まず、メモ
リセルキャパシタC1の情報を読み出すとき、はじめは、
信号線EQが“H"、信号線SAPと信号線SANが電源電圧（VC
C）の1/2、信号線SANCが“H"であることから、ビット線
BL1とビット線BL2は、それぞれ、電位がVCC/2である電
圧線VBLにプリチャージされ、この段階では、信号線BC1
は“L"、信号線BC2は“L"、信号線BC3は“H"である。次
に、信号線EQが“L"となると第１図（Ａ）におけるNMOS
TQn5〜Qn7は、全てオフになるので、ビット線BL1とビッ
ト線BL2は電位VCC/2のままでフローティング状態とな
る。次いで、ワード線WL1を“H"とし、NMOSTQn3を通し
て、メモリセルキャパシタC1の情報をビット線BL1に読
み出す。ここで信号線SAPを“H"、信号線SANを“L"とし
てセンスアンプ２を作動させることにより、ビット線BL
1とビット線BL2の電位差を増幅させ、ビット線BL1を
“L"、ビット線BL2を“H"にする。さらに、この状態
で、信号線BC1を“H"、信号線BC2を“H"とすることによ
り、ノードN1は“H"、ノードN2は、“L"、ノードN3は
“L"となる。そこで、この状態のとき、信号線SANCを
“L"として、このセンスアンプ２内で“L"側のビット線
のみフローティング状態とした後、信号線BC3を“L"と
することにより、ビット線制御用キャパシタC3のカップ
リングによりノードN3の“L"の電位はさらに低い電位に
なり、また、このときオン状態にあるNMOSTQn12を通し
て、ビット線BL1の“L"の電位もさらに低い電位にな
る。
ここで、ワード線WL1を“L"としてNMOSTQn3をオフに
すれば、メモリセルキャパシタC1にはビット線BL1のい
っそう低い電位に増幅された“L"の情報が書き込まれ
る。最後に信号線SANCを“H"、信号線BC1を“L"、信号
線BC2を“L"、信号線BC3を“H"、信号線SAPと信号線SAN
をVCC/2、信号線EQを“H"とすると、ビット線BL1とビッ
ト線BL2は、VCC/2である電圧VBLにプリチャージされて
メモリセルキャパシタC1の情報を読み出す前と同じ状態
となる。
すれば、メモリセルキャパシタC1にはビット線BL1のい
っそう低い電位に増幅された“L"の情報が書き込まれ
る。最後に信号線SANCを“H"、信号線BC1を“L"、信号
線BC2を“L"、信号線BC3を“H"、信号線SAPと信号線SAN
をVCC/2、信号線EQを“H"とすると、ビット線BL1とビッ
ト線BL2は、VCC/2である電圧VBLにプリチャージされて
メモリセルキャパシタC1の情報を読み出す前と同じ状態
となる。
このセンスアンプ回路では、メモリセルへ“L"の情報
を書き込む時に、ビット線の“L"側の電位をさらに低い
電位にし、負の電荷蓄積量を多くすることにより、読み
出し時にワード線が“H"になるときの“H"側へカップリ
ングの影響を受けても“L"の情報を誤りなく読み出すこ
とができる。
を書き込む時に、ビット線の“L"側の電位をさらに低い
電位にし、負の電荷蓄積量を多くすることにより、読み
出し時にワード線が“H"になるときの“H"側へカップリ
ングの影響を受けても“L"の情報を誤りなく読み出すこ
とができる。
発明の効果 以上のように、本発明のセンスアンプ回路によれば、
メモリセル容量が小さくなっても、安定に読み出し動作
が可能となり、ひいては高速な半導体メモリ装置を供給
できるようになり、その実用的効果は極めて大きい。
メモリセル容量が小さくなっても、安定に読み出し動作
が可能となり、ひいては高速な半導体メモリ装置を供給
できるようになり、その実用的効果は極めて大きい。
第１図（Ａ）は本発明のセンスアンプ回路の一実施例に
おけるセンスアンプ及びメモリセル付近の回路図、第１
図（Ｂ）は第１図（Ａ）の回路の信号波形図、第２図
（Ａ）は従来のセンスアンプ回路のセンスアンプ及びメ
モリセル付近の回路図、第２図（Ｂ）は第２図（Ａ）の
回路の信号波形図、第３図はメモリセル部の回路図であ
る。 SAP,SAN,SANC……センスアンプ制御信号線、BC1,BC2,BC
3……ビット線制御信号線、WL1,WL2……ワード線、BL1,
BL2……ビット線、EQ……ビット線イコライズ信号線、C
1,C2……メモリセルキャパシタ、C3……ビット線制御用
キャパシタ、VCP……セルプレート電圧供給線、VBL……
ビット線プリチャージ電圧供給線、Qp1,Qp2……Ｐチャ
ンネル型MOSトランジスタ、Qn1ないしQn13……Ｎチャン
ネル型MOSトランジスタ、N1,N2,N3……ノード名、１…
…メモリセル、２……センスアンプ、３……ビット線制
御用回路、CGD……ワード線を構成するメモリセルトラ
ンジスタのゲートとビット線に接続されたメモリセルト
ランジスタのドレイン間の寄生容量、CGS……ワード線
を構成するメモリセルトランジスタのゲートとメモリセ
ルキャパシタの電荷蓄積部に接続されたメモリセルトラ
ンジスタのソース間の寄生容量。
おけるセンスアンプ及びメモリセル付近の回路図、第１
図（Ｂ）は第１図（Ａ）の回路の信号波形図、第２図
（Ａ）は従来のセンスアンプ回路のセンスアンプ及びメ
モリセル付近の回路図、第２図（Ｂ）は第２図（Ａ）の
回路の信号波形図、第３図はメモリセル部の回路図であ
る。 SAP,SAN,SANC……センスアンプ制御信号線、BC1,BC2,BC
3……ビット線制御信号線、WL1,WL2……ワード線、BL1,
BL2……ビット線、EQ……ビット線イコライズ信号線、C
1,C2……メモリセルキャパシタ、C3……ビット線制御用
キャパシタ、VCP……セルプレート電圧供給線、VBL……
ビット線プリチャージ電圧供給線、Qp1,Qp2……Ｐチャ
ンネル型MOSトランジスタ、Qn1ないしQn13……Ｎチャン
ネル型MOSトランジスタ、N1,N2,N3……ノード名、１…
…メモリセル、２……センスアンプ、３……ビット線制
御用回路、CGD……ワード線を構成するメモリセルトラ
ンジスタのゲートとビット線に接続されたメモリセルト
ランジスタのドレイン間の寄生容量、CGS……ワード線
を構成するメモリセルトランジスタのゲートとメモリセ
ルキャパシタの電荷蓄積部に接続されたメモリセルトラ
ンジスタのソース間の寄生容量。
Claims (1)
- 【請求項１】一対のビット線と、該ビット線に接続され
るメモリセルと、前記ビット線間に設けられて、第１の
ハイレベルの電位と第２のローレベルの電位が供給され
て動作し、センスアンプ制御信号によってその動作が制
御されるセンスアンプと、一方の電極がスイッチング手
段を介して前記ビット線に接続され、他方の電極がビッ
ト線制御信号線に接続されるキャパシタと、前記スイッ
チング手段を制御する論理回路とからなるビット線制御
信号回路を備え、前記メモリセルから前記ビット線に読
み出される信号が論理“L"の電位のとき、前記センスア
ンプ制御信号によって前記ビット線をフローティング状
態とすると共に、前記ビット線制御回路によって前記ス
イッチング手段を導通状態とし、前記キャパシタの他方
の電極に印加される電位を高い電位から低い電位へ遷移
させることによって、前記ビット線の電位を前記第２の
ローレベルよりも低い電位に引き下げるように構成する
ことを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014140A JP3056498B2 (ja) | 1990-01-23 | 1990-01-23 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014140A JP3056498B2 (ja) | 1990-01-23 | 1990-01-23 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03219490A JPH03219490A (ja) | 1991-09-26 |
| JP3056498B2 true JP3056498B2 (ja) | 2000-06-26 |
Family
ID=11852847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014140A Expired - Fee Related JP3056498B2 (ja) | 1990-01-23 | 1990-01-23 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3056498B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194296A (ja) * | 1984-10-16 | 1986-05-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6457490A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Dynamic ram |
-
1990
- 1990-01-23 JP JP2014140A patent/JP3056498B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03219490A (ja) | 1991-09-26 |
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