JP3723599B2 - 半導体記憶装置 - Google Patents
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Description
【産業上の利用分野】
この発明は、半導体記憶装置に関し、特に、DRAMのメモリセルアレイおよびその周辺回路に関する。
【0002】
【従来の技術】
半導体記憶装置として、DRAM(ダイナミックランダムアクセスメモリ)が従来から用いられている。
図55は、従来のDRAMの要部の構成を示す回路図である。この図55においては、典型的なフォールデッドビット線(折り返しビット線)を有するDRAMの構成が示される。
図55を参照して、このDRAMは、複数のメモリセル10,10,…、複数のワード線WL,WL,…、複数のビット線対BL,/BL,…、セルプレートCP、複数のセンスアンプSA0,SA0,…およびワードドライバ群WD0を含む。
【0003】
複数のワード線WL,…は、並列配置される。複数のビット線対BL,/BL,…は、ワード線WLと交差する方向に並んで配置される。各ビット線対は、ビット線BLおよび反転ビット線/BLを含む。それらのワード線WLと、ビット線BLおよび反転ビット線/BLとの各交点にメモリセル10が配置される。各メモリセル10は、交差するワード線と、ビット線BLまたは反転ビット線/BLとに接続される。
各メモリセル10は、NチャネルMOSトランジスタ10Tおよびキャパシタ10Cを含む。各メモリセル10においては、対応するビット線BLまたは反転ビット線/BLと、セルプレートSPとの間にトランジスタ10Tおよびキャパシタ10Cが直列に接続される。そのトランジスタ10Tは、ゲート電極が対応するワード線WLに接続される。
【0004】
このような各メモリセル10においては、トランジスタ10Tと、キャパシタ10Cとの間の記憶ノードN10に、HレベルまたはLレベルの1ビットのデータがキャパシタ10Cの電荷として保持される。また、セルプレートCPは、すべてのメモリセル10,…の共通のノードであり、その電位が所定の電位に固定される。
ワードドライバ群WD0は、複数のワードドライバを有し、ワード線WL,…を選択的に活性化する。このように活性化されたワード線WLに接続されたメモリセル10から、対応するビット線BLまたは反転ビット線/BLに記憶ノードN10に保持された電荷が読出される。各センスアンプSA0に1対のビット線対BL,/BLが接続される。各センスアンプSA0は、対応するビット線対BL,/BL間に生じた電位差を検知し増幅する。
【0005】
次に、図55のDRAMにおけるデータの読出動作を説明する。図56は、図55のDRAMの読出動作時の各部の動作波形を示すタイミングチャートである。
その読出動作の初期状態は、次のとおりである。すなわち、記憶ノードN10に、電源電位Vccのレベルに相当するHレベルのデータが保持されており、ビット線対BL,/BLが、1/2Vccの電位にイコライズされている。
図56を参照して、時刻t0で、ワード線WLが接地電位GNDから所定の昇圧電位Vppまで昇圧される。ここで、昇圧電位Vppは、トランジスタ10Tのしきい値電圧をVthとした場合、Vcc+Vth以上の電位である。このようにワード線WLが昇圧されると、記憶ノードN10に保持されていた電荷が、たとえばビット線BLに伝達される。それにより、ビット線対BL,/BL間に微小な電位差ΔVが生じる。その後、時刻t1で、その電位差ΔVが、センスアンプSA0によって増幅される。
【0006】
このように、1本のワード線WLに接続されるすべてのメモリセル10に保持された電荷が、対応するビット線BLまたは反転ビット線/BLに一旦読出される。そして、その後、センスアンプSA0によってビット線対BL,/BLに生じた電位差ΔVが増幅されることになる。さらに、このように読出されたデータは、記憶ノードN10にリストアされる。
【0007】
【発明が解決しようとする課題】
しかし、前述したような従来のDRAMにおいては、解決すべき多くの問題点があった。それらの問題点を以下に説明する。
まず、第1の問題点について説明する。前述した動作から明らかなように、従来のDRAMでは、1本のワード線WLを昇圧することによって、そのワード線WLに接続されたすべてのメモリセル10,…に保持された電荷が、対応するビット線対BL,/BLに読出される。すなわち、すべてのビット線対BL,/BL,…に電荷が読出されることになる。
したがって、DRAMでは、そのように電荷が読出されたすべてのビット線対BL,/BL,…の電位差を、対応するすべてのセンスアンプSA0,…によって増幅する必要がある。
【0008】
このため、1つのメモリセルにアクセスする場合には、そのアクセスの対象となるメモリセル10が含まれるメモリセルアレイ内のすべてのビット線対BL,/BL,…およびそれらに接続されたすべてのセンスアンプSA0,…を活性化する必要がある。
したがって、従来のDRAMでは、アクセスの対象となるメモリセル10が含まれるメモリセルアレイ内のすべてのビット線BLまたは反転ビット線/BLを、1/2VccのレベルからVccのレベルへ充電するか、または1/2VccのレベルからGNDのレベルへ放電する必要がある。このため、従来のDRAMでは、読出動作時に消費する電力の大半を無駄に消費している。
具体例を挙げると次のとおりである。ここで、最も一般的な64MビットのクラスのDRAMにおいて、1本のワード線WLに2048本のビット線BLと、2048本の反転ビット線/BLが接続されている場合を仮定する。
【0009】
その場合には、1本のワード線WLに接続される多数のメモリセル10,…のうちで、アクセスするメモリセル10が1つであった場合には、実に、2047本ずつのビット線BLおよび反転ビット線/BLを充放電するための電荷が無駄に消費される。このように、従来のDRAMでは、無駄な消費電力が多いという問題があった。
次に、第2の問題点を説明する。前述したように、従来のDRAMでは、1本のワード線WLを昇圧したことに応答して、すべてのビット線対BL,/BL,…に生じた電位差ΔVを増幅する必要がある。したがって、すべてのビット線対BL,/BL,…のそれぞれに対応してセンスアンプSA0を設ける必要がある。
【0010】
また、一般的に、ビット線のレイアウトピッチは、メモリセルの縮小化に伴いDRAMの世代ごとに縮小化されていく。しかし、そのように縮小化されるレイアウトピッチに合わせてセンスアンプを適切にレイアウトすることが困難になってきている。
したがって、図55に示されたような従来のメモリセルアレイの構成では、DRAMの大容量化が進められると、センスアンプを適切にレイアウトすることが困難になるという問題があった。
そのような問題に対して、センスアンプのレイアウトのピッチを緩和し得る構成が考えられている。図57は、センスアンプピッチを緩和し得る従来のDRAMの構成を示すブロック図である。図57を参照して、このDRAMでは、2つのセンスアンプSA0およびSA0がビット線対BL,/BLの延在方向に並んで配置される。このようにすれば、ビット線のピッチに対応してセンスアンプを配置することができる。
【0011】
しかし、このようにセンスアンプを配置する場合には次のような不都合が生じる。すなわち、ビット線対BL,/BLの延在方向にセンスアンプSA0およびSA0を並べて配置するため、センスアンプのレイアウト領域の幅Lが増大し、それに伴ってメモリチップ内でメモリセルアレイが占める面積率が相対的に低下する。
そのような構成は、DRAMの大容量化と矛盾する。したがって、DRAMの大容量化に対応できるように、センスアンプのレイアウトピッチを緩和することが必要である。
次に、第3の問題点について説明する。DRAMの大容量化が進むにつれてメモリセル10のサイズが縮小化され、かつ、ワード線WLのピッチが狭くされる。このため、そのような大容量化に従って、ワード線WLの狭いピッチに対応してワードドライバをレイアウトすることが困難になってきている。
【0012】
さらに、そのような大容量化に従って、ワード線WLの幅が細くされ、かつ、メモリセルアレイの面積の増大に対応してワード線WLの長さが増大する。このため、DRAMの大容量化に従って、ワード線WLの抵抗が増大するので、メモリセルへのアクセスが遅延するという問題が生じる。
前述したような従来のDRAMにおけるメモリセルアレイの構成では、大容量化に対応して、ワードドライバおよびワード線を適切にレイアウトすることが困難である。したがって、DRAMの大容量化に対応することができる構成が必要である。
次に、第4の問題点について説明する。メモリセルの微細化およびDRAMの低消費電力化がともに進むに従って、DRAMの電源電位が低電位化される。従来のメモリセルアレイの構造では、メモリセル10からビット線対BL,/BLへの電荷の読出による生じる電位差ΔVは、セル容量をCs、ビット線容量をCb、電源電位をVccとした場合、ΔV=(1/2)×Cs/(Cb+Cs)×Vccで表わされる。したがって、電位差ΔVは、電源電位Vccの低下に比例して減少する。
【0013】
このため、電源電位が低電位化されると、安定なメモリ動作を損なう危険がある。したがって、電源電位が低電位化された場合においても、安定なメモリ動作を実現できる電位差ΔVを得る必要がある。
次に、第5の問題点について説明する。前述したように、DRAMの電源電位は、低電位化されてきている。したがって、メモリセル10に保持される電荷量は、従来よりも減少している。このような電荷量の減少は、電位差ΔVを減少させるほか、リフレッシュおよびソフトエラーのそれぞれに関して直接的に影響する。
まず、電源電位の低電位化がリフレッシュに与える影響について説明する。DRAMのメモリセル10では、特にHレベルのデータを保持している場合に、トランジスタ10Tのサブスレショルドリークと、トランジスタT10のドレイン電極を形成する拡散領域下の接合面におけるジャンクションリークとによって、記憶ノードN10に保持された電荷が減少する。
【0014】
Hレベルのデータを保持している場合、当初は、記憶ノードN10の電位がVccのレベルにあるが、前述したようなリークによってその電位のレベルが徐々に低下する。記憶ノードN10の電位が1/2Vcc以下になると、対応するビット線対BL,/BLに生じる電位差ΔVが負の値となり、Lレベルのデータが読出されることになる。
したがって、DRAMでは、そのように誤ったデータが読出される以前に、メモリセル10にHレベルのデータを再び書込む必要がある。すなわち、そのような場合には、リフレッシュ動作を行なう必要がある。
前述したように、電源電位が低電位化されると、メモリセル10に書込まれるHレベルのデータに対応する電位が低下するので、Hレベルに対応してメモリセル10に保持される電荷(1/2・Vcc・Cs)が減少する。
【0015】
このため、メモリセル10において、Hレベルに対応する記憶ノードN10の電位が1/2Vcc以下となる時間が短くなる。したがって、電源電位が低電位化されると、より頻繁にリフレッシュ動作を行なう必要がある。
しかし、そのようにリフレッシュ動作を頻繁に行なうと、動作において、リフレッシュ動作に要する時間の増大に反して、書込動作および読出動作に割当てられる時間が少なくなる。このため、そのような場合には、データを保持するための電流が増大されるという問題がある。
次に、第5の問題点に関連するソフトエラーの問題について説明する。ソフトエラーとは、DRAMのデバイスの外部または内部から放出されるα線によって、メモリセル10に保持されたデータが破壊されることである。
【0016】
メモリセル10がHレベルの電荷を保持した場合において、保持された電荷は、1/2・Vcc・Csで表わされるが、ソフトエラーに対する耐性は、そのような保持された電荷量の減少に伴って低下する。
したがって、電源電位が低電位化された場合には、メモリセルに保持する電荷量を少なくしないようにする何らかの対策を講じる必要がある。
次に、第6の問題点について説明する。DRAMでは、一般的に、ワード線WLの昇圧電位等に用いるために、電源電位Vccよりも高いレベルの内部電位である昇圧電位Vppを使用している。
この昇圧電位Vppを使用することは、メモリセル10の電荷を効率的に読出すために有効であるが、その反面、電源電位Vcc以上の電位を発生する必要があるため、エネルギ効率が悪く、DRAMの低消費電力化に適していない。
【0017】
また、その場合は、複数種類のレベルの電源電位を必要とするために、とくにワードドライバ等の昇圧電位Vppを使用する回路が複雑化する。このため、昇圧電位Vppを使用することは、前述した第3の問題で述べたワード線ピッチの問題と関連して、DRAMの大容量化に不利である。
したがって、低消費電力化を目指すデバイスまたは次の世代の大容量化を目指すデバイスでは、なるべく昇圧電位Vppを用いないようなアーキテクチャを採用するこが望ましい。
次に、第7の問題点について説明する。DRAMでは、大容量化に伴って、ワード線WLおよびビット線対BL,/BLは、その数が増大するとともに微細化が進められる。したがって、そのようなDRAMでは、不良が生じたワード線、不良が生じたビット線およびセルプレートの相互間でショートが多発する傾向がある。
【0018】
ワード線およびビット線の不良は、スペアのワード線およびビット線をそれぞれ使用することにより救済できる。しかし、そのような救済を行なっても、前述のようなショートによるリーク電流の増大を抑制することはできない。したがって、次の世代の大容量化を目指したデバイスでは、メモリセルアレイ内のショートによるリーク電流の増大を抑えるようなアーキテクチャを採用することが必要である。
この発明の主な目的は、大容量化に適した構成のDRAMを提供することである。
この発明の他の目的は、DRAMの消費電力を低減することである。
この発明のさらに他の目的は、センスアンプのレイアウトピッチを緩和することである。
【0019】
この発明のさらに他の目的は、ワード線のレイアウトピッチを緩和することである。
この発明のさらに他の目的は、ワード線の電気抵抗を低減することである。
この発明のさらに他の目的は、メモリセルアレイからビット線対に読出される電位差を増大することである。
この発明のさらに他の目的は、メモリセルに保持される電荷量を増大することである。
この発明のさらに他の目的は、ワード線を活性化する際に、昇圧電位を用いないようにすることである。
この発明のさらに他の目的は、メモリセルアレイ内でのショートによるリーク電流を抑制することである。
【0022】
【課題を解決するための手段】
請求項1に記載の本発明は、半導体記憶装置であって、複数のビット線対、ワード線、複数のメモリセルおよび複数のセンスアンプ手段を備える。
複数のビット線対は、各々がビット線および反転ビット線を有し、並列配置される。ワード線は、複数のビット線対に交差して配置され、データの読出時に所定の電位にされる。
【0023】
複数のメモリセルは、複数のビット線対と、ワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続される。各ビット線対に接続されたメモリセルは、第1および第2の電極を有し、その第1の電極が反転ビット線に接続されたキャパシタと、ワード線の電位を受けるゲート電極を有し、第2の電極およびビット線の間に接続されるMOSトランジスタとを含む。複数のセンスアンプ手段は、複数のビット線対のそれぞれに対応して設けられ、各々が、対応するビット線対の電位差を検知し増幅するためのものである。
その複数のセンスアンプ手段の各々は、データの読出時に、対応するメモリセルがその読出のために選択された場合に、対応するビット線対の電位を、そのメモリセルにおいてMOSトランジスタが所定の電位に応答して導通することが可能になる第2の電極の電位を得る第1のレベルにし、対応するメモリセルがその読出のために選択されていない場合に、対応するビット線対の電位を、そのメモリセルにおいてMOSトランジスタが所定の電位に応答して導通することが不可能になる第2の電極の電位を得る第2のレベルにする。
【0024】
請求項2に記載の本発明は、請求項1に記載の発明において、対応するメモリセルが読出のために選択されたセンスアンプ手段が、ワード線が所定の電位にされる前に、対応するビット線対の電位を第1のレベルにすることを特徴とする。
請求項3に記載の本発明は、請求項1に記載の発明において、対応するメモリセルが読出のために選択されたセンスアンプ手段が、ワード線が所定の電位にされた後に、対応するビット線対の電位を第1のレベルにすることを特徴とする。
請求項4に記載の本発明は、半導体記憶装置であって、複数のビット線対、複数のワード線、複数のメモリセルおよび複数のセンスアンプ手段を備える。
複数のビット線対は、各々がビット線および反転ビット線を有し、並列配置される。複数のワード線は、複数のビット線対に交差して配置され、データの読出時に選択的に所定の電位にされる。
【0025】
複数のメモリセルは、複数のビット線対と、複数のワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続される。各ビット線対に接続された複数のメモリセルは、第1および第2のメモリセルを含む。
第1のメモリセルは、第1および第2の電極を有し、その第1の電極が反転ビット線に接続された第1のキャパシタと、第1のワード線の電位を受ける第1のゲート電極を有し、第2の電極およびビット線の間に接続された第1のMOSトランジスタとを含む。
第2のメモリセルは、第3および第4の電極を有し、その第3の電極がビット線に接続された第2のキャパシタと、第2のワード線の電位を受ける第2のゲート電極を有し、第4の電極および反転ビット線の間に接続された第2のMOSトランジスタとを含む。
【0026】
複数のセンスアンプ手段は、複数のビット線対のそれぞれに対応して設けられ、各々が、対応するビット線対の電位差を検知し増幅するためのものである。
複数のセンスアンプ手段の各々は、データの読出時に、対応する第1および第2のメモリセルがその読出のために選択された場合に、対応するビット線対の電位を、それらのメモリセルにおいて第1および第2のMOSトランジスタが所定の電位に応答して導通することが可能になる第2および第4の電極の電位を得る第1のレベルにし、対応する第1および第2のメモリセルがその読出のために選択されていない場合に、対応するビット線対の電位を、それらのメモリセルにおいて第1および第2のMOSトランジスタが所定の電位に応答して導通することが不可能になる第2および第4の電極の電位を得る第2のレベルにする。
【0027】
請求項5に記載の本発明は、請求項4に記載の発明において、隣り合う2つのビット線対において、一方のビット線対に接続された複数のメモリセルと、他方のビット線対に接続された複数のメモリセルとが互いに異なるワード線に接続されたことを特徴とする。
請求項6に記載の本発明は、請求項4に記載の発明において、複数のセンスアンプ手段の各々が、対応するビット線対の延在方向の中央部に設けられ、第1のメモリセルおよび第2のメモリセルが、センスアンプ手段を挟んで配置され、さらに、隣り合うビット線対のそれぞれに対応するセンスアンプ手段が、所定数のワード線を挟んでその両側に配置されたことを特徴とする。
【0068】
請求項7に記載の本発明は、半導体記憶装置であって、ワード線、複数のメモリセル、複数のセンスアンプ手段、複数のセンスアンプ選択線、複数のビット線対選択線および複数のゲート手段を備える。
複数のビット線対は、各々がビット線および反転ビット線を有し、並列配置される。ワード線は、複数のビット線対に交差して配置され、データの読出時に所定の電位にされる。
複数のメモリセルは、複数のビット線対と、ワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続される。各ビット線対に接続されたメモリセルは、第1および第2の電極を有し、その第1の電極が反転ビット線に接続されたキャパシタと、ワード線の電位を受けるゲート電極を有し、第2の電極およびビット線の間に接続されたMOSトランジスタとを含む。
【0069】
複数のセンスアンプ手段は、各々が、少なくとも2対のビット線対に対応して設けられ、対応するそれらのビット線対の電位差を選択的に検知し増幅するためのものである。複数のセンスアンプ選択線は、複数のセンスアンプ手段のそれぞれに対応し、複数のビット線対と並列配置され、複数のセンスアンプ手段を選択的に動作させるために選択的に活性化される。さらに、複数のセンスアンプ手段の各々は、対応するセンスアンプ選択線が活性化された場合に活性化される。
複数のビット線対選択線は、複数のビット線対のそれぞれに対応し、複数のビット線対と交差する方向に配置され、対応するビット線対の電位をそれに対応するセンスアンプ手段へ伝達させるために選択的に活性化される。
複数のゲート手段は、複数のビット線対のそれぞれに対応して設けられ、複数のビット線対およびセンスアンプ手段の間にそれぞれ接続され、各々が、対応するビット線対選択線の電位を受け、対応するビット線対の電位をそれに対応するセンスアンプ手段へ伝達するためのものである。
【0070】
さらに、複数のセンスアンプ手段の各々は、データの読出時に、選択されたビット線対の電位を、そのメモリセルにおいてMOSトランジスタが所定の電位に応答して導通することが可能になる第2の電極の電位を得る第1のレベルにし、選択されていないビット線対の電位を、そのメモリセルにおいてMOSトランジスタが所定の電位に応答して導通することが不可能になる第2の電極の電位を得る第2のレベルにする。
【0082】
【作用】
請求項1に記載の本発明によれば、複数のメモリセルの各々は、対応するビット線と、反転ビット線との間に接続されている。そのため、データの読出時において、選択されたメモリセルは、対応するビット線対が第1のレベルにされることにより生じるキャパシタのカップリングによってワード線が所定の電位に活性化されることに応答してMOSトランジスタが導通することが可能な状態にされる。
【0083】
一方、選択されていないメモリセルは、対応するビット線対が第2のレベルにされることにより、ワード線が所定の電位にされることに応答してMOSトランジスタが導通することが不可能な状態にされる。
このため、ワード線が所定の電位に活性化された場合、そのワード線に接続された複数のメモリセルのうち、選択されたもののみにおいて、MOSトランジスタが導通される。したがって、ワード線に接続された複数のメモリセルのうち、選択されたもののみから、保持された電荷(データ)が、対応するビット線に読出される。
さらに、各メモリセルがビット線と、反転ビット線との間に接続されているために、メモリセルに保持された電荷は、ビット線および反転ビット線の両方に読出される。このため、ビット線対に生じる電位差が大きいので、その電位差を増幅するセンスアンプ手段は、安定した増幅動作を行なうことができる。
【0084】
請求項2に記載の本発明によれば、対応するメモリセルが読出のために選択されたセンスアンプ手段が、ワード線が所定の電位にされる前に、対応するビット線対の電位を第1のレベルにするようにした場合において、ワード線に接続された複数のメモリセルのうち、選択されたもののみから、保持された電荷(データ)が、対応するビット線対に読出される。
請求項3に記載の本発明によれば、対応するメモリセルが読出のために選択されたセンスアンプ手段が、ワード線が所定の電位にされた後に、対応するビット線対の電位を第1のレベルにするようにした場合において、ワード線に接続された複数のメモリセルのうち、選択されたもののみから、保持された電荷(データ)が、対応するビット線対に読出される。
【0085】
請求項4に記載の本発明によれば、各々がビット線において、第1および第2のメモリセルが、ともにビット線対と、反転ビット線対との間に接続されている。このため、データの読出時において、選択された第1および第2のメモリセルは、対応するビット線対が第1のレベルにされることにより生じるキャパシタのカップリングによって、ワード線が所定の電位に活性化されることに応答してMOSトランジスタが導通することが可能な状態にされる。
一方、選択されていない第1および第2のメモリセルの各々は、対応するビット線対が第2のレベルにされることにより、ワード線が所定の電位にされることに応答してMOSトランジスタが導通することが不可能な状態にされる。
このため、ワード線が所定の電位に活性化された場合、そのワード線に接続された複数の第1または第2のメモリセルのうち、選択されたもののみにおいて、MOSトランジスタが導通される。したがって、ワード線に接続された複数のメモリセルのうち、選択された第1または第2のメモリセルのみから、保持された電荷(データ)が、対応するビット線対に読出される。
【0086】
さらに、各ビット線対に接続された複数のメモリセルは、MOSトランジスタがビット線に接続された第1のメモリセルと、MOSトランジスタが反転ビット線に接続された第2のメモリセルとを含むため、各ビット線対の容量バランスがとられ得る。
請求項5に記載の本発明によれば、隣り合う2つのビット線対において、一方のビット線対に接続された複数のメモリセルと、他方のビット線対に接続された複数のメモリセルとが互いに異なるワード線に接続されている。
このため、1つのワード線が活性化された場合において、隣り合う2つのビット線対は、一方にメモリセルからの電荷(データ)が読出されるが、他方には、読出されない。したがって、動作において、電荷が読出されないビット線対が、電荷が読出されるビット線対からその他のビット線対へ伝わるおそれがあるノイズをキャンセルするシールドとして働く。
【0087】
請求項6に記載の本発明によれば、各ビット線対において、ビット線対への接続態様が異なる第1および第2のメモリセルが、ビット線対の中央部に設けられたセンスアンプ手段を挟んで配置されるので、ビット線と反転ビット線との容量バランスがとられ得る。
さらに、隣り合うビット線対のそれぞれに対応するセンスアンプ手段が、ワード線を挟んで両側に交互に配置されるため、センスアンプ手段のレイアウトピッチが緩和される。
【0113】
請求項7に記載の本発明によれば、複数のメモリセルの各々が、対応するビット線と、反転ビット線との間に接続されている。このため、データの読出時において、選択されたメモリセルのみが、対応するビット線対が第1のレベルにされることにより生じるキャパシタのカップリングによって、ワード線が所定の電位に活性化されることに応答してMOSトランジスタが導通することが可能な状態にされる。
このため、ワード線が所定の電位に活性化された場合、そのワード線に接続された複数のメモリセルのうち、選択されたもののみにおいて、MOSトランジスタが導通される。
【0114】
また、センスアンプ選択線が選択的に活性化されることにより、複数のセンスアンプ手段が選択的に活性化される。さらに、複数のビット線対選択線が選択的に活性化されることにより、複数のゲート手段が選択的に動作される。これにより、選択されたセンスアンプ手段に対応する複数のビット線対のうちのいずれかからそのセンスアンプ手段に電位が伝達される。
したがって、選択されたセンスアンプ手段によって、対応するビット線対の電位の制御が行なわれる。
【0120】
【実施例】
次に、この発明の実施例を図面に基づいて詳細に説明する。
第1実施例
図1は、第1実施例によるDRAMの全体構成を示すブロック図である。
図1を参照して、このDRAM1000は、メモリセルアレイ100、ロウデコーダ200、コラムデコーダ300、センスアンプ群400、入出力回路500、行および列アドレスバッファ600、入力バッファ700、出力バッファ800、クロック発生回路900および論理ゲート901を含む。
このDRAM1000は、電源電位Vccおよび接地電位GNDを受けて動作する。メモリセルアレイ100は、複数のワード線、それらのワード線に直交する複数のビット線対および複数のワード線ならびに複数のビット線対の交点のそれぞれに配置されたメモリセルを含む。それらのメモリセルには、データに対応する電荷が蓄積される。
【0121】
クロック発生回路900は、コラムアドレスストローブ信号/CASおよびロウアドレスストローブ信号/RASを受け、それらの信号に応答してクロック信号を発生する。
そのクロック信号は、ロウデコーダ200、コラムデコーダ300、行および列アドレスバッファ600にそれぞれ供給されるとともに、論理ゲート901を介して、入力バッファ700および出力バッファ800へそれぞれ供給される。そのクロック信号を受けたロウデコーダ200等は、供給されたクロック信号に応答して動作する。
行および列アドレスバッファ600は、外部アドレス信号A0〜A11を受け、内部アドレス信号をロウデコーダ200およびコラムデコーダ300にそれぞれ供給する。ロウデコーダ200は、内部アドレス信号に基づいて、複数のワード線を選択的に駆動する。コラムデコーダ300は、内部アドレス信号に基づいて、複数のビット線対のいずれかを選択する。
【0122】
センスアンプ群400は、複数のセンスアンプを含む。各センスアンプは、対応するビット線対の電位差を検知・増幅する。入出力回路500は、コラムデコーダ300によって選択されたビット線対の電位差に応じたレベルの信号を出力バッファ800を介して外部へ供給する。また、入出力回路500は、コラムデコーダ300によって選択されたビット線対に、外部から入力バッファ700を介して入力されたデータに応じた電位差を供給する。
以下、このような構成を有するDRAMを詳細に説明する。図2は、第1実施例によるDRAMの要部の構成を示す回路図である。
このDRAMは、ワード線WL、ビット線BL1,BL2、電極ノードEN1,EN2、メモリセル1,2、ワードドライバ201、電位制御回路301およびセンスアンプSA11,SA12を含む。
【0123】
ワード線WLと、ビット線BL1およびBL2とが交差して配置される。電極ノードEN1およびEN2が、ビット線BL1およびBL2と平行に配置される。メモリセル1が、ワード線WLと、ビット線BL1および電極ノードEN1との交点に配置される。メモリセル2が、ワード線WLと、ビット線BL2および電極ノードEN2との交点に配置される。
メモリセル1は、NチャネルMOSトランジスタ1Tおよびキャパシタ1Cを含む。キャパシタ1Cは、一方の電極が電極ノードEN1に接続される。トランジスタ1Tは、ワード線WLと接続されたゲート電極を有し、ソース電極(またはドレイン電極)がビット線BL1に接続され、ドレイン電極(またはソース電極)がキャパシタ1Cの他方の電極に接続される。トランジスタ1Tと、キャパシタ1Cとの接続ノードが、記憶電荷を保持するための記憶ノードN1である。
【0124】
メモリセル2は、メモリセル1と同様の構成を有する。すなわち、メモリセル2は、NチャネルMOSトランジスタ2Tおよびキャパシタ2Cを含み、それらがメモリセル1と同様の接続態様で、ワード線WL、ビット線BL2および電極ノードEN2に接続される。トランジスタ2Tと、キャパシタ2Cとの接続ノードが、記憶ノードN2である。
ワード線WLの電位は、ワードドライバ201によって昇圧または降圧される。電極ノードEN1およびEN2の各々の電位は、電位制御回路301によって制御される。この電位制御回路301は、たとえば、図1のコラムデコーダ300に含まれる。
センスアンプSA11が、ビット線BL1に接続され、センスアンプSA12が、ビット線BL2に接続される。センスアンプSA11およびSA12の各々は、対応するビット線の電位を増幅するためのものである。
【0125】
次に、図2のDRAMの動作を説明する。図3は、図2のDRAMの各部の動作波形を示すタイミングチャートである。
図3を参照して、このタイミングチャートには、ワード線WL、電極ノードEN1、記憶ノードN1、ビット線BL1、電極ノードWEN2、記憶ノードN2およびビット線BL2の動作波形がそれぞれ示される。
以下の説明は、次のように定義された条件に基づいて行なう。電位V1は、電源電位Vccのレベルまたはその近傍のレベルの電位と定義する。電位V0は、接地電位GND(0V)のレベルまたはその近傍のレベルの電位と定義する。
また、電圧Vthはトランジスタ1および2の各々のしきい値電圧とし、電圧Vwはワード線WLの昇圧電圧とし、電圧Vcは電極ノードEN1およびEN2の各々の降圧電圧とし、電位Vbはビット線BL1およびBL2の各々の初期電位とし、さらに、電位Vsは記憶ノードN1およびN2の各々の電位とする。
【0126】
さらに、メモリセル1および2の各々において、記憶ノードの電位は、Hレベルの場合にVw−Vth+Vcであり、Lレベルの場合にVw−Vthであると仮定する。
動作において、時刻t0では、ビット線BL1およびBL2の初期電位Vbは、ともに電位V1のレベルでフローティング状態にされている。その初期電位Vbは、V1でなくてもよい。すなわち、初期電位Vbは、Vb≧Vw−Vthであればよく、また、フローティング状態でも固定状態でもよい。
次に、時刻t1において、電極ノードEN1の電位が、降圧電圧Vcだけ降圧される。その場合、電極ノードEN1の電位は、電位V1から電位V0へ降圧される。なお、降圧電圧Vcは、Vcc−GNDでなくてもよい。
【0127】
その場合において、電極ノードEN2は、電位V1に保持される。このように電極ノードEN1が降圧されることにより、記憶ノードN1の電位Vsが、キャパシタ1Cのカップリングによって降圧電圧Vcだけ下がる。
記憶ノードN1がHレベルである場合は、そのカップリングによって電位がVw−Vthになる。一方、記憶ノードN1がLレベルである場合には、そのカップリングによって、電位がVw−Vth−Vcになる。
次に、時刻t2において、ワード線WLの電位が、昇圧電圧Vwだけ昇圧される。ここでは、ワード線WLが、電位V0から電位V1へ昇圧される。記憶ノードN1の電位Vsは、Lレベルである場合に、Vw−Vth以下である。このため、その場合には、ワード線WLの昇圧に応答してトランジスタ1Tが導通する。
【0128】
一方、記憶ノードN2は、Lレベルである場合もHレベルである場合も、ともに電位VsがVw−Vth以上である。このため、ワード線WLが昇圧されても、トランジスタ2Tは非導通状態を保持する。
したがって、ワード線WLが昇圧された場合、メモリセル1は、記憶データが破壊されて、保持された電荷がビット線BL1に読出される。一方、その場合において、メモリセル2は、記憶データを保持するので、その保持された電荷がビット線BL2に読出されない。
次に、時刻t3において、ビット線BL1に読出された電位が、センスアンプSA11によって増幅される。Lレベルの記憶データに対応する電位が増幅される場合には、ビット線BL1および記憶ノードN1のそれぞれは、電位V0のレベルになる。
【0129】
一方、Hレベルの記憶データに対応する電位が増幅される場合には、ビット線BL1の電位が電位V1のレベルになり、記憶ノードN1の電位Vsが、Vw−Vthになる。このような場合、ビット線BL2は、電荷が読出されないので、電位が増幅されない。
次に、時刻t4において、電極ノードEN1の電位が、電位V1のレベルに戻される。それに応答して、記憶ノードN1の電位Vsは次のようになる。すなわち、Hレベルの記憶データに対応する場合は、記憶ノードN1の電位Vsが、キャパシタ1Cのカップリングを受けて、Vs=Vw−Vth+Vcのレベルになる。一方、Lレベルの記憶データに対応する場合は、記憶ノードN1の電位Vsが、Vs=V0に保持される。
【0130】
次に、時刻t5で、ビット線BL1の電位が、電位V1のレベルに戻される。それに応答して、記憶ノードN1の電位Vsは、次のようになる。すなわち、Lレベルの記憶データに対応する場合、電位Vsは、Vs=Vw−Vthになる。その後、ワード線WLの電位が、電位V0に戻される。これによって、一連の読出動作が終了する。
このような動作によれば、ビット線および電極ノードを選択的に動作させることにより、同じワード線WLに接続された複数のメモリセル1および2のうち、一部のメモリセル1または2を読出非破壊状態にすることができる。ここで読出非破壊状態とは、一度読出したデータをさらにメモリセルに書込む必要がない状態をいう。
【0131】
このように、第1実施例によれば、ビット線を選択的に動作させることができるため、消費電力を低減することができる。さらに、電極ノードの電位を制御することによりデータの読出しを行なうため、ワード線の昇圧電圧を小さくすることができる。
なお、この第1の実施例においては、時刻t4,t5およびt6のそれぞれのタイミングで行なわれる動作を、任意に入れ換えて実行してもよい。その場合にも、前述と同様の効果が得られる。また、時刻t3およびt2に行なわれる動作を、同時に実行してもよい。その場合にも、前述と同様の効果が得られる。
第2実施例
次に、第2実施例について説明する。この第2の実施例においては、第1実施例で示した図3における時刻t1で行なわれる動作と、時刻t2で行なわれる動作とのタイミングを入れ換えた場合について説明する。すなわち、この場合には、ワード線WLの電位を昇圧した後に、電極ノードEN1の電位を降圧する場合について説明する。
【0132】
図4は、第2実施例にるDRAMの各部の動作波形を示すタイミングチャートである。この図4の説明においては、図3と同じ動作の部分の説明を省略する。
第1実施例においては、電極ノードEN1の電位を降圧した際に、記憶ノードN1の電位Vsが、Vw−Vth−Vcになる場合がある。(Lレベルの記憶データに対応する場合)。その場合には、電位Vw,VcおよびVthの関係によっては、記憶ノードN1の電位Vsが、Vs<GNDとなる可能性がある。そのようになれば、記憶ノードN1に不要な電荷が注入されるおそれがある。
そのような状態を避けたい場合は、図4に示されるように、ワード線WLの電位を昇圧した後に、電極ノードEN1の電位を降圧すればよい。このようにすれば、記憶ノードEN1の電位Vsが、接地電位GND以上にすることができる。
【0133】
それに加えて、この第2実施例によれば、第1実施例の場合と同様の効果を得ることができる。すなわち、同じワード線WLに接続される複数のメモリセル1および2の一部のメモリセル1または2を読出非破壊状態にすることができる。このため、ビット線を選択的に動作させることができるので、消費電力を低減できる。さらに、ワード線の昇圧電圧を小さくすることができる。
なお、この第2実施例においても、時刻t4,t5およびt6のそれぞれで行なわれる動作を任意に入れ換えて実行してもよい。その場合にも前述の場合と同様の効果が得られる。
第3実施例
次に、第3実施例について説明する。第1実施例または第2実施例においては、Hレベルの記憶データに対応する電荷が、ビット線BL1へ全く、または、わずかしか読出されない。この第3実施例では、Hレベルの記憶データに対応する電荷がビット線BL1へ十分に読出されるようにした例を説明する。
【0134】
図5は、第3実施例によるDRAMの各部の動作波形を示すタイミングチャートである。この図5の説明においては、図3および図4と同じ動作の説明を省略する。
図5に示された動作は、第2実施例の動作を変形した例である。動作において、時刻t0で、ビット線BL1が、電位V1から電位V0へ降圧される。その後は、第2実施例で説明した動作と同じ制御が行なわれる。
このようにすれば、ワード線WLが昇圧される前に、ビット線BL1が低い電位にされる。このため、Hレベルの記憶データに対応する場合およびLレベルの記憶データに対応する場合の両方において、ともに、ワード線WLの電位が昇圧されることに応答して、トランジスタ1Tが導通される。
【0135】
したがって、この場合には、Hレベルの記憶データに対応する電荷もビット線BL1に読出されるため、時刻t3から始まる増幅動作を容易に行なうことができる。
なお、図5においては、第2実施例に示された図4の動作を基礎としてビット線BL1の電位を降圧する動作を示したが、これに限らず、第1実施例に示された図3の動作を基礎としてビット線BL1の電位を降圧してもよい。
さらに、この第3実施例によれば、第1および第2の実施例と同様の効果も得られる。すなわち、同じワード線に接続される複数のメモリセルのうちの一部のメモリセルを読出非破壊状態にすることができる。このため、ビット線を選択的に動作させることができるので、消費電力を低減できる。さらに、ワード線の昇圧電圧を小さくすることができる。さらに、この第3実施例においては、時刻t4,t5およびt6のそれぞれのタイミングで行なわれる動作を任意に入れ換えて実行してもよい。その場合においても、前述の場合と同様の効果を得ることができる。
【0136】
第4実施例
次に、第4実施例について説明する。この第4実施例においては、図2に示された構成において、メモリセル1および2の各々のトランジスタを、PチャネルMOSトランジスタに置き換えた場合の例を説明する。
図6は、第4実施例によるDRAMの要部の構成を示す回路図である。
図6の構成が、図2の構成と異なるのは次の点である。すなわち、図2の構成において、メモリセル1および2が、それぞれメモリセル1Pおよび2Pに置き換られている。これらのメモリセル1Pおよび2Pの各々が図2のメモリセル1および2の各々と異なるのは、MOSトランジスタとして、PチャネルMOSトランジスタ1PTまたは2PTが設けられていることである。
【0137】
このような構成において、実施例1〜3のそれぞれと同様の制御を行なうことにより、実施例1〜実施例3で得られる効果と同様の効果を得ることができる。
なお、このようなPチャネルMOSトランジスタへの置換えは、以下の第5〜第12実施例におけるメモリセルに適用することも可能である。
第5実施例
次に、第5実施例について説明する。この第5実施例においては、実施例1〜3のそれぞれと同様の動作をすることが可能なその他のDRAMの構成の例を説明する。
図7は、第5実施例によるDRAMの要部の構成を示す回路図である。この図7において図2と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【0138】
図7の構成が、図2と異なるのは次の点である。電極ノードの代わりに、コラム選択線CSLが配置される。このコラム選択線CSLは、コラムデコーダ302によって選択的に活性化され、その電位が制御される。ビット線BLは、複数本に分割されている。コラム選択線CSLは、1本のビット線BLの2倍以上の長さを有する。
1本のコラム選択線と、1本のビット線BLとの間に、複数のメモリセル1,1,…が接続されている。各メモリセル1は、キャパシタ1Cがコラム選択線CSLに接続され、トランジスタ1Tがビット線BLに接続される。1本のコラム選択線CSLに接続された複数のメモリセルは、異なるワード線WL,WL,…にそれぞれ接続される。
【0139】
複数のワード線WL,WL,…は、それらのワード線にそれぞれ対応する複数のワードドライバを含むワードドライバ群WDによって選択的に活性化される。このような構成によれば、ワード線WLを選択的に活性化し、コラム選択線CSLを選択的に活性化することにより、データの読出を行なうメモリセル1を選択することができる。
また、コラムデコーダ302によって選択したコラム選択線CSLの電位を、第1〜第3の実施例で示したように制御することにより、それらの実施例と同様の動作を行なうことができる。なお、コラム選択線CSLを白金(Pt)等の金属で構成してもよい。そのようにすれば、キャパシタ1Cの上部電極の上層の金属線およびコンタクト部が不要になるので、製造プロセスを極めて簡単化することができる。
【0140】
第6実施例
次に、第6実施例について説明する。この第6実施例においては、第5実施例の変形例について説明する。
図8は、第6実施例によるDRAMの要部の構成を示す回路図である。この図8において図7と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
図8の構成のうち、特徴的な部分は、隣り合うコラムにおける複数のメモリセル1,1,…が、異なるワード線に交互に接続されていることである。この場合には、どの1本のワード線WLが活性化されても、隣り合うビット線BL,BLのどちらか一方にだけデータが読出される。このため、1本のワード線WLが活性化されると、並列した複数のビット線BL,BL,…には、1本おきにデータが読出される。
【0141】
このように、隣り合うビット線の両方にデータが読出されないため、データが読出されないビット線BLが、データが読出される複数のビット線BLの間で生じるノイズをキャンセルするシールドとして働く。このため、このような構成によれば、ビット線BLの電位を増幅する場合のセンスマージンを大きくすることができる。
さらに、この第6実施例においては、第5実施例で得られる効果と同様の効果を得ることもできる。
第7実施例
次に、第7実施例について説明する。この第7実施例では、図7の構成に、さらに、サブコラムデコーダおよびサブコラム選択線を設け、サブコラム選択線と、ビット線との間にメモリセルを接続した例を説明する。
【0142】
図9は、第7実施例によるDRAMの要部の構成を示す回路図である。図9の構成が、図7のものと異なるのは次の点である。
コラムデコーダ(図示せず)によって選択的に活性化されるメインコラム選択線MCSLには、サブコラムデコーダ303が接続される。サブコラムデコーダ303は、所定数のメインコラム選択線MCSLに対応する。
このようなサブコラムデコーダ303は、所定数のロウおよび所定数のコラムごとに対応して設けられる。サブコラムデコーダ303には、複数本のサブコラム選択線SCSL,…が接続される。さらに、サブコラムデコーダ303には、複数のコラムデコード線63が接続される。また、1本のメインコラム選択線MCSLに対応して複数本のサブコラム選択線SCSL,…が設けられる。
【0143】
ビット線BLと並列にサブコラム選択線SCSLが配置される。サブコラム選択線SCSLは、各ビット線BLに対応して設けられる。各メモリセル1は、対応するビット線BLと、サブコラム選択線SCSLとの間に接続される。この例において、各メモリセル1は、キャパシタ1Cがサブコラム選択線SCSLに接続される。1つのサブコラムデコーダ303に接続された複数のサブコラム選択線SCSLは、サブコラムデコーダ303によって選択的に活性化される。
動作において、メインコラム選択線MCSLが活性化されたことに応答して、それに対応するサブコラムデコーダ303が、サブコラム選択線SCSLを選択的に活性化する。これにより、選択的に活性化されたワード線WLと、選択的に活性化されたサブコラム選択線SCSLによって、データの読出を行なうメモリセル1が選択される。
【0144】
このような構成によれば、サブコラムデコーダ303によって、サブコラム選択線SCSLの電位を、第1〜第3の実施例に示される電極ノードと同様に制御することにより、第1〜第3実施例と同様の動作を実現することができる。
さらに、この第7実施例では、1本のメインコラム選択線MCSLに対応して複数のサブコラム選択線SCSLが設けられており、コラムの選択が複数のサブコラムデコーダ303で分割的に行なわれる。したがって、サブコラム選択線SCSLは、図7に示されたコラム選択線CSLよりも容量が小さい。このため、この第7実施例のDRAMでは、第5実施例のDRAMよりも高速で動作を行なうことができる。
第8実施例
次に、第8実施例について説明する。この第8実施例では、第7実施例の変形例について説明する。
【0145】
図10は、第8実施例によるDRAMの要部の構成を示す回路図である。この図10において図9と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図10の構成において特徴的な部分は、隣り合うコラムの複数のメモリセル1,1,…が、交互に異なるワード線WLに接続されていることである。このため、図10の構成においては、第6実施例の場合と同様に、1本のワード線WLが活性化された場合に、複数のビット線BL,BL,…において、1本おきにデータが読出される。
したがって、データが読出されないビット線BLおよびそれに対応するサブコラム選択線SCSLが、データが読出される複数のビット線BLの間で生じるノイズをキャンセルするシールドとして働く。このため、ビット線BLの電位を増幅する場合のセンスマージンを大きくすることができる。
【0146】
第9実施例
次に、第9実施例について説明する。この第9実施例においては、第5実施例の変形例について説明する。
図11は、第9実施例によるDRAMの要部の構成を示す回路図である。この図11において図7と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図11の構成が図7のものと異なるのは、メモリセル3,3,…の各々の構成である。各メモリセル3は、図7のメモリセル1とは逆に、キャパシタ3Cがビット線BLに接続され、トランジスタ3Tがコラム選択線CSLに接続される。このような構成の場合でも、第5実施例と同様の動作を行ない、その結果、第5実施例と同様の効果を得ることができる。
【0147】
第10実施例
次に、第10実施例について説明する。この第10実施例においては、第6実施例の変形例を説明する。
図12は、第10実施例によるDRAMの要部の構成を示す回路図である。この図12において図8と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
図12の構成が図8のものと異なるのは、メモリセル3,3,…の接続態様である。すなわち、各メモリセル3は、図8のメモリセル1とは逆に、キャパシタ3Cがビット線BLに接続され、トランジスタ3Tがコラム選択線CSLに接続される。このような構成においても、第6実施例と同様の動作を行なうことができる。その結果として、第6実施例と同様の効果を得ることができる。
【0148】
第11実施例
次に、第11実施例について説明する。この第11実施例においては、第7実施例の変形例を説明する。
図13は、第11実施例によるDRAMの要部の構成を示す回路図である。この図13において図9と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図13の構成が図9のものと異なるのは、メモリセル3の接続態様である。すなわち、各メモリセル3が、図9のメモリセル1とは逆に、キャパシタ3Cがビット線BLに接続され、トランジスタ3Tがサブコラム選択線SCSLに接続される。このような構成においても、第7実施例と同様の動作を行なうことができる。その結果として、第7実施例と同様の効果を得ることができる。
【0149】
第12実施例
次に、第12実施例について説明する。この第12実施例においては、第8実施例の変形例を説明する。
図14は、第12実施例によるDRAMの要部の構成を示す回路図である。この図14において図10と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図14の構成が図10のものと異なるのは、メモリセル3,3,…の接続態様である。すなわち、各メモリセル3が、図10のメモリセル1とは逆に、キャパシタ3Cがビット線BLに接続され、トランジスタ3Tがサブコラム選択線SCSLに接続される。このような構成においても、第8実施例と同様の動作を行なうことができる。その結果として、第8実施例と同様の効果を得ることができる。
【0150】
第13実施例
次に、第13実施例について説明する。この第13実施例においては、ビット線と、反転ビット線との間にメモリセルを接続し、そのビット線対に読出されたデータをセンスアンプで増幅する例を説明する。
図15は、第13実施例によるDRAMの要部の構成を示す回路図である。この図15において図2と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図15の構成が図2のものと異なるのは次の点である。電極ノードEN1およびEN2の代わりに、反転ビット線/BL1および/BL2がそれぞれ設けられる。ビット線BL1および反転ビット線/BL1がビット線対を構成し、ビット線BL2および反転ビット線/BL2がビット線対を構成する。
【0151】
さらに、ビット線対BL1および/BL1が、センスアンプSA1に接続される。ビット線BL2および/BL2が、センスアンプSA2に接続される。センスアンプSA1およびSA2の各々は、対応するビット線対の電位差を検知し増幅する。
次に、図15のDRAMの動作を説明する。図16は、図15のDRAMの各部の動作波形を示すタイミングチャートである。この図16においては、ワード線WL、反転ビット線/BL1、ビット線BL1、記憶ノードN1、反転ビット線/BL2、ビット線BL2および記憶ノードN2の動作波形がそれぞれ示される。
以下の説明は、次の条件を前提として行なう。すなわち、電圧Vbをビット線BL1,BL2および反転ビット線/BL1,/BL2の振幅電圧と定義する。さらに、記憶ノードN1,N2の各々の電位は、Hレベルの記憶データに対応する場合にVw−Vth+Vbのレベルを保持し、Lレベルの記憶データに対応する場合にVw−Vthのレベルを保持すると仮定する。
【0152】
初期状態において、ビット線BL1および反転ビット線/BL1の電位は、ともに電位V1のレベルである。それらの電位は、電位V1のレベルでなくてもよく、Vb≧Vw−Vthの条件が満たされればよい。また、ビット線BL2および反転ビット線/BL2のそれぞれの電位も電位V1のレベルにされている。その電位は、フローティング状態または固定状態のどちらでもよい。
時刻t0において、ビット線BL1および反転ビット線/BL1の電位が、それぞれ降圧電圧Vcだけ降圧される。これにより、それぞれの電位がV0のレベルにされる。なお、降圧後の電位はV0でなくてもよく、少なくとも、Vb<Vw−Vthの条件が満たされればよい。
このような降圧に応答して、記憶ノードN1の電位Vsが、キャパシタ1Cのカップリングによって電圧Vcだけ下がる。その結果、記憶ノードN1の電位Vsは、Hレベルの記憶データに対応する場合にはVw−Vthのレベルになり、一方、Lレベルの記憶データに対応する場合にはVw−Vth−Vbになる。
【0153】
次に、時刻t2において、ワード線WLの電位が、昇圧電圧Vwだけ昇圧される。これにより、ワード線WLの電位は、V0からV1のレベルへ昇圧される。その場合、ビット線BL1の電位は、Vw−Vth以下のレベルである。このため、記憶ノードN1がLレベルの記憶データに対応するレベルである場合およびHレベルの記憶データに対応するレベルである場合の両方において、ともにトランジスタ1Tが導通する。
したがって、その場合のビット線BL1は、次のようなレベルになる。すなわち、記憶ノードN1がHレベルの記憶データに対応するレベルである場合は、ビット線BLの電位がVb+ΔVHになる。一方、記憶ノードN1がLレベルの記憶データに対応する場合は、ビット線BL1の電位がVb−ΔVLになる。
【0154】
ここで、ΔVHは、Hレベルの記憶データに対応する場合に生じるビット線BL1への読出電位差である。また、ΔVLは、Lレベルの記憶データに対応する場合に生じるビット線BL1への読出電位差である。
また、その場合の反転ビット線/BL1の電位は、次のようになる。すなわち、記憶ノードN1の電位がLレベルの記憶データに対応するレベルである場合には、反転ビット線/BL1の電位がVb+ΔVHになる。一方、記憶ノードN1の電位がHレベルの記憶データに対応する場合には、反転ビット線/BL1の電位がVb−ΔVLになる。
一方、記憶ノードN2の電位は、Lレベルの記憶データに対応する場合およびHレベルの記憶データに対応する場合のそれぞれにおいて、Vw−Vth以上である。このため、ワード線WLが昇圧されても、トランジスタ2Tは、オフ状態を保持する。
【0155】
したがって、このような動作が行なわれることにより、ワード線WLが昇圧されると、メモリセル1においては、記憶データが破壊されて、そのデータに対応する電荷がビット線BL1および反転ビット線/BL1に読出される。一方、メモリセル2では、記憶データが保持され、その記憶データに対応する電荷がビット線BL2および反転ビット線/BL2へ読出されない。
この第13実施例が第1〜第3実施例と大きく異なる点は、ビット線BL1および反転ビット線/BL1の間に生じる電位差の大きさである。すなわち、その電位差ΔVは、この実施例の場合、ΔVH+ΔVLとなる。したがって、この第13実施例においては、第1〜第3実施例の場合と比較して、約2倍の電位差ΔVを得ることができる。
【0156】
次に、時刻t3において、ビット線対BL1および/BL1に生じた電位差が、センスアンプSA1によって増幅される。これにより、Lレベルの記憶データに対応する場合は、ビット線BL1および記憶ノードN1の電位がともにV0のレベルになり、反転ビット線/BL1の電位がV1のレベルになる。
一方、Hレベルの記憶データに対応する場合には、ビット線BL1の電位がV1のレベルになり、記憶ノードN1の電位Vsが、Vs=Vw−Vthになり、反転ビット線/BL1の電位がV0のレベルになる。また、メモリセル2からビット線対BL2および/BL2には電荷が読出されないので、センスアンプSA2は増幅動作を行なわない。
次に、時刻t5において、ビット線BL1および反転ビット線/BL1の電位が、V1のレベルに戻される(ビット線BL1および反転ビット線/BL1のいずれかが振幅電圧Vbだけ昇圧される)。
【0157】
それに応答して、記憶ノードN1の電位Vsが次のようなレベルになる。すなわち、Hレベルの記憶データに対応する場合には、キャパシタ1Cを介して反転ビット線/BL1のカップリングを受け、電位VsがVs=Vw−Vth+Vbになる。一方、Lレベルの記憶データに対応する場合には、トランジスタ1Tを介して、電位Vsが、Vs=Vw−Vthまで充電される。
次に、時刻t6において、ワード線WLの電位がV0のレベルに戻される。これで一連の読出動作が終了する。
また、書込動作は、前述した動作において、ビット線BL1および反転ビット線/BL1を時刻t5においてV1のレベルに戻す前に、書込データをビット線BL1および反転ビット線/BL1に与えることによって行なわれる。
【0158】
このように、ビット線対を選択的に動作させることにより、この第13実施例においては、消費電力を低減することができる。また、この第13実施例では、同じワード線に接続される複数のメモリセルの一部(または全部)を読出非破壊状態にすることができる。さらに、この第13実施例によれば、ビット線対に、従来のDRAMの約2倍の電位差を電荷の読出により得ることができる。このため、安定したセンス動作を行なうことができる。さらに、ビット線対の電位を制御することにより、データの読出しを行なうため、ワード線の昇圧電圧を小さくすることができる。
なお、この第13実施例においては、時刻t1に行なわれる動作と、時刻t2に行なわれる動作とを入れ換えて実行してもよい。すなわち、ワード線WLを昇圧した後にビット線対BL1および/BL1を降圧してもよい。その場合においても、前述した効果と同様の効果を得ることができる。
【0159】
また、時刻t5に行なわれる動作と、時刻t6に行なわれる動作とを入れ換えて実行してもよい。その場合にも、前述した効果と同様の効果を得ることができる。
次に、この第13実施例の動作を実現することが可能なセンスアンプの構成について説明する。図17は、図15のDRAMに用いられるセンスアンプの構成を示す回路図である。
図17を参照して、ここでは、センスアンプSA1の例が示される。このセンスアンプSA1は、NチャネルMOSトランジスタ52および53を含む。センスアンプ活性線L1が、ビット線対BL1,/BL1に交差して配置される。
反転ビット線/BL1と、センスアンプ活性線L1との間に、トランジスタ52が接続される。トランジスタ52は、ゲート電極がビット線BL1に接続される。ビット線BL1と、センスアンプ活性線L1との間に、トランジスタ53が接続される。トランジスタ53は、ゲート電極が反転ビット線/BL1に接続される。
【0160】
センスアンプ活性線L1が活性化されると、センスアンプSA1が活性化される。ビット線対BL1,/BL1がイコライズされている場合において、センスアンプ活性線L1の電位が低下させられると、それに従ってビット線対BL1,/BL1のそれぞれの電位が低下させられる。また、ビット線対BL1,/BL1に電位差が生じると、その電位差が増幅される。
第14実施例
次に、第14実施例について説明する。この第14実施例においては、第13実施例の構成の変形例について説明する。図18は、第14実施例によるDRAMの要部の構成を示す回路図である。この図18において、図15と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【0161】
図18の構成が図15のものと異なるのはメモリセルの構成である。すなわち、図18のメモリセル1Pは、図15のNチャネルMOSトランジスタの代わりに、PチャネルMOSトランジスタ1PTを有する。同様に、メモリセル2Pは、PチャネルMOSトランジスタ2PTを有する。このような構成においても、第13実施例と同様の動作を行なうことができる。その結果として、第13実施例と同様の効果を得ることができる。
なお、このようなPチャネルMOSトランジスタへの置換えは、以下の第15〜第26実施例におけるメモリセルに適用することも可能である。
次に、図18の構成に適用されるセンスアンプの例について説明する。図19は、図18のDRAMに用いられるセンスアンプの構成を示す回路図である。この図19において、図17と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【0162】
図19を参照して、ここでは、メモリセル1Pに接続されたビット線対BL1,/BL1に対応するセンスアンプSA10の例が示される。このセンスアンプSA10は、PチャネルMOSトランジスタ520および530を含む。
反転ビット線/BL1と、センスアンプ活性線L1との間に、トランジスタ520が接続される。トランジスタ520は、ゲート電極がビット線対BL1に接続される。
ビット線BL1と、センスアンプ活性線L1との間にトランジスタ530が接続される。トランジスタ530は、ゲート電極が反転ビット線/BL1に接続される。
この第14実施例では、このような構成のセンスアンプSA10を用いることにより、第13実施例と同様の動作を実現することができる。
【0163】
第15実施例
次に、第15実施例について説明する。この第15実施例においては、第14実施例の構成を基礎として、ビット線および反転ビット線の容量を等しくすることを可能にする例を説明する。
図20は、第15実施例によるDRAMの要部の構成を示す回路図である。この図20のDRAMにおいては、ワードドライバ群WDが複数のワード線WL,…を選択的に活性化する。また、複数のビット線対BLおよび/BL,…のそれぞれに対応して、複数のセンスアンプSA,…が設けられる。
このDRAMにおいて特徴的な部分は、各ビット線対BL,/BLに、接続態様が異なるメモリセル1およびメモリセル3がそれぞれ複数接続されていることである。これらのメモリセル1および3は、同数設けられる。
【0164】
メモリセル1,…の各々は、トランジスタ1Tおよびキャパシタ1Cを含み、そのトランジスタ1Tがビット線BLに接続され、そのキャパシタ1Cが反転ビット線/BLに接続される。メモリセル3,…の各々は、トランジスタ3Tおよびキャパシタ3Cを含み、そのトランジスタ3Tが反転ビット線/BLに接続され、そのキャパシタ3Cがビット線BLに接続される。
このように、各ビット線対BL,/BLに、接続態様が異なるメモリセル1,…およびメモリセル3,…が同数接続されているため、各ビット線対BL,/BLの容量バランスがとられる。その結果として、各センスアンプSAのセンスマージンを増加させることができる。
第16実施例
次に、第16実施例について説明する。この第16実施例においては、第15実施例の場合と同様に、ビット線および反転ビット線の容量を等しくすることを可能にする例を説明する。
【0165】
図21は、第16実施例によるDRAMの要部の構成を示す回路図である。この図21のDRAMにおいては、ワード線WL1,WL2,…に対応して設けられたワードドライバ201,202,…が、ワード線を選択的に活性化する。また、複数のビット線対BL1および/BL1,…のそれぞれに対応して、複数のセンスアンプSA11,…が設けられる。
各センスアンプは、対応するビット線対の延在方向の中央部に配置される。各センスアンプの両側に接続されたビット線対において、一方の側のビット線対に接続されたメモリセルと、他方の側のビット線対に接続されたメモリセルとで接続態様が異なる。
具体的に、ビット線対BL1および/BL1を代表例として説明すると、センスアンプSA11の一方の側に配置されたメモリセル1は、そのキャパシタ1Cが反転ビット線/BL1に接続され、そのトランジスタ1Tがビット線BL1に接続される。センスアンプSA11の他方の側に配置されたメモリセル31は、そのトランジスタ31Tが反転ビット線/BL1に接続され、そのキャパシタ31Cがビット線BL1に接続される。
【0166】
また、センスアンプSA11,SA12およびSA13,…が、コラムごとに交互に並んで配置される。このため、センスアンプのレイアウトピッチを緩和することができる。
第17実施例
次に、第17実施例について説明する。この第17実施例においては、第15実施例の構成を基礎として、ビット線および反転ビット線の容量を等しくし、かつ、動作しないビット線対がノイズに対するシールドとして働くことを可能にする例を説明する。
図22は、第17実施例によるDRAMの要部の構成を示す回路図である。この図22において図20と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【0167】
図22を参照して、ワードドライバ群WDが複数のワード線WL,…を選択的に活性化する。また、複数のビット線BLおよび/BL,…のそれぞれに対応して、複数のセンスアンプSA,…が設けられる。
このDRAMにおいて特徴的な部分は、隣り合う2対のビット線対において、一方のビット線対に接続されたメモリセルと、他方のビット線対に接続された複数のメモリセルとが、互いに異なるワード線WLに接続されていることである。このため、1本のワード線WLが活性化された場合に、隣り合うビット線対では、一方のビット線対のみにデータが読出される。
したがって、データが読出されないビット線対が、データが読出されるビット線対から発生されるノイズをシールドする働きをする。このため、第15実施例の場合と同様にビット線対の容量バランスをとることによってセンスマージンを増加させることができることに加えて、さらにセンスアンプのセンスマージンを増加させることができる。
【0168】
第18実施例
次に、第18実施例について説明する。この第18実施例においては、選択したビット線対のみからデータの読出を行ない、かつ、ワード線の電位の活性化と同時にビット線対の電位差の増幅を行なう例を説明する。
図23は、第18実施例によるDRAMの要部の回路図である。
このDRAMは、複数のワード線WL1,WL2,…、複数のダミーワード線DWL1,DWL2,…、複数のビット線対BLおよび/BL,…、複数のメモリセル11,12,…、複数のダミーセル41,42,…、ワードドライバ群WD1、複数のセンスアンプSA3,…を含む。
ワード線WL1,…およびダミーワード線DWL1,…と、ビット線対BL,/BLとが交差して配置される。各ワード線と、各ビット線対との交点に1つのメモリセルが配置される。各ダミーワード線と、各ビット線対との交点にダミーセルが配置される。
【0169】
メモリセル11,12,…およびダミーセル41,42,…の各々は、NチャネルMOSトランジスタ(11T,12T,41Tまたは42T等)と、キャパシタ(11C,12C,41Cまたは42C等)とを含む。各ダミーセルのキャパシタの容量は、各メモリセルのキャパシタの容量の1/2である。
各ビット線対BL,/BLに接続されたメモリセルは、ビット線対BL,/BLの容量バランスをとるために、半数のメモリセルが、キャパシタの側を反転ビット線に接続した態様(たとえばメモリセル11)となっており、残りの半数のメモリセルが、キャパシタをビット線BLに接続した態様(たとえばメモリセル12)になっている。
それと同様に、ダミーセルの半数(たとえばダミーセル41)が、キャパシタを反転ビット線/BLに接続した態様となっており、残りの半数(たとえばダミーセル42)が、キャパシタをビット線BLに接続した態様となっている。
【0170】
ワード線WL1,…は、メモリセル11,…にそれぞれ接続され、ダミーワード線DWL1,…は、ダミーセル41,…にそれぞれ接続される。これらのワード線およびダミーワード線は、ワードドライバ群WD1によって選択的に活性化される。
各ビット線対BL,/BLに対応して1つのセンスアンプSA3が設けられる。センスアンプSA3は、NチャネルMOSトランジスタ51,52および53を含む。
トランジスタ52は、反転ビット線/BLと、センスアンプ活性線L1との間に接続される。このトランジスタ52は、ゲート電極がビット線BLの電位を受ける。トランジスタ53は、ビット線BLと、センスアンプ活性線L1との間に接続される。このトランジスタ53は、ゲート電極に反転ビット線/BLの電位を受ける。
【0171】
トランジスタ51は、ビット線BLと、反転ビット線/BLとの間に接続される。このトランジスタ51は、ゲート電極がセンスアンプイコライズ線L2に接続される。
このセンスアンプSA3においては、センスアンプイコライズ線L2が活性化されることに応答して、トランジスタ51が導通し、ビット線対BL,/BLのイコライズが行なわれる。また、センスアンプ活性線L1が活性化されることに応答して、トランジスタ52および53がビット線対BL,/BLの増幅動作を行なう。
次に、このDRAMの動作を説明する。図24は、図23のDRAMの動作を概略的に示すタイミングチャートである。さらに、図25は、図23のDRAMの各部の詳細な動作波形を示すタイミングチャートである。以下、図24および図25を用いて動作の説明を行なう。
【0172】
また、以下の説明は、次のような仮定に基づいて行なう。電位Vbをビット線BLおよび反転ビット線/BLのプリチャージ電位とする。さらに、記憶ノードの電位は、Hレベルの記憶データに対応する場合にVw−Vth+Vbとし、Lレベルの記憶データに対応する場合にVw−Vthとする。
図24を参照して、時刻t0においては、選択されたビット線対BL,/BLの電位がV1のレベルとされている(正確には、V1のレベルでなくてもよく、Vb≧Vw−Vthの条件を満たせばよい。)。一方、選択されていないビット線対(ここでは、BL2,/BL2と仮定する)のレベルは、V1のレベルで、フローティング状態または固定状態にされている。
次に、時刻t2およびt3で、ワード線WL1の電位が、V0からV1のレベルへ、昇圧電圧Vwだけ昇圧される。その昇圧とほぼ同時に、ビット線BLおよび反転ビット線/BLを放電しつつ、電荷の読出によりそのビット線対BL,/BLの電位差をセンスアンプSA3によって増幅する。その際の動作を図25を参照してさらに詳しく説明する。
【0173】
図25を参照して、時刻taにおいて、センスアンプ活性線L1が活性化され始める。その場合、センスアンプ活性線L1が緩やかに放電される。
次に、時刻t3において、ビット線対BL,/BLの放電が始まる。この時点では、センスアンプイコライズ線L2の電位はHレベルであるため、ビット線対BL,/BLはイコライズされている。
このようにビット線対BL,/BLの電位が下がっていくと、ビット線対BL,/BLのカップリングを受けて、記憶ノードN11の電位Vsが下がり始める。その動作は、記憶ノードN11がHレベルの記憶データに対応する場合およびLレベルの記憶データに対応する場合のどちらの場合でも同じである。
次に、時刻tbにおいて、センスアンプイコライズ線L2が非活性化され、これにより、ビット線対BL,/BLのイコライズが解除される。
【0174】
次に、時刻t2において、ワード線WL1およびダミーワード線DWL2がともに昇圧電圧Vwだけ昇圧される。記憶ノードN11がLレベルの記憶データに対応する場合には、ワード線WL1の昇圧に応答して、ビット線BLに電荷が読出される。それは、記憶ノードN11の電位VsがV1−Vth以下になるからである。一方、記憶ノードN11がHレベルの記憶データに対応する場合には、ビット線BLに電荷が読出されない。
また、ダミーワード線DWL2の昇圧に応答して、ダミーセル42からビット線対BL,/BLへの電荷の読出が、メモリセル11の場合と同様に行なわれる。
ここで、ダミーセル42のキャパシタ42Cの容量がメモリセル11のキャパシタ11Cの容量の半分である。このため、ダミーセル42から読出される電荷量は、メモリセル11から読出される電荷量の半分である(Lレベルの記憶データに対応する場合)。
【0175】
したがって、Lレベルの記憶データに対応する場合において、メモリセル11からビット線BLへ読出される電位差を−ΔVとし、メモリセル11から反転ビット線/BLへ読出される電位差を+ΔVとすると、ダミーセル42からビット線対BL,/BLへの読出電位差が次のようになる。
すなわち、ダミーセル42からビット線BLへ与えられる読出電位差が+1/2ΔVとなり、ダミーセル42から反転ビット線/BLへ与えられる読出電位差が−1/2ΔVとなる。このような読出が行なわれると、反転ビット線/BLの電位が、ビット線BLの電位よりも高くなる。
一方、Hレベルの記憶データに対応する場合には、メモリセル1からビット線BLへの読出電位差が0Vとなり、メモリセル11から反転ビット線/BLへの読出電位差も0Vとなる。そして、ダミーセル42からビット線BLへの読出電位差が+1/2ΔVとなり、ダミーセル42から反転ビット線/BLへの読出電位差が−1/2ΔVとなる。
【0176】
その結果、ビット線BLの電位が、反転ビット線/BLの電位よりもΔVだけ高くなる。このような状態で、さらにセンスアンプSA3による増幅動作が進められる。
次に、時刻tcにおいて、ビット線対BL,/BLの電位差の増幅が進められる。この時刻tcにおいては、Hレベルの記憶データの読出の場合は、ビット線BLからトランジスタ11Tを介して記憶ノードN11が充電される。これにより、記憶ノードN11のデータVsは、Vs=V1−Vthになる。
次に、時刻tdにおいては次のような状態になる。Lレベルの記憶データの読出の場合は、ビット線BLおよび記憶ノードN11の電位が、それぞれV0のレベルになり、反転ビット線/BLの電位が、V1−Vth以上のレベルになる。
【0177】
一方、Hレベルの記憶データの読出の場合は、ビット線BLの電位がV1−Vth以上のレベルになり、反転ビット線/BLの電位がV0のレベルになり、記憶ノードN11の電位VsがV1−Vthのレベルになる。
次に、時刻t5において、ワード線WL1およびダミーワード線DWL2がともにV0+Vwのレベルに保たれたまま、ビット線対BL,/BLがともに電圧Vbだけ昇圧される。その結果、Lレベルの記憶データの読出の場合の記憶ノードN11の電位VsがV1−Vthになり、Hレベルの記憶データの読出の場合の記憶ノードN11の電位VsがV1−Vth+Vb以上のレベルになる。
次に、時刻t6において、ワード線WL1の電位およびダミーワード線DWL2の電位が、ともにV0のレベルまで降圧される。そして、時刻t7において、センスアンプイコライズ線L2の電位およびセンスアンプ活性線L1の電位が、ともにV1のレベルまで昇圧される。これにより、動作が終了する。
【0178】
以上のような動作が行なわれることにより、このDRAMでは、複数のビット線対のうち、選択したビット線対のみにデータの読出を行なうことができる。さらに、このDRAMでは、ワード線の電位の昇圧とともにビット線対の電位差の増幅が行なわれるため、第13実施例の場合よりも読出動作を高速化することができる。
なお、図23に示されたセンスアンプSA3は、NチャネルMOSトランジスタのみで構成されるものを示したが、CMOS型のセンスアンプを用いてもよい。そのようにすれば、より確実な動作を行なうことができる。さらに、センスアンプSA3において、イコライズ用のトランジスタ51の代わりに、PチャネルMOSトランジスタまたはCMOSトランスファゲートを用いてもよい。
【0179】
また、この第18実施例においては、ダミーセルのキャパシタの容量を、メモリセルのキャパシタの容量の半分とした。しかし、これに限らず、ダミーメモリセルは、Lレベル読出時にメモリセルから与えられる読出電位差ΔVの絶対値よりも小さい読出電位差を得られる構成のものであれば、どのようなものを用いてもよい。
さらに、図23には、フォールデッドビット線構成を示したが、これに限らず、オープンビット線構成にも適用可能である。また、複数のビット線対で1つのセンスアンプを共有するシェアードセンスアンプの構成も適用可能である。
第19実施例
次に、第19実施例について説明する。この第19実施例では、図23のDRAMに基づいて行なう制御方法のその他の例を説明する。詳しくは、ビット線対のイコライズ状態を解除し、ワード線を昇圧した後に、センスアンプの活性化を行なう例を説明する。
【0180】
以下の動作は、図23のDRAMの構成を用いて行なわれる。図26は、第19実施例および第20実施例によるDRAMの要部の動作波形を示すタイミングチャートである。
この第19実施例では、図26の一部のタイミングT1を中心として説明をする。
この第19実施例では、図25の場合と異なり、センスアンプ活性線L1の活性化を先に行なわない。すなわち、センスアンプ活性線L1の活性化は、時刻tbでビット線対BL,/BLのイコライズ状態を解除し、時刻t2でワード線WL1およびダミーワード線DWL2を昇圧した後の時刻t3において、行なわれる。
【0181】
この時点t3までは、ビット線対BL,/BLに電位差が生じていない。そして、この時点でセンスアンプSA3が活性化されるので、この時刻t3からビット線対BL,/BLの電位差の増幅を開始させる動作が行なわれる。
このような動作が行なわれると、ビット線対BL,/BLの電位が下がるにつれて、Lレベルの記憶データに対応するメモリセル11の電荷およびダミーセル42の電荷がビット線対BL,/BLに読出される。このように読出された電荷は、その後、センスアンプSA3で増幅される。
このため、従来のように、センスアンプSA3を活性化させるタイミングを、読出電位差がセンスアンプSA3に伝達されるまで待つ必要がない。したがって、センスアンプによる増幅動作を高速化することができる。なお、この第19実施例は、前述した他の実施例に適用することも可能である。
【0182】
第20実施例
次に、第20実施例について説明する。この第20実施例では、センスアンプによるビット線対の増幅動作後にビット線対を昇圧させることに特徴がある例を説明する。
以下の動作は、図23の構成のDRAMを用いて行なわれる。この実施例の動作は、図26のタイミングT2に示される。
図26のタイミングT2の部分を参照して、Hレベルのデータの読出時において、センスアンプSA3の活性化後のビット線BLの電位がV0+Vthに設定される。したがって、Hレベルのデータの読出時は、時刻tdにおいて、記憶ノードN11の電位が、V1−Vthになり、反転ビット線/BLの電位が、V0のレベルになる。
【0183】
次に、時刻t6において、ワード線WL1およびダミーワード線DWL2がともに降圧される。その後、時刻t5において、反転ビット線/BLの電位が、V1のレベルにプリチャージされる。これにより、記憶ノードN11の電位は、ほぼV1−Vth+V1=2・V1−Vthのレベルにまで昇圧される。
一方、Lレベルのデータの読出時には、時刻tdにおいて、記憶ノードN11の電位がV0となり、反転ビット線/BLの電位がV1−Vthになる。そして、時刻t6において、ワード線WL1およびダミーワード線DWL2がそれぞれ降圧された後、時刻t5で反転ビット線/BLの電位がV1のレベルまでプリチャージされると、記憶ノードN11の電位は、ほぼV1−(V0+Vth)+V0=V1−Vthのレベルまで昇圧される。
【0184】
以上のような動作が行なわれることにより、記憶ノードN11の電位は、Hレベルのデータの読出時の場合もLレベルのデータの読出時の場合もともに、初期状態(時刻tb以前の状態)のレベルに戻される。
このように、この第20実施例においては、リストア動作を行なう場合に、メモリセルへリストアするための電位が十分なレベルに達してからワード線を降圧する必要がない。このため、リストア動作を高速化することができる。
なお、この第20実施例では、リストア動作を行なう場合に、ビット線対をプリチャージするタイミングと、ワード線を降圧するタイミングとは、どちらが先でもよい。それは、それらのタイミングのどちらが先であっても結果的にリストア電位が初期値に戻るからである。また、この第20実施例の動作は、先に説明した実施例のそれぞれに適用してもよい。
【0185】
第21実施例
次に、第21実施例について説明する。この第21実施例では、読出電位差をさらに大きくすることが可能な例を説明する。
以下の動作は、図15のDRAMを用いて行なわれる。なお、図23のDRAMを用いて動作を行なうことも可能である。
図27は、第21実施例によるDRAMの各部の動作波形を示すタイミングチャートである。
まず、初期状態を説明する。ビット線BLの電位および反転ビット線/BLの電位は、ともにVbLのレベルにされている。ここで、電位VbLは、V0およびV1の間の中間的なレベルである。また、ワード線WLの電位は、VwLのレベルにされている。この電位VwLは、V0およびV1の間のレベルであり、かつ、V0に近いレベルである。
【0186】
また、記憶ノードN1の電位Vsは、次のようなレベルにされている。すなわち、Lレベルの記憶データに対応する場合は、Vs=VbL−2・Vbであり、Hレベルの記憶データに対応する場合は、Vs=VbL+2・Vbである。
時刻t0において、ビット線対BL,/BLは、イコライズされたままフローティング状態にされている。
次に、時刻t2で、ワード線WLの電位が、VwLから昇圧電圧Vwだけ昇圧される。ビット線の電位VbLがVwL+Vw−Vth以下のレベルに設定されていることにより、ワード線WLの昇圧に応答して、トランジスタ1Tが導通する。それは、Lレベルのデータの読出時の場合と、Hレベルのデータの読出時の場合とで同じである。
【0187】
このようにトランジスタ1Tが導通することにより、ビット線BL1および/BL1には、それぞれメモリセル1からの電荷が読出される。その場合のビット線BL1の電位は次のようになる。すなわち、Hレベルのデータの読出時の場合は、記憶ノードN11の電位がVb+2・ΔVになり、Lレベルのデータの読出時の場合は、記憶ノードN11の電位がVb−2・ΔVになる。
一方、反転ビット線/BL1の電位は、Hレベルのデータの読出の場合にはVb−2・ΔVになり、Lレベルのデータの読出の場合にはVb+2・ΔVになる。
ここで、2・ΔVは、ビット線BLへの読出電位差であり、以下のように示される。すなわち、2・ΔV=2・Vb・Cs/(Cb+Cs)である。ここで、Cbは、ビット線BL1および反転ビット線/BL1の寄生容量であり、Csは、キャパシタ1Cの容量である。したがって、ビット線BL1と、反転ビット線/BL1との間の電位差が、4・ΔVになる。
【0188】
次に、時刻t3において、ビット線対BL1,/BL1の電位差が、センスアンプSA1によって増幅される。この増幅動作により、各部の電位は次のようになる。
すなわち、Hレベルのデータの読出の場合は、ビット線BL1の電位および記憶ノードN11の電位が、ともにVbL+Vbになり、反転ビット線/BL1の電位が、VbL−Vbになる。一方、Lレベルの読出の場合は、ビット線BLの電位および記憶ノードN1の電位が、ともにVbL−Vbになり、反転ビット線の電位が、VbL+Vbになる。
次に、時刻t6において、ワード線WLの電位が、VwLのレベルに戻される。そして、時刻t5において、ビット線BL1の電位および反転ビット線/BL1の電位が、ともにVbLのレベルに戻される。このように電位をVbLに戻すのは、ビット線BL1と、反転ビット線/BL1とをイコライズすることにより行なわれる。
【0189】
ビット線対BL1,/BL1がこのような電位にされると、記憶ノードN1の電位Vsは、次のようなレベルになる。すなわち、Hレベルのデータの読出の場合は、キャパシタ1Cを介して反転ビット線/BL1のカップリングを受けて、電位Vsが、VbL+2・Vbになる。一方、Lレベルのデータの読出の場合は、同様に、キャパシタ1Cを介して反転ビット線/BL1のカップリングを受けて、電位Vsが、VbL−2・Vbになる。したがって、記憶ノードN1の電位Vsは、初期状態に戻る。
これで、一連の読出動作(またはリストア動作ならびにリフレッシュ動作)が終了する。
また、書込動作を行なう場合には、前述した動作において、ワード線WLの電位をVwLのレベルに戻す前(時刻t6)において、書込データをビット線BL1および反転ビット線/BL1に与えることによって行なわれる。
【0190】
従来のDRAMでは、ビット線および反転ビット線の振幅がこの第21実施例と同様にVbである場合、そのビット線と、反転ビット線との間の読出電位差ΔVは、ΔV=Vb・Cs/(Cb+Cs)になる。したがって、この第21実施例では、ビット線および反転ビット線の振幅がVbである場合において、メモリセルに保持される電荷が従来の約2倍になり、さらに、電荷の読出により生じるビット線対の電位差が、従来の約4倍になる。したがって、この第21実施例では、安定したセンス動作(時刻t3における増幅動作)を行なうことができる。言い換えると、この第21実施例によれば、データの読出により生じる電位差を従来と同じだけ得たい場合、ビット線および反転ビット線の振幅を従来の1/4に減少させることができる。このため、たとえば、センス動作を行なう場合の消費電力を従来の1/4に低減することができる。
【0191】
第22実施例
次に、第22実施例について説明する。この第22実施例においては、ビット線対と、ワード線との間でショートによるリーク電流が流れないようにした例を説明する。以下の動作は、図55のDRAMを用いて行なわれる。
図28は、第22実施例によるDRAMの各部の動作波形を示すタイミングチャートである。
まず、初期状態を説明する。ビット線BLおよび反転ビット線/BLの初期電位VbLが、ワード線WLの初期電位Vbwと等しくされている。
時刻t0において、ビット線BLの電位および反転ビット線/BLの電位は、VbLの電位にイコライズされており、フローティング状態にされている。
【0192】
次に、時刻t2において、ワード線WLの電位が、VwLのレベルから昇圧電圧Vwだけ昇圧される。これにより、ワード線WLの電位は、VwL+Vwのレベルになる。ここで、Vw≧Vb+Vthである。このようなワード線WLの昇圧に応答して、ビット線BLまたは反転ビット線/BLに電荷が読出される。
次に、時刻t3において、ビット線対BL,/BLの電位差が、センスアンプSA0によって増幅される。これにより、各部の電位は次のようになる。すなわち、Hレベルの読出の場合は、ビット線BLの電位および記憶ノードN10の電位がVbL+Vbになり、反転ビット線/BLの電位がVbL−Vbになる。一方、Lレベルの読出の場合は、ビット線BLの電位および記憶ノードN10の電位がともにVbL−Vbのレベルになり、反転ビット線/BLの電位がVbL+Vbのレベルになる。
【0193】
次に、時刻t6において、ワード線WLの電位が、VwLのレベルに戻される。次に、時刻t7において、ビット線BLの電位および反転ビット線/BLの電位が、ともにVbLのレベルに戻される。これにより、ビット線対BL,/BLの電位が初期状態に戻る。
ここで、Lレベルのデータの読出の場合の記憶ノードN10の電位Vsは、VbL−Vbのレベルであるが、VbL−Vb≧VwL−Vthの状態であるため、その場合の記憶ノードN10の電位は保持される。一方、Hレベルの読出の場合は、記憶ノードN10の電位VsがVbL+Vbのレベルであり、ビット線の振幅のLレベル側の電位がVbL−Vbである。その場合、VbL−Vb≧VwL−Vthの状態であるため、その場合の記憶ノードN10の電位は保持される。
【0194】
以上のような動作が行なわれることにより、一連の読出動作(またはリストア動作もしくはリフレッシュ動作)が終了する。このような動作が行なわれる場合には、スタンバイ状態において、ビット線対BL,/BLの電位と、ワード線WLの電位とが同じ電位であるため、それらの配線のショートによるリーク電流が流れないようにすることができる。
第23実施例
次に、第23実施例について説明する。この第23実施例においては、第21実施例を基礎として、メモリセルアレイ内でのショートによるリーク電流が流れないようにすることが可能な例について説明する。すなわち、この第23実施例は、第21実施例の変形例である。
【0195】
以下の動作は、第21実施例の場合と同様に、図15のDRAMを用いて行なわれる。なお、図23のDRAMを用いても行なわれる。図29は、第23実施例によるDRAMの各部の動作波形を示すタイミングチャートである。
まず、初期状態を説明する。ビット線BL1の電位および反転ビット線/BL1の電位は、ともにVbLのレベルにされている。また、ワード線WLの電位は、VwLのレベルにされている。ここで、電位VbLと、電位VwLとは同じレベルである。
また、記憶ノードN1の電位Vsは、次のようにされている。すなわち、Lレベルのデータの読出の場合は、Vs=VbL−2・Vbにされている。一方、Hレベルのデータの読出の場合は、Vs=VbL+2・Vbにされている。さらに、トランジスタ1Tのしきい値電圧Vthは、Vth≧Vbに設定されている。
【0196】
時刻t0において、ビット線BL1の電位と、反転ビット線/BL1の電位とが、イコライズされたままフローティング状態にされる。
次に、時刻t2において、ワード線WLの電位が、VwLのレベルから昇圧電圧Vwだけ昇圧される。ここで、昇圧電圧Vwは、Vw≧VbL+Vb+Vthである。このようなワード線WLの昇圧に応答して、ビット線BL1および反転ビット線/BL1に電荷が読出される。その読出により生じる電位差は、4・ΔVである。
次に、時刻t3において、ビット線対BL1,/BL1の電位差が、センスアンプSA1によって増幅される。これにより、各部の電位は次のようになる。
すなわち、Hレベルのデータの読出の場合は、ビット線BL1の電位および記憶ノードN1の電位が、ともにVbL+Vbになり、反転ビット線/BL1の電位が、VbL−Vbになる。一方、Lレベルのデータの読出の場合は、ビット線BL1の電位および記憶ノードN1の電位が、ともにVbL−Vbのレベルになり、反転ビット線/BL1の電位が、VbL+Vbのレベルになる。
【0197】
次に、時刻t6において、ワード線WLの電位が、VwLのレベルに戻される。次に、時刻t5において、ビット線BL1の電位および反転ビット線/BL1の電位が、ともにVbLのレベルに戻される。その電位VbLは、ビット線BL1と、反転ビット線/BL1とをイコライズすることにより得られる。
ビット線対BL1,/BL1がこのような電位にされると、記憶ノードN1の電位Vsは、次のようなレベルになる。すなわち、Hレベルのデータの読出の場合は、記憶ノードN1が、キャパシタ1Cを介して反転ビット線/BL1のカップリングを受け、Vs=VbL+2・Vbのレベルになる。一方、Lレベルの読出の場合は、同様に、記憶ノードN1がキャパシタ1Cを介して反転ビット線/BL1のカップリングを受けて、Vs=VbL−2・Vbになる。このようにして、ビット線BL1の電位および反転ビット線/BL1の電位が初期状態になる。
【0198】
このように、一連の読出動作(またはリストア動作もしくはリフレッシュ動作)が終了する。
書込動作は、前述した一連の動作において、ワード線WLの電位をVwLのレベルに戻す前(時刻t6)において、書込データをビット線対BL1,/BL1に与えることによって行なわれる。
この第23実施例によれば、第21実施例の場合と同様の効果を得ることができる。さらに、スタンバイ状態において、メモリセルアレイ内のすべての配線の電位がVbLのレベルであるため、ビット線対と、ワード線との間のショートによるリーク電流を流れないようにすることができる。その結果、この第23実施例においては、第21実施例よりもさらに消費電力を低減することができる。
【0199】
また、Vth≧Vbの条件を従来のDRAMに適用した場合は、ワード線の昇圧電位Vw+VbLを、Hレベルの記憶データに対応する記憶ノードの電位よりもしきい値電圧Vth以上高くする必要がある。これに対し、この第23実施例では、ワード線の昇圧電位Vw+VbLは、Hレベルの記憶データに対応する記憶ノードの電位よりもVth−Vbだけ高くすればよい。したがって、この第23実施例によれば、従来よりもワード線の昇圧電位を低くすることができる。
第24実施例
次に、第24実施例について説明する。この第24実施例では、リフレッシュ時にすべてのビット線でデータの読出を行ない、読出時(または書込時)に、選択されたビット線対でデータの読出(または書込)を行なうようにした例を説明する。
【0200】
以下の動作は、図15のDRAMを用いて行なわれる。図30は、第24実施例によるDRAMの各部の動作波形を示すタイミングチャートである。この図30は、読出時に選択されないメモリセルに対応するタイミングチャートである。図30を参照して、このDRAMは、リフレッシュ時には、第23実施例に示した動作を行ない、読出時(または書込時)には、第13実施例に示した動作を行なう。すなわち、リフレッシュ時と、読出時(書込時)とでワード線WLの昇圧電圧Vwが異なるように制御される。
まず、スタンバイ時の状態を説明する。ビット線対BL1,/BL1は、V1のレベルであり、ワード線WLの電位は、V0のレベルである。また、この第24実施例では、Vbをビット線の電圧振幅として用いた場合に、しきい値電圧Vthが、2・Vbである場合を仮定して説明する。
【0201】
このようなスタンバイ時の条件で、リフレッシュ時に第23実施例の動作を行なう場合のワード線WLの昇圧電圧Vwの条件は、Vw≧V1+Vb+Vthである。このような昇圧電圧Vwを用いれば、リフレッシュ時に、すべてのビット線対BL1,/BL1,…にデータが読出される。
一方、このようなスタンバイ時の条件で、読出時(または書込時)に、第13実施例の動作を行なう場合のワード線WLの昇圧電圧Vwの条件は、Vw≦V1−2・Vb+Vthである。このような昇圧電圧Vwを用いれば、読出時(または書込時)に、選択されたビット線対にのみデータが読出される。
したがって、この第24実施例においては、リフレッシュ時の昇圧電圧Vwと、読出時(または書込時)の昇圧電圧Vwとを、少なくとも3・Vb=(V1+Vb+Vth)−(V1−2・Vb+Vth)だけ違えることによって、スタンバイ時の電位の条件を同じにして、リフレッシュ動作と、読出動作(または書込動作)とを実行することができる。
【0202】
第25実施例
次に、第25実施例について説明する。この第25実施例においては、第24実施例の動作の変形例について説明する。図31は、第25実施例によるDRAMの各部の動作波形を示すタイミングチャートである。以下の説明においては、第24実施例と重複する部分の説明を省略する。
この図31の動作が図30の動作と異なるのは、リフレッシュ時の動作である。すなわち、この第25実施例では、リフレッシュ時の動作において、ビット線対の電位がV1のレベルよりも大幅に高くならないようにされる。したがって、リフレッシュ時に1本のワード線WLに接続されるすべてのメモリセルから、対応するビット線対に電荷を読出すためのワード線WLの昇圧電位Vwの条件は、Vw≧V1+Vthである。
【0203】
一方、トランジスタ1Tのしきい値電圧Vthがビット線対BL1,/BL1のそれぞれの電圧振幅Vbに等しいと仮定した場合、読出時(または書込時)のワード線WLの昇圧電位Vwの条件は、Vw≦V1−Vb+Vthである。
このため、リフレッシュ時と、読出時(または書込時)とで、ワード線WLの昇圧電位VwをVb=(V1+Vth)−(V1−Vb+Vth)だけ異ならせることにより、スタンバイ時の電位を一定にした条件で、リフレッシュ動作と、読出動作(または書込動作)とをともに実行することができる。
したがって、この第25実施例では、第24実施例よりもリフレッシュ時のワード線の昇圧電位を低くすることができる。その結果、消費電力を低減することができる。
【0204】
第26実施例
次に、第26実施例について説明する。この第26実施例においては、リフレッシュ動作のみを実行するリテンションモードと、リフレッシュ動作および読出動作(または書込動作)を実行するアクセスモードとを有するDRAMにおいて、リフレッシュ時に、ワード線に接続されたすべてのメモリセルからビット線対に電荷の読出を行ない、読出時に、選択されたメモリセルのみから対応するビット線対に電荷の読出を行なう例を説明する。
この第26実施例は、たとえば、図15の構成のDRAMに適用される。以下の説明においては、メモリセルのトランジスタのしきい値電圧Vthがビット線対の電圧振幅Vbの2倍であるという仮定のもとに行なう。
【0205】
図32は、第26実施例によるDRAMのリテンションモード時の各部の動作波形を示すタイミングチャートである。図32を参照して、リテンションモード時には、図29に示された動作と同様の動作が行なわれる。その場合のワード線WLのスタンバイ時の電位V2は、V0+2・Vbである。
図33は、第26実施例によるDRAMのアクセスモード時の各部の動作波形を示すタイミングチャートである。この図33には、アクセスモードにおける読出時の動作が示される。図33を参照して、アクセスモード時には、図30に示された動作と同様の動作が行なわれる。その場合のワード線WLのスタンバイ時の電位は、V0のレベルである。
そのようにV0のレベルにされるのは、次の理由による。すなわち、選択されたビット線対に対応するメモリセルの記憶ノードの電位は、図16の動作ではV0のレベルまで下がる。このため、メモリセルのLレベルの記憶データが破壊されないための条件は、ワード線のスタンバイ時の電位が、V0(=V0−2・Vb+Vth)以下になることである。
【0206】
この第26実施例によれば、リテンションモードおよびアクセスモードを有するDRAMにおいて、リテンションモードと、アクセスモードとでスタンバイ時のワード線WLの電位を変化させることにより、それらのモードを実行することができる。
さらに、アクセスモードにおいて、リフレッシュ時と、読出時(または書込時)とで、ワード線WLの昇圧電位VwHをVb=(V1+Vth)−(V1−Vb+Vth)だけ異ならせることにより、スタンバイ時の電位を一定にした条件で、リフレッシュ動作と、読出動作(または書込動作)とをともに実行することができる。
したがって、この第26実施例では、第24実施例よりもリフレッシュ時のワード線の昇圧電圧を低くすることができる。その結果、消費電力を低減することができる。
【0207】
第27実施例
次に、第27実施例について説明する。この第27実施例においては、第26実施例で説明したアクセスモードからリテンションモードへのモードの移行の際に、そのモードの移行を迅速に、かつ、低消費電力で行なうことを可能にした例を説明する。
図34は、第27実施例によるDRAMの要部の構成を示すブロック図である。図34を参照して、このDRAMは、メモリセルアレイ100、センスアンプ群SA、ワードドライバ群WDおよびイコライズスイッチSWを含む。
このDRAMにおいて特徴的な部分は、イコライズスイッチSWである。イコライズ電位ノードNEが、センスアンプ群SAを介してスタンバイ時にメモリセルアレイ100内のビット線対と電気的に接続される。ワードドライバスタンバイ電位ノードNDが、ワードドライバ群WDを介してスタンバイ時にメモリセルアレイ100内のすべてのワード線と電気的に接続される。
【0208】
イコライズスイッチSWは、イコライズ電位ノードNEと、ワードドライバスタンバイ電位ノードNDとの間に接続されている。
イコライズスイッチSWは、モード切換パルス信号PSを受ける。その信号PSは、アクセスモードからリテンションモードへモードが切換えられる場合に、所定期間Hレベルにされる。イコライズスイッチSWは、アクセスモードからリテンションモードへモードが切換えられる場合に、PSに応答して、イコライズ電位ノードNEと、ワードドライバスタンバイ電位ノードNDとの間を導通状態にする。
次に、イコライズスイッチSWの詳細な構成を説明する。図35は、図34のイコライズスイッチSWの詳細な構成を示す回路図である。
【0209】
図35を参照して、イコライズスイッチSWは、NチャネルMOSトランジスタTR1、PチャネルMOSトランジスタTR2およびインバータINVを含む。トランジスタTR1およびTR2は、イコライズ電位ノードNEと、ワードドライバスタンバイ電位ノードNDとの間に並列に接続される。
トランジスタTR1は、ゲート電極に信号PSを受け、その信号PSに応答して導通状態が制御される。トランジスタTR2は、インバータINVを介して信号PSの反転信号を受け、その信号に応答して導通状態が制御される。
すなわち、信号PSがHレベルである場合にトランジスタTR1およびTR2がともに導通し、イコライズ電位ノードNEと、ワードドライバスタンバイ電位ノードNDとが電気的に接続される。
【0210】
このように、アクセスモードからリテンションモードへモードが切換えられる場合に、イコライズ電位ノードNEと、ワードドライバスタンバイ電位ノードNDとの間が導通状態にされる。
前述した第26実施例では、アクセスモードのスタンバイ時の電位と、リテンションモードのスタンバイ時の電位とが異なる。具体的に、リテンションモードのスタンバイ時においては、ビット線対の電位と、ワード線の電位とが等しく、その電位V2は、V0およびV1の中間のレベルである。一方、アクセスモードのスタンバイ時において、ビット線対の電位はV1のレベルであり、ワード線の電位はV0のレベルである。
一般的に、DRAMにおいては、メモリセルアレイ100内において、すべてのビット線対の容量と、すべてのワード線の容量とがほぼ等しい場合がある。したがって、この第27実施例のように、アクセスモードからリテンションモードへ移行する場合に、V1のレベルにあるすべてのビット線対と、V0のレベルにあるすべてのワード線とがイコライズスイッチSWによって電気的に導通されると、V0およびV1の中間のレベルであるリテンションモードのスタンバイ時の電位V2が得られる。
【0211】
この第27実施例では、ビット線対と、ワード線とをイコライズする動作を行なうことによって、リテンションモードのスタンバイ時の電位が得られるので、アクセスモードからリテンションモードへの移行を迅速に行なうことができる。さらに、そのようなモードの移行の際の消費電力を低減することができる。
第28実施例
次に、第28実施例について説明する。この第28実施例においては、第26実施例に示したリテンションモードおよびアクセスモードを実行する機能を有し、リテンションモードのスタンバイ時の電位を得る動作およびアクセスモードのスタンバイ時の電位を得る動作に特徴があるDRAMの例を説明する。
この第28実施例は、第26実施例を基礎とするものであり、リテンションモードおよびアクセスモードのそれぞれのスタンバイ時の電位を次のように得る。
【0212】
リテンションモードのスタンバイ時のワード線およびビット線対の電位は、リストア動作の終了後に、ビット線対をイコライズすることによって得る。アクセスモードのスタンバイ時のビット線対の電位は、リストア動作の終了後に、ビット線対をV1のレベルにプリチャージすることによって得る。
これにより、リテンションモードのリフレッシュ動作の低消費電力化を図ることができる。さらに、アクセスモードのリフレッシュ動作の終了時におけるビット線対のスタンバイ時の電位をV1のレベルに保つことができる。このため、リフレッシュ動作および読出動作(または書込動作)を高速で行なうことができる。
第29実施例
次に、第29実施例について説明する。この第29実施例においては、以上に説明した実施例に用いることが可能なセンスアンプの例を説明する。
【0213】
図36は、第29実施例によるセンスアンプの構成を示す回路図である。図36を参照して、このセンスアンプは、PチャネルMOSトランジスタ801〜805およびNチャネルMOSトランジスタ806〜814を含む。
このセンスアンプは、ビット線対にそれぞれ接続されるセンスノードSNおよび反転センスノード/SNを有する。センスノードSNおよび反転センスノード/SNに並列してセンスアンプ選択線L1が配置される。
センスアンプ選択線L1と交差する方向に、第1のイコライズ線L2、センスアンプ活性線L3、第1のセンス電位線L4、第2のセンス電位線L5、第2のイコライズ線L6、イコライズ電位線L7および第3のセンス電位線L8がそれぞれ配置される。
【0214】
トランジスタ801は、反転センスノード/SNの電位を受けるゲート電極を有し、センスノードSNと第3のセンス電位L8との間に接続される。トランジスタ802は、センスノードSNの電位を受けるゲート電極を有し、反転センスノード/SNと、第3のセンス電位線L8との間に接続される。
センスノードSNと、反転センスノード/SNとの間にトランジスタ803が接続される。センスノードSNと、イコライズ電位線L7との間にトランジスタ804が接続される。反転センスノード/SNと、イコライズ電位線L7との間にトランジスタ805が接続される。トランジスタ803,804および805の各々は、ゲート電極に第1のイコライズ線L2の電位を受ける。
センスノードSNと、反転センスノード/SNとの間にトランジスタ806が接続される。センスノードSNと、第2のセンス電位L5との間にトランジスタ807および808が直列に接続される。反転センスノード/SNと、第2のセンス電位L5との間にトランジスタ809および810が直列に接続される。
【0215】
トランジスタ806,807および809の各々は、ゲート電極に第2のイコライズ線L6の電位を受ける。トランジスタ808および810の各々は、ゲート電極にセンスアンプ選択線L1の電位を受ける。
センスノードSNと、第1のセンス電位線L4との間にトランジスタ813および811が直列に接続される。トランジスタ813と、第1のセンス電位線L4との間に、トランジスタ812がトランジスタ811と並列に接続される。反転センスノード/SNと、トランジスタ811およびトランジスタ812のそれぞれとの間にトランジスタ814がトランジスタ813と並列に接続される。
トランジスタ812は、ゲート電極にセンスアンプ選択線L1の電位を受ける。トランジスタ811は、ゲート電極にセンスアンプ活性線L3の電位を受ける。トランジスタ813は、ゲート電極に反転センスノード/SNの電位を受ける。トランジスタ814は、ゲート電極にセンスノードSNの電位を受ける。
【0216】
このような構成のセンスアンプにおいては、トランジスタ801および802によってPMOSセンス部が構成される。また、トランジスタ803〜805によってイコライズ部が構成される。また、トランジスタ806〜810によってプリチャージ部が構成される。また、トランジスタ811〜814によってNMOSセンス部が構成される。
次にこのセンスアンプの動作を説明する。図37は、図36のセンスアンプがNMOSセンス部によって増幅動作をする場合の各部の動作波形を示すタイミングチャートである。
以下の動作においては、第2のセンス電位線L5および第3のセンス電位線L8は、それぞれ接地電位GNDおよび電源電位Vccの間の電位Vactに固定される。また、イコライズ電位線L7は、電源電位Vccのレベルに固定される。
【0217】
動作において、まず、第1のイコライズ線L2および第2のイコライズ線L6がHレベルに立上げられる。これにより、センスノードSNおよび反転センスノード/SNのイコライズ状態が解除される。そして、センスアンプ選択線L1がHレベルに立上げられる。これにより、センスノードSNおよび反転センスノード/SNの電位が、イコライズされたまま電位Vactのレベルにされる。
そして、第2のイコライズ線L6がLレベルに立下げられることにより、センスノードSNおよび反転センスノード/SNのイコライズ状態が解除される。その後、ワード線WLがHレベル(Vpp)に立上げられる。これにより、センスノードSNおよび反転センスノード/SNの間に電位差ΔVが生じる。その後、第1のセンス電位線L4がLレベルに立下げられる。これにより、NMOSセンス部によって電位差ΔVが増幅される。
【0218】
その後、ワード線WLが立下げられた後、第1のイコライズ線L2およびセンスアンプ選択線L1がともに立下げられる。これにより、センスノードSNおよび反転センスノード/SNが電源電位Vccのレベルに戻される。
次に、PMOSセンス部によって増幅動作をする場合のセンスアンプの動作を説明する。図38は、図36のセンスアンプがPMOSセンス部によって増幅動作をする場合の各部の動作波形を示すタイミングチャートである。
以下の動作においては、第1のセンス電位線L4および第2のセンス電位線L5は、それぞれ接地電位GNDに固定される。また、イコライズ電位線L7は、電源電位Vccのレベルに固定される。
図38の動作が図37の動作と異なるのは次の点である。センスアンプ選択線L1の立上がりに応答して、センスノードSNおよび反転センスノード/SNの電位は、イコライズされたまま接地電位GNDのレベルにされる。さらに、第3のセンス電位線L8がHレベルに立上げられることにより、PMOSセンス部によって電位差ΔVが増幅される。
【0219】
その後、ワード線WLが立下げられた後、第1のイコライズ線L2およびセンスアンプ選択線L1がともに立下げられる。これにより、センスノードSNおよび反転センスノード/SNが電源電位Vccのレベルに戻される。
なお、図36のセンスアンプは、PチャネルMOSトランジスタと、NチャネルMOSトランジスタとを相互に置き換えて構成してもよい。その場合には、以上に説明した動作において、電圧の極性を逆にすれば、そのセンスアンプは同様の動作をする。また、トランジスタ803〜805のみをNチャネルMOSトランジスタに置き換えてもよい。その場合には、第1のイコライズ線L2を前述の場合と逆極性に変化させれば、同様の動作を実現することができる。
また、図36のセンスアンプにおいては、トランジスタ806を設けなくても同様の動作を実現することができる。また、そのトランジスタ806を設けた場合には、トランジスタ803を設けなくてもセンスアンプが同様の動作することを実現することができる。
【0220】
第30実施例
次に、第30実施例について説明する。この第30実施例においては、センスアンプを選択的に動作させることが可能なDRAMの構成の例を説明する。
図39は、第30実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。図39を参照して、この回路には、複数のセンスアンプSA4,…、複数のビット線対BL,/BL,…、複数のスイッチ71,…,72,…、複数のセンスアンプ選択線L11,…、センスアンプ活性線L12および電位供給線L13,L14が含まれる。
センスアンプ選択線L11,…は、センスアンプSA4,…のそれぞれに対応して設けられ、各々が、ビット線対BL,/BLと並列に配置される。センスアンプ活性線L12、電位供給線L13およびL14は、それぞれビット線対BL,/BLと交差する方向に配置される。
【0221】
センスアンプ選択線L11,…は、読出時に、信号発生回路403によって選択的に活性化される。センスアンプ活性線L12は、リフレッシュ時に、信号発生回路404によって活性化される。電位供給線L13には、リフレッシュ時に用いられる第1のセンス電位が、電位供給回路401から供給される。電位供給線L14には、読出時(または書込時)に用いられる第2のセンス電位が、電位供給回路402から供給される。
スイッチ71,…は、センスアンプSA4,…のそれぞれに対応して設けられる。スイッチ71,…の各々は、センスアンプ活性線L12の電位および電位供給線L13の電位を受ける。そして、スイッチ71,…の各々は、センスアンプ活性線L12が活性化された場合に、電位供給線L13の第1のセンス電位を、対応するセンスアンプSA4へ供給する。
【0222】
スイッチ72,…は、センスアンプSA4,…のそれぞれに対応して設けられる。スイッチ72,…の各々は、センスアンプ選択線L11の電位および電位供給線L14の電位を受ける。そして、各スイッチ72は、センスアンプ選択線L11が活性化された場合に、電位供給線L14の第2のセンス電位を、対応するセンスアンプSA4へ供給する。
したがって、この第30実施例によれば、リフレッシュ時に、すべてのセンスアンプが活性化され、読出時(または書込時)に、センスアンプが選択的に活性化される。このため、この第30実施例の構成は、以上に示した各実施例において、センスアンプを制御するための構成として用いることができる。
したがって、この第30実施例にれば、リフレッシュ時に、すべてのセンスアンプが活性化され、読出時(または書込時)に、センスアンプが選択的に活性化される。このため、この第30実施例の構成は、以上に示した各実施例において、センスアンプを制御するための構成として用いることができる。
【0223】
さらに、この第30実施例によれば、センス電位を、リフレッシュ時と、読出時(または書込時)とで異ならせることにより、第24および第25実施例のように、リフレッシュ時のビット線対の振幅電圧と、読出時(または書込時)のビット線対の振幅電圧とを異ならせることができる。
第31実施例
次に、第31実施例について説明する。この第31実施例においては、第30実施例の変形例を説明する。
図40は、第31実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。この図40において図39と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【0224】
図40の構成が図39のものと異なるのは、次の点である。図39のスイッチ71,…の代わりに、各々がNMOSトランジスタよりなるスイッチ710,…が設けられ、図39のスイッチ72,…の代わりに、各々がNチャネルMOSトランジスタよりなるスイッチ721,…およびスイッチ722,…が設けられる。スイッチ721は、隣り合うセンスアンプSA4,SA4の一方に対応し、スイッチ722は、それらの他方に対応するものである。
1組のスイッチ721および722は、隣り合うセンスアンプSA4,SA4で共有されるセンスアンプ選択線L11の電位を受け、各々が、そのセンスアンプ選択線L11が活性化された場合に、電位供給線L14の第2のセンス電位を、対応するセンスアンプSA4へ供給する。
【0225】
この第31実施例によれば、第30実施例で得られる効果に加えて、次のような効果を得ることができる。すなわち、1本のセンスアンプ選択線L11が、隣り合うセンスアンプSA4,SA4で共有されているため、センスアンプ選択線L11の数を第30実施例の構成よりも減らすことができる。
第32実施例
次に、第32実施例について説明する。この第32実施例においては、1本の電位供給線から供給される電位をリフレッシュ時および読出時(または書込時)においてセンス電位として用いる例を説明する。
図41は、第32実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。図41において図39と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【0226】
図41の構成が図39のものと異なるのは、次の点である。センス電位を供給する電位供給線は、電位供給線L13のみである。図39のスイッチ72,…の代わりに、スイッチ73,…が設けられる。
スイッチ73,…は、センスアンプSA4,…のそれぞれに対応して設けられる。スイッチ73,…の各々は、センスアンプ選択線L11の電位および電位供給線L13の電位を受ける。そして,スイッチ73,…の各々は、対応するセンスアンプ選択線L11が活性化された場合には、電位供給線L13から供給されるセンス電位を、対応するセンスアンプSA4へ供給する。
したがって、この第32実施例によれば、リフレッシュ時にすべてのセンスアンプが活性化され、読出時に、センスアンプが選択的に活性化される。このため、この第32実施例の構成は、以上に示した各実施例において、センスアンプを制御するための構成として用いることができる。
【0227】
さらに、この第32実施例によれば、電位供給回路401から電位供給線L13に供給される電位を、リフレッシュ時と、読出時(または書込時)とで異ならせることにより、第24および第25実施例のように、リフレッシュ時のビット線対の振幅電圧と、読出時(または書込時)のビット線対の振幅電圧とを異ならせることができる。さらに、センス電位を供給する電位供給線が、1本のみであるため、配線の数を第30実施例の構成よりも減らすことができる。
第33実施例
次に、第33実施例について説明する。この第33実施例においては、センス電位を供給する電位供給線によって、センスアンプの選択を行なう例を説明する。
【0228】
図42は、第33実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。図42において図39と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
図42の構成が図39のものと異なるのは、次の点である。センスアンプ選択線L11がビット線対BL,/BLと交差する方向に配置される。センスアンプ選択線L11は、読出時(または書込時)に、信号発生回路405によって活性化される。
センスアンプSA4,…のそれぞれに対応して、第2のセンス電位を供給する電位供給線L14が複数設けられる。これらの電位供給線L14,…は、それぞれビット線対BL,/BLと並列に配置される。読出時(または書込時)において、それらの電位供給線L14,…には、電位供給回路402によって選択的に第2のセンス電位が供給される。
【0229】
スイッチ74,…が、センスアンプSA4,…のそれぞれに対応して設けられる。各スイッチ74は、NチャネルMOSトランジスタよりなり、対応するセンスアンプSA4と、対応する電位供給線L14との間に設けられる。
各スイッチ74は、ゲート電極にセンスアンプ選択線L11の電位を受け、そのセンスアンプ選択線L11が活性化された場合に、電位供給線L14の電位を、対応するセンスアンプSA4に供給する。電位供給線L13からのセンス電位を供給するスイッチ710,…は、図40に示されたものと同じものである。
したがって、この第33実施例によれば、リフレッシュ時に、すべてのセンスアンプが活性化され、読出時(または書込時)に、センスアンプが選択的に活性化され、かつ、センス電位がリフレッシュ時と、読出時(または書込時)とで異ならされる。
【0230】
このため、この第33実施例の構成によれば、第30実施例の場合と同様の効果を得ることができる。さらに、この第33実施例の構成によれば、読出時(または書込時)に、電位供給線L14によってセンスアンプの選択を行なうことができる。
第34実施例
次に、第34実施例について説明する。この第34実施例においては、ロウ方向に配置された複数のセンスアンプ活性線によって、センスアンプの選択を行なう例を説明する。
図43は、第34実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【0231】
図43を参照して、第1および第2のセンスアンプ活性線L12およびL15と、電位供給線L13とがビット線対BL,/BLに交差する方向に配置される。センスアンプ選択線L11は、読出時(書込時)に、信号発生回路405によって活性化される。
電位供給線L13には、電位発生回路406からセンス電位が供給される。センスアンプ活性線L12およびL15は、信号発生回路407によって電位が制御される。すなわち、リフレッシュ時には、センスアンプ活性線L12およびL15がともに活性化され、読出時(または書込時)には、センスアンプ活性線L12およびL15の一方が選択的に活性化される。
スイッチ75および76が、1方向に並ぶセンスアンプSA4,…に交互に対応してそれぞれ複数設けられる。すなわち、隣り合う2つのセンスアンプSA4,SA4において、一方に対応してスイッチ75が設けられ、他方に対応してスイッチ76が設けられる。
【0232】
スイッチ75および76の各々は、NチャネルMOSトランジスタよりなる。各スイッチ75は、対応するセンスアンプSA4と、電位供給線L13との間に設けられ、ゲート電極にセンスアンプ活性線L12の電位を受ける。各スイッチ76は、対応するセンスアンプSA4と、電位供給線L13との間に設けられ、ゲート電極にセンスアンプ活性線L15の電位を受ける。
このような構成によれば、リフレッシュ時には、センスアンプ活性線L12およびL15がともに活性化され、すべてのセンスアンプにセンス電位が供給されるため、すべてのセンスアンプが活性化される。一方、読出時(または書込時)には、センスアンプ活性線L12およびL15が選択的に活性化され、センス電位が1つおきのセンスアンプSA4,…に供給されるため、センスアンプSA4,…が選択的に活性化される。
【0233】
したがって、この第34実施例によれば、ロウ方向に配置された複数のセンスアンプ活性線によって、センスアンプの選択を行なうことができる。さらに、電位供給回路406から電位供給線L13に供給される電位を、リフレッシュ時と、読出時(または書込時)とで異ならせることにより、第24および第25実施例のように、リフレッシュ時のビット線対の振幅電圧と、読出時(または書込時)のビット線対の振幅電圧とを異ならせることができる。
第35実施例
次に、第35実施例について説明する。この第35実施例において、ロウ方向に配置されており、センス電位を供給する複数の電位供給線によってセンスアンプの選択を行なう例を説明する。
【0234】
図44は、第35実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
図44を参照して、隣り合うセンスアンプSA4,SA4の一方に対応してスイッチ77が設けられ、その他方に対応してスイッチ78が設けられる。したがって、スイッチ77および78は、それぞれ複数設けられる。スイッチ77および78の各々は、NチャネルMOSトランジスタよりなる。
各スイッチ77は、電位供給線L13と、対応するセンスアンプSA4との間に接続され、ゲート電極にセンスアンプ活性線L12の電位を受ける。各スイッチ78は、電位供給線L14と対応するセンスアンプSA4との間に接続され、ゲート電極にセンスアンプ活性線L12の電位を受ける。センスアンプ活性線L12は、リフレッシュ時および読出時(または書込時)においてともにHレベルに活性化される。
【0235】
リフレッシュ時には、電位供給線L13およびL14にともにセンス電位が供給される。一方、読出時(または書込時)には、電位供給線L13およびL14の一方に、対応する電位供給回路からセンス電位が供給される。
したがって、リフレッシュ時には、すべてのセンスアンプSA4,…にセンス電位が供給されるので、すべてのセンスアンプSA4,…が活性化される。一方、読出時(または書込時)には、選択されたセンスアンプSA4にのみセンス電位が供給される。このため、この第35実施例によれば、複数の電位供給線L13およびL14によって、センスアンプの選択の制御を行なうことができる。
第36実施例
次に、第36実施例について説明する。この第36実施例においては、第34実施例を基礎として、対応するビット線対と、センスアンプとの間にトランスファゲートを設け、そのトランスファゲートによってそれらのビット線対と、センスアンプとの間を接続する例を説明する。
【0236】
図45は、第36実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。図45において図43と共通する部分には、同一の参照符号を付し、その説明を適宜省略する。
図45の構成において特徴的な部分は、次の点である。すなわち、センスアンプSA40,…の各々が、シェアード型のセンスアンプである。このため、各センスアンプSA40には、トランスファゲートを介して2対のビット線対BL1,/BL1およびBL2,/BL2が接続される。
ビット線対BL1,/BL1と、センスアンプSA40との間には、NチャネルMOSトランジスタよりなる1対のトランスファゲート821,821が接続される。各トランスファゲート821は、ゲート電極にトランスファゲート活性線L16の電位を受け、その電位に応答して導通状態が制御される。トランスファゲート活性線L16は、信号発生回路409によって電位が制御され、ビット線対BL1,/BL1の電位差を増幅する場合に、活性化される。
【0237】
ビット線対BL2,/BL2との間にNチャネルMOSトランジスタよりなる1対のトランスファゲート822,822が接続される。各トランスファゲート822は、ゲート電極にトランスファゲート活性線L17の電位を受け、その電位に応答して導通状態が制御される。トランスファゲート活性線L17は、信号発生回路410によって電位が制御され、ビット線対BL2,/BL2の電位差が増幅される場合に、活性化される。
このように、センスアンプがシェアード型である場合においても、第34実施例により得られる効果と同様の効果を得ることができる。
第37実施例
次に、第37実施例について説明する。この第37実施例では、活性化するセンスアンプを、コラム方向に配置されたセンスアンプ選択線によって選択し、そのセンスアンプから、コラム方向に配置されたデータ線対をデータを出力する例を説明する。
【0238】
図46は、第37実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
図46を参照して、複数のセンスアンプSA5の各々に対応して、データ線IOおよび反転データ線/IOからなるデータ線対が設けられる。このデータ線対IO,/IOは、ビット線対BL,/BLと平行に、コラム方向に配置される。センスアンプSA5,…のそれぞれに対応してセンスアンプ選択線L11が設けられる。センスアンプ選択線L11,…は、ビット線対BL,/BLと平行に、コラム方向に配置される。
各センスアンプSA5と、対応するデータ線対IO,/IOとの間に1対の入出力ゲート21および22が接続される。入出力ゲート21および22の各々は、NチャネルMOSトランジスタよりなり、ゲート電極に転送制御線L18の電位を受ける。転送制御線L18の電位は、信号発生回路411によって制御される。
【0239】
信号発生回路411は、データの読出時(または書込時)において、転送制御線L18を活性化する。これにより、その場合に、各1対の入出力ゲート22および23が導通され、対応するセンスアンプSA5で増幅されたデータがデータ線以上IO,/IOへ伝達される。
センスアンプSA5,…は、センスアンプ選択線L11,…が選択的に活性化されることに応答して、選択的に活性化される。このため、選択されたセンスアンプSA5に対応するビット線対BL,/BLの電位差が増幅される。一方、選択されていないセンスアンプSA5に対応するビット線対BL,/BLには電位差がほとんど生じない。
したがって、転送制御線L18が活性化されると、各入出力ゲート21および22が導通するが、有効なデータが伝達されるデータ線対IO,/IOは、選択されたセンスアンプSA5に対応するもののみである。
【0240】
このように、第37実施例によれば、読出時に、センスアンプ選択線L11,…によってセンスアンプSA5を選択的に活性化することができる。さらに、この場合は、センスアンプ選択線L11,…が、従来のDRAMにおいて用いられるコラム選択線の働きを兼ねることができる。したがって、データ線対へのデータの読出しを効率的に行なうことができる。
第38実施例
次に、第38実施例について説明する。この第38実施例では、活性化するセンスアンプをコラム方向に配置されたセンスアンプ選択線によって選択し、そのセンスアンプから、ロウ方向に配置されたデータ線対へデータを出力する例を説明する。
【0241】
図47は、第38実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。この図47において図46と共通する部分には同一の参照符号を付しその説明を適宜省略する。
この図47の構成が図46のものと異なるのは次の点である。データ線対IO,/IOがビット線対BL,/BLと交差する方向、すなわち、ロウ方向に配置される。このデータ線対IO,/IOは、複数のセンスアンプSA5,…に共通に設けられる。さらに、各センスアンプSA5と、データ線対IO,/IOとの間に1対の入出力ゲート23および24が設けられる。
入出力ゲート23および24の各々は、NチャネルMOSトランジスタよりなる。入出力ゲート23は、データ線IOと、転送制御線L18との間に接続される。入出力ゲート24は、反転データ線/IOと、転送制御線L18との間に接続される。入出力ゲート23および24は、共通のノードを有し、そのノードが転送制御線L18に接続されている。
【0242】
入出力ゲート23は、対応するビット線BLの電位をゲート電極に受けて動作する。入出力ゲート24は、対応する反転ビット線/BLの電位をゲート電極に受けて動作する。
読出動作において、センスアンプ選択線L11,…が選択的に活性化されることに応答して、センスアンプSA5が選択的に活性化される。活性化されたセンスアンプSA5によって対応するビット線対BL,/BLの電位差が増幅される。
そして、転送制御線L18が活性化されると、それに応答して選択されたセンスアンプSA5に対応する入出力ゲート23および24の一方が導通し、先に電位差が増幅されたビット線対BL,/BLのデータがデータ線対IO,/IOへ伝達される。
【0243】
一方、電位差が増幅されていないビット線対BL,/BLに接続された入出力ゲート23および24は、転送制御線L18が活性化されても導通されないので、ビット線対BL,/BLのデータがデータ線対IO,/IOへ伝達されない。
このように、この第38実施例によれば、センスアンプ選択線L11,…を選択的に活性化することにより、センスアンプSA5を選択的に活性化することができる。さらに、活性化されたセンスアンプSA5によって増幅されたデータのみを、データ線対IO,/IOへ効率的に伝達することができる。
第39実施例
次に、第39実施例について説明する。この第39実施例においては、活性化するセンスアンプを、コラム方向に配置されたセンスアンプ選択線によって選択し、そのセンスアンプから、ロウ方向に配置されたデータ線対へデータを出力するその他の例を説明する。
【0244】
図48は、第39実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
この図48において図47と共通する部分には同一の参照符号を付しその説明を適宜省略する。
各センスアンプSA5に対応して入出力ゲート25,26,27および28が設けられる。入出力ゲート25〜28の各々は、NチャネルMOSトランジスタよりなる。入出力ゲート25および26は、対応するビット線BLと、データ線IOとの間に直列に接続される。入出力ゲート27および28は、対応する反転ビット線/BLと、反転データ線/IOとの間に直列に接続される。
入出力ゲート25および27の各々は、転送制御線L18の電位をゲート電極に受け、その転送制御線L18が活性化された場合に導通する。入出力ゲート26および28の各々は、対応するセンスアンプ選択線L11の電位をゲート電極に受け、そのセンスアンプ選択線L11が活性化された場合に導通する。
【0245】
読出時に、センスアンプ選択線L11,…が選択的に活性化されることに応答して、センスアンプSA5,…が選択的に活性化される。それにより、そのセンスアンプSA5に対応するビット線対BL,/BLの電位が増幅される。その場合、入出力ゲート26および28がともに導通される。
さらに、転送制御線L18が活性化されることに応答して、入出力ゲート25および27がともに導通される。その結果、選択されたセンスアンプSA5によって増幅されたデータのみが、入出力ゲートを介してデータ線対IO,/IOへ伝達される。
このように、第39実施例によれば、センスアンプ選択線の選択的な活性化によって、読出時(または書込時)にセンスアンプを選択的に活性化することができる。さらに、選択されたセンスアンプによって増幅されたデータを、データ線対へ効率的に伝達することができる。
【0246】
第40実施例
次に、第40実施例について説明する。この第40実施例においては、活性化するセンスアンプをセンスアンプ選択線によって選択し、かつ、そのセンスアンプに接続するビット線対をトランスファゲート活性線によって選択する例を説明する。
図49は、第40実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
図40を参照して、この構成においては、複数のビット線対BL1および/BL1〜BL4および/BL4、複数のトランスファゲート活性線L21〜L24、センスアンプ選択線L11,…、センスアンプSA6,…、信号発生回路403,…および信号発生回路412を含む。
【0247】
ビット線対BL1および/BL1〜BL4および/BL4は、並列配置される。これらのビット線対と交差する方向にトランスファゲート活性線L21〜L24が配置される。センスアンプ選択線L11は、それらのビット線対と平行に配置される。
トランスファゲート活性線L21〜L24は、信号発生回路412によって選択的に活性化される。センスアンプ選択線L11は、信号発生回路403によって活性化される。
ビット線対BL1および/BL1は、1対のトランスファゲート81および82を介してセンスアンプSA6のセンスノードSNおよび反転センスノード/SNに接続される。ビット線対BL2および/BL2は、1対のトランスファゲート83および84を介してセンスノードSNおよび反転センスノード/SNに接続される。
【0248】
ビット線対BL3および/BL3は、1対のトランスファゲート85および86を介してセンスノードSNおよび反転センスノード/SNに接続される。ビット線対BL4および/BL4は、1対のトランスファゲート87および88を介してセンスノードSNおよび反転センスノード/SNに接続される。
トランスファゲート81〜88の各々は、NチャネルMOSトランジスタよりなる。トランスファゲート81および82の各々は、トランスファゲート活性線L21の電位をゲート電極に受け、そのトランスファゲート活性線L21が活性化された場合に導通される。
トランスファゲート83および84の各々は、トランスファゲート活性線L22の電位をゲート電極に受け、そのトランスファゲート活性線L22が活性化された場合に導通される。
【0249】
トランスファゲート85および86の各々は、トランスファゲート活性線L23の電位をゲート電極に受け、そのトランスファゲート活性線L23が活性化された場合に導通される。
トランスファゲート87および88の各々は、トランスファゲート活性線L24の電位をゲート電極に受け、そのトランスファゲート活性線L24が活性化された場合に導通される。
読出動作(または書込動作)において、信号発生回路412によってトランスファゲート活性線L21〜L24が選択的に活性化される。これにより、活性化されたトランスファゲート活性線に対応する1対のトランスファゲートが導通する。その結果、その1対のトランスファゲートに対応するビット線対が、センスノードSNノード反転センスノード/SNに接続される。
【0250】
また、読出動作時(または書込動作時)には、信号発生回路403によって、センスアンプ選択線L11が選択的に活性化される。これにより、選択されたビット線対の電位差が、センスアンプSA6によって増幅される。
このように、読出動作時(または書込動作時)において、1対のトランスファゲートを選択的に導通させることにより、複数のビット線対BL1および/BL1〜BL4および/BL4のうちの1対のビット線対の電位差を選択的に増幅することができる。
従来のDRAMでは、この図49のような構成を用いた場合、読出時(または書込時)において、すべてのビット線対にデータが伝達されるため、すべてのビット線対に対応するリストア動作が必要であった。これに対し、この第40実施例によれば、読出時(または書込時)において、1つのセンスアンプに接続される、選択されたビット線対に対してリストア動作を行なうだけでよくなる。
【0251】
また、この第40実施例によれば、センスアンプの数を従来よりも減らすことができるため、センスアンプのレイアウトピッチを緩和することができる。
なお、この第40実施例においては、4対のビット線対を1つのセンスアンプに対応させる例を示したが、1つのセンスアンプに対応するビット線対は、複数対であれば、4対のものには限られない。
第41実施例
次に、第41実施例について説明する。この第41実施例は、第40実施例の変形例であり、隣り合う2対のビット線対が、異なるセンスアンプに対応する例について説明する。
図50は、第41実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【0252】
図50を参照して、ビット線対BL1および/BL1が、1対のトランスファゲート91および92を介してセンスアンプSA71のセンスノードSN1および反転センスノード/SN1に接続される。そのビット線対BL1および/BL1に隣り合うビット線対BL2および/BL2は、1対のトランスファゲート93および94を介してセンスアンプSA72のセンスノードSN2および反転センスノード/SN2に接続される。
そのビット線対BL2および/BL2に隣り合うビット線対BL3および/BL3は、1対のトランスファゲート95および96を介してセンスアンプSA71のセンスノードSN1および反転センスノード/SN1に接続される。
そのビット線対BL3および/BL3に隣り合うビット線対BL4および/BL4は、1対のトランスファゲート97および98を介してセンスアンプSA72のセンスノードSN2および反転センスノード/SN2に接続される。
【0253】
すなわち、隣り合うビット線対が、異なるセンスアンプに接続可能に設けられる。トランスファゲート91〜98の各々は、NチャネルMOSトランジスタよりなる。トランスファゲート91および92の各々は、トランスファゲート活性線L31の電位をゲート電極に受け、そのトランスファゲート活性線L31が活性化された場合に導通される。
トランスファゲート95および96の各々は、トランスファゲート活性線L33の電位をゲート電極に受け、そのトランスファゲート活性線L33が活性化された場合に導通される。トランスファゲート93および94の各々は、トランスファゲート活性線L32の電位をゲート電極に受け、そのトランスファゲート活性線L32が活性化された場合に導通される。
【0254】
トランスファゲート97および98の各々は、トランスファゲート活性線L34の電位をゲート電極に受け、そのトランスファゲート活性線L34が活性化された場合に導通される。これらのトランスファゲート活性線L31〜L34は、信号発生回路413によって選択的に活性化される。
また、隣り合うビット線対(たとえばBL1および/BL1と、BL2および/BL2)に接続されたメモリセル1は、互いに異なるワード線(たとえばWL1およびWL2)に接続される。
このような構成によれば、ビット線対BL1および/BL1〜BL4および/BL4のデータを選択的に増幅することができる。さらに、リフレッシュ時においては、次のように動作する。すなわち、1本のワード線WL1が活性化された場合、データが読出されるビット線対BL1,/BL1およびBL3,/BL3は、隣接されていない。言い換えると、リフレッシュ時において、データが読出されるビット線対と、データが読出されないビット線対とが交互に配置されている。
【0255】
したがって、リフレッシュ時において、データが読出されないビット線対が、データが読出される2対のビット線対の間でノイズを防ぐシールドとして働く。このため、リフレッシュ動作時において、隣接する2対のビット線対の間での容量カップリングによる誤動作が防がれる。
また、この第41実施例によれば、センスアンプの数を従来よりも減らすことができるため、センスアンプのレイアウトピッチを緩和することができる。
第42実施例
次に、第42実施例について説明する。この第42実施例は、第41実施例の変形例であり、ビット線と、電極ノードが対をなし、隣り合うコラムのメモリセルにおいて、ビット線が共有されている例を示す。
【0256】
図51は、第42実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
この図51の構成においては、複数のビット線BL1,BL2,…、複数の電極ノードEN1〜EN4,…、複数のトランスファゲート活性線L41〜L44、複数のトランスファゲート201〜208、複数のメモリセル1,…、複数のセンスアンプSA41,SA42,…および信号発生回路414が含まれる。
ビット線BL1およびBL2が平行に配置される。ビット線BL1の両側に電極ノードEN1およびEN2が、それぞれビット線BL1と平行に配置される。ビット線BL2の両側に電極ノードEN3およびEN4が、それぞれビット線BL2と平行に配置される。
【0257】
ビット線BL1および電極ノードEN1の間、ビット線BL1および電極ノードEN2の間、ビット線BL2および電極ノードEN3の間、ビット線BL2および電極ノードEN4の間に、それぞれメモリセル1が接続される。
隣り合うコラムにおいて1本のビット線(たとえばBL1)に接続されたメモリセルは、トランジスタが対応するビット線に接続され、キャパシタが対応する電極ノードに接続される。さらに、それらのメモリセルは、異なるワード線(たとえばWL1およびWL2)に接続される。
ビット線BL1および電極ノードEN1の対は、トランスファゲート201および202を介してセンスアンプSA41のセンスノードSN1および反転センスノード/SN1に接続される。ビット線BL1および電極ノードEN2の対は、トランスファゲート203および204を介してセンスアンプSA42のセンスノードSN2および反転センスノード/SN2に接続される。
【0258】
ビット線BL2および電極ノードEN3の対は、トランスファゲート205および206を介してセンスアンプSA41のセンスノードSN1および反転センスノード/SN1に接続される。ビット線BL2および電極ノードEN4の対は、トランスファゲート207および208を介してセンスアンプSA42のセンスノードSN2および反転センスノード/SN2に接続される。
信号発生回路414は、トランスファゲート活性線L41〜L44を選択的に活性化する。トランスファゲート201および202の各々は、センスアンプ活性線L41が活性化された場合に導通される。トランスファゲート203および204の各々は、トランスファゲート活性線L42が活性化された場合に導通される。
【0259】
トランスファゲート205および206の各々は、トランスファゲート活性線L43が活性化された場合に導通される。トランスファゲート207および208の各々は、トランスファゲート活性線L44が活性化された場合に導通される。
このような構成によれば、複数対のビット線および電極ノードのうち、選択されたものにのみメモリセル1のデータが読出される。さらに、そのデータは、対応するセンスアンプによって選択的に増幅される。
さらに、隣り合うコラムにおいてメモリセルが互いに異なるワード線に接続されているため、一方のコラムのメモリセルから対応するビット線および電極ノードにデータが伝達される場合に、他方のコラムのメモリセル1からビット線および電極ノードにデータが伝達されない。
【0260】
したがって、リフレッシュ動作時にデータが伝達されない電極ノードが、データが伝達されるビット線および電極ノードのノイズをシールドする働きをする。このため、リフレッシュ動作時において、データが読出されるビット線および電極ノードがノイズによって誤動作することを防ぐことができる。
また、この第42実施例によれば、センスアンプの数を従来よりも減らすことができるため、センスアンプのレイアウトピッチを緩和することができる。
また、この第42実施例によれば、ビット線が隣り合うコラムで共有されているため、配線数を少なくすることができ、その結果として、ビット線のピッチを緩和することができる。さらに、隣り合うコラムにおいて、ビット線および電極ノードに接続されるメモリセルの接続態様が逆であるため、電極ノードと、ビット線対との容量バランスをとることができる。
【0261】
第43実施例
次に、第43実施例について説明する。この第43実施例においては、隣接する2本のワード線を同じ複数箇所で1本の金属ワード線に接続した例を説明する。
図52は、第43実施例によるDRAMの構成を示す回路図である。図52を参照して、このDRAMは、複数の金属ワード線MWL,…、複数のワード線WL1,WL2,…、複数のビット線BL1,BL2,…および複数のセンスアンプSA31〜34を含む。
隣り合う2本のワード線WL1およびWL2に対応して1本の金属ワード線MWLが設けられる。この金属ワード線MWLは、ワード線の信号の伝達を高速化するためのものであり、ワード線WL1およびWL2に沿って配置される。
【0262】
ワード線WL1およびWL2は、同じ複数箇所で、金属ワード線MWLに接続される。その接続は、金属ワード線のある部分を接続ノードとし、その接続ノードと、ワード線WL1との間に金属製のコンタクト部分101を設け、かつ、その接続ノードと、ワード線WL2との間に金属製のコンタクト部分102を設けることにより行なわれる。そのワード線WL1およびWL2は、たとえば、ポリシリコンまたはポリサイドよりなる。
これらのワード線に交差する方向にビット線BL1〜BL4が配置される。ビット線BL1は、反転ビット線/BL1と対をなす。ビット線BL2は、反転ビット線/BL2と対をなす。ビット線BL3は、反転ビット線/BL3と対をなす。ビット線BL4は、反転ビット線/BL4と対をなす。
【0263】
ビット線対BL1および/BL1の電位差が、センスアンプSA31によって増幅される。ビット線対BL2および/BL2の電位差が、センスアンプSA32によって増幅される。ビット線対BL3および/BL3の電位差がセンスアンプSA33によって増幅される。ビット線対BL4および/BL4の電位差がセンスアンプSA34によって増幅される。
従来のDRAMでは、金属ワード線は、複数のワード線のそれぞれに対応して設けられる。これに対し、この第43実施例によれば、隣接する2本のワード線が同じ部分で1本の金属ワード線に接続される。このため、この第43実施例によれば、従来のDRAMよりも金属ワード線のピッチを緩和することができ、ワードドライバのレイアウトピッチを緩和することができる。さらに、金属ワード線の抵抗を下げることによって、動作の高速化を図ることができる。
【0264】
第44実施例
次に、第44実施例について説明する。この第44実施例においては、第43実施例の変形例を説明する。
図53は、第44実施例によるDRAMの構成を示す回路図である。この図53において、図52と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図53のDRAMの構成が図52のものと異なるのは、ビット線対の構成である。すなわち、図52では、オープンビット線型の配置を示したが、図53に示されるように、フォールデッドビット線型の配置においても、第43実施例と同様の効果を得ることができる。すなわち、この図53では、ビット線対BL1および/BL1が平行に配置されている。
【0265】
第45実施例
次に、第45実施例について説明する。この第45実施例においては、メモリセルのキャパシタの電極を高誘電体または強誘電体で構成する例を説明する。
図54は、第45実施例によるDRAMのメモリセルのキャパシタの近傍の断面図である。
図54を参照して、半導体基板1301上に拡散領域1305が形成される。拡散領域1305の両側に素子分離領域1306および1307が形成される。素子分離領域1306および1307の上に層間絶縁層1310を介在してビット線BL,…が形成される。層間絶縁層1310上に、キャパシタの下部電極1303,…が形成される。
【0266】
下部電極1303上には、誘電体薄膜1304,…を介在して上部電極1302,…が形成される。さらに、上部電極1302,…および層間絶縁層1310を覆うように層間絶縁層1309が形成される。
拡散領域1305と、下部電極1303との間の層間絶縁層1310には、コンタクトホールが形成され、そのコンタクトホール内に金属プラグ1308が形成される。この金属プラグ1308によって、拡散層1305および下部電極1303が電気的に接続される。
このような構成においては、上部電極1302は、ビット線BL,BLのピッチで分割されている。その分割は、ビット線対のピッチで行なわれてもよく、また、複数のビット線ごとのピッチで分割されてもよい。
【0267】
このような上部電極の分割を行なう場合、従来のスタック型の電極では、プロセスマージンが厳しい。すなわち、隣り合う上部電極間の分離を行なうことが難しい。しかし、このように、誘電体薄膜を高誘電体または強誘電体を用いるとプレーナスタック型電極を構成することができる。そのため、この第45実施例では、製造プロセスを容易化することができる。
さらに、この第45実施例のようにプレーナスタック型電極を構成した場合は、通常のスタック型と比べて電極の厚さが薄い。このため、この実施例45においては、上部電極1302の寄生容量を減少することができるので、電荷を充放電する回路の構成に適している。
さらに、誘電体薄膜1304を高誘電体または強誘電体によって構成した場合には、上部電極1302を白金等の金属線で形成される場合が多い。したがって、このような金属線で形成した場合には、上部電極1302の抵抗を低くすることができるので、上部電極1302をビット線の一部として使用する場合に有効に用いることができる。
【0269】
【発明の効果】
請求項1に記載の本発明によれば、ビット線対の電位を制御することにより、ビット線対が選択的に動作されるため、消費電力を低減することができる。さらに、ビット線対の電位を制御することによりデータの読出を行なうため、ワード線の昇圧電圧を小さくすることができる。
【0270】
請求項2に記載の本発明によれば、ワード線が活性化される前にビット線対の電位を制御することにより、ビット線対が選択的に動作されるため、消費電力を低減することができる。さらに、ビット線対の電位を制御することによりデータの読出を行なうため、ワード線の昇圧電圧を小さくすることができる。
請求項3に記載の本発明によれば、ワード線が活性化された後にビット線対の電位を制御することにより、ビット線対が選択的に動作されるため、消費電力を低減することができる。さらに、ビット線対の電位を制御することによりデータの読出を行なうため、ワード線の昇圧電圧を小さくすることができる。
請求項4に記載の本発明によれば、ビット線対の電位を制御することにより、ビット線対が選択的に動作されるため、消費電力を低減することができる。さらに、ビット線対には、接続態様が異なるメモリセルが接続されているため、ビット線対の容量バランスをとることができる。その結果、センスマージンを増大させることができる。
【0271】
請求項5に記載の本発明によれば、隣り合う2つのビット線対において、一方のビット線対が動作される場合に、他方のビット線対が動作されない構成にされている。このため、動作されないビット線対がノイズをシールドする働きをすることができる。その結果、センスマージンを増大させることができる。
請求項6に記載の本発明によれば、センスアンプ手段がビット線対の延在方向の中央部に配置された構成において、隣り合うビット線対のそれぞれに対応するセンスアンプ手段が、所定数のワード線を挟んで配置される。このような配置がなされると、センスアンプのレイアウトピッチを緩和することができる。
【0286】
請求項7に記載の本発明によれば、ビット線対の電位を制御することにより、ビット線対が選択的に動作されるため、消費電力を低減することができる。さらに、センスアンプ選択線が選択的に活性化されることにより、複数のセンスアンプ手段を選択的に動作させることができる。さらに、複数のビット線対選択線が選択的に活性化されることにより、複数のゲート手段を選択的に動作させることができる。その結果、選択されたセンスアンプ手段に対応する複数のビット線対のうちのいずれかからそのセンスアンプ手段に電位を伝達することができる。したがって、選択されたセンスアンプ手段によって、対応するビット線対の電位の制御を行なうことができる。
【図面の簡単な説明】
【図1】 第1実施例によるDRAMの全体構成を示すブロック図である。
【図2】 第1実施例によるDRAMの要部の構成を示す回路図である。
【図3】 図2のDRAMの各部の動作波形を示すタイミングチャートである。
【図4】 第2実施例によるDRAMの各部の動作波形を示すタイミングチャートである。
【図5】 第3実施例によるDRAMの各部の動作波形を示すタイミングチャートである。
【図6】 第4実施例によるDRAMの要部の構成を示す回路図である。
【図7】 第5実施例によるDRAMの要部の構成を示す回路図である。
【図8】 第6実施例によるDRAMの要部の構成を示す回路図である。
【図9】 第7実施例によるDRAMの要部の構成を示す回路図である。
【図10】 第8実施例によるDRAMの要部の構成を示す回路図である。
【図11】 第9実施例によるDRAMの要部の構成を示す回路図である。
【図12】 第10実施例によるDRAMの要部の構成を示す回路図である。
【図13】 第11実施例によるDRAMの要部の構成を示す回路図である。
【図14】 第12実施例によるDRAMの要部の構成を示す回路図である。
【図15】 第13実施例によるDRAMの要部の構成を示す回路図である。
【図16】 図15のDRAMの各部の動作波形を示すタイミングチャートである。
【図17】 図15のDRAMに用いられるセンスアンプの構成を示す回路図である。
【図18】 第14実施例によるDRAMの要部の構成を示す回路図である。
【図19】 図18のDRAMに用いられるセンスアンプの構成を示す回路図である。
【図20】 第15実施例によるDRAMの要部の構成を示す回路図である。
【図21】 第16実施例によるDRAMの要部の構成を示す回路図である。
【図22】 第17実施例によるDRAMの要部の構成を示す回路図である。
【図23】 第18実施例によるDRAMの要部の構成を示す回路図である。
【図24】 図23のDRAMの動作を概略的に示すタイミングチャートである。
【図25】 図23のDRAMの各部の詳細な動作波形を示すタイミングチャートである。
【図26】 第19実施例および第20実施例によるDRAMの要部の構成を示すタイミングチャートである。
【図27】 第21実施例によるDRAMの各部の動作波形を示すタイミングチャートである。
【図28】 第22実施例によるDRAMの各部の動作波形を示すタイミングチャートである。
【図29】 第23実施例によるDRAMの各部の動作波形を示すタイミングチャートである。
【図30】 第24実施例によるDRAMの各部の動作波形を示すタイミングチャートである。
【図31】 第25実施例によるDRAMの各部の動作波形を示すタイミングチャートである。
【図32】 第26実施例によるDRAMのリテンションモード時の各部の動作波形を示すタイミングチャートである。
【図33】 第26実施例によるDRAMのアクセスモード時の各部の動作波形を示すタイミングチャートである。
【図34】 第27実施例によるDRAMの要部の構成を示すブロック図である。
【図35】 図34のイコライズスイッチの詳細な構成を示す回路図である。
【図36】 第29実施例によるセンスアンプの構成を示す回路図である。
【図37】 図36のセンスアンプがNMOSセンス部によって増幅動作する場合の各部の動作波形を示すタイミングチャートである。
【図38】 図36のセンスアンプがPMOSセンス部によって増幅動作する場合の各部の動作波形を示すタイミングチャートである。
【図39】 第30実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図40】 第31実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図41】 第32実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図42】 第33実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図43】 第34実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図44】 第35実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図45】 第36実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図46】 第37実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図47】 第38実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図48】 第39実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図49】 第40実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図50】 第41実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図51】 第42実施例によるDRAMのセンスアンプを制御する回路の構成を示す回路図である。
【図52】 第43実施例によるDRAMの構成を示す回路図である。
【図53】 第44実施例によるDRAMの構成を示す回路図である。
【図54】 第45実施例によるDRAMのメモリセルのキャパシタの近傍の断面図である。
【図55】 従来のDRAMの要部の構成を示す回路図である。
【図56】 図55のDRAMの読出動作時の各部の動作波形を示すタイミングチャートである。
【図57】 センスアンプピッチを緩和し得る従来のDRAMの構成を示すブロック図である。
【符号の説明】
1,2,3 メモリセル、71〜78 スイッチ、302 コラムデコーダ、303 サブコラムデコーダ、810,820 トランスファゲート、BL,BL1,… ビット線、/BL,/BL1,… 反転ビット線、CSL コラム選択線、EN1,EN2,… 電極ノード、L11 センスアンプ選択線、L12,L15 センスアンプ活性線、L13,L14 電位供給線、L16,L17トランスファゲート活性線、L18 転送制御線、N1,N2,… 記憶ノード、1C,2C,… キャパシタ、1T,2T,… MOSトランジスタ、SCSL サブコラム選択線、WD,WD1,… ワードドライバ、MWL 金属ワード線。
Claims (7)
- 各々がビット線および反転ビット線を有し、並列配置された複数のビット線対と、
前記複数のビット線対に交差して配置され、データの読出時に所定の電位にされるワード線と、
前記複数のビット線対と前記ワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続された複数のメモリセルとを備え、
各前記ビット線対に接続された前記メモリセルは、
第1および第2の電極を有し、その第1の電極が前記反転ビット線に接続されたキャパシタと、
前記ワード線の電位を受けるゲート電極を有し、前記第2の電極および前記ビット線の間に接続されたMOSトランジスタとを含み、
前記複数のビット線対のそれぞれに対応して設けられ、各々が、対応するビット線対の電位差を検知し増幅するための複数のセンスアンプ手段をさらに備え、
前記複数のセンスアンプ手段の各々は、前記データの読出時に、対応する前記メモリセルがその読出のために選択された場合に、対応する前記ビット線対の電位をそのメモリセルにおいて前記MOSトランジスタが前記所定の電位に応答して導通することが可能になる前記第2の電極の電位を得る第1のレベルにし、対応する前記メモリセルがその読出のために選択されていない場合に、対応する前記ビット線対の電位を、そのメモリセルにおいて前記MOSトランジスタが前記所定の電位に応答して導通することが不可能になる前記第2の電極の電位を得る第2のレベルにする、半導体記憶装置。 - 対応する前記メモリセルが読出のために選択された前記センスアンプ手段は、前記ワード線が前記所定の電位にされる前に、対応する前記ビット線対の電位を前記第1のレベルにする、請求項1記載の半導体記憶装置。
- 対応する前記メモリセルが読出のために選択された前記センスアンプ手段は、前記ワード線が前記所定の電位にされた後に、対応する前記ビット線対の電位を前記第1のレベルにする、請求項1記載の半導体記憶装置。
- 各々がビット線および反転ビット線を有し、並列配置された複数のビット線対と、
前記複数のビット線対に交差して配置され、データの読出時に選択的に所定の電位にされる複数のワード線と、
前記複数のビット線対と前記複数のワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続された複数のメモリセルとを備え、
各前記ビット線対に接続された複数の前記メモリセルは、第1および第2のメモリセルを含み、
前記第1のメモリセルは、
第1および第2の電極を有し、その第1の電極が前記反転ビット線に接続された第1のキャパシタと、
第1の前記ワード線の電位を受ける第1のゲート電極を有し、前記第2の電極および前記ビット線の間に接続された第1のMOSトランジスタとを含み、
前記第2のメモリセルは、
第3および第4の電極を有し、その第3の電極が前記ビット線に接続された第2のキャパシタと、
第2の前記ワード線の電位を受ける第2のゲート電極を有し、前記第4の電極および前記反転ビット線の間に接続された第2のMOSトランジスタとを含み、
前記複数のビット線対のそれぞれに対応して設けられ、各々が、対応するビット線対の電位差を検知し増幅するための複数のセンスアンプ手段をさらに備え、
前記複数のセンスアンプ手段の各々は、前記データの読出時に、対応する前記第1および第2のメモリセルがその読出のために選択された場合に、対応する前記ビット線対の電位を、それらのメモリセルにおいて前記第1および第2のMOSトランジスタが前記所定の電位に応答して導通することが可能になる前記第2および第4の電極の電位を得る第1のレベルにし、対応する前記第1および第2のメモリセルがその読出のために選択されていない場合に、対応する前記ビット線対の電位を、それらのメモリセルにおいて前記第1および第2のMOSトランジスタが前記所定の電位に応答して導通することが不可能になる前記第2および第4の電極の電位を得る第2のレベルにする、半導体記憶装置。 - 隣り合う2つの前記ビット線対において、一方のビット線対に接続された前記複数のメモリセルと、他方のビット線対に接続された前記複数のメモリセルとが、互いに異なる前記ワード線に接続された、請求項4記載の半導体記憶装置。
- 前記複数のセンスアンプ手段の各々は、対応する前記ビット線対の延在方向の中央部に設けられ、
前記第1のメモリセルおよび前記第2のメモリセルが前記センスアンプ手段を挟んで配置され、
隣り合う前記ビット線対のそれぞれに対応する前記センスアンプ手段が、所定数の前記ワード線を挟んでその両側に配置された、請求項4記載の半導体記憶装置。 - 各々が、ビット線および反転ビット線を有し、並列配置された複数のビット線対と、
前記複数のビット線対に交差して配置され、データの読出時に所定の電位にされるワード線と、
前記複数のビット線対と前記ワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続された複数のメモリセルとを備え、
各前記ビット線対に接続された前記メモリセルは、
第1および第2の電極を有し、その第1の電極が前記反転ビット線に接続されたキャパシタと、
前記ワード線の電位を受けるゲート電極を有し、前記第2の電極および前記ビット線の間に接続されたMOSトランジスタとを含み、
各々が、少なくとも2対の前記ビット線対に対応して設けられ、対応するそれらのビット線対の電位差を選択的に検知し増幅するための複数のセンスアンプ手段と、
前記複数のセンスアンプ手段のそれぞれに対応し、前記複数のビット線対と並列配置され、前記複数のセンスアンプ手段を選択的に動作させるために選択的に活性化される複数のセンスアンプ選択線とをさらに備え、
前記複数のセンスアンプ手段の各々は、対応するセンスアンプ選択線が活性化された場合に活性化され、
前記複数のビット線対のそれぞれに対応し、前記複数のビット線対と交差する方向に配置され、対応する前記ビット線対の電位を、それに対応する前記センスアンプ手段へ伝達させるために選択的に活性化される複数のビット線対選択線と、
前記複数のビット線対のそれぞれに対応して設けられ、前記複数のビット線対および前記センスアンプ手段の間にそれぞれ接続され、各々が、対応するビット線対選択線の電位を受け、対応するビット線対の電位を、それに対応する前記センスアンプ手段へ伝達するための複数のゲート手段とをさらに備え、
前記複数のセンスアンプ手段の各々は、前記データの読出時に、選択されたビット線対の電位を、そのメモリセルにおいて前記MOSトランジスタが前記所定の電位に応答して導通することが可能な前記第2の電極の電位を得る第1のレベルにし、選択されていないビット線対の電位を、そのメモリセルにおいて前記MOSトランジスタが前記所定の電位に応答して導通することが不可能になる前記第2の電極の電位を得る第2のレベルにする、半導体記憶装置。
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