JP2003331578A - メモリシステム及びそのデータ書き込み方法 - Google Patents
メモリシステム及びそのデータ書き込み方法Info
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- G11C2207/229—Timing of a write operation
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】ビット線間の容量カップリングが大きい場合で
も、データの書き込み動作の高速が図れるメモリシステ
ム及びそのデータ書き込み方法を提供する。 【解決手段】書き込みサイクルで外部入力データＥＤＡ
を取り込んで、次にレイトライトサイクルでメモリセル
へデータを転送する際に、センスアンプ列１４中の選択
されたセンスアンプに転送するデータ信号量を、メモリ
セルからビット線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ
３に読み出されたデータの信号量と同程度になるように
制御することを特徴とする。データが転送されたビット
線対とその隣接ビット線対との初期信号量の差が大きく
ならないようにしてデータ転送を行うことによって、セ
ンス動作に対して書き込みビット線対もその隣接ビット
線対も区別がなく、全てがリフレッシュ動作と同等の動
作となり、レイトライト動作でサイクルを延ばす必要は
ない。
も、データの書き込み動作の高速が図れるメモリシステ
ム及びそのデータ書き込み方法を提供する。 【解決手段】書き込みサイクルで外部入力データＥＤＡ
を取り込んで、次にレイトライトサイクルでメモリセル
へデータを転送する際に、センスアンプ列１４中の選択
されたセンスアンプに転送するデータ信号量を、メモリ
セルからビット線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ
３に読み出されたデータの信号量と同程度になるように
制御することを特徴とする。データが転送されたビット
線対とその隣接ビット線対との初期信号量の差が大きく
ならないようにしてデータ転送を行うことによって、セ
ンス動作に対して書き込みビット線対もその隣接ビット
線対も区別がなく、全てがリフレッシュ動作と同等の動
作となり、レイトライト動作でサイクルを延ばす必要は
ない。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリセルに記
憶されている微小な信号を増幅して情報の読み出しを行
うＤＲＡＭなどのメモリシステム及びそのデータ書き込
み方法に関し、特にメモリシステムにおけるデータライ
ト回路システムに関する。
憶されている微小な信号を増幅して情報の読み出しを行
うＤＲＡＭなどのメモリシステム及びそのデータ書き込
み方法に関し、特にメモリシステムにおけるデータライ
ト回路システムに関する。
【０００２】
【従来の技術】メモリセルに記憶されている微小な信号
を増幅して情報（データ）を読み出すＤＲＡＭなどのメ
モリシステムでは、大規模化によるメモリセル数の増加
に伴って、センスアンプがデータをセンスするノードで
あるビット線容量が増大し、ビット線間の容量結合が大
きくなる。このようなビット線容量や容量結合の増大
は、ＤＲＡＭのセンススピードやリストアスピードの低
下、及び書き込み時のディスターブの増大など、ランダ
ムサイクルの高速化のために必須のセンス動作とその周
辺の動作に悪影響を与える。これらのスピードの低下や
ディスターブの増大は、特に近年、ネットワークにおけ
るデータ転送の中継システムにとって益々重要な役割を
果たすようになってきた高速サイクルメモリシステムを
構築する際の障害となる。
を増幅して情報（データ）を読み出すＤＲＡＭなどのメ
モリシステムでは、大規模化によるメモリセル数の増加
に伴って、センスアンプがデータをセンスするノードで
あるビット線容量が増大し、ビット線間の容量結合が大
きくなる。このようなビット線容量や容量結合の増大
は、ＤＲＡＭのセンススピードやリストアスピードの低
下、及び書き込み時のディスターブの増大など、ランダ
ムサイクルの高速化のために必須のセンス動作とその周
辺の動作に悪影響を与える。これらのスピードの低下や
ディスターブの増大は、特に近年、ネットワークにおけ
るデータ転送の中継システムにとって益々重要な役割を
果たすようになってきた高速サイクルメモリシステムを
構築する際の障害となる。
【０００３】次に、上記ビット線容量と上記ビット線間
容量のセンス動作に対する影響について説明する。
容量のセンス動作に対する影響について説明する。
【０００４】図４に示すように、注目するビット線対Ｂ
Ｌ２，／ＢＬ２とその両脇のビット線対ＢＬ１，／ＢＬ
１及びＢＬ３，／ＢＬ３について考える。ビット線対Ｂ
Ｌ２，／ＢＬ２のビット線容量Ｃｂはそれぞれ、 Ｃｂ＝Ｃ＋Ｃｂｂ と表わせる。ここで、Ｃｂｂはビット線対ＢＬ２，／Ｂ
Ｌ２とその両脇のビット線／ＢＬ１，ＢＬ３（隣接ビッ
ト線）とのカップリング容量であり、Ｃはその他の容量
である。
Ｌ２，／ＢＬ２とその両脇のビット線対ＢＬ１，／ＢＬ
１及びＢＬ３，／ＢＬ３について考える。ビット線対Ｂ
Ｌ２，／ＢＬ２のビット線容量Ｃｂはそれぞれ、 Ｃｂ＝Ｃ＋Ｃｂｂ と表わせる。ここで、Ｃｂｂはビット線対ＢＬ２，／Ｂ
Ｌ２とその両脇のビット線／ＢＬ１，ＢＬ３（隣接ビッ
ト線）とのカップリング容量であり、Ｃはその他の容量
である。
【０００５】ここで、注目ビット線対ＢＬ２，／ＢＬ２
に、例えば“０”がセンスされるようにデータが存在す
る場合に、ビット線ＢＬ２は低い電位レベルへ、ビット
線／ＢＬ２は高い電位レベルへと変化するものとする。
注目ビット線対ＢＬ２，／ＢＬ２の両側のビット線対Ｂ
Ｌ１，／ＢＬ１及びＢＬ３，／ＢＬ３では、“１”また
は“０”がセンス増幅される。
に、例えば“０”がセンスされるようにデータが存在す
る場合に、ビット線ＢＬ２は低い電位レベルへ、ビット
線／ＢＬ２は高い電位レベルへと変化するものとする。
注目ビット線対ＢＬ２，／ＢＬ２の両側のビット線対Ｂ
Ｌ１，／ＢＬ１及びＢＬ３，／ＢＬ３では、“１”また
は“０”がセンス増幅される。
【０００６】この時、カップリングが無いと仮定した場
合の理想的なビット線対ＢＬ２，／ＢＬ２の電位変化の
様子を図５（ａ）に示す。ワード線ＷＬが高電位レベル
に立ち上がって、メモリセルのデータ“０”がビット線
ＢＬ２上に出力され、センスアンプによるセンス動作が
行われると、ビット線ＢＬ２の電位は中間電位から電源
電位ＶＳＳへ、ビット線／ＢＬ２の電位は中間電位から
電源電位ＶＤＤへ向かって大きく変化する。
合の理想的なビット線対ＢＬ２，／ＢＬ２の電位変化の
様子を図５（ａ）に示す。ワード線ＷＬが高電位レベル
に立ち上がって、メモリセルのデータ“０”がビット線
ＢＬ２上に出力され、センスアンプによるセンス動作が
行われると、ビット線ＢＬ２の電位は中間電位から電源
電位ＶＳＳへ、ビット線／ＢＬ２の電位は中間電位から
電源電位ＶＤＤへ向かって大きく変化する。
【０００７】また、注目ビット線対ＢＬ２，／ＢＬ２に
隣接するビット線対ＢＬ１，／ＢＬ１及びＢＬ３，／Ｂ
Ｌ３のセンス動作による電位変化を次のように仮定す
る。ビット線ＢＬ１は低レベルへ変化し、ビット線／Ｂ
Ｌ１は高レベルへ変化する。ビット線ＢＬ３は低レベル
へ変化し、ビット線／ＢＬ３は高レベルへ変化する。す
るとカップリング容量Ｃｂｂによって、図５（ｂ）に示
すように、破線で示す理想的な状態から、実線で示すよ
うに注目ビット線対ＢＬ２，／ＢＬ２の電位変化が抑制
される。このため、ビット線対ＢＬ２，／ＢＬ２が十分
なリストアレベルに達するまでに余計に時間がかかるこ
とになる。
隣接するビット線対ＢＬ１，／ＢＬ１及びＢＬ３，／Ｂ
Ｌ３のセンス動作による電位変化を次のように仮定す
る。ビット線ＢＬ１は低レベルへ変化し、ビット線／Ｂ
Ｌ１は高レベルへ変化する。ビット線ＢＬ３は低レベル
へ変化し、ビット線／ＢＬ３は高レベルへ変化する。す
るとカップリング容量Ｃｂｂによって、図５（ｂ）に示
すように、破線で示す理想的な状態から、実線で示すよ
うに注目ビット線対ＢＬ２，／ＢＬ２の電位変化が抑制
される。このため、ビット線対ＢＬ２，／ＢＬ２が十分
なリストアレベルに達するまでに余計に時間がかかるこ
とになる。
【０００８】この状況は、有効ビット線容量Ｃｂｅｆｆ
に置き換えることができ、隣接ビット線／ＢＬ１，ＢＬ
３が注目ビット線対ＢＬ２，／ＢＬ２の電位変化と逆方
向の変化をすると、カップリングによって更に余分の電
荷が必要となる。この結果、有効ビット線容量Ｃｂｅｆ
ｆは、 Ｃｂｅｆｆ＝Ｃ＋２Ｃｂｂ＝Ｃｂ＋Ｃｂｂ となる。すなわち、ビット線容量が更にＣｂｂ増えたこ
とに等しい。
に置き換えることができ、隣接ビット線／ＢＬ１，ＢＬ
３が注目ビット線対ＢＬ２，／ＢＬ２の電位変化と逆方
向の変化をすると、カップリングによって更に余分の電
荷が必要となる。この結果、有効ビット線容量Ｃｂｅｆ
ｆは、 Ｃｂｅｆｆ＝Ｃ＋２Ｃｂｂ＝Ｃｂ＋Ｃｂｂ となる。すなわち、ビット線容量が更にＣｂｂ増えたこ
とに等しい。
【０００９】メモリセルからのデータ読み出しとリスト
アの場合は、この様にビット線容量が増加して余分な時
間が必要になるだけである。しかし、データ書き込みの
場合は誤動作を起こす可能性が出てくる。
アの場合は、この様にビット線容量が増加して余分な時
間が必要になるだけである。しかし、データ書き込みの
場合は誤動作を起こす可能性が出てくる。
【００１０】図６は、注目ビット線対ＢＬ２，／ＢＬ２
に“０”を書き込む場合について説明するための模式図
である。隣接ビット線対ＢＬ１，／ＢＬ１及びＢＬ３，
／ＢＬ３には“１”または“０”が読み出され、センス
リフレッシュされるものとし、ビット線ＢＬ１またはビ
ット線ＢＬ３は低レベルへ、ビット線／ＢＬ１またはビ
ット線／ＢＬ３は高レベルへと変化すると仮定する。こ
の時、各ビット線対間のカップリングが無い理想的な場
合を想定すると、隣接ビット線対ＢＬ１，／ＢＬ１及び
ＢＬ３，／ＢＬ３の電位はそれぞれ図７（ａ）に示すよ
うに変化する。すなわち、メモリセルから読み出された
微小な信号（電位）は、センスアンプの動作に応答して
ｔＳのタイミングで急速に増幅され、メモリセルの情報
がリフレッシュされる。
に“０”を書き込む場合について説明するための模式図
である。隣接ビット線対ＢＬ１，／ＢＬ１及びＢＬ３，
／ＢＬ３には“１”または“０”が読み出され、センス
リフレッシュされるものとし、ビット線ＢＬ１またはビ
ット線ＢＬ３は低レベルへ、ビット線／ＢＬ１またはビ
ット線／ＢＬ３は高レベルへと変化すると仮定する。こ
の時、各ビット線対間のカップリングが無い理想的な場
合を想定すると、隣接ビット線対ＢＬ１，／ＢＬ１及び
ＢＬ３，／ＢＬ３の電位はそれぞれ図７（ａ）に示すよ
うに変化する。すなわち、メモリセルから読み出された
微小な信号（電位）は、センスアンプの動作に応答して
ｔＳのタイミングで急速に増幅され、メモリセルの情報
がリフレッシュされる。
【００１１】これに対し、ビット線間容量が大きく、電
位変化のカップリングがある場合には、図７（ｂ）に示
すようになる。注目ビット線対ＢＬ２，／ＢＬ２には、
外部から強制的に“０”を書き込む（forced write）も
のとする。この時、ビット線／ＢＬ２は高レベルへ、ビ
ット線ＢＬ２は低レベルへ、できるだけ早い段階で外部
からデータを転送したほうが書き込みを高速に行う事が
できる。しかし、このように早い段階で外部からデータ
を転送すると、カップリングによって隣接ビット線対Ｂ
Ｌ１，／ＢＬ１及びＢＬ３，／ＢＬ３におけるメモリセ
ルからの微小な読み出し電位を反転させてしまい、セン
ス開始時にメモリセルからの読み出し電位ではなく、カ
ップリングによって生じた電位でセンス動作を行ってし
まう。この結果、隣接ビット線対ＢＬ１，／ＢＬ１及び
ＢＬ３，／ＢＬ３に対する誤センスを起こすことにな
る。
位変化のカップリングがある場合には、図７（ｂ）に示
すようになる。注目ビット線対ＢＬ２，／ＢＬ２には、
外部から強制的に“０”を書き込む（forced write）も
のとする。この時、ビット線／ＢＬ２は高レベルへ、ビ
ット線ＢＬ２は低レベルへ、できるだけ早い段階で外部
からデータを転送したほうが書き込みを高速に行う事が
できる。しかし、このように早い段階で外部からデータ
を転送すると、カップリングによって隣接ビット線対Ｂ
Ｌ１，／ＢＬ１及びＢＬ３，／ＢＬ３におけるメモリセ
ルからの微小な読み出し電位を反転させてしまい、セン
ス開始時にメモリセルからの読み出し電位ではなく、カ
ップリングによって生じた電位でセンス動作を行ってし
まう。この結果、隣接ビット線対ＢＬ１，／ＢＬ１及び
ＢＬ３，／ＢＬ３に対する誤センスを起こすことにな
る。
【００１２】そこで、隣接ビット線対ＢＬ１，／ＢＬ１
及びＢＬ３，／ＢＬ３のセンス動作が充分に進行し、カ
ップリングによってセンス動作が反転しないようになっ
てから、注目ビット線対ＢＬ２，／ＢＬ２に対して強制
的な書き込みを行う必要がある。しかし、この様にする
と書き込みに余分な時間が必要となり、ワード線ＷＬが
高レベルに立ち上がってメモリセルが選択された直後に
データを書き込むことはできない。
及びＢＬ３，／ＢＬ３のセンス動作が充分に進行し、カ
ップリングによってセンス動作が反転しないようになっ
てから、注目ビット線対ＢＬ２，／ＢＬ２に対して強制
的な書き込みを行う必要がある。しかし、この様にする
と書き込みに余分な時間が必要となり、ワード線ＷＬが
高レベルに立ち上がってメモリセルが選択された直後に
データを書き込むことはできない。
【００１３】ところで、高速なネットワークでのデータ
転送には、ランダムサイクルを高速に行えることが益々
重要になってきており、レイトライト（late write）と
呼ばれる方式が採用されている。
転送には、ランダムサイクルを高速に行えることが益々
重要になってきており、レイトライト（late write）と
呼ばれる方式が採用されている。
【００１４】図８は、レイトライト方式の仕様の概要を
示す模式図である。ＤＲＡＭには書き込み（Write）と
読み出し（Read）のサイクルがあるが、これらがどの様
な順序で発生するかは全くランダムである。図８では、
これらのサイクルを時間軸timeに沿って並べているが、
各々のサイクルでそのときアクセスされるアドレスとデ
ータを合わせて示している。データの書き込みのときは
ブロックの中に向かう矢印でメモリに取り込まれること
をイメージし、読み出しのときはブロックから外に向か
う矢印でメモリから出力されることをイメージしてい
る。
示す模式図である。ＤＲＡＭには書き込み（Write）と
読み出し（Read）のサイクルがあるが、これらがどの様
な順序で発生するかは全くランダムである。図８では、
これらのサイクルを時間軸timeに沿って並べているが、
各々のサイクルでそのときアクセスされるアドレスとデ
ータを合わせて示している。データの書き込みのときは
ブロックの中に向かう矢印でメモリに取り込まれること
をイメージし、読み出しのときはブロックから外に向か
う矢印でメモリから出力されることをイメージしてい
る。
【００１５】レイトライト動作では、書き込みのために
取り込んだデータは、そのサイクルでメモリセルまで転
送するのではなく、アドレスとデータがメモリセル以外
の部分（レジスタ）に一時的に保管される。図８ではア
ドレスＡｄｄ１とデータＤａｔａ１がレジスタに保持さ
れている。この保持されたアドレスＡｄｄ１とデータＤ
ａｔａ１は、すぐ次にやってきた書き込みサイクルでメ
モリセルまで転送されるとともに、このサイクルで入力
されるアドレスＡｄｄ４とデータＤａｔａ２が上記レジ
スタに保持される。この様に、直前の書き込みサイクル
におけるアドレスとデータを現時点のサイクルでメモリ
セルに転送することによって、転送先のアドレスが既に
分かっていることから、このサイクルで入力されるアド
レスの確定を待たずに転送動作を始めることができる。
このため、原理的には読み出しと同じサイクル時間で書
き込み動作を行う事ができる。
取り込んだデータは、そのサイクルでメモリセルまで転
送するのではなく、アドレスとデータがメモリセル以外
の部分（レジスタ）に一時的に保管される。図８ではア
ドレスＡｄｄ１とデータＤａｔａ１がレジスタに保持さ
れている。この保持されたアドレスＡｄｄ１とデータＤ
ａｔａ１は、すぐ次にやってきた書き込みサイクルでメ
モリセルまで転送されるとともに、このサイクルで入力
されるアドレスＡｄｄ４とデータＤａｔａ２が上記レジ
スタに保持される。この様に、直前の書き込みサイクル
におけるアドレスとデータを現時点のサイクルでメモリ
セルに転送することによって、転送先のアドレスが既に
分かっていることから、このサイクルで入力されるアド
レスの確定を待たずに転送動作を始めることができる。
このため、原理的には読み出しと同じサイクル時間で書
き込み動作を行う事ができる。
【００１６】しかし、前述したようにビット線対間のカ
ップリングが強いと、隣接ビット線対の誤動作を生じて
しまうので、メモリセルへのデータ転送を遅らさねばな
らず、折角のレイトライトの利点を有効に活用すること
ができない。
ップリングが強いと、隣接ビット線対の誤動作を生じて
しまうので、メモリセルへのデータ転送を遅らさねばな
らず、折角のレイトライトの利点を有効に活用すること
ができない。
【００１７】この問題を解決する方法の１つとして、セ
ンス動作時にセンスアンプとビット線を一瞬だけ切り離
す方法が提案されている。この方法について図９及び図
１０により説明する。
ンス動作時にセンスアンプとビット線を一瞬だけ切り離
す方法が提案されている。この方法について図９及び図
１０により説明する。
【００１８】図９に示すように、センスノードＳ１，／
Ｓ１，Ｓ２，／Ｓ２，Ｓ３，／Ｓ３とビット線対ＢＬ
１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３を
それぞれスイッチＳＷ１，／ＳＷ１，ＳＷ２，／ＳＷ
２，ＳＷ３，／ＳＷ３で切り離せるように構成する。こ
れらスイッチＳＷ１，／ＳＷ１，ＳＷ２，／ＳＷ２，Ｓ
Ｗ３，／ＳＷ３は、制御信号ＩＳＯが低レベルの時オー
プン（オフ状態）となり、センスノードＳ１，／Ｓ１，
Ｓ２，／Ｓ２，Ｓ３，／Ｓ３とビット線対ＢＬ１，／Ｂ
Ｌ１，ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３がそれぞれ
切り離される。
Ｓ１，Ｓ２，／Ｓ２，Ｓ３，／Ｓ３とビット線対ＢＬ
１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３を
それぞれスイッチＳＷ１，／ＳＷ１，ＳＷ２，／ＳＷ
２，ＳＷ３，／ＳＷ３で切り離せるように構成する。こ
れらスイッチＳＷ１，／ＳＷ１，ＳＷ２，／ＳＷ２，Ｓ
Ｗ３，／ＳＷ３は、制御信号ＩＳＯが低レベルの時オー
プン（オフ状態）となり、センスノードＳ１，／Ｓ１，
Ｓ２，／Ｓ２，Ｓ３，／Ｓ３とビット線対ＢＬ１，／Ｂ
Ｌ１，ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３がそれぞれ
切り離される。
【００１９】ここで、注目ビット線対ＢＬ２，／ＢＬ２
に“０”が強制的に書き込まれ、センスノードＳ２が低
レベル、センスノード／Ｓ２が高レベルへ大きく変化
し、且つ隣接ビット線対ＢＬ１，／ＢＬ１及びＢＬ３，
／ＢＬ３ではセンスノード／Ｓ１，／Ｓ３が高いレベ
ル、センスノードＳ１，Ｓ３が低いレベルへとセンスさ
れる状況を考える。
に“０”が強制的に書き込まれ、センスノードＳ２が低
レベル、センスノード／Ｓ２が高レベルへ大きく変化
し、且つ隣接ビット線対ＢＬ１，／ＢＬ１及びＢＬ３，
／ＢＬ３ではセンスノード／Ｓ１，／Ｓ３が高いレベ
ル、センスノードＳ１，Ｓ３が低いレベルへとセンスさ
れる状況を考える。
【００２０】書き込みが無い場合の隣接ビット線対ＢＬ
１，／ＢＬ１及びＢＬ３，／ＢＬ３のセンスの状況は、
図１０（ａ）に示すようになる。ワード線ＷＬが高レベ
ルに立ち上がり、メモリセルのデータがビット線対ＢＬ
２，／ＢＬ２からセンスノードＳ２，／Ｓ２に伝達され
て設定された時点で制御信号ＩＳＯを低レベルに立ち下
げて各ビット線対と各センスアンプを切り離し、この状
態でセンスアンプをドライブしてデータをセンス増幅す
る。そして、ある程度増幅した時点で制御信号ＩＳＯを
高レベルに立ち上げてセンスデータをビット線対に書き
戻す。この時、センスノード／Ｓ１または／Ｓ３、Ｓ１
またはＳ３では増幅したレベルが若干減少し、ビット線
対／ＢＬ１または／ＢＬ３、ＢＬ１またはＢＬ３ではメ
モリセルのデータのレベルが増幅レベルへと拡大し、や
がて両者が一致してメモリセルのデータのリストアがな
される。
１，／ＢＬ１及びＢＬ３，／ＢＬ３のセンスの状況は、
図１０（ａ）に示すようになる。ワード線ＷＬが高レベ
ルに立ち上がり、メモリセルのデータがビット線対ＢＬ
２，／ＢＬ２からセンスノードＳ２，／Ｓ２に伝達され
て設定された時点で制御信号ＩＳＯを低レベルに立ち下
げて各ビット線対と各センスアンプを切り離し、この状
態でセンスアンプをドライブしてデータをセンス増幅す
る。そして、ある程度増幅した時点で制御信号ＩＳＯを
高レベルに立ち上げてセンスデータをビット線対に書き
戻す。この時、センスノード／Ｓ１または／Ｓ３、Ｓ１
またはＳ３では増幅したレベルが若干減少し、ビット線
対／ＢＬ１または／ＢＬ３、ＢＬ１またはＢＬ３ではメ
モリセルのデータのレベルが増幅レベルへと拡大し、や
がて両者が一致してメモリセルのデータのリストアがな
される。
【００２１】この動作に注目ビット線対ＢＬ２，／ＢＬ
２への書き込みを更に想定したのが図１０（ｂ）であ
る。制御信号ＩＳＯが低レベル、すなわちセンスアンプ
とビット線対のスイッチがオフの間に注目ビット線ＢＬ
２，／ＢＬ２のセンスノードＳ２，／Ｓ２に強制的に書
き込みを行う。センスアンプの隣接センスノード間には
小さなカップリング容量を設定できるので、この強制的
な書き込みが隣接センスアンプのセンス誤動作を生じる
ことは無い。
２への書き込みを更に想定したのが図１０（ｂ）であ
る。制御信号ＩＳＯが低レベル、すなわちセンスアンプ
とビット線対のスイッチがオフの間に注目ビット線ＢＬ
２，／ＢＬ２のセンスノードＳ２，／Ｓ２に強制的に書
き込みを行う。センスアンプの隣接センスノード間には
小さなカップリング容量を設定できるので、この強制的
な書き込みが隣接センスアンプのセンス誤動作を生じる
ことは無い。
【００２２】従って、隣接ビット線対に関係するセンス
動作も図１０（ａ）と同様に進行し、制御信号ＩＳＯが
高レベルに立ち上がり、センスノードＳ２，／Ｓ２とビ
ット線対ＢＬ２，／ＢＬ２が接続されると注目ビット線
対は強制書き込みレベルへ、隣接ビット線対はセンス増
幅レベルへと変化し、データの書き込みとリフレッシュ
動作が完了する。
動作も図１０（ａ）と同様に進行し、制御信号ＩＳＯが
高レベルに立ち上がり、センスノードＳ２，／Ｓ２とビ
ット線対ＢＬ２，／ＢＬ２が接続されると注目ビット線
対は強制書き込みレベルへ、隣接ビット線対はセンス増
幅レベルへと変化し、データの書き込みとリフレッシュ
動作が完了する。
【００２３】上述したように、ビット線対とセンスアン
プ間にスイッチを設けると、ビット線間のカップリング
が大きくてもより早い時期に強制的に書き込みを行う事
が可能になり、レイトライトの仕様の特長を出せるよう
になる。
プ間にスイッチを設けると、ビット線間のカップリング
が大きくてもより早い時期に強制的に書き込みを行う事
が可能になり、レイトライトの仕様の特長を出せるよう
になる。
【００２４】しかし、この様な制御をしても、高速なサ
イクルでデータをアクセスしようとすると、制御信号Ｉ
ＳＯのタイミングを取るのが難しく、強制的な書き込み
のタイミングもメモリセルのデータが充分センスノード
に転送されて設定されてからでないと行う事ができない
など、やはり図１０（ｂ）にＷＴ（waste time）で示し
たようなタイミングのロスが生じる。
イクルでデータをアクセスしようとすると、制御信号Ｉ
ＳＯのタイミングを取るのが難しく、強制的な書き込み
のタイミングもメモリセルのデータが充分センスノード
に転送されて設定されてからでないと行う事ができない
など、やはり図１０（ｂ）にＷＴ（waste time）で示し
たようなタイミングのロスが生じる。
【００２５】
【発明が解決しようとする課題】上記のように従来のメ
モリシステム及びそのデータ書き込み方法は、大規模化
によるメモリセル数の増加に伴って、ビット線容量や容
量結合が増大し、ランダムサイクルの高速化のために必
須のセンス動作とその周辺の動作に悪影響を与えるとい
う問題があった。
モリシステム及びそのデータ書き込み方法は、大規模化
によるメモリセル数の増加に伴って、ビット線容量や容
量結合が増大し、ランダムサイクルの高速化のために必
須のセンス動作とその周辺の動作に悪影響を与えるとい
う問題があった。
【００２６】また、高速なネットワークでのデータ転送
のために、レイトライトと呼ばれる方式が採用されてい
るが、ビット線間のカップリングが強いと、隣接ビット
線の誤動作を生じてしまうので、メモリセルへのデータ
転送を遅らさねばならず、折角のレイトライトの利点を
有効に活用することができないという問題があった。
のために、レイトライトと呼ばれる方式が採用されてい
るが、ビット線間のカップリングが強いと、隣接ビット
線の誤動作を生じてしまうので、メモリセルへのデータ
転送を遅らさねばならず、折角のレイトライトの利点を
有効に活用することができないという問題があった。
【００２７】このレイトライトの問題を解決する方法の
１つとして、センスアンプとビット線をセンス動作時に
一瞬だけ切り離す方法が提案されているが、制御信号の
タイミングを取るのが難しく、強制的な書き込みのタイ
ミングもメモリセルのデータが充分センスノードに転送
されて設定されてからでないと行う事ができないなど、
タイミングのロスが生じるという問題があった。
１つとして、センスアンプとビット線をセンス動作時に
一瞬だけ切り離す方法が提案されているが、制御信号の
タイミングを取るのが難しく、強制的な書き込みのタイ
ミングもメモリセルのデータが充分センスノードに転送
されて設定されてからでないと行う事ができないなど、
タイミングのロスが生じるという問題があった。
【００２８】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ビット線間の容
量カップリングが大きい場合でも、データの書き込み動
作の高速が図れるメモリシステム及びそのデータ書き込
み方法を提供することにある。
れたもので、その目的とするところは、ビット線間の容
量カップリングが大きい場合でも、データの書き込み動
作の高速が図れるメモリシステム及びそのデータ書き込
み方法を提供することにある。
【００２９】
【課題を解決するための手段】この発明のメモリシステ
ムは、メモリセルアレイと、前記メモリセルアレイ中の
メモリセルに記憶された情報をセンス増幅するセンスア
ンプ列と、外部入力データを前記メモリセルに書き込む
書き込み回路と、前記外部入力データを前記メモリセル
からの読み出し電位差レベルと同じ程度のレベルに設定
するレベル設定回路と、前記センスアンプ列中のセンス
アンプを選択し、且つ前記メモリセルアレイのカラムを
選択するカラムデコーダと、前記レベル設定回路でレベ
ル設定された外部入力データを、前記カラムデコーダで
選択されたセンスアンプに転送するデータ線と、前記外
部入力データのメモリセルへ書き込み時に、前記選択さ
れたセンスアンプを、前記メモリセルからのデータ読み
出し時と実質的に同じシークエンスで行うように活性化
するセンスアンプ制御回路とを具備することを特徴とし
ている。
ムは、メモリセルアレイと、前記メモリセルアレイ中の
メモリセルに記憶された情報をセンス増幅するセンスア
ンプ列と、外部入力データを前記メモリセルに書き込む
書き込み回路と、前記外部入力データを前記メモリセル
からの読み出し電位差レベルと同じ程度のレベルに設定
するレベル設定回路と、前記センスアンプ列中のセンス
アンプを選択し、且つ前記メモリセルアレイのカラムを
選択するカラムデコーダと、前記レベル設定回路でレベ
ル設定された外部入力データを、前記カラムデコーダで
選択されたセンスアンプに転送するデータ線と、前記外
部入力データのメモリセルへ書き込み時に、前記選択さ
れたセンスアンプを、前記メモリセルからのデータ読み
出し時と実質的に同じシークエンスで行うように活性化
するセンスアンプ制御回路とを具備することを特徴とし
ている。
【００３０】また、この発明のメモリシステムのデータ
書き込み方法は、メモリセルの情報をセンス増幅するセ
ンスアンプ列中のセンスアンプを選択し、外部入力デー
タを、読み出し電位差と同じ程度のレベルに設定し、こ
のレベル設定したデータを、データ線を介して前記選択
したセンスアンプに入力し、前記メモリセルからのデー
タ読み出し時と実質的に同じシークエンスで前記選択し
たセンスアンプを活性化させてセンス増幅して前記メモ
リセルに書き込みを行うことを特徴としている。
書き込み方法は、メモリセルの情報をセンス増幅するセ
ンスアンプ列中のセンスアンプを選択し、外部入力デー
タを、読み出し電位差と同じ程度のレベルに設定し、こ
のレベル設定したデータを、データ線を介して前記選択
したセンスアンプに入力し、前記メモリセルからのデー
タ読み出し時と実質的に同じシークエンスで前記選択し
たセンスアンプを活性化させてセンス増幅して前記メモ
リセルに書き込みを行うことを特徴としている。
【００３１】更に、この発明のメモリシステムのデータ
書き込み方法は、複数のメモリセルを備え、外部からの
データ受容動作とメモリセルへのデータの転送動作が時
間的に独立したメモリシステムであって、メモリセルか
らのデータ読み出しセンス／リストア動作と、メモリセ
ルへのデータ書き込みストア動作とを、異なるメモリセ
ルに対して実質的に同時に進行させ、前記センス動作で
センスすべきセンスノードへのデータセンス直前のメモ
リセルからの転送信号量と、前記データ受容部からの書
き込みデータのセンスノードへのデータセンス直前の転
送信号量とを実質的に同じレベルにして書き込みを行う
ことを特徴としている。
書き込み方法は、複数のメモリセルを備え、外部からの
データ受容動作とメモリセルへのデータの転送動作が時
間的に独立したメモリシステムであって、メモリセルか
らのデータ読み出しセンス／リストア動作と、メモリセ
ルへのデータ書き込みストア動作とを、異なるメモリセ
ルに対して実質的に同時に進行させ、前記センス動作で
センスすべきセンスノードへのデータセンス直前のメモ
リセルからの転送信号量と、前記データ受容部からの書
き込みデータのセンスノードへのデータセンス直前の転
送信号量とを実質的に同じレベルにして書き込みを行う
ことを特徴としている。
【００３２】この様な構成並びに方法によれば、センス
アンプから見たセンス動作は、メモリセルからのデータ
読み出しとデータ書き込みの際の動作を区別することな
く行う事ができる。そして、センスアンプをメモリセル
からのデータ読み出しとリストアに最適な高速動作を実
現するように設定することができるので、例えばＤＲＡ
Ｍなどにおいて高速なランダムサイクルを容易に実現で
きる。
アンプから見たセンス動作は、メモリセルからのデータ
読み出しとデータ書き込みの際の動作を区別することな
く行う事ができる。そして、センスアンプをメモリセル
からのデータ読み出しとリストアに最適な高速動作を実
現するように設定することができるので、例えばＤＲＡ
Ｍなどにおいて高速なランダムサイクルを容易に実現で
きる。
【００３３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の実施
の形態に係るメモリシステム及びそのデータ書き込み方
法について説明するためのもので、半導体記憶装置（Ｄ
ＲＡＭ）の要部を抽出して概略構成を示すブロック図で
ある。この半導体記憶装置は、メモリセルアレイ１１、
ローデコーダ１２、カラムデコーダ１３、センスアンプ
列（Ｓ／Ａ）１４、センスアンプ（Ｓ／Ａ）制御回路１
５、アドレスレシーバ１６、アドレスラッチ１７、アド
レスラッチ制御回路１８、入出力（Ｉ／Ｏ）回路１９、
データラッチ２０、書き込みバッファ２１、及び読み出
しバッファ２２などを含んで構成されている。
いて図面を参照して説明する。図１は、この発明の実施
の形態に係るメモリシステム及びそのデータ書き込み方
法について説明するためのもので、半導体記憶装置（Ｄ
ＲＡＭ）の要部を抽出して概略構成を示すブロック図で
ある。この半導体記憶装置は、メモリセルアレイ１１、
ローデコーダ１２、カラムデコーダ１３、センスアンプ
列（Ｓ／Ａ）１４、センスアンプ（Ｓ／Ａ）制御回路１
５、アドレスレシーバ１６、アドレスラッチ１７、アド
レスラッチ制御回路１８、入出力（Ｉ／Ｏ）回路１９、
データラッチ２０、書き込みバッファ２１、及び読み出
しバッファ２２などを含んで構成されている。
【００３４】アドレス信号ＡＤＤは、アドレスレシーバ
１６に入力され、アドレスラッチ１７にラッチされる。
このアドレス信号ＡＤＤの取り込みは、上記アドレスラ
ッチ制御回路１８によって制御される。上記アドレスラ
ッチ１７にラッチされたアドレス信号ＡＤＤのうち、ロ
ーアドレスはローデコーダ１２に、カラムアドレスはカ
ラムデコーダ１３に供給されてそれぞれデコードされ
る。上記ローデコーダ１２のデコード出力によって、メ
モリセルアレイ１１中のワード線ＷＬが選択的に駆動さ
れる。また、上記カラムデコーダ１３からカラム選択信
号ＣＳＬが出力され、センスアンプ（Ｓ／Ａ）の選択と
メモリセルアレイのカラムの選択が行われる。これによ
って、メモリセルアレイ１１中の１つのメモリセルが選
択される。
１６に入力され、アドレスラッチ１７にラッチされる。
このアドレス信号ＡＤＤの取り込みは、上記アドレスラ
ッチ制御回路１８によって制御される。上記アドレスラ
ッチ１７にラッチされたアドレス信号ＡＤＤのうち、ロ
ーアドレスはローデコーダ１２に、カラムアドレスはカ
ラムデコーダ１３に供給されてそれぞれデコードされ
る。上記ローデコーダ１２のデコード出力によって、メ
モリセルアレイ１１中のワード線ＷＬが選択的に駆動さ
れる。また、上記カラムデコーダ１３からカラム選択信
号ＣＳＬが出力され、センスアンプ（Ｓ／Ａ）の選択と
メモリセルアレイのカラムの選択が行われる。これによ
って、メモリセルアレイ１１中の１つのメモリセルが選
択される。
【００３５】選択されたメモリセルから読み出されたデ
ータは、センスアンプ列１４で増幅された後、読み出し
バッファ２２にラッチされる。この読み出しバッファ２
２にラッチされたデータは、入出力回路１９から出力さ
れる。
ータは、センスアンプ列１４で増幅された後、読み出し
バッファ２２にラッチされる。この読み出しバッファ２
２にラッチされたデータは、入出力回路１９から出力さ
れる。
【００３６】一方、入出力回路１９に入力された書き込
みデータ（外部入力データＥＤＡ）は、データラッチ２
０に供給されてラッチされる。データラッチ２０にラッ
チされたデータは、入力データ線対ｄ，／ｄ、書き込み
バッファ２１、データ線対Ｄ，／Ｄ、及びセンスアンプ
列１４をそれぞれ経由してビット線対に供給される。そ
して、上記ローデコーダ１２とカラムデコーダ１３によ
って選択されたメモリセルにデータが書き込まれる。
みデータ（外部入力データＥＤＡ）は、データラッチ２
０に供給されてラッチされる。データラッチ２０にラッ
チされたデータは、入力データ線対ｄ，／ｄ、書き込み
バッファ２１、データ線対Ｄ，／Ｄ、及びセンスアンプ
列１４をそれぞれ経由してビット線対に供給される。そ
して、上記ローデコーダ１２とカラムデコーダ１３によ
って選択されたメモリセルにデータが書き込まれる。
【００３７】図２（ａ）は、上記図１に示した回路にお
けるセンスアンプ列１４中のセンスアンプを示してい
る。このセンスアンプは、各ビット線対に接続されてお
り、Ｐチャネル型ＭＯＳトランジスタＱ１，Ｑ２とＮチ
ャネル型ＭＯＳトランジスタＱ３，Ｑ４とで構成されて
いる。上記ＭＯＳトランジスタＱ１，Ｑ２の電流通路は
センスノードＳ，／Ｓに直列接続され、ＭＯＳトランジ
スタＱ１のゲートはセンスノード／Ｓに、ＭＯＳトラン
ジスタＱ２のゲートはセンスノードＳにそれぞれ接続さ
れる。また、上記ＭＯＳトランジスタＱ３，Ｑ４の電流
通路はセンスノードＳ，／Ｓに直列接続され、ＭＯＳト
ランジスタＱ３のゲートはセンスノード／Ｓに、ＭＯＳ
トランジスタＱ４のゲートはセンスノードＳにそれぞれ
接続される。上記ＭＯＳトランジスタＱ１，Ｑ２の電流
通路の接続点には上記センスアンプ制御回路１５からセ
ンスアンプ駆動信号ＳＡＰが供給され、上記ＭＯＳトラ
ンジスタＱ３，Ｑ４の電流通路の接続点には上記センス
アンプ制御回路１５からセンスアンプ駆動信号／ＳＡＮ
が供給される。そして、中間レベルにあった信号ＳＡＰ
が高レベルへ、この信号ＳＡＰと同一の中間レベルにあ
った信号／ＳＡＮが低レベルへとそれぞれ変化すること
によって活性化され、センスノードＳと／Ｓの微小な電
位差をセンスして増幅する。
けるセンスアンプ列１４中のセンスアンプを示してい
る。このセンスアンプは、各ビット線対に接続されてお
り、Ｐチャネル型ＭＯＳトランジスタＱ１，Ｑ２とＮチ
ャネル型ＭＯＳトランジスタＱ３，Ｑ４とで構成されて
いる。上記ＭＯＳトランジスタＱ１，Ｑ２の電流通路は
センスノードＳ，／Ｓに直列接続され、ＭＯＳトランジ
スタＱ１のゲートはセンスノード／Ｓに、ＭＯＳトラン
ジスタＱ２のゲートはセンスノードＳにそれぞれ接続さ
れる。また、上記ＭＯＳトランジスタＱ３，Ｑ４の電流
通路はセンスノードＳ，／Ｓに直列接続され、ＭＯＳト
ランジスタＱ３のゲートはセンスノード／Ｓに、ＭＯＳ
トランジスタＱ４のゲートはセンスノードＳにそれぞれ
接続される。上記ＭＯＳトランジスタＱ１，Ｑ２の電流
通路の接続点には上記センスアンプ制御回路１５からセ
ンスアンプ駆動信号ＳＡＰが供給され、上記ＭＯＳトラ
ンジスタＱ３，Ｑ４の電流通路の接続点には上記センス
アンプ制御回路１５からセンスアンプ駆動信号／ＳＡＮ
が供給される。そして、中間レベルにあった信号ＳＡＰ
が高レベルへ、この信号ＳＡＰと同一の中間レベルにあ
った信号／ＳＡＮが低レベルへとそれぞれ変化すること
によって活性化され、センスノードＳと／Ｓの微小な電
位差をセンスして増幅する。
【００３８】図２（ｂ）は、カラム選択信号ＣＳＬが高
レベルに立ち上がると、図２（ａ）に示したセンスアン
プのセンスノードＳ，／Ｓをデータ線対（外部データバ
ス）Ｄ，／Ｄへ接続するスイッチ回路部の構成例を示し
ている。このスイッチ回路部は、センスアンプ列１４と
書き込みバッファ２１との間に設けられており、電流通
路がデータ線ＤとセンスノードＳとの間に接続されたＮ
チャネル型ＭＯＳトランジスタＱ５と、電流通路がデー
タ線／Ｄとセンスノード／Ｓとの間に接続されたＮチャ
ネル型ＭＯＳトランジスタＱ６とで構成されている。上
記ＭＯＳトランジスタＱ５，Ｑ６のゲートには、カラム
選択信号ＣＳＬが供給される。そして、外部入力データ
ＥＤＡは、上記データ線対Ｄ，／Ｄ、ＭＯＳトランジス
タＱ５，Ｑ６の電流通路、及びセンスノードＳ，／Ｓを
それぞれ介してビット線対へ転送される。
レベルに立ち上がると、図２（ａ）に示したセンスアン
プのセンスノードＳ，／Ｓをデータ線対（外部データバ
ス）Ｄ，／Ｄへ接続するスイッチ回路部の構成例を示し
ている。このスイッチ回路部は、センスアンプ列１４と
書き込みバッファ２１との間に設けられており、電流通
路がデータ線ＤとセンスノードＳとの間に接続されたＮ
チャネル型ＭＯＳトランジスタＱ５と、電流通路がデー
タ線／Ｄとセンスノード／Ｓとの間に接続されたＮチャ
ネル型ＭＯＳトランジスタＱ６とで構成されている。上
記ＭＯＳトランジスタＱ５，Ｑ６のゲートには、カラム
選択信号ＣＳＬが供給される。そして、外部入力データ
ＥＤＡは、上記データ線対Ｄ，／Ｄ、ＭＯＳトランジス
タＱ５，Ｑ６の電流通路、及びセンスノードＳ，／Ｓを
それぞれ介してビット線対へ転送される。
【００３９】図２（ｃ）は、上記図２（ｂ）に示したス
イッチ部分におけるデータ線対Ｄ，／Ｄのレベルを微小
信号に設定するレベル設定回路である。このレベル設定
回路は、データ線Ｄと／Ｄにそれぞれ設けられ、データ
線Ｄと／Ｄを書き込みデータに応じて、メモリセルから
ビット線対へ読み出した信号と同等のレベルの微小信号
に設定する。このレベル設定回路は、Ｎチャネル型ＭＯ
ＳトランジスタＱ７，Ｑ８，Ｑ９、Ｐチャネル型ＭＯＳ
トランジスタＱ１０、オアゲート３０及びアンドゲート
３１等を含んで構成されている。上記オアゲート３０及
びアンドゲート３１の一方の入力端には入力データ線ｄ
（または／ｄ）が接続される。上記オアゲート３０の他
方の入力端にはリセット信号ＲＳＴが供給され、アンド
ゲート３１の他方の入力端には上記リセット信号ＲＳＴ
が反転して入力される。上記オアゲート３０の出力端は
上記ＭＯＳトランジスタＱ１０のゲートに接続され、上
記アンドゲート３１の出力端は上記ＭＯＳトランジスタ
Ｑ８のゲートに接続される。上記ＭＯＳトランジスタＱ
７，Ｑ１０，Ｑ８，Ｑ９の電流通路は、電源ＶＤＤ，Ｖ
ＳＳ間に直列接続されている。上記ＭＯＳトランジスタ
Ｑ７のゲートは電源ＶＤＤに接続され、上記ＭＯＳトラ
ンジスタＱ９のゲートはＭＯＳトランジスタＱ８，Ｑ９
の電流通路の接続点に接続される。そして、上記ＭＯＳ
トランジスタＱ１０，Ｑ８の電流通路の接続点がデータ
線Ｄ（または／Ｄ）に接続される。
イッチ部分におけるデータ線対Ｄ，／Ｄのレベルを微小
信号に設定するレベル設定回路である。このレベル設定
回路は、データ線Ｄと／Ｄにそれぞれ設けられ、データ
線Ｄと／Ｄを書き込みデータに応じて、メモリセルから
ビット線対へ読み出した信号と同等のレベルの微小信号
に設定する。このレベル設定回路は、Ｎチャネル型ＭＯ
ＳトランジスタＱ７，Ｑ８，Ｑ９、Ｐチャネル型ＭＯＳ
トランジスタＱ１０、オアゲート３０及びアンドゲート
３１等を含んで構成されている。上記オアゲート３０及
びアンドゲート３１の一方の入力端には入力データ線ｄ
（または／ｄ）が接続される。上記オアゲート３０の他
方の入力端にはリセット信号ＲＳＴが供給され、アンド
ゲート３１の他方の入力端には上記リセット信号ＲＳＴ
が反転して入力される。上記オアゲート３０の出力端は
上記ＭＯＳトランジスタＱ１０のゲートに接続され、上
記アンドゲート３１の出力端は上記ＭＯＳトランジスタ
Ｑ８のゲートに接続される。上記ＭＯＳトランジスタＱ
７，Ｑ１０，Ｑ８，Ｑ９の電流通路は、電源ＶＤＤ，Ｖ
ＳＳ間に直列接続されている。上記ＭＯＳトランジスタ
Ｑ７のゲートは電源ＶＤＤに接続され、上記ＭＯＳトラ
ンジスタＱ９のゲートはＭＯＳトランジスタＱ８，Ｑ９
の電流通路の接続点に接続される。そして、上記ＭＯＳ
トランジスタＱ１０，Ｑ８の電流通路の接続点がデータ
線Ｄ（または／Ｄ）に接続される。
【００４０】上記データ線Ｄと／Ｄはそれぞれ、図示し
ない中間電位発生回路によって電源ＶＤＤとＶＳＳとの
中間レベルに設定されている。上記図２（ｃ）に示す回
路は、この中間レベルにバイアスをかけて微小な電位変
化を生じさせるようになっている。
ない中間電位発生回路によって電源ＶＤＤとＶＳＳとの
中間レベルに設定されている。上記図２（ｃ）に示す回
路は、この中間レベルにバイアスをかけて微小な電位変
化を生じさせるようになっている。
【００４１】入力データ“１”に対応する設定では、電
源ＶＤＤ側のＭＯＳトランジスタＱ１０がオンとなり、
電源ＶＤＤ側に挿入されたＭＯＳトランジスタＱ７の閾
値電圧分だけ電源ＶＤＤより低い電位に設定される。こ
のトランジスタＱ７の閾値電圧の設定でデータ線Ｄ（ま
たは／Ｄ）を電源までフルスイングさせない。一方、入
力データ“０”に対応する設定では電源ＶＳＳ（接地）
側のＭＯＳトランジスタＱ８がオンとなり、接地側に挿
入されたＭＯＳトランジスタＱ８，Ｑ９の閾値電圧分だ
け接地レベルより高い電位に設定される。これらのＭＯ
ＳトランジスタＱ８，Ｑ９の閾値電圧の設定で、データ
線Ｄ（または／Ｄ）を接地レベルまでフルスイングさせ
ない。信号ＲＳＴは、このレベル設定回路が使用されな
いときに高レベルとなり、入力データ線対ｄ，／ｄへの
入力データをデータ線対Ｄ，／Ｄへと伝えないようにす
るものである。
源ＶＤＤ側のＭＯＳトランジスタＱ１０がオンとなり、
電源ＶＤＤ側に挿入されたＭＯＳトランジスタＱ７の閾
値電圧分だけ電源ＶＤＤより低い電位に設定される。こ
のトランジスタＱ７の閾値電圧の設定でデータ線Ｄ（ま
たは／Ｄ）を電源までフルスイングさせない。一方、入
力データ“０”に対応する設定では電源ＶＳＳ（接地）
側のＭＯＳトランジスタＱ８がオンとなり、接地側に挿
入されたＭＯＳトランジスタＱ８，Ｑ９の閾値電圧分だ
け接地レベルより高い電位に設定される。これらのＭＯ
ＳトランジスタＱ８，Ｑ９の閾値電圧の設定で、データ
線Ｄ（または／Ｄ）を接地レベルまでフルスイングさせ
ない。信号ＲＳＴは、このレベル設定回路が使用されな
いときに高レベルとなり、入力データ線対ｄ，／ｄへの
入力データをデータ線対Ｄ，／Ｄへと伝えないようにす
るものである。
【００４２】次に、上記のような構成において動作を説
明する。まず、図６と同様に、注目ビット線に“０”を
書き込む場合を考える。従来の書き込みサイクルであれ
ば、注目ビット線のアドレスが確定し、カラム選択信号
ＣＳＬで選択されてから注目ビット線へのデータ書き込
みが始まる。
明する。まず、図６と同様に、注目ビット線に“０”を
書き込む場合を考える。従来の書き込みサイクルであれ
ば、注目ビット線のアドレスが確定し、カラム選択信号
ＣＳＬで選択されてから注目ビット線へのデータ書き込
みが始まる。
【００４３】図３（ａ），（ｂ）に従来の書き込みサイ
クルでのカラム選択信号ＣＳＬのタイミングと、この発
明の実施の形態に係るタイミングと書き込みの動作の様
子を対比させて示した。
クルでのカラム選択信号ＣＳＬのタイミングと、この発
明の実施の形態に係るタイミングと書き込みの動作の様
子を対比させて示した。
【００４４】図３（ａ）は、従来のカラム選択信号ＣＳ
Ｌのタイミングである。ローアドレスが確定し、選択さ
れたワード線ＷＬが高レベルに立ち上がり、メモリセル
のデータがビット線対ＢＬ２，／ＢＬ２に十分に出力さ
れ、センスアンプのセンス増幅がある程度進んでから、
センスアンプを選択するカラムアドレスが確定する。こ
れによって、カラム選択信号ＣＳＬが高レベルに立ち上
がり、ビット線対ＢＬ２，／ＢＬ２がデータ線対（外部
データバス）Ｄ，／Ｄに接続される。読み出しの場合
は、図３（ａ）に破線４０，４１で囲んで示すように、
この時点で外部からの擾乱でビット線対ＢＬ２，／ＢＬ
２のレベルが変動する。また、書き込みの場合は、この
時点で強制書き込みを行いセンスアンプとビット線対を
書き込みデータに対応したレベルに設定することにな
る。これだけセンスが進んだ状態では、ビット線間のカ
ップリングによる誤動作の危険は無いが、動作スピード
は大幅に遅くなる。
Ｌのタイミングである。ローアドレスが確定し、選択さ
れたワード線ＷＬが高レベルに立ち上がり、メモリセル
のデータがビット線対ＢＬ２，／ＢＬ２に十分に出力さ
れ、センスアンプのセンス増幅がある程度進んでから、
センスアンプを選択するカラムアドレスが確定する。こ
れによって、カラム選択信号ＣＳＬが高レベルに立ち上
がり、ビット線対ＢＬ２，／ＢＬ２がデータ線対（外部
データバス）Ｄ，／Ｄに接続される。読み出しの場合
は、図３（ａ）に破線４０，４１で囲んで示すように、
この時点で外部からの擾乱でビット線対ＢＬ２，／ＢＬ
２のレベルが変動する。また、書き込みの場合は、この
時点で強制書き込みを行いセンスアンプとビット線対を
書き込みデータに対応したレベルに設定することにな
る。これだけセンスが進んだ状態では、ビット線間のカ
ップリングによる誤動作の危険は無いが、動作スピード
は大幅に遅くなる。
【００４５】一方、この発明の実施の形態に係るメモリ
システムによるレイトライトでの書き込み動作は、図３
（ｂ）に示すようになる。レイトライトでは、図８で説
明した通り、書き込みサイクルが始まる前にアドレスと
データが確定している。そこで、書き込みサイクルが始
まると直ぐにワード線ＷＬと注目カラムを選択するカラ
ム選択信号ＣＳＬを高レベルに立ち上げることができ
る。ワード線ＷＬを高レベルに立ち上げると、メモリセ
ルからビット線対へ記憶している情報（データ）に対応
した微小な電位差信号が出力される。しかし、カラム選
択信号ＣＳＬによって選択された注目カラムは、データ
線対Ｄ，／Ｄとビット線対に接続されるので、この微小
な電位差はメモリセルのデータに対応することは保証さ
れない。この時、データ線対Ｄ，／Ｄから大きな信号を
与えてしまうと、注目ビット線対に大きな電位差が生
じ、ビット線間のカップリングが大きいと隣接ビット線
の情報も破壊してしまう。このことは、図７（ｂ）で説
明した通りである。
システムによるレイトライトでの書き込み動作は、図３
（ｂ）に示すようになる。レイトライトでは、図８で説
明した通り、書き込みサイクルが始まる前にアドレスと
データが確定している。そこで、書き込みサイクルが始
まると直ぐにワード線ＷＬと注目カラムを選択するカラ
ム選択信号ＣＳＬを高レベルに立ち上げることができ
る。ワード線ＷＬを高レベルに立ち上げると、メモリセ
ルからビット線対へ記憶している情報（データ）に対応
した微小な電位差信号が出力される。しかし、カラム選
択信号ＣＳＬによって選択された注目カラムは、データ
線対Ｄ，／Ｄとビット線対に接続されるので、この微小
な電位差はメモリセルのデータに対応することは保証さ
れない。この時、データ線対Ｄ，／Ｄから大きな信号を
与えてしまうと、注目ビット線対に大きな電位差が生
じ、ビット線間のカップリングが大きいと隣接ビット線
の情報も破壊してしまう。このことは、図７（ｂ）で説
明した通りである。
【００４６】そこで、データ線対Ｄ，／Ｄに、予め確定
している書き込みデータに対応した微小な電位差を与え
る。この電位差は、メモリセルから読み出したデータに
よって、ビット線対に生成される程度の電位差が生じる
ように設定する。これによって、メモリセルからのビッ
ト線容量とセル容量の電荷の再配分で生じたセル情報の
電位差を打ち消して、外部入力データＥＤＡに対応した
微小電位差がビット線対、特にセンスノードに生じるよ
うにする。図３（ｂ）では外部からの強制信号（forced
signal input for WRITE）の大きさをメモリセルから
読み出した信号の２倍位として示しているが、センスア
ンプがセンス増幅できるレベルであれば良い。そして、
メモリセルへの書き込み動作と外部入力データＥＤＡが
確定した時点（S/A drive onと示したタイミング）でセ
ンスアンプを活性化し、センス増幅動作を行う。
している書き込みデータに対応した微小な電位差を与え
る。この電位差は、メモリセルから読み出したデータに
よって、ビット線対に生成される程度の電位差が生じる
ように設定する。これによって、メモリセルからのビッ
ト線容量とセル容量の電荷の再配分で生じたセル情報の
電位差を打ち消して、外部入力データＥＤＡに対応した
微小電位差がビット線対、特にセンスノードに生じるよ
うにする。図３（ｂ）では外部からの強制信号（forced
signal input for WRITE）の大きさをメモリセルから
読み出した信号の２倍位として示しているが、センスア
ンプがセンス増幅できるレベルであれば良い。そして、
メモリセルへの書き込み動作と外部入力データＥＤＡが
確定した時点（S/A drive onと示したタイミング）でセ
ンスアンプを活性化し、センス増幅動作を行う。
【００４７】この様にすることで書き込みもメモリセル
からの読み出しリフレッシュも関係なく同等にセンス動
作ができ、書き込みサイクルに読み出しサイクルより余
分のサイクル時間がかかるということは無い。
からの読み出しリフレッシュも関係なく同等にセンス動
作ができ、書き込みサイクルに読み出しサイクルより余
分のサイクル時間がかかるということは無い。
【００４８】従って、この発明によれば、メモリセルか
らセンスアンプにデータを転送するビット線間の容量カ
ップリングが大きい場合でも、レイトライト仕様を利用
したデータ書き込みサイクル時間を読み出しサイクルと
同等にでき、高速ランダムサイクルのＤＲＡＭを実現で
きる。
らセンスアンプにデータを転送するビット線間の容量カ
ップリングが大きい場合でも、レイトライト仕様を利用
したデータ書き込みサイクル時間を読み出しサイクルと
同等にでき、高速ランダムサイクルのＤＲＡＭを実現で
きる。
【００４９】今後、半導体記憶装置の微細化が更に進む
と、メモリセルアレイ内の容量カップリングの占める割
合が増大するのは明らかであるため、高速サイクル実現
への効果は大きい。
と、メモリセルアレイ内の容量カップリングの占める割
合が増大するのは明らかであるため、高速サイクル実現
への効果は大きい。
【００５０】なお、上記実施の形態では、ＤＲＡＭを例
にとって説明したが、メモリセルに記憶されている微小
な信号を増幅して情報（データ）を読み出すメモリシス
テムであれば、他のメモリにも適用できるのは勿論であ
る。
にとって説明したが、メモリセルに記憶されている微小
な信号を増幅して情報（データ）を読み出すメモリシス
テムであれば、他のメモリにも適用できるのは勿論であ
る。
【００５１】以上実施の形態を用いてこの発明の説明を
行ったが、この発明は上記実施の形態に限定されるもの
ではなく、実施段階ではその要旨を逸脱しない範囲で種
々に変形することが可能である。また、上記実施の形態
には種々の段階の発明が含まれており、開示される複数
の構成要件の適宜な組み合わせにより種々の発明が抽出
され得る。例えば実施の形態に示される全構成要件から
いくつかの構成要件が削除されても、発明が解決しよう
とする課題の欄で述べた課題の少なくとも１つが解決で
き、発明の効果の欄で述べられている効果の少なくとも
１つが得られる場合には、この構成要件が削除された構
成が発明として抽出され得る。
行ったが、この発明は上記実施の形態に限定されるもの
ではなく、実施段階ではその要旨を逸脱しない範囲で種
々に変形することが可能である。また、上記実施の形態
には種々の段階の発明が含まれており、開示される複数
の構成要件の適宜な組み合わせにより種々の発明が抽出
され得る。例えば実施の形態に示される全構成要件から
いくつかの構成要件が削除されても、発明が解決しよう
とする課題の欄で述べた課題の少なくとも１つが解決で
き、発明の効果の欄で述べられている効果の少なくとも
１つが得られる場合には、この構成要件が削除された構
成が発明として抽出され得る。
【００５２】
【発明の効果】以上説明したように、この発明によれ
ば、ビット線間の容量カップリングが大きい場合でも、
データの書き込み動作の高速が図れるメモリシステム及
びそのデータ書き込み方法が得られる。
ば、ビット線間の容量カップリングが大きい場合でも、
データの書き込み動作の高速が図れるメモリシステム及
びそのデータ書き込み方法が得られる。
【図１】この発明の実施の形態に係るメモリシステム及
びそのデータ書き込み方法について説明するためのもの
で、半導体記憶装置の要部を抽出して概略構成を示すブ
ロック図。
びそのデータ書き込み方法について説明するためのもの
で、半導体記憶装置の要部を抽出して概略構成を示すブ
ロック図。
【図２】（ａ）図は図１に示した回路におけるセンスア
ンプ列中のセンスアンプの構成例を示す回路図、（ｂ）
図は（ａ）図に示したセンスアンプのセンスノードをデ
ータ線対へ接続するスイッチ部分の構成例を示す回路
図、（ｃ）図は（ｂ）図に示したスイッチ部分における
データ線対のレベルを微小信号に設定するレベル設定回
路を示す回路図。
ンプ列中のセンスアンプの構成例を示す回路図、（ｂ）
図は（ａ）図に示したセンスアンプのセンスノードをデ
ータ線対へ接続するスイッチ部分の構成例を示す回路
図、（ｃ）図は（ｂ）図に示したスイッチ部分における
データ線対のレベルを微小信号に設定するレベル設定回
路を示す回路図。
【図３】書き込みサイクルでのカラム選択信号のタイミ
ングについて説明するためのもので、（ａ）図は従来の
カラム選択信号のタイミングと書き込みの動作を示す内
部波形図、（ｂ）図はこの発明の実施の形態に係るメモ
リシステムによるレイトライトでの書き込み動作を示す
内部波形図。
ングについて説明するためのもので、（ａ）図は従来の
カラム選択信号のタイミングと書き込みの動作を示す内
部波形図、（ｂ）図はこの発明の実施の形態に係るメモ
リシステムによるレイトライトでの書き込み動作を示す
内部波形図。
【図４】ビット線間の容量カップリングについて説明す
るための模式図。
るための模式図。
【図５】ビット線間の容量カップリングについて説明す
るためのもので、（ａ）図はカップリングが無いと仮定
した場合の理想的なビット線対の電位変化の様子を示す
内部波形図、（ｂ）図はカップリングがある場合のビッ
ト線対の電位変化の様子を示す内部波形図。
るためのもので、（ａ）図はカップリングが無いと仮定
した場合の理想的なビット線対の電位変化の様子を示す
内部波形図、（ｂ）図はカップリングがある場合のビッ
ト線対の電位変化の様子を示す内部波形図。
【図６】書き込みの際のビット線間容量カップリングに
ついて説明するための模式図。
ついて説明するための模式図。
【図７】（ａ）図は各ビット線間のカップリングが無い
理想的な場合の隣接ビット線対の電位変化を示す内部波
形図、（ｂ）図はビット線間容量が大きく、電位変化の
カップリングがある場合の隣接ビット線対の電位変化を
示す内部波形図。
理想的な場合の隣接ビット線対の電位変化を示す内部波
形図、（ｂ）図はビット線間容量が大きく、電位変化の
カップリングがある場合の隣接ビット線対の電位変化を
示す内部波形図。
【図８】従来のレイトライト仕様の概要について説明す
るための模式図。
るための模式図。
【図９】レイトライトの問題を解決する従来の方法につ
いて説明するための模式図。
いて説明するための模式図。
【図１０】（ａ）図は書き込みが無い場合の隣接ビット
線のセンスの状況を示す内部波形図、（ｂ）図は（ａ）
図に示した動作に注目ビット線の書き込みを更に想定し
た内部波形図。
線のセンスの状況を示す内部波形図、（ｂ）図は（ａ）
図に示した動作に注目ビット線の書き込みを更に想定し
た内部波形図。
１１…メモリセルアレイ
１２…ローデコーダ
１３…カラムデコーダ
１４…センスアンプ列
１５…センスアンプ（Ｓ／Ａ）制御回路
１６…アドレスレシーバ
１７…アドレスラッチ
１８…アドレスラッチ制御回路
１９…入出力（Ｉ／Ｏ）回路
２０…データラッチ
２１…書き込みバッファ
２２…読み出しバッファ
３０…オアゲート
３１…アンドゲート
ＡＤＤ…アドレス信号
ＥＤＡ…外部入力データ
ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３…ビット線対
Ｑ１〜Ｑ１０…ＭＯＳトランジスタ
ＶＤＤ，ＶＳＳ…電源
Claims (10)
- 【請求項１】 メモリセルアレイと、 前記メモリセルアレイ中のメモリセルに記憶された情報
をセンス増幅するセンスアンプ列と、 外部入力データを前記メモリセルに書き込む書き込み回
路と、 前記外部入力データを前記メモリセルからの読み出し電
位差レベルと同じ程度のレベルに設定するレベル設定回
路と、 前記センスアンプ列中のセンスアンプを選択し、且つ前
記メモリセルアレイのカラムを選択するカラムデコーダ
と、 前記レベル設定回路でレベル設定された外部入力データ
を、前記カラムデコーダで選択されたセンスアンプに転
送するデータ線と、 前記外部入力データの前記メモリセルへ書き込み時に、
前記選択されたセンスアンプを、前記メモリセルからの
データ読み出し時と実質的に同じシークエンスで行うよ
うに活性化するセンスアンプ制御回路とを具備すること
を特徴とするメモリシステム。 - 【請求項２】 前記センスアンプを選択するアドレスを
ラッチする第１のラッチと、前記外部入力データをラッ
チする第２のラッチとを更に具備し、 前記センスアンプを選択するアドレスと前記外部入力デ
ータは、以前の書き込みサイクルで前記第１，第２のラ
ッチに取り込まれ、当該書き込みサイクルまで保持され
ていたものを用いることを特徴とする請求項１に記載の
メモリシステム。 - 【請求項３】 前記書き込み回路は、前記外部入力デー
タを増幅して前記選択されたセンスアンプに供給し、前
記メモリセルに書き込むことを特徴とする請求項１また
は２に記載のメモリシステム。 - 【請求項４】 前記レベル設定回路は、前記外部入力デ
ータの書き込むべき電位差を、電源電位から前記データ
線に接続されたトランジスタの閾値電圧分シフトさせて
生成するものであることを特徴とする請求項１乃至３い
ずれか１つの項に記載のメモリシステム。 - 【請求項５】 前記センスアンプ制御回路は、前記メモ
リセルアレイのローを選択するためのワード線の立ち上
げタイミングと、前記センスアンプに外部入力データを
取り込むためのカラム選択信号の立ち上げタイミングが
実質的に同時になるように制御することを特徴とする請
求項１乃至４いずれか１つの項に記載のメモリシステ
ム。 - 【請求項６】 メモリセルの情報をセンス増幅するセン
スアンプ列中のセンスアンプを選択し、 外部入力データを、読み出し電位差と同じ程度のレベル
に設定し、 このレベル設定したデータを、データ線を介して前記選
択したセンスアンプに入力し、 前記メモリセルからのデータ読み出し時と実質的に同じ
シークエンスで前記選択したセンスアンプを活性化させ
てセンス増幅して前記メモリセルに書き込みを行うこと
を特徴とするメモリシステムのデータ書き込み方法。 - 【請求項７】 前記センスアンプを選択するアドレスと
外部入力データは、以前の書き込みサイクルで取り込ま
れたものであり、当該書き込みサイクルまで保持されて
いたものであることを特徴とする請求項６に記載のメモ
リシステムのデータ書き込み方法。 - 【請求項８】 前記ワード線の立ち上げタイミングと、
前記カラム選択信号の立ち上げタイミングは、実質的に
同時であることを特徴とする請求項６または７に記載の
メモリシステムのデータ書き込み方法。 - 【請求項９】 前記外部入力データの書き込むべき電位
差は、電源電位から前記データ線に接続したトランジス
タの閾値電圧分シフトさせて生成したものであることを
特徴とする請求項６乃至８いずれか１つの項に記載のメ
モリシステムのデータ書き込み方法。 - 【請求項１０】 複数のメモリセルを備え、外部からの
データ受容動作とメモリセルへのデータの転送動作が時
間的に独立したメモリシステムであって、 メモリセルからのデータ読み出しセンス／リストア動作
と、メモリセルへのデータ書き込みストア動作とを、異
なるメモリセルに対して実質的に同時に進行させ、 前記センス動作でセンスすべきセンスノードへのデータ
センス直前のメモリセルからの転送信号量と、前記デー
タ受容部からの書き込みデータのセンスノードへのデー
タセンス直前の転送信号量とを実質的に同じレベルにし
て書き込みを行うことを特徴とするメモリシステムのデ
ータ書き込み方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002138485A JP2003331578A (ja) | 2002-05-14 | 2002-05-14 | メモリシステム及びそのデータ書き込み方法 |
| US10/437,256 US6822917B2 (en) | 2002-05-14 | 2003-05-13 | Data write circuit in memory system and data write method |
| US10/964,904 US7006397B2 (en) | 2002-05-14 | 2004-10-14 | Data write circuit in memory system and data write method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002138485A JP2003331578A (ja) | 2002-05-14 | 2002-05-14 | メモリシステム及びそのデータ書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003331578A true JP2003331578A (ja) | 2003-11-21 |
Family
ID=29699911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002138485A Abandoned JP2003331578A (ja) | 2002-05-14 | 2002-05-14 | メモリシステム及びそのデータ書き込み方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6822917B2 (ja) |
| JP (1) | JP2003331578A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009070536A (ja) * | 2007-09-14 | 2009-04-02 | United Memories Inc | 集積回路ダイナミックランダムアクセスメモリ（ｄｒａｍ）デバイスおよび混載ｄｒａｍを組み込むデバイス用のデータマスキング技術を使用する早期書込み |
| CN100481262C (zh) * | 2004-08-27 | 2009-04-22 | 冲电气工业株式会社 | 半导体存储装置的数据写入电路以及数据写入方法 |
| JP2014096191A (ja) * | 2012-11-09 | 2014-05-22 | Renesas Electronics Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8262689B2 (en) * | 2001-09-28 | 2012-09-11 | Advanced Cardiovascular Systems, Inc. | Embolic filtering devices |
| JP2003331578A (ja) * | 2002-05-14 | 2003-11-21 | Toshiba Corp | メモリシステム及びそのデータ書き込み方法 |
| US7209406B2 (en) * | 2005-05-19 | 2007-04-24 | Macronix International Co., Ltd. | Memory device with rapid word line switch |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376193A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体記憶装置 |
| US4980863A (en) * | 1987-03-31 | 1990-12-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having switching circuit for coupling together two pairs of bit lines |
| JPS63266692A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | 半導体記憶装置 |
| JPH0620465A (ja) * | 1991-09-02 | 1994-01-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5594699A (en) * | 1993-09-20 | 1997-01-14 | Fujitsu Limited | DRAM with reduced electric power consumption |
| JPH08227597A (ja) * | 1995-02-21 | 1996-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3723599B2 (ja) * | 1995-04-07 | 2005-12-07 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3704188B2 (ja) * | 1996-02-27 | 2005-10-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP4226686B2 (ja) | 1998-05-07 | 2009-02-18 | 株式会社東芝 | 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ |
| JP2000137983A (ja) | 1998-08-26 | 2000-05-16 | Toshiba Corp | 半導体記憶装置 |
| JP4220621B2 (ja) | 1999-07-22 | 2009-02-04 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| JP2001101863A (ja) | 1999-09-27 | 2001-04-13 | Fujitsu Ltd | 半導体集積回路およびその制御方法 |
| TW509943B (en) * | 1999-10-06 | 2002-11-11 | Ind Tech Res Inst | Hidden-type refreshed 2P2N pseudo static random access memory and its refreshing method |
| JP2003331578A (ja) * | 2002-05-14 | 2003-11-21 | Toshiba Corp | メモリシステム及びそのデータ書き込み方法 |
-
2002
- 2002-05-14 JP JP2002138485A patent/JP2003331578A/ja not_active Abandoned
-
2003
- 2003-05-13 US US10/437,256 patent/US6822917B2/en not_active Expired - Fee Related
-
2004
- 2004-10-14 US US10/964,904 patent/US7006397B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100481262C (zh) * | 2004-08-27 | 2009-04-22 | 冲电气工业株式会社 | 半导体存储装置的数据写入电路以及数据写入方法 |
| JP2009070536A (ja) * | 2007-09-14 | 2009-04-02 | United Memories Inc | 集積回路ダイナミックランダムアクセスメモリ（ｄｒａｍ）デバイスおよび混載ｄｒａｍを組み込むデバイス用のデータマスキング技術を使用する早期書込み |
| JP2014096191A (ja) * | 2012-11-09 | 2014-05-22 | Renesas Electronics Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040013012A1 (en) | 2004-01-22 |
| US7006397B2 (en) | 2006-02-28 |
| US20050047237A1 (en) | 2005-03-03 |
| US6822917B2 (en) | 2004-11-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060418 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060621 |