JP2002056681A - メモリ装置 - Google Patents
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【課題】 動作周波数をさらに高めることが可能なメモ
リ装置を提供すること。 【解決手段】 ビット線ＢＬ０、ＢＬ１と、これらビッ
ト線ＢＬ０、ＢＬ１それぞれに接続されたメモリセルＭ
Ｃ１と、ビット線ＢＬ０、ＢＬ１に接続されたデータ読
み出し回路２とを具備する。このデータ読み出し回路２
は、ビット線ＢＬ０の電位を受け、これを増幅するシン
グルエンド型のセンスアンプ回路Ｓ／Ａ０、およびビッ
ト線ＢＬ１の電位を受け、これを増幅するシングルエン
ド型のセンスアンプ回路Ｓ／Ａ１を含む。そして、デー
タ読み出し時、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａを、
クロック信号に同期して交互に活性化させる。
リ装置を提供すること。 【解決手段】 ビット線ＢＬ０、ＢＬ１と、これらビッ
ト線ＢＬ０、ＢＬ１それぞれに接続されたメモリセルＭ
Ｃ１と、ビット線ＢＬ０、ＢＬ１に接続されたデータ読
み出し回路２とを具備する。このデータ読み出し回路２
は、ビット線ＢＬ０の電位を受け、これを増幅するシン
グルエンド型のセンスアンプ回路Ｓ／Ａ０、およびビッ
ト線ＢＬ１の電位を受け、これを増幅するシングルエン
ド型のセンスアンプ回路Ｓ／Ａ１を含む。そして、デー
タ読み出し時、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａを、
クロック信号に同期して交互に活性化させる。
Description
【０００１】
【発明の属する技術分野】この発明はメモリ装置に係わ
り、特に動作周波数の向上に関する。
り、特に動作周波数の向上に関する。
【０００２】
【従来の技術】図１４は、従来のメモリ装置を示す回路
図である。
図である。
【０００３】図１４に示すように、従来のメモリ装置
は、一つのメモリセル（記憶要素）に対して、ワード線
が１本、ビット線が２本設けられている。また、データ
読み出し回路には、２本のビット線間に接続され、これ
らビット線間の電位差を差動増幅する差動増幅型センス
アンプが用いられている。メモリセルの一例は、例えば
２個のインバータから構成された、いわゆるＳＲＡＭセ
ルである。ＳＲＡＭセルでは、一方のインバータの出力
が他方のインバータの入力に接続され、各ノードは、ワ
ード線の電位によって制御されるＮチャネル型ＭＯＳＦ
ＥＴを介して、ビット線に接続されている。これによ
り、ワード線が活性化されたときのみ、ビット線と各ノ
ードとが電気的に接続され、電荷が相互に移動できる。
各ビット線には、ゲートをプリチャージ信号によって制
御され、ソースを固定電位に設定したＰチャネル型ＭＯ
ＳＦＥＴのドレインが接続されている。これらＰチャネ
ル型ＭＯＳＦＥＴは、後述するプリチャージ動作のため
に用いられる。
は、一つのメモリセル（記憶要素）に対して、ワード線
が１本、ビット線が２本設けられている。また、データ
読み出し回路には、２本のビット線間に接続され、これ
らビット線間の電位差を差動増幅する差動増幅型センス
アンプが用いられている。メモリセルの一例は、例えば
２個のインバータから構成された、いわゆるＳＲＡＭセ
ルである。ＳＲＡＭセルでは、一方のインバータの出力
が他方のインバータの入力に接続され、各ノードは、ワ
ード線の電位によって制御されるＮチャネル型ＭＯＳＦ
ＥＴを介して、ビット線に接続されている。これによ
り、ワード線が活性化されたときのみ、ビット線と各ノ
ードとが電気的に接続され、電荷が相互に移動できる。
各ビット線には、ゲートをプリチャージ信号によって制
御され、ソースを固定電位に設定したＰチャネル型ＭＯ
ＳＦＥＴのドレインが接続されている。これらＰチャネ
ル型ＭＯＳＦＥＴは、後述するプリチャージ動作のため
に用いられる。
【０００４】また、センスアンプは、センスイネーブル
信号によって制御されるＮチャネル型ＭＯＳＦＥＴを介
して接地電位に接続されたラッチ回路と、ビット線とラ
ッチ回路との間に設けられた、センスアンプが活性化さ
れたときにビット線とラッチ回路とを切り離す１対のＰ
チャネル型ＭＯＳＦＥＴとによって構成される。このよ
うなセンスアンプでは、センスアンプイネーブル信号が
活性化されたタイミングで、そのときのビット線間の微
小電位差を検知し、ラッチ回路でＣＭＯＳレベルの電位
差に増幅する。
信号によって制御されるＮチャネル型ＭＯＳＦＥＴを介
して接地電位に接続されたラッチ回路と、ビット線とラ
ッチ回路との間に設けられた、センスアンプが活性化さ
れたときにビット線とラッチ回路とを切り離す１対のＰ
チャネル型ＭＯＳＦＥＴとによって構成される。このよ
うなセンスアンプでは、センスアンプイネーブル信号が
活性化されたタイミングで、そのときのビット線間の微
小電位差を検知し、ラッチ回路でＣＭＯＳレベルの電位
差に増幅する。
【０００５】次に、その動作を説明する。
【０００６】図１５は、従来のメモリ装置の動作を示す
動作波形図である。
動作波形図である。
【０００７】図１５に示すように、通常、読み出し・書
き込み動作を開始する前、２本のビット線の電位は、予
め定められた値（ここでは“HIGH”レベルとする）にさ
れる。
き込み動作を開始する前、２本のビット線の電位は、予
め定められた値（ここでは“HIGH”レベルとする）にさ
れる。
【０００８】読み出し動作をする場合、ワード線が活性
化され、メモリセル内の２つのＮチャネル型ＭＯＳＦＥ
Ｔのうち、活性化されている方によって、一方のビット
線の電位が徐々に降下し、他方のビット線の電位は“HI
GH”レベルを維持する。ビット線間の電位差はセンスア
ンプで増幅され、出力される。
化され、メモリセル内の２つのＮチャネル型ＭＯＳＦＥ
Ｔのうち、活性化されている方によって、一方のビット
線の電位が徐々に降下し、他方のビット線の電位は“HI
GH”レベルを維持する。ビット線間の電位差はセンスア
ンプで増幅され、出力される。
【０００９】この後、ワード線が非活性化されてビット
線とＳＲＡＭセルとの接続が断たれ、プリチャージ信号
が“LOW”レベルとなると、ビット線に接続されたＰチ
ャネル型ＭＯＳＦＥＴによって、ビット線電位が“HIG
H”レベルに遷移する。この過程をプリチャージとい
う。
線とＳＲＡＭセルとの接続が断たれ、プリチャージ信号
が“LOW”レベルとなると、ビット線に接続されたＰチ
ャネル型ＭＯＳＦＥＴによって、ビット線電位が“HIG
H”レベルに遷移する。この過程をプリチャージとい
う。
【００１０】また、書き込み動作をする際には、ワード
線が活性化されると、書き込み回路によって、一方のビ
ット線の電位が“LOW”レベルに遷移し、他方のビット
線の電位は“HIGH”レベルを維持する。これにより、メ
モリセル内にデータを書き込む。この後、ワード線が非
活性化されると、読み出し動作と同様に、２つのビット
線の電位が“HIGH”レベルにプリチャージされる。
線が活性化されると、書き込み回路によって、一方のビ
ット線の電位が“LOW”レベルに遷移し、他方のビット
線の電位は“HIGH”レベルを維持する。これにより、メ
モリセル内にデータを書き込む。この後、ワード線が非
活性化されると、読み出し動作と同様に、２つのビット
線の電位が“HIGH”レベルにプリチャージされる。
【００１１】
【発明が解決しようとする課題】このように、読み出し
・書き込み動作の後には、プリチャージが必要であり、
実際にプリチャージのために、多くの時間が費やされて
いる。プリチャージ時間が、特に長く必要となるのは、
ビット線を“LOW”レベルに駆動して書き込んだ後に、
プリチャージを行い、直後に読み出し動作を行う場合で
ある。
・書き込み動作の後には、プリチャージが必要であり、
実際にプリチャージのために、多くの時間が費やされて
いる。プリチャージ時間が、特に長く必要となるのは、
ビット線を“LOW”レベルに駆動して書き込んだ後に、
プリチャージを行い、直後に読み出し動作を行う場合で
ある。
【００１２】この場合、ビット線電位が一度“LOW”レ
ベルまで下がった後、ビット線電位が“HIGH”レベルま
で遷移するため、変化する電圧が大きく、遷移時間が長
くなる。また、読み出し動作の際は、センスアンプがビ
ット線間の微小な電位差を検出するため、プリチャージ
が不完全な状態で読み出し動作を開始すると、誤動作を
起こす可能性が高くなる。よって、ビット線電位が完全
に“HIGH”レベルになるまで待たねばならない。
ベルまで下がった後、ビット線電位が“HIGH”レベルま
で遷移するため、変化する電圧が大きく、遷移時間が長
くなる。また、読み出し動作の際は、センスアンプがビ
ット線間の微小な電位差を検出するため、プリチャージ
が不完全な状態で読み出し動作を開始すると、誤動作を
起こす可能性が高くなる。よって、ビット線電位が完全
に“HIGH”レベルになるまで待たねばならない。
【００１３】このようにクロックの周期は、上記一連の
動作が完了する時間より短縮できないため、従来のメモ
リ装置の動作周波数は、この点で律速されてしまう。
動作が完了する時間より短縮できないため、従来のメモ
リ装置の動作周波数は、この点で律速されてしまう。
【００１４】この発明は、上記の事情に鑑み為されたも
ので、その目的は、動作周波数をさらに高めることが可
能なメモリ装置を提供することにある。
ので、その目的は、動作周波数をさらに高めることが可
能なメモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係るメモリ装置では、少なくとも２つの
第１のビット線、および第２のビット線と、前記第１の
ビット線、および前記第２のビット線それぞれに接続さ
れた、少なくとも１つのメモリセルと、前記第１のビッ
ト線、および前記第２のビット線に接続されたデータ読
み出し回路とを具備し、前記データ読み出し回路は、前
記第１のビット線の電位を受ける第１の増幅回路、およ
び前記第２のビット線の電位を受ける第２の増幅回路を
含み、データ読み出し時、前記第１の増幅回路、および
前記第２の増幅回路のいずれかを活性化させることを特
徴としている。
に、この発明に係るメモリ装置では、少なくとも２つの
第１のビット線、および第２のビット線と、前記第１の
ビット線、および前記第２のビット線それぞれに接続さ
れた、少なくとも１つのメモリセルと、前記第１のビッ
ト線、および前記第２のビット線に接続されたデータ読
み出し回路とを具備し、前記データ読み出し回路は、前
記第１のビット線の電位を受ける第１の増幅回路、およ
び前記第２のビット線の電位を受ける第２の増幅回路を
含み、データ読み出し時、前記第１の増幅回路、および
前記第２の増幅回路のいずれかを活性化させることを特
徴としている。
【００１６】上記メモリ装置によれば、データ読み出し
時、第１の増幅回路、および第２の増幅回路のいずれか
を活性化させる。これにより、活性化された増幅回路に
接続されたビット線を用いてデータを読み出し、また、
活性化されていない増幅回路に接続されたビット線にお
いては、プリチャージしておくことができる。
時、第１の増幅回路、および第２の増幅回路のいずれか
を活性化させる。これにより、活性化された増幅回路に
接続されたビット線を用いてデータを読み出し、また、
活性化されていない増幅回路に接続されたビット線にお
いては、プリチャージしておくことができる。
【００１７】特に第１、第２の増幅回路を、クロック信
号の１周期ごとに交互に活性化させるようにすれば、ク
ロック信号の１周期中で、データ読み出しおよびプリチ
ャージの双方を行わず、いずれか一方のみを行えば良
い。このため、動作周波数が、データ読み出しおよびプ
リチャージの一連の動作で律速されていた事情が解消さ
れ、動作周波数をさらに高めることが可能となる。
号の１周期ごとに交互に活性化させるようにすれば、ク
ロック信号の１周期中で、データ読み出しおよびプリチ
ャージの双方を行わず、いずれか一方のみを行えば良
い。このため、動作周波数が、データ読み出しおよびプ
リチャージの一連の動作で律速されていた事情が解消さ
れ、動作周波数をさらに高めることが可能となる。
【００１８】
【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００１９】（第１の実施形態）図１は、この発明の第
１の実施形態に係るメモリ装置の基本構成を示す回路図
である。
１の実施形態に係るメモリ装置の基本構成を示す回路図
である。
【００２０】図１に示すように、メモリセルＭＣ１はビ
ット線ＢＬ０、ＢＬ１それぞれに接続され、メモリセル
ＭＣ２はビット線ＢＬ０、ＢＬ１それぞれに接続されて
いる。メモリセルＭＣ１、ＭＣ２の一例は、ＳＲＡＭセ
ルであるが、他のメモリセルを用いることもできる。ビ
ット線ＢＬ０、ＢＬ１は、プリチャージ回路１、および
データ読み出し回路２に接続されている。
ット線ＢＬ０、ＢＬ１それぞれに接続され、メモリセル
ＭＣ２はビット線ＢＬ０、ＢＬ１それぞれに接続されて
いる。メモリセルＭＣ１、ＭＣ２の一例は、ＳＲＡＭセ
ルであるが、他のメモリセルを用いることもできる。ビ
ット線ＢＬ０、ＢＬ１は、プリチャージ回路１、および
データ読み出し回路２に接続されている。
【００２１】プリチャージ回路１は、Ｐチャネル型ＭＯ
ＳＦＥＴ（以下ＰＭＯＳと略す）３-0、３-1をそれぞれ
含む。ＰＭＯＳ３-0は、プリチャージ信号PRE0に応答し
て、プリチャージ電位ＶPREをビット線ＢＬ０に供給
し、ＰＭＯＳ３-1は、プリチャージ信号PRE1に応答し
て、プリチャージ電位ＶPREをビット線ＢＬ１に供給す
る。
ＳＦＥＴ（以下ＰＭＯＳと略す）３-0、３-1をそれぞれ
含む。ＰＭＯＳ３-0は、プリチャージ信号PRE0に応答し
て、プリチャージ電位ＶPREをビット線ＢＬ０に供給
し、ＰＭＯＳ３-1は、プリチャージ信号PRE1に応答し
て、プリチャージ電位ＶPREをビット線ＢＬ１に供給す
る。
【００２２】データ読み出し回路２は、センスアンプ回
路Ｓ／Ａ０、Ｓ／Ａ１、マルチプレクサ４をそれぞれ含
む。センスアンプ回路Ｓ／Ａ０は、ビット線ＢＬ０の電
位を増幅し、センスアンプ回路Ｓ／Ａ１は、ビット線Ｂ
Ｌ１の電位を増幅する。これらセンスアンプ回路Ｓ／Ａ
０、Ｓ／Ａ１は、センスアンプイネーブル信号S/AENB
0、S/AENB1に応答して、交互に活性化される。
路Ｓ／Ａ０、Ｓ／Ａ１、マルチプレクサ４をそれぞれ含
む。センスアンプ回路Ｓ／Ａ０は、ビット線ＢＬ０の電
位を増幅し、センスアンプ回路Ｓ／Ａ１は、ビット線Ｂ
Ｌ１の電位を増幅する。これらセンスアンプ回路Ｓ／Ａ
０、Ｓ／Ａ１は、センスアンプイネーブル信号S/AENB
0、S/AENB1に応答して、交互に活性化される。
【００２３】マルチプレクサ４は、マルチプレクサ制御
信号MUXに応答して、センスアンプ回路Ｓ／Ａ０、Ｓ／
Ａ１の出力を交互に選択し、選択した出力を読み出しデ
ータOUTPUTとして出力する。
信号MUXに応答して、センスアンプ回路Ｓ／Ａ０、Ｓ／
Ａ１の出力を交互に選択し、選択した出力を読み出しデ
ータOUTPUTとして出力する。
【００２４】センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１の具
体的な一構成例は、次の通りである。
体的な一構成例は、次の通りである。
【００２５】センスアンプ回路Ｓ／Ａ０の入出力ノード
Ｎ０は、ＰＭＯＳ５-0を介して、ビット線ＢＬ０に接続
され、センスアンプ回路Ｓ／Ａ１の入出力ノードＮ１
は、ＰＭＯＳ５-1を介して、ビット線ＢＬ１に接続され
る。また、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１はそれ
ぞれ、ＮＭＯＳ６-0、ＮＭＯＳ６-1を介して、接地電位
Ｖｓに接続されている。
Ｎ０は、ＰＭＯＳ５-0を介して、ビット線ＢＬ０に接続
され、センスアンプ回路Ｓ／Ａ１の入出力ノードＮ１
は、ＰＭＯＳ５-1を介して、ビット線ＢＬ１に接続され
る。また、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１はそれ
ぞれ、ＮＭＯＳ６-0、ＮＭＯＳ６-1を介して、接地電位
Ｖｓに接続されている。
【００２６】ＰＭＯＳ５-0は、センスアンプイネーブル
信号S/AENB0に応答して、センスアンプ回路Ｓ／Ａ０が
活性化されたとき、センスアンプ回路Ｓ／Ａ０をビット
線ＢＬ０から切り離す。ＮＭＯＳ6-0は、センスアンプ
イネーブル信号S/AENB0に応答して、センスアンプ回路
Ｓ／Ａ０が活性化されたとき、センスアンプ回路Ｓ／Ａ
０に接地電位Ｖｓを供給する。ＰＭＯＳ５-1は、センス
アンプイネーブル信号S/AENB1に応答して、センスアン
プ回路Ｓ／Ａ１が活性化されたとき、センスアンプ回路
Ｓ／Ａ１をビット線ＢＬ１から切り離す。ＮＭＯＳ6-1
は、センスアンプイネーブル信号S/AENB1に応答して、
センスアンプ回路Ｓ／Ａ１が活性化されたとき、センス
アンプ回路Ｓ／Ａ１に接地電位Ｖｓを供給する。
信号S/AENB0に応答して、センスアンプ回路Ｓ／Ａ０が
活性化されたとき、センスアンプ回路Ｓ／Ａ０をビット
線ＢＬ０から切り離す。ＮＭＯＳ6-0は、センスアンプ
イネーブル信号S/AENB0に応答して、センスアンプ回路
Ｓ／Ａ０が活性化されたとき、センスアンプ回路Ｓ／Ａ
０に接地電位Ｖｓを供給する。ＰＭＯＳ５-1は、センス
アンプイネーブル信号S/AENB1に応答して、センスアン
プ回路Ｓ／Ａ１が活性化されたとき、センスアンプ回路
Ｓ／Ａ１をビット線ＢＬ１から切り離す。ＮＭＯＳ6-1
は、センスアンプイネーブル信号S/AENB1に応答して、
センスアンプ回路Ｓ／Ａ１が活性化されたとき、センス
アンプ回路Ｓ／Ａ１に接地電位Ｖｓを供給する。
【００２７】本例のセンスアンプ回路Ｓ／Ａ０、Ｓ／Ａ
１は、シングルエンド型のセンスアンプである。シング
ルエンド型のセンスアンプは、ビット線（ＢＬ０、ＢＬ
１）の電位を基準電位（REF0、REF1）と比較し、これら
の電位差を差動増幅することで、ビット線の電位を増幅
する。
１は、シングルエンド型のセンスアンプである。シング
ルエンド型のセンスアンプは、ビット線（ＢＬ０、ＢＬ
１）の電位を基準電位（REF0、REF1）と比較し、これら
の電位差を差動増幅することで、ビット線の電位を増幅
する。
【００２８】センスアンプ回路Ｓ／Ａ０の入出力ノード
Ｎ０は、非反転バッファ回路７-0を介して、マルチプレ
クサ４の第１の入力に接続され、センスアンプ回路Ｓ／
Ａ１の入力ノードＮ１は、反転バッファ回路７-1を介し
て、マルチプレクサ４の第２の入力に接続される。
Ｎ０は、非反転バッファ回路７-0を介して、マルチプレ
クサ４の第１の入力に接続され、センスアンプ回路Ｓ／
Ａ１の入力ノードＮ１は、反転バッファ回路７-1を介し
て、マルチプレクサ４の第２の入力に接続される。
【００２９】次に、その読み出し動作を説明する。
【００３０】図２は、第１の実施形態に係るメモリ装置
の読み出し動作の一例を示す動作波形図である。
の読み出し動作の一例を示す動作波形図である。
【００３１】図２に示す一動作例では、メモリセルに書
き込まれているデータが“０”の場合にビット線ＢＬ０
の電位が“LOW”レベル、ビット線ＢＬ１の電位が“HIG
H”レベルとなり、同データが“１”の場合にビット線
ＢＬ０の電位が“HIGH”レベル、ビット線ＢＬ１の電位
が“LOW”レベルとなることを想定している。
き込まれているデータが“０”の場合にビット線ＢＬ０
の電位が“LOW”レベル、ビット線ＢＬ１の電位が“HIG
H”レベルとなり、同データが“１”の場合にビット線
ＢＬ０の電位が“HIGH”レベル、ビット線ＢＬ１の電位
が“LOW”レベルとなることを想定している。
【００３２】図２に示すように、最初の周期Ｔ１では、
ビット線ＢＬ０が読み出しアクセス（Read Access）さ
れており、このときに、他方のビット線ＢＬ１はプリチ
ャージ（Pre-charge）される。ビット線ＢＬ０を読み出
しアクセスしているときは、センスアンプ回路Ｓ／Ａ０
が活性化され、センスアンプＳ／Ａ０によって検知／増
幅されたビット線ＢＬ０のデータが、マルチプレクサ４
から読み出しデータOUTPUTとして出力される。
ビット線ＢＬ０が読み出しアクセス（Read Access）さ
れており、このときに、他方のビット線ＢＬ１はプリチ
ャージ（Pre-charge）される。ビット線ＢＬ０を読み出
しアクセスしているときは、センスアンプ回路Ｓ／Ａ０
が活性化され、センスアンプＳ／Ａ０によって検知／増
幅されたビット線ＢＬ０のデータが、マルチプレクサ４
から読み出しデータOUTPUTとして出力される。
【００３３】次の周期Ｔ２では、周期Ｔ１においてプリ
チャージが済んだビット線ＢＬ１を用いて、データを読
み出す。これとともに、周期Ｔ１において読み出しが為
されたビット線ＢＬ０をプリチャージする。このとき、
センスアンプＳ／Ａ１が活性化され、ビット線ＢＬ１に
読み出されたデータがセンスアンプＳ／Ａ１によって検
知／増幅された後、マルチプレクサ４から読み出しデー
タOUTPUTとして出力される。
チャージが済んだビット線ＢＬ１を用いて、データを読
み出す。これとともに、周期Ｔ１において読み出しが為
されたビット線ＢＬ０をプリチャージする。このとき、
センスアンプＳ／Ａ１が活性化され、ビット線ＢＬ１に
読み出されたデータがセンスアンプＳ／Ａ１によって検
知／増幅された後、マルチプレクサ４から読み出しデー
タOUTPUTとして出力される。
【００３４】次の周期Ｔ３では、周期Ｔ２においてプリ
チャージが済んだビット線ＢＬ０を用いて、データを読
み出す。これとともに、周期Ｔ２において読み出しが為
されたビット線ＢＬ１をプリチャージする。このとき、
センスアンプＳ／Ａ０が活性化され、ビット線ＢＬ０に
読み出されたデータがセンスアンプＳ／Ａ０によって検
知／増幅された後、マルチプレクサ４から読み出しデー
タOUTPUTとして出力される。
チャージが済んだビット線ＢＬ０を用いて、データを読
み出す。これとともに、周期Ｔ２において読み出しが為
されたビット線ＢＬ１をプリチャージする。このとき、
センスアンプＳ／Ａ０が活性化され、ビット線ＢＬ０に
読み出されたデータがセンスアンプＳ／Ａ０によって検
知／増幅された後、マルチプレクサ４から読み出しデー
タOUTPUTとして出力される。
【００３５】このように本第１の実施形態では、データ
の読み出し動作を、クロック信号CLOCKの１周期ごと
に、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１を交互に活性
化することで行う。
の読み出し動作を、クロック信号CLOCKの１周期ごと
に、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１を交互に活性
化することで行う。
【００３６】図３は、第１の実施形態に係るメモリ装置
を制御する制御回路の一構成例を示すブロック図であ
る。
を制御する制御回路の一構成例を示すブロック図であ
る。
【００３７】図３に示すように、クロック信号CLOCK
は、分周器１１に入力される。本例の分周器１１は、ク
ロック信号CLOCKの周期を２倍に分周する。分周された
クロック信号CLOCK'はマルチプレクサ１２-0の第１の入
力（０）に入力され、その逆相のクロック信号/CLOCK'
はマルチプレクサ１２-1の第１の入力（０）に入力され
る。マルチプレクサ１２-0、１２-1それぞれの第２の入
力（１）には、“HIGH”レベルの電位が入力される。マ
ルチプレクサ１２-0、１２-1はそれぞれ、ライトイネー
ブル信号ＷＥが“０”レベル（例えば“LOW”レベル）
のとき、第１の入力（０）を選択し、反対に“１”レベ
ル（例えば“HIGH”レベル）のとき、第２の入力（１）
を選択して出力する。マルチプレクサ１２-0、１２-1の
出力はそれぞれ、プリチャージ信号PRE0、PRE1である。
は、分周器１１に入力される。本例の分周器１１は、ク
ロック信号CLOCKの周期を２倍に分周する。分周された
クロック信号CLOCK'はマルチプレクサ１２-0の第１の入
力（０）に入力され、その逆相のクロック信号/CLOCK'
はマルチプレクサ１２-1の第１の入力（０）に入力され
る。マルチプレクサ１２-0、１２-1それぞれの第２の入
力（１）には、“HIGH”レベルの電位が入力される。マ
ルチプレクサ１２-0、１２-1はそれぞれ、ライトイネー
ブル信号ＷＥが“０”レベル（例えば“LOW”レベル）
のとき、第１の入力（０）を選択し、反対に“１”レベ
ル（例えば“HIGH”レベル）のとき、第２の入力（１）
を選択して出力する。マルチプレクサ１２-0、１２-1の
出力はそれぞれ、プリチャージ信号PRE0、PRE1である。
【００３８】また、分周されたクロック信号CLOCK'は、
回路１３-0を介してマルチプレクサ１４-0の第１の入力
（０）に入力され、その逆相のクロック信号/CLOCK'は
回路１３-1を介してマルチプレクサ１４-1の第１の入力
（０）に入力される。回路１３-0、１３-1はそれぞれ、
センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１を活性化させるタ
イミング、および活性化させる時間を規定する回路であ
る。マルチプレクサ１４-0、１４-1それぞれの第２の入
力（１）には、“LOW”レベルの電位が入力される。マ
ルチプレクサ１４-0、１４-1はそれぞれ、ライトイネー
ブル信号ＷＥが“０”レベル（例えば“LOW”レベル）
のとき、第１の入力（０）を選択し、反対に“１”レベ
ル（例えば“HIGH”レベル）のとき、第２の入力（１）
を選択して出力する。マルチプレクサ１４-0、１４-1の
出力はそれぞれ、センスアンプイネーブル信号S/AENB
0、S/AENB1である。
回路１３-0を介してマルチプレクサ１４-0の第１の入力
（０）に入力され、その逆相のクロック信号/CLOCK'は
回路１３-1を介してマルチプレクサ１４-1の第１の入力
（０）に入力される。回路１３-0、１３-1はそれぞれ、
センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１を活性化させるタ
イミング、および活性化させる時間を規定する回路であ
る。マルチプレクサ１４-0、１４-1それぞれの第２の入
力（１）には、“LOW”レベルの電位が入力される。マ
ルチプレクサ１４-0、１４-1はそれぞれ、ライトイネー
ブル信号ＷＥが“０”レベル（例えば“LOW”レベル）
のとき、第１の入力（０）を選択し、反対に“１”レベ
ル（例えば“HIGH”レベル）のとき、第２の入力（１）
を選択して出力する。マルチプレクサ１４-0、１４-1の
出力はそれぞれ、センスアンプイネーブル信号S/AENB
0、S/AENB1である。
【００３９】このような第１の実施形態によれば、クロ
ック信号CLOCKの１周期中に、既にプリチャージが済ん
でいる一方のビット線を用いてデータを読み出し、他方
のビット線をプリチャージしておく。このため、一方の
ビット線のプリジャージが完了するのを待たずして、次
の周期には、他方のビット線を用いてデータを読み出す
ことができる。このため、クロック信号CLOCKの１周期
中に、データ読み出しとプリチャージとを行わずに済
む。
ック信号CLOCKの１周期中に、既にプリチャージが済ん
でいる一方のビット線を用いてデータを読み出し、他方
のビット線をプリチャージしておく。このため、一方の
ビット線のプリジャージが完了するのを待たずして、次
の周期には、他方のビット線を用いてデータを読み出す
ことができる。このため、クロック信号CLOCKの１周期
中に、データ読み出しとプリチャージとを行わずに済
む。
【００４０】したがって、クロック信号CLOCKの１周期
中に、データ読み出しとプリチャージとを行う従来に比
べて、クロック信号CLOCKの周期を短縮することが可能
となる。
中に、データ読み出しとプリチャージとを行う従来に比
べて、クロック信号CLOCKの周期を短縮することが可能
となる。
【００４１】（第２の実施形態）図４は、この発明の第
２の実施形態に係るメモリ装置の基本構成を示す回路図
である。
２の実施形態に係るメモリ装置の基本構成を示す回路図
である。
【００４２】図４に示すように、第２の実施形態が第１
の実施形態と異なるところは、書き込みデータINPUTに
応じて、活性化させるセンスアンプ回路Ｓ／Ａ、および
活性化させるプリチャージ回路１を決定する制御回路２
１を有することである。
の実施形態と異なるところは、書き込みデータINPUTに
応じて、活性化させるセンスアンプ回路Ｓ／Ａ、および
活性化させるプリチャージ回路１を決定する制御回路２
１を有することである。
【００４３】次に、その読み出し・書き込み動作を説明
する。
する。
【００４４】図５は、第２の実施形態に係るメモリ装置
の読み出し・書き込み動作の一例を示す動作波形図であ
る。
の読み出し・書き込み動作の一例を示す動作波形図であ
る。
【００４５】図５に示すように、読み出し動作を行う場
合には、第１の実施形態と同様に、クロック信号CLOCK
の１周期ごとに、活性化するセンスアンプＳ／Ａを切り
替えることによって、一方のビット線がプリチャージす
るのを待たずして、他方のビット線を用いることで動作
を開始する。
合には、第１の実施形態と同様に、クロック信号CLOCK
の１周期ごとに、活性化するセンスアンプＳ／Ａを切り
替えることによって、一方のビット線がプリチャージす
るのを待たずして、他方のビット線を用いることで動作
を開始する。
【００４６】書き込み動作を行う場合には、次の周期で
活性化させるセンスアンプＳ／Ａを、書き込みデータに
応じて選択する。例えば書き込みデータが“０”の場
合、ビット線ＢＬ０の電位が“LOW”レベルに遷移する
ものとする。
活性化させるセンスアンプＳ／Ａを、書き込みデータに
応じて選択する。例えば書き込みデータが“０”の場
合、ビット線ＢＬ０の電位が“LOW”レベルに遷移する
ものとする。
【００４７】データ“０”が書き込まれた場合は、ビッ
ト線ＢＬ０が“LOW”レベルまで降下しているのに対
し、ビット線ＢＬ１は“HIGH”レベルを維持している。
このため、次の周期に行われる動作が読み出し動作であ
る場合には、ビット線ＢＬ１に接続されているセンスア
ンプ回路Ｓ／Ａ１を活性化するように制御する。
ト線ＢＬ０が“LOW”レベルまで降下しているのに対
し、ビット線ＢＬ１は“HIGH”レベルを維持している。
このため、次の周期に行われる動作が読み出し動作であ
る場合には、ビット線ＢＬ１に接続されているセンスア
ンプ回路Ｓ／Ａ１を活性化するように制御する。
【００４８】反対にデータ“１”が書き込まれた場合
は、ビット線ＢＬ１が“LOW”レベルまで降下している
のに対し、ビット線ＢＬ０は“HIGH”レベルを維持して
いる。このため、次の周期に行われる動作が読み出し動
作である場合には、ビット線ＢＬ０に接続されているセ
ンスアンプ回路Ｓ／Ａ０を活性化するように制御する。
は、ビット線ＢＬ１が“LOW”レベルまで降下している
のに対し、ビット線ＢＬ０は“HIGH”レベルを維持して
いる。このため、次の周期に行われる動作が読み出し動
作である場合には、ビット線ＢＬ０に接続されているセ
ンスアンプ回路Ｓ／Ａ０を活性化するように制御する。
【００４９】図６は、図４に示す回路を制御する制御回
路２１の一構成例を示すブロック図である。
路２１の一構成例を示すブロック図である。
【００５０】図６に示す制御回路２１が、図３に示した
制御回路と異なるところは、分周されたクロック信号CL
OCK'と書き込みデータINPUTとの排他的論理和をとり、
この排他的論理和によって、マルチプレクサ２２-0、２
２-1、２４-0、２４-1を制御することである。マルチプ
レクサ２２-0、２２-1、２４-0、２４-1はそれぞれ、ラ
ッチの出力が“０”レベルのとき、第１の入力（０）を
選択し、“１”レベルのとき、第２の入力（１）を選択
する。これにより、書き込みデータINPUTに応じて、信
号PRE0、S/AENB0を、信号PRE1、S/AENB1にスイッチング
する、あるいは信号PRE1、S/AENB1を、信号PRE0、S/AEN
B0にスイッチングすることができる。具体的には次の通
りである。
制御回路と異なるところは、分周されたクロック信号CL
OCK'と書き込みデータINPUTとの排他的論理和をとり、
この排他的論理和によって、マルチプレクサ２２-0、２
２-1、２４-0、２４-1を制御することである。マルチプ
レクサ２２-0、２２-1、２４-0、２４-1はそれぞれ、ラ
ッチの出力が“０”レベルのとき、第１の入力（０）を
選択し、“１”レベルのとき、第２の入力（１）を選択
する。これにより、書き込みデータINPUTに応じて、信
号PRE0、S/AENB0を、信号PRE1、S/AENB1にスイッチング
する、あるいは信号PRE1、S/AENB1を、信号PRE0、S/AEN
B0にスイッチングすることができる。具体的には次の通
りである。
【００５１】本例の基本動作を、分周されたクロック信
号CLOCK'が“LOW”レベルのとき、ビット線ＢＬ０がプ
リチャージされる、と仮定する。
号CLOCK'が“LOW”レベルのとき、ビット線ＢＬ０がプ
リチャージされる、と仮定する。
【００５２】この基本動作に従えば、次の周期にデータ
読み出し動作を行う場合、ビット線ＢＬ０を用いて、デ
ータを読み出す。
読み出し動作を行う場合、ビット線ＢＬ０を用いて、デ
ータを読み出す。
【００５３】ここで、分周されたクロック信号CLOCK'が
“LOW”レベルのとき、書き込みデータ“０”（“LOW”
レベル）であったとすると、ビット線ＢＬ０が“LOW”
レベル、ビット線ＢＬ１が“HIGH”レベルとなる。つま
り、上記基本動作とは反対に、ビット線ＢＬ１がプリチ
ャージされたことになる。
“LOW”レベルのとき、書き込みデータ“０”（“LOW”
レベル）であったとすると、ビット線ＢＬ０が“LOW”
レベル、ビット線ＢＬ１が“HIGH”レベルとなる。つま
り、上記基本動作とは反対に、ビット線ＢＬ１がプリチ
ャージされたことになる。
【００５４】この状態で、次の周期にデータ読み出しを
行う場合には、ビット線ＢＬ１を用いてデータを読み出
すほうが、ビット線ＢＬ０のプリチャージを待たずに済
む分、データを速く読み出せる。
行う場合には、ビット線ＢＬ１を用いてデータを読み出
すほうが、ビット線ＢＬ０のプリチャージを待たずに済
む分、データを速く読み出せる。
【００５５】これを実現するために、分周されたクロッ
ク信号CLOCK'の反転信号/CLOCK'と書き込みデータINPUT
との排他的論理和、即ち反転信号/CLOCK'の論理レベル
と書き込みデータINPUTの論理レベルとが、互いに一致
か不一致か検出する。
ク信号CLOCK'の反転信号/CLOCK'と書き込みデータINPUT
との排他的論理和、即ち反転信号/CLOCK'の論理レベル
と書き込みデータINPUTの論理レベルとが、互いに一致
か不一致か検出する。
【００５６】本例では、一致のとき、基本動作の通りの
ビット線がプリチャージされる。よって、活性化するセ
ンスアンプ回路Ｓ／Ａの切り替えは行わない。
ビット線がプリチャージされる。よって、活性化するセ
ンスアンプ回路Ｓ／Ａの切り替えは行わない。
【００５７】反対に不一致のとき、上記基本動作とは、
反対のビット線がプリチャージされた状態となるので、
活性化するセンスアンプ回路Ｓ／Ａを切り替える。
反対のビット線がプリチャージされた状態となるので、
活性化するセンスアンプ回路Ｓ／Ａを切り替える。
【００５８】具体的には不一致の場合に、信号PRE0、S/
AENB0を信号PRE1、S/AENB1にスイッチング、あるいは信
号PRE1、S/AENB1を信号PRE0、S/AENB0にスイッチングす
る。これにより、次の周期では、書き込みデータINPUT
に応じて“HIGH”レベルに遷移されたほうのビット線を
用いて、データを読み出すことが可能となる。
AENB0を信号PRE1、S/AENB1にスイッチング、あるいは信
号PRE1、S/AENB1を信号PRE0、S/AENB0にスイッチングす
る。これにより、次の周期では、書き込みデータINPUT
に応じて“HIGH”レベルに遷移されたほうのビット線を
用いて、データを読み出すことが可能となる。
【００５９】このような第２の実施形態によれば、第１
の実施形態と同様の効果を得ることができる。
の実施形態と同様の効果を得ることができる。
【００６０】さらにデータ書き込みに続くデータ読み出
しにおいて、データ書き込み時に“HIGH”レベルに遷移
したビット線を用いて読み出すように、書き込みデータ
に応じて、活性化させるセンスアンプ回路をスイッチン
グする。これにより、データ書き込み時に“LOW”レベ
ルに遷移したビット線のプリチャージが完了するのを待
たずして、次の周期にデータを読み出すことができる。
しにおいて、データ書き込み時に“HIGH”レベルに遷移
したビット線を用いて読み出すように、書き込みデータ
に応じて、活性化させるセンスアンプ回路をスイッチン
グする。これにより、データ書き込み時に“LOW”レベ
ルに遷移したビット線のプリチャージが完了するのを待
たずして、次の周期にデータを読み出すことができる。
【００６１】なお、データ書き込みに続いて再びデータ
書き込みを行う場合には、そもそもプリチャージをする
必要がないので、次の周期にデータを書き込める。
書き込みを行う場合には、そもそもプリチャージをする
必要がないので、次の周期にデータを書き込める。
【００６２】（第３の実施形態）図７は、この発明の第
３の実施形態に係るメモリ装置を示す回路図である。
３の実施形態に係るメモリ装置を示す回路図である。
【００６３】本第３の実施形態は、第２の実施形態を変
更したものであり、１周期中に複数回の読み出し・書き
込みが可能な、擬似２ポートＲＡＭとして動作するもの
である。
更したものであり、１周期中に複数回の読み出し・書き
込みが可能な、擬似２ポートＲＡＭとして動作するもの
である。
【００６４】図７に示すように、第３の実施形態が第２
の実施形態と異なるところは、第１のポートPORT0に接
続されたマルチプレクサ４-0、および第２のポートPORT
1に接続されたマルチプレクサ４-1を有することであ
る。
の実施形態と異なるところは、第１のポートPORT0に接
続されたマルチプレクサ４-0、および第２のポートPORT
1に接続されたマルチプレクサ４-1を有することであ
る。
【００６５】次に、その読み出し・書き込み動作を説明
する。
する。
【００６６】図８は、第３の実施形態に係るメモリ装置
の読み出し・書き込み動作の一例を示す動作波形図であ
る。
の読み出し・書き込み動作の一例を示す動作波形図であ
る。
【００６７】図８に示すように、メモリセルにはデータ
“０”が書き込まれており、周期Ｔ１の前半に第１のポ
ートPORT0にて読み出し、後半に第２のポートPORT1にて
データ“０”を書き込む。さらに次の周期Ｔ２の前半に
第１のポートPORT0にて読み出しを行う場合を考える。
また、書き込みデータが“０”の場合、ビット線ＢＬ０
の電位が“LOW”レベルに遷移するものとする。
“０”が書き込まれており、周期Ｔ１の前半に第１のポ
ートPORT0にて読み出し、後半に第２のポートPORT1にて
データ“０”を書き込む。さらに次の周期Ｔ２の前半に
第１のポートPORT0にて読み出しを行う場合を考える。
また、書き込みデータが“０”の場合、ビット線ＢＬ０
の電位が“LOW”レベルに遷移するものとする。
【００６８】周期Ｔ１の前半における１回目の読み出し
動作では、センスアンプ回路Ｓ／Ａ０を用いるもの、と
すると、データ“０”が書き込まれているため、ビット
線ＢＬ０の電位が徐々に降下する。これに対し、ビット
線ＢＬ１の電位はプリチャージされたままである。
動作では、センスアンプ回路Ｓ／Ａ０を用いるもの、と
すると、データ“０”が書き込まれているため、ビット
線ＢＬ０の電位が徐々に降下する。これに対し、ビット
線ＢＬ１の電位はプリチャージされたままである。
【００６９】次の、周期Ｔ１の後半における書き込み動
作では、ビット線ＢＬ０の電位が“LOW”レベルに遷移
し、ビット線ＢＬ１の電位は“HIGH”レベルのまま維持
される。
作では、ビット線ＢＬ０の電位が“LOW”レベルに遷移
し、ビット線ＢＬ１の電位は“HIGH”レベルのまま維持
される。
【００７０】次の、周期Ｔ２の前半におかえる読み出し
動作では、第２の実施形態と同様に、既にプリチャージ
された状態の、ビット線ＢＬ１に接続されているセンス
アンプ回路Ｓ／Ａ１を活性化する。また、この出力が第
１のポートPORT0に繋がるようにマルチプレクサ４-0を
制御する。
動作では、第２の実施形態と同様に、既にプリチャージ
された状態の、ビット線ＢＬ１に接続されているセンス
アンプ回路Ｓ／Ａ１を活性化する。また、この出力が第
１のポートPORT0に繋がるようにマルチプレクサ４-0を
制御する。
【００７１】このように擬似２ポートＲＡＭでは、クロ
ック信号の１周期中に、データ読み出しと、データ書き
込みとがそれぞれ行われる。
ック信号の１周期中に、データ読み出しと、データ書き
込みとがそれぞれ行われる。
【００７２】次に、読み出し動作を説明する。
【００７３】図９は、第３の実施形態に係るメモリ装置
の読み出し動作の一例を示す動作波形図である。本例
は、データ読み出しが連続する場合を想定したものであ
る。
の読み出し動作の一例を示す動作波形図である。本例
は、データ読み出しが連続する場合を想定したものであ
る。
【００７４】図９に示すように、メモリセルにはデータ
“０”が書き込まれており、周期Ｔ１の前半に第１のポ
ートPORT0にてデータを読み出し、その後半に第２のポ
ートPORT1にてデータを読み出す。さらに次の周期Ｔ２
の前半に第１のポートPORT0にて読み出しを行う場合を
考える。また、書き込みデータが“０”の場合、ビット
線ＢＬ０の電位が“LOW”レベルに遷移するものとす
る。
“０”が書き込まれており、周期Ｔ１の前半に第１のポ
ートPORT0にてデータを読み出し、その後半に第２のポ
ートPORT1にてデータを読み出す。さらに次の周期Ｔ２
の前半に第１のポートPORT0にて読み出しを行う場合を
考える。また、書き込みデータが“０”の場合、ビット
線ＢＬ０の電位が“LOW”レベルに遷移するものとす
る。
【００７５】周期Ｔ１の前半において、センスアンプ回
路Ｓ／Ａ０を用いて、データをビット線ＢＬ０から読み
出す。このとき、ビット線ＢＬ１はプリチャージされた
ままである。
路Ｓ／Ａ０を用いて、データをビット線ＢＬ０から読み
出す。このとき、ビット線ＢＬ１はプリチャージされた
ままである。
【００７６】次に、周期Ｔ１の後半において、センスア
ンプ回路Ｓ／Ａ１を用いて、データをビット線ＢＬ１か
ら読み出す。また、ビット線ＢＬ０はプリチャージされ
る。
ンプ回路Ｓ／Ａ１を用いて、データをビット線ＢＬ１か
ら読み出す。また、ビット線ＢＬ０はプリチャージされ
る。
【００７７】次に、周期Ｔ２の前半において、センスア
ンプ回路Ｓ／Ａ０を用いて、データをビット線ＢＬ０か
ら読み出す。また、ビット線ＢＬ１はプリチャージされ
る。
ンプ回路Ｓ／Ａ０を用いて、データをビット線ＢＬ０か
ら読み出す。また、ビット線ＢＬ１はプリチャージされ
る。
【００７８】このように擬似２ポートＲＡＭでは、クロ
ック信号の１周期中に、２回のデータ読み出しが行われ
る。
ック信号の１周期中に、２回のデータ読み出しが行われ
る。
【００７９】なお、特に図示しないが、連続したデータ
書き込みにおいても、クロック信号の１周期中に、２回
のデータ書き込みが行われる。
書き込みにおいても、クロック信号の１周期中に、２回
のデータ書き込みが行われる。
【００８０】図１０は、図７に示す回路を制御する制御
回路２１’の一構成例を示すブロック図である。
回路２１’の一構成例を示すブロック図である。
【００８１】図１０に示すように、制御回路２１’が図
６に示す制御回路２１と異なるところは、分周器１１が
無いことである。本第３の実施形態は、クロック信号CL
OCKの１周期中の前半と後半とで、センスアンプ回路Ｓ
／Ａ０、Ｓ／Ａ１を交互に活性化させる。このため、ク
ロック信号CLOCKを分周する必要は無い。
６に示す制御回路２１と異なるところは、分周器１１が
無いことである。本第３の実施形態は、クロック信号CL
OCKの１周期中の前半と後半とで、センスアンプ回路Ｓ
／Ａ０、Ｓ／Ａ１を交互に活性化させる。このため、ク
ロック信号CLOCKを分周する必要は無い。
【００８２】このように本発明は、擬似２ポートＲＡＭ
にも適用することができる。
にも適用することができる。
【００８３】（第４の実施形態）図１１は、この発明の
第４の実施形態に係るメモリ装置の基本構成を示す回路
図である。
第４の実施形態に係るメモリ装置の基本構成を示す回路
図である。
【００８４】図１１に示すように、第４の実施形態が第
２の実施形態と異なるところは、センスアンプ回路を、
ビット線ＢＬ０、ＢＬ１で共有される共有センスアンプ
回路Ｓ／Ａ０１としたことである。
２の実施形態と異なるところは、センスアンプ回路を、
ビット線ＢＬ０、ＢＬ１で共有される共有センスアンプ
回路Ｓ／Ａ０１としたことである。
【００８５】次に、その読み出し・書き込み動作を説明
する。
する。
【００８６】図１２は、第４の実施形態に係るメモリ装
置の読み出し・書き込み動作の一例を示す動作波形図で
ある。この説明では、上記同様、データ“０”のとき、
ＢＬ０＝“LOW”又はＢＬ１＝“HIGH”になり、データ
“１”のとき、ＢＬ０＝“HIGH”又はＢＬ１＝“LOW”
になる、と仮定する。
置の読み出し・書き込み動作の一例を示す動作波形図で
ある。この説明では、上記同様、データ“０”のとき、
ＢＬ０＝“LOW”又はＢＬ１＝“HIGH”になり、データ
“１”のとき、ＢＬ０＝“HIGH”又はＢＬ１＝“LOW”
になる、と仮定する。
【００８７】図１２に示すように、周期Ｔ１では、デー
タ読み出しを行う。
タ読み出しを行う。
【００８８】このとき、ビット線ＢＬ１はプリチャージ
状態にあるから、マルチプレクサ４-0（図１１参照）を
用いてビット線ＢＬ０を選択し、共有センスアンプＳ／
Ａ０１に接続する。さらにビット線ＢＬ０を選択したの
で、マルチプレクサ４-1（図１１参照）を用いて選択
し、これを出力OUTPUTとする。本例では、ビット線ＢＬ
０が“LOW”なので、出力OUTPUTはデータ“０”とな
る。
状態にあるから、マルチプレクサ４-0（図１１参照）を
用いてビット線ＢＬ０を選択し、共有センスアンプＳ／
Ａ０１に接続する。さらにビット線ＢＬ０を選択したの
で、マルチプレクサ４-1（図１１参照）を用いて選択
し、これを出力OUTPUTとする。本例では、ビット線ＢＬ
０が“LOW”なので、出力OUTPUTはデータ“０”とな
る。
【００８９】次の周期Ｔ２では、データ書き込みを行
う。本例では、データ“０”が書き込まれている。
う。本例では、データ“０”が書き込まれている。
【００９０】次の周期Ｔ３では、データ読み出しを行
う。本発明では、上述した通りビット線ＢＬ０、ＢＬ１
を、１周期ずつ交互に選択することが基本である。この
基本に従えば、周期Ｔ１ではビット線ＢＬ０を選択した
から、周期Ｔ２ではビット線ＢＬ１が選択され、本周期
Ｔ３ではビット線ＢＬ０が選択されることになる。しか
し、第２実施形態においても説明した通り、前回の周期
Ｔ２がデータ書き込み動作であった場合には、この書き
込まれたデータを参照して、ビット線ＢＬ０を選択する
か、ビット線ＢＬ１を選択するかを決定する。
う。本発明では、上述した通りビット線ＢＬ０、ＢＬ１
を、１周期ずつ交互に選択することが基本である。この
基本に従えば、周期Ｔ１ではビット線ＢＬ０を選択した
から、周期Ｔ２ではビット線ＢＬ１が選択され、本周期
Ｔ３ではビット線ＢＬ０が選択されることになる。しか
し、第２実施形態においても説明した通り、前回の周期
Ｔ２がデータ書き込み動作であった場合には、この書き
込まれたデータを参照して、ビット線ＢＬ０を選択する
か、ビット線ＢＬ１を選択するかを決定する。
【００９１】前回の周期Ｔ２では、データ“０”が書き
込まれた。このため、ビット線ＢＬ０は“LOW”、ビッ
ト線ＢＬ１は“HIGH”である。
込まれた。このため、ビット線ＢＬ０は“LOW”、ビッ
ト線ＢＬ１は“HIGH”である。
【００９２】よって、本周期Ｔ３では、マルチプレクサ
４-0を用いてビット線ＢＬ１を選択し、共有センスアン
プＳ／Ａ０１に接続する。さらにビット線ＢＬ１を選択
したので、マルチプレクサ４-1を用いて出力Ｓ／ＡＯＵ
Ｔ１を選択し、これを出力OUTPUTとする。本例では、ビ
ット線ＢＬ１が“LOW”なので、出力OUTPUTはデータ
“１”となる。そして、本周期Ｔ３においてビット線Ｂ
Ｌ０をプリチャージしておく。
４-0を用いてビット線ＢＬ１を選択し、共有センスアン
プＳ／Ａ０１に接続する。さらにビット線ＢＬ１を選択
したので、マルチプレクサ４-1を用いて出力Ｓ／ＡＯＵ
Ｔ１を選択し、これを出力OUTPUTとする。本例では、ビ
ット線ＢＬ１が“LOW”なので、出力OUTPUTはデータ
“１”となる。そして、本周期Ｔ３においてビット線Ｂ
Ｌ０をプリチャージしておく。
【００９３】なお、前回の周期Ｔ２において、反対にデ
ータ“１”が書き込まれた場合には、ビット線ＢＬ０は
“HIGH”、ビット線ＢＬ１は“LOW”である。このた
め、上記とは反対にマルチプレクサ４-0を用いてビット
線ＢＬ０を選択し、共有センスアンプＳ／Ａ０１に接続
し、マルチプレクサ４-1を用いて出力Ｓ／ＡＯＵＴ０を
選択し、これを出力OUTPUTとする。
ータ“１”が書き込まれた場合には、ビット線ＢＬ０は
“HIGH”、ビット線ＢＬ１は“LOW”である。このた
め、上記とは反対にマルチプレクサ４-0を用いてビット
線ＢＬ０を選択し、共有センスアンプＳ／Ａ０１に接続
し、マルチプレクサ４-1を用いて出力Ｓ／ＡＯＵＴ０を
選択し、これを出力OUTPUTとする。
【００９４】図１３に、図１１に示す第４の実施形態に
係るメモリ装置を、図１２に示すように制御する制御回
路２１''の一構成例を示すブロック図を示しておく。
係るメモリ装置を、図１２に示すように制御する制御回
路２１''の一構成例を示すブロック図を示しておく。
【００９５】このような第４の実施形態においても、デ
ータ読出しを、プリチャージを待たずに連続して行える
ので、メモリ装置の動作周波数を高めることができる。
ータ読出しを、プリチャージを待たずに連続して行える
ので、メモリ装置の動作周波数を高めることができる。
【００９６】また、本第４実施形態では、センスアンプ
回路を共有センスアンプ回路としたので、第１〜第３実
施形態に比べてセンスアンプ回路を減らすことができ、
高集積化や消費電力の低減に有利である。
回路を共有センスアンプ回路としたので、第１〜第３実
施形態に比べてセンスアンプ回路を減らすことができ、
高集積化や消費電力の低減に有利である。
【００９７】なお、本第４の実施形態で説明した共有セ
ンスアンプ回路は、第３実施形態で説明した擬似２ポー
トＲＡＭにも適用できることは、勿論である。
ンスアンプ回路は、第３実施形態で説明した擬似２ポー
トＲＡＭにも適用できることは、勿論である。
【００９８】以上、この発明を第１〜第４の実施形態に
より説明したが、この発明はこれら実施形態に限られる
ものではなく、その主旨を逸脱しない範囲で様々に変形
することができる。
より説明したが、この発明はこれら実施形態に限られる
ものではなく、その主旨を逸脱しない範囲で様々に変形
することができる。
【００９９】例えば第３の実施形態に係る擬似２ポート
ＲＡＭでは、第２の実施形態のように、書き込みデータ
に応じて、活性化するセンスアンプＳ／Ａをスイッチン
グするようにしたが、単純に１周期の前半と後半とで、
活性化するセンスアンプＳ／Ａを交互にスイッチングす
るのみ、とされても良い。
ＲＡＭでは、第２の実施形態のように、書き込みデータ
に応じて、活性化するセンスアンプＳ／Ａをスイッチン
グするようにしたが、単純に１周期の前半と後半とで、
活性化するセンスアンプＳ／Ａを交互にスイッチングす
るのみ、とされても良い。
【０１００】
【発明の効果】以上説明したように、この発明によれ
ば、動作周波数をさらに高めることが可能なメモリ装置
を提供できる。
ば、動作周波数をさらに高めることが可能なメモリ装置
を提供できる。
【図１】図１はこの発明の第１の実施形態に係るメモリ
装置を示す回路図。
装置を示す回路図。
【図２】図２はこの発明の第１の実施形態に係るメモリ
装置の読み出し動作を示す動作波形図。
装置の読み出し動作を示す動作波形図。
【図３】図３はこの発明の第１の実施形態に係るメモリ
装置の制御回路を示すブロック図。
装置の制御回路を示すブロック図。
【図４】図４はこの発明の第２の実施形態に係るメモリ
装置を示す回路図。
装置を示す回路図。
【図５】図５はこの発明の第２の実施形態に係るメモリ
装置の読み出し・書き込み動作を示す動作波形図。
装置の読み出し・書き込み動作を示す動作波形図。
【図６】図６はこの発明の第２の実施形態に係るメモリ
装置の制御回路を示すブロック図。
装置の制御回路を示すブロック図。
【図７】図７はこの発明の第３の実施形態に係るメモリ
装置を示す回路図。
装置を示す回路図。
【図８】図８はこの発明の第３の実施形態に係るメモリ
装置の読み出し・書き込み動作を示す動作波形図。
装置の読み出し・書き込み動作を示す動作波形図。
【図９】図９はこの発明の第３の実施形態に係るメモリ
装置の読み出し動作を示す動作波形図。
装置の読み出し動作を示す動作波形図。
【図１０】図１０はこの発明の第３の実施形態に係るメ
モリ装置の制御回路を示すブロック図。
モリ装置の制御回路を示すブロック図。
【図１１】図１１はこの発明の第４の実施形態に係るメ
モリ装置の読み出し・書き込み動作を示す動作波形図。
モリ装置の読み出し・書き込み動作を示す動作波形図。
【図１２】図１２はこの発明の第４の実施形態に係るメ
モリ装置の読み出し動作を示す動作波形図。
モリ装置の読み出し動作を示す動作波形図。
【図１３】図１３はこの発明の第４の実施形態に係るメ
モリ装置の制御回路を示すブロック図。
モリ装置の制御回路を示すブロック図。
【図１４】図１４は従来のメモリ装置を示す回路図。
【図１５】図１５は従来のメモリ装置の書き込み・読み
出し動作を示す動作波形図。
出し動作を示す動作波形図。
１…プリチャージ回路、 ２…データ読み出し回路、 ３-0、３-1…ＰＭＯＳ、 ４、4-0、４-1…マルチプレクサ、 ５-0、５-1…ＰＭＯＳ、 ６-0、６-1…ＮＭＯＳ、 １１…分周器、 １２-0、１２-1…マルチプレクサ、 １４-0、１４-1…マルチプレクサ、 ２１、２１’、２１''…制御回路、 ２２-0、２２-1…マルチプレクサ、 ２４-0、２４-1…マルチプレクサ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ21 KB09 KB22 KB23 KB82 KB85 NN01
Claims (6)
- 【請求項１】 少なくとも２つの第１のビット線、およ
び第２のビット線と、 前記第１のビット線、および前記第２のビット線それぞ
れに接続された、少なくとも１つのメモリセルと、 前記第１のビット線、および前記第２のビット線に接続
されたデータ読み出し回路とを具備し、 前記データ読み出し回路は、前記第１のビット線の電位
を受ける第１の増幅回路、および前記第２のビット線の
電位を受ける第２の増幅回路を含み、 データ読み出し時、前記第１の増幅回路、および前記第
２の増幅回路のいずれかを活性化させることを特徴とす
るメモリ装置。 - 【請求項２】 前記第１の増幅回路の出力、および前記
第２の増幅回路の出力のいずれかを選択するマルチプレ
クサを、さらに具備し、 データ読み出し時、前記第１の増幅回路、および前記第
２の増幅回路は、クロック信号に同期して交互に活性化
され、前記マルチプレクサは、前記クロック信号に同期
して、前記第１の増幅回路、および前記第２の増幅回路
の出力を交互に選択することを特徴とする請求項１に記
載のメモリ装置。 - 【請求項３】 書き込みデータに応じて、前記第１の増
幅回路、および前記第２の増幅回路のどちらを活性化さ
せるかを選択する制御回路を、さらに具備することを特
徴とする請求項１に記載のメモリ装置。 - 【請求項４】 前記第１の増幅回路の出力は、クロック
信号の１周期中の一期間に選択される第１のポートに接
続され、 前記第２の増幅回路の出力は、前記クロック信号の１周
期中の他期間に選択される第２のポートに接続され、 前記クロック信号の１周期中に、互いに連続したデータ
読み出し、互いに連続したデータ書き込み、および互い
に連続したデータ読み出し／データ書き込みの少なくと
もいずれか一つの動作を行うことを特徴とする請求項１
に記載のメモリ装置。 - 【請求項５】 前記第１の増幅回路の出力、および前記
第２の増幅回路の出力を、クロック信号の１周期中の一
期間に選択される第１のポート、および前記クロック信
号の１周期中の他期間に選択される第２のポートのいず
れかを選択して接続することを特徴とする請求項１に記
載のメモリ装置。 - 【請求項６】 少なくとも２つの第１のビット線、およ
び第２のビット線と、 前記第１のビット線、および前記第２のビット線それぞ
れに接続された、少なくとも１つのメモリセルと、 前記第１のビット線、および前記第２のビット線に接続
されたデータ読み出し回路とを具備し、 前記データ読み出し回路は、入力端がマルチプレクサを
介して前記第１のビット線および前記第２のビット線に
接続されている増幅回路を含み、 データ読み出し時、前記マルチプレクサによって前記第
１のビット線および前記第２のビット線のいずれかを前
記増幅回路に電気的に接続することを特徴とするメモリ
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000241478A JP2002056681A (ja) | 2000-08-09 | 2000-08-09 | メモリ装置 |
| US09/923,948 US6567326B2 (en) | 2000-08-09 | 2001-08-08 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000241478A JP2002056681A (ja) | 2000-08-09 | 2000-08-09 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002056681A true JP2002056681A (ja) | 2002-02-22 |
Family
ID=18732658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000241478A Pending JP2002056681A (ja) | 2000-08-09 | 2000-08-09 | メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6567326B2 (ja) |
| JP (1) | JP2002056681A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006252634A (ja) * | 2005-03-09 | 2006-09-21 | Toshiba Corp | 半導体記憶装置及びそのデータ読み出し方法 |
| JP2008016163A (ja) * | 2006-07-10 | 2008-01-24 | Univ Of Tokyo | メモリ装置およびメモリ読み出しエラー検出方法 |
| US8219545B2 (en) | 2000-07-27 | 2012-07-10 | Goldhar/Jaffe Technology Development Corporation | Indigenous authentication and searching system and method |
| US8300484B2 (en) | 2009-12-21 | 2012-10-30 | Elpida Memory, Inc. | Semiconductor device and semiconductor memory device |
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| JP4342350B2 (ja) * | 2004-03-11 | 2009-10-14 | 株式会社東芝 | 半導体メモリ装置 |
| US20060230286A1 (en) * | 2005-03-30 | 2006-10-12 | Hiroshi Kitada | System and method for authenticating a user of an image processing system |
| JP5601372B2 (ja) * | 2010-08-25 | 2014-10-08 | 富士通株式会社 | 半導体記憶装置 |
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|---|---|---|---|---|
| US5034923A (en) * | 1987-09-10 | 1991-07-23 | Motorola, Inc. | Static RAM with soft defect detection |
| JP2837682B2 (ja) | 1989-01-13 | 1998-12-16 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3357382B2 (ja) | 1991-05-28 | 2002-12-16 | 株式会社日立製作所 | 多ポートメモリ |
| US5257236A (en) * | 1991-08-01 | 1993-10-26 | Silicon Engineering, Inc. | Static RAM |
| US5265047A (en) | 1992-03-09 | 1993-11-23 | Monolithic System Technology | High density SRAM circuit with single-ended memory cells |
| US5815432A (en) * | 1997-07-10 | 1998-09-29 | Hewlett-Packard Company | Single-ended read, dual-ended write SCRAM cell |
| US6181608B1 (en) * | 1999-03-03 | 2001-01-30 | Intel Corporation | Dual Vt SRAM cell with bitline leakage control |
| US6166946A (en) * | 2000-01-21 | 2000-12-26 | Hewlett-Packard Company | System and method for writing to and reading from a memory cell |
-
2000
- 2000-08-09 JP JP2000241478A patent/JP2002056681A/ja active Pending
-
2001
- 2001-08-08 US US09/923,948 patent/US6567326B2/en not_active Expired - Fee Related
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| US8300484B2 (en) | 2009-12-21 | 2012-10-30 | Elpida Memory, Inc. | Semiconductor device and semiconductor memory device |
| US8605524B2 (en) | 2009-12-21 | 2013-12-10 | Elpida Memory, Inc. | Semiconductor device and semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020021608A1 (en) | 2002-02-21 |
| US6567326B2 (en) | 2003-05-20 |
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