JP2002197870A - 半導体メモリ及びその動作方法 - Google Patents

半導体メモリ及びその動作方法

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JP2002197870A
JP2002197870A JP2001326836A JP2001326836A JP2002197870A JP 2002197870 A JP2002197870 A JP 2002197870A JP 2001326836 A JP2001326836 A JP 2001326836A JP 2001326836 A JP2001326836 A JP 2001326836A JP 2002197870 A JP2002197870 A JP 2002197870A
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clock
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sense amplifier
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權國煥
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  • Dram (AREA)
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Abstract

(57)【要約】 【課題】高速動作に適合した同期パイプラインメモリを
提供するにある。 【解決手段】少なくとも２段のパイプライン構造をもつ
同期パイプライン半導体メモリにおいて、センスアンプ
と共通データラインとの間に前記センスアンプの出力を
ラッチするデータレジスタをさらに具備して少なくとも
３段以上のパイプライン動作構造になるようにしたこと
を特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】本発明は、半導体集積回路
に係り、特に、高速動作に適合した同期パイプラインメ
モリに関する。
【０００２】
【従来の技術】コンピューター、通信及び産業部門に用
いられる電子的システムが大容量化及び高度化されるに
伴って、より貯蔵能力が大きく且つより高速動作機能を
もつ半導体メモリが必要とされる。特に、高速スタティ
ックランダムアクセスメモリは、コンピューターと通信
アプリケーションでのキャッシュメモリとして重要であ
る。データプロセッサーが相当に高速に動作するため、
キャッシュメモリを可能高速化することがシステムパフ
ォーマンスの改善に寄与する。このようなメモリのデー
タ伝送率を高めるためにダブルデータレート（Double D
ata Rate）方式及びパイプラインバースト（pipelined
burst）方式などが知られている。
【０００３】図６及び図７は、従来技術による同期パイ
プラインバーストメモリのブロック図及びそれに従うタ
イミング図で、これは1999年７月13日付でLeach等に許
与された米国特許番号5,923,615号に開示されている。
前記特許は、パイプラインステージを追加せずに速いク
ロックスピードで動作可能な同期パイプラインバースト
メモリを提供するために、アドレス入力バッファ22、ア
ドレスレジスタ24、同期コントロール回路26、データレ
ジスタ28、データ出力バッファ30、及び非同期メモリコ
ア40を具備する。
【０００４】前記アドレスレジスタ24は第１サイクルの
間にバーストアドレスをラッチし、ラッチされたバース
トアドレスは非同期メモリコア40の入力として送られ
る。メモリセルを含む非同期メモリコア40からの出力デ
ータは周期的クロック信号の第３サイクルまではラッチ
されない。ここで、前記第３サイクルは第１サイクルに
続く周期的クロック信号の第２サイクルの後に発生され
るサイクルである。結論的に、バースト動作サイクルを
行う前記特許は、典型的なパイプラインルール従わない
ことにより、ワードラインアクチベーションの開始から
ビットライン差別までの時間を充分に有するように、セ
ンシング動作が確実に保障されるという利点をもつ。
【０００５】しかし、前記特許では同期コントロール回
路26で提供されるラッチ信号のアクチベーションタイミ
ングに起因してメモリセルから出力されたデータが周期
的クロック信号の第３サイクルまでラッチされないた
め、サイクルタイムの縮小にやはり制限がある。結局、
サイクルタイム（tCYC）は外部クロック信号の印加時点
からデータレジスタにデータがラッチされるまでに要す
る時間により決定されるからである。
【０００６】従って、前記特許で動作サイクルタイムを
設定されたタイムよりも速くする場合、データラッチに
おけるエラーが誘発され、センシング動作が不安定にな
る問題点があった。
【０００７】同期パイプラインメモリ分野でより速いサ
イクルタイムを得るための研究が続いており、本分野で
知られた通常のパイプライン動作を、後述する本発明の
徹底した理解を助けるため、以下に説明する。
【０００８】一般に、２段同期パイプラインメモリのリ
ード動作タイミングは図８に示したようである。図８に
示すように、２段同期パイプラインメモリのリード動作
を以下で説明する。外部クロック信号XCLKの第１サイク
ルT1で外部アドレスXADDが入力されると、第１サイクル
の間にアドレスがデコーディングされてロー選択信号SW
Lとカラム選択信号Yiがメモリセルアレイに印加され
る。前記ロー及びカラム選択信号のイネーブルに従いそ
れに対応するメモリセルが選択され、これにより選択さ
れたメモリセルに貯蔵された電荷が対応するデータライ
ンSDL,/SDLとチャージを共有する。電荷が前記データラ
インでチャージシェアリングされ始めた後、ブロックセ
ンスアンプ（BSAまたは第１センスアンプ）が印加され
るセンスアンプイネーブル信号PSA1に応じて動作する。
【０００９】前記センスアンプは、前記データライン間
にディベロップされた電圧レベル差を感知及び増幅し
て、共通データラインであるメインデータラインMDL,/M
DLに、選択されたメモリセルに対応する貯蔵情報を示す
セルデータとして提供する。前記セルデータは、メイン
データラインMDL/MDLに連結された通常の出力バッファ
を経て、前記出力バッファの後段に連結されたデータレ
ジスタにラッチされる。前記データレジスタは、前記外
部クロック信号XCLKの第２サイクルで印加される２次ク
ロック信号Kdataに応じて、前記ラッチされたセルデー
タを出力ドライバに印加する。つまり、前記セルデータ
は、前記出力ドライバにより駆動されて外部データ入出
力端I/Oに出力される。
【００１０】それで、このような場合のサイクルタイム
tCYCは、外部クロック信号の印加時点から前記データレ
ジスタにデータがラッチされるまでの時間に決定され、
クロック対データスピードtCDは、前記２次クロック信
号Kdataがアクチベーションされてから前記データレジ
スタにラッチされたセルデータが前記出力ドライバを経
て外部に出力されるまでの時間に決定される。
【００１１】
【発明が解決しようとする課題】ところが、前記２段同
期パイプラインメモリの場合にも、セルデータがデータ
レジスタにラッチされる時間が相当に長い時間になるた
め、サイクルタイムの縮小にやはり制限があるという問
題点がある。従って、外部クロック信号が印加されてか
らデータレジスタにデータがラッチされるまでに要する
時間を減らして、サイクルタイムの縮小に対する制約を
解消するための対策が強く求められている実情である。
【００１２】そこで、本発明の目的は、このような従来
の問題点を解消することができる半導体メモリを提供す
ることにある。
【００１３】本発明の他の目的は、データラッチタイム
を短くして動作サイクルタイムをより速くすることがで
きる同期半導体メモリ及びその動作方法を提供すること
にある。
【００１４】本発明の更に他の目的は、外部クロック信
号が印加された以後からデータレジスタにデータがラッ
チされるまでに要する時間を最小化することにより、サ
イクルタイムを画期的に減らすことができるマルチパイ
プライン構造をもつ高速同期半導体メモリ及びその動作
方法を提供することにある。
【００１５】
【課題を解決するための手段】このような目的を達成す
るため本発明に係る半導体メモリは、少なくとも２段の
パイプライン構造においてセンスアンプと共通データラ
インとの間にデータレジスタをさらに具備して、少なく
とも３段以上のパイプラインになるようにしたことを特
徴とする。
【００１６】また、本発明による同期半導体メモリの動
作方法は、外部クロックの１番目クロックサイクルでブ
ロックセンスアンプの出力データを出力バッファの前段
に連結された第１データレジスタにラッチし、２番目の
クロックサイクルで前記ラッチされたデータを前記出力
バッファの後段に連結された第２データレジスタにラッ
チし、３番目のクロックサイクルで前記第２データレジ
スタに貯蔵されたデータを出力ドライバを通して外部に
出力することを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて詳しく説明する。図中、互いに同一又は類
似した部分は説明及び理解の便意上同一又は類似した参
照符号で記載される。
【００１８】図１は、本発明の一実施形態による同期半
導体メモリのリード関連部のブロック図である。図１に
示すように、クロックバッファ100、アドレスバッファ1
10、デコーダー120、メモリセルアレイ130、ブロックセ
ンスアンプ140、第１データレジスタ150、出力バッファ
160、第２データレジスタ170、及び出力ドライバ180
は、同期半導体メモリのリード関連部を構成する。クロ
ックバッファ100は、外部クロックXCLKを受信して第1,
2,3クロック（1st clock, 2ndclock, 3rd clock）を生
成する。アドレスバッファ110は、第１クロックに応じ
て外部アドレスXADDを受信しバッファーリングした後に
出力する。デコーダー120は、アドレスバッファ110から
出力されたロー及びカラムアドレスをデコーディングし
てロー選択信号SWLとカラム選択信号Yiを出力する。メ
モリセルアレイ130は、ワードラインとビットライン対
との交差点に位置する複数のメモリセルで構成され、ロ
ー選択信号SWLとカラム選択信号Yiのイネーブルに従っ
て選択されたメモリセルに貯蔵された電荷は、対応する
データラインSDL,/SDLとチャージを共有する。ブロック
センスアンプ140は、外部クロックXCLKの第１サイクル
の間に印加されるセンスアンプイネーブル信号PSA1に応
じてデータラインSDL,/SDLにディベロップされた電圧レ
ベル差を感知及び増幅して、選択されたメモリセルに対
する貯蔵情報を示すセルデータとして出力する。第１デ
ータレジスタ150は、ブロックセンスアンプ140から出力
されるセルデータをラッチし、第１クロックサイクルに
続く第２クロックサイクルの間に印加される第２クロッ
クPSA2に応じて、前記ラッチされたセルデータをメイン
データラインMDL,/MDLに出力する。出力バッファ160
は、メインデータラインMDL,/MDLに連結されて、前記セ
ルデータの出力レベルをバッファーリングした後に出力
端DataA,/DataAに出力する。第２データレジスタ170
は、出力端DataA,/DataAのデータをラッチし、第２クロ
ックサイクルに続く第３クロックサイクルの間に印加さ
れる第３クロックKdataに応じて、前記ラッチされたデ
ータを出力端DataC,/DataCに出力する。出力ドライバ18
0は、第２データレジスタ170の出力端DataC,/DataCに連
結されて、第２データレジスタ170から出力されたデー
タをリード出力データDQとして出力する。
【００１９】メモリセルアレイ130は、好ましくは、単
一アレイでなく多数のサブブロックに分けられた１セッ
トのアレイでもよい。メモリセルアレイの配置及び構造
は本発明ではあまり重要ではない。
【００２０】図面からわかるように、ブロックセンスア
ンプ140の後段とメインデータラインMDL,/MDLの間に第
１データレジスタ150を設置するのことが本発明の１つ
の特徴である。つまり、図１の構成上の特徴は、少なく
とも２段の通常のパイプライン構造において、ブロック
センスアンプ140と共通データラインであるメインデー
タラインMDL,/MDLとの間にデータレジスタを追加して設
置したことである。これにより、少なくとも２段のパイ
プライン構造に１段のパイプライン構造を追加されたこ
とになる。よって、外部クロックの１番目のクロックサ
イクルでブロックセンスアンプの出力データを出力バッ
ファ160の前段に連結された第１データレジスタ150にラ
ッチし、２番目のクロックサイクルで前記ラッチされた
データを出力バッファ160の後段に連結された第２デー
タレジスタ170にラッチし、３番目のクロックサイクル
で第２データレジスタ170にラッチされたデータを出力
ドライバ180を通して外部に出力できるようになる。
【００２１】図２は、図１に示す構成によるデータリー
ド動作のタイミング図である。図２において水平軸は時
間を示し、垂直軸は多様な信号の電圧レベルを示す。外
部クロック信号XCLKの第１クロックサイクルT1の間に符
号A1が付された外部アドレスXADDが印加されると、第１
クロックサイクルT1でロー選択信号SWLとカラム選択信
号Yiがロー及びカラムデコーダーから出力される。ロー
選択信号SWLとカラム選択信号Yiのイネーブルによりメ
モリセルが選択され、該選択されたメモリセルに貯蔵さ
れた電荷は対応するデータラインSDL,/SDLにディベロッ
プされる。以後、第１クロックサイクルT1の間にセンス
アンプイネーブル信号PSA1がブロックセンスアンプ140
に提供されると、データラインSDL,/SDLの間に現れるセ
ルデータは第１データレジスタ150にラッチされる。第
１クロックサイクルに続く第２クロックサイクルT2で第
２クロックPSA2が印加されると、第２クロックサイクル
T2の間にラッチされたセルデータがメインデータライン
MDL./MDLに出力される。出力バッファ160の出力端Data
A,/DataAには、図示したように、メインデータラインMD
L,/MDLに現れたデータが若干遅延されて現れる。出力端
DataA,/DataAのデータは第２データレジスタ170にラッ
チされ、前記第２クロックサイクルに続く第３クロック
サイクルT3の間に印加される第３クロックKdataにより
前記ラッチされたデータは、第２データレジスタ170の
出力端DataC,/DataCに現れる。出力端DataC,/DataCに連
結された出力ドライバ180によりリード出力データDQが
第３クロックサイクルT3から入出力端I/Oを通してパイ
プライン出力される。
【００２２】図２のリード動作タイミングを参照する
と、本発明の好適な実施形態におけるサイクルタイムtC
YCは、図８の従来技術の場合とは異なる。即ち、図８の
場合は外部クロック信号XCLKの印加時点から出力バッフ
ァ後段のデータレジスタ（図１の第２データレジスタに
対応）170にブロックセンスアンプ140の出力データがラ
ッチされるまでの時間にサイクル時間が決められた。し
かし、図２に示したように、本実施形態では、外部クロ
ック信号XCLKの印加時点から第１データレジスタ150に
データがラッチされるまでの時間にサイクルタイムが決
定される。従って、サイクルタイムは従来の技術と比較
するとき大幅に短縮されることが明らかになる。具体的
には、１段のパイプラインを従来のパイプライン構造に
追加することにより、従来の場合に比べ、センスアンプ
から出力されたデータがメインデータラインMDL,/MDLに
至るまでに要する時間と、メインデータラインMDL,/MDL
から出力バッファ160を経て第２データレジスタ170に至
るまでに要する時間とを合わせた時間だけのサイクル時
間を短縮することができるのである。
【００２３】図３は、図１の一部に係る詳細ブロック図
で、リードパス動作の徹底した理解を提供するため、図
１においてメモリセルアレイ130から出力ドライバ180ま
で順次連結されたブロックを図式的に示したものであ
る。メモリセルアレイ130が複数のセルアレイブロック1
30-1,....,130-nで構成された場合、ブロックセンスア
ンプ140はこれに対応して複数のブロックセンスアンプ
アレイ140-1,...,140-nからなり、第１データレジスタ1
50も複数の第１データレジスタアレイ150-1,...,150-n
に対応して設置される。ここで、複数の第１データレジ
スタアレイ150-1,....,150-nがメインデータラインMDL,
/MDLを構成する複数のメインデータラインMDL0及び/MDL
0,MDL1及び/MDL1,.....,MDLn及び/MDLnの前段に配置さ
れる。複数の出力バッファ160-1,...,160-nからなる出
力バッファ160は、複数のメインデータラインMDL0及び/
MDL0,MDL1及び/MDL1,...,MDLn及び/MDLnにそれぞれ対応
して連結される。複数の出力ドライバ180-1,...,180-n
からなった出力ドライバ180の前段に接続された第２デ
ータレジスタ170は複数の第２データレジスタアレイ170
1,...,170nからなる。
【００２４】図３においても、図１で説明したように、
複数の第１データレジスタアレイ150-1,...,150-nは第
２クロックサイクルT2の間に印加される第２クロックPS
A2に応じ、複数の第２データレジスタアレイ170-n,...,
170-nは第２クロックサイクルに続く第３クロックサイ
クルT3の間に印加される第３クロックKdataに応じる。
よって、少なくとも２段のパイプライン構造に１段のパ
イプライン構造が追加される。
【００２５】図４は、図１及び図３に示したブロックセ
ンスアンプ140-i及び第１データレジスタ150-iの細部回
路を示した図で、図５は、図１及び図３に示したデータ
出力バッファ160-i、第２データレジスタ170-i及び出力
ドライバ180-iの詳細を示した図である。図４におい
て、ブロックセンスアンプ140-iはｐ型MOSトランジスタ
P1,P2,P3,P4,P5,P6,P7,P8,P9,P10,P11と、ｎ型MOSトラ
ンジスタN1,N2,N3,N4,N5,N6,N7と、CMOSインバーターI1
とで構成される。プリチャージ信号PRCH_SDLをゲートタ
ーミナルで受信するP型MOSトランジスタP1,P2,P3は、デ
ータラインSDL,/SDLをプリチャージする。クロスカップ
ルされたＰ型MOSトランジスタP4,P5と前記データライン
SDL, /SDLにゲートターミナルがそれぞれ連結されたN
型MOSトランジスタN1,N2及びセンスアンプイネーブル信
号PSA1に応じるN型MOSトランジスタN3は、データリード
動作のときにプリチャージされたデータラインSDL,/SDL
間にディベロップされた電圧レベル差を１次的に増幅す
る１次センスアンプとしての役割をする。センスアンプ
イネーブル信号PSA1をゲートターミナルで受信するP型M
OSトランジスタP6,P7,P8は、１次センスアンプの出力端
を１次センスアンプが非動作のときにプリチャージする
機能をする。P型MOSトランジスタP9,P10,P11及びN型MOS
トランジスタN4,N5は、前記１次センスアンプの出力を
更にに増幅する２次センスアンプとしての役割をする。
前記２次センスアンプ内のP型MOSトランジスタP9は、イ
ンバーターI1を通してセンスアンプイネーブル信号PSA1
をゲートターミナルで受信する。２次センスアンプの出
力端SA0,/SA0にドレインターミナルがそれぞれ連結され
たN型MOSトランジスタN6,N7は２次センスアンプの非動
作のときに出力端SA0,/SA0を接地電圧、例えば、0Vに固
定する機能をする。
【００２６】前記第１データレジスタ150-iは、図４に
おいてインバーターI2,I3,I4,I5,I6,I7、P型MOSトラン
ジスタP12,P13、及びN型MOSトランジスタN8,N9,N10, N
11, N12,N13,N14,N15で構成される。インバーターI4,I
5は互いの出力端に入力端が連結されてインバーターラ
ッチL1を構成し、インバーターI2とP及びN型MOSトラン
ジスタP12,N8,N9は外部制御信号に応答せずに、前記２
次センスアンプの出力端SA0に現れるデータがラッチ端L
AT1にセルフ(self)ラッチされるようにするセルフラッ
チ駆動回路として機能する。類似に、インバーターI3と
P及びN型MOSトランジスタP13,N10,N11は、前記２次セン
スアンプの出力端/SA0に現れるデータが相補（compleme
ntary）ラッチ端/LAT1にセルフラッチされるようにする
セルフラッチ駆動回路として機能する。ゲートターミナ
ルに第２クロックPSA2を受信しドレインターミナルがメ
インデータラインMDLに連結されたN型MOSトランジスタN
12と、N型MOSトランジスタN12のソースターミナルにド
レインターミナルが連結されゲートターミナルがインバ
ーターI6の出力に連結されたN型MOSトランジスタN13は
ラッチされたデータを第２クロックPSA2に応じて後段に
伝送する中継駆動回路として機能する。同様に、N型MOS
トランジスタN14,N15も中継駆動回路として機能する。
メインデータラインMDL,/MDLは、第２クロックPSA2がハ
イレベルにイネーブルされる以前まではハイレベル、例
えば電源電圧のレベルにプリチャージされている。
【００２７】図５に示すように、印加されるデータをバ
ッファーリングして出力するための出力バッファ160-i
は、インバーターI8,I9,I10,I11、P型MOSトランジスタP
14,P15、N型MOSトランジスタN16,N17、遅延器D1、及びN
ORゲートNOR1で構成される。インバーターI8、N及びP型
MOSトランジスタN16,P14は、遅延器D1を通して印加され
るNORゲートNOR1の出力に応じてメインデータラインMDL
をハイレベルにプリチャージする機能を担当する。同様
に、インバーターI9、N型及びP型MOSトランジスタN17,P
15は、遅延器D1を通して印加されるNORゲートNOR1の出
力に応じて相補メインデータライン/MDLをハイレベルに
プリチャージする機能をする。
【００２８】出力バッファ160の出力端DataA,/DataAに
連結された第２データレジスタ170-iは第1,2,3インバー
ターラッチL2,L3,L4と、セルフラッチ駆動回路として機
能するインバーターI12,I13とP及びN型MOSトランジスタ
P16,P17,N18,N19,N20,N21と、１次及び２次トランスミ
ッションゲートG1,G2,G3,G4とで構成される。第２クロ
ックサイクルに続く第３クロックサイクルT3の間に印加
される第３クロックKdata及び相補第３クロックKdataは
前記１次及び２次トランスミッションゲートG1,G2,G3,G
4のパス信号として印加される。
【００２９】第２データレジスタ170-iの出力端DataC,/
DataCに連結された出力ドライバ180-iは、出力端DataC,
/DataCに一方の入力端がそれぞれ連結され、出力イネー
ブル信号OEを他方の入力として共通に受信するNANDゲー
トNAN1,NAN2と、NANDゲートNAN2の出力端に連結された
インバーターI25、NANDゲートNAN1の出力にゲート端子
が連結され、ソース端子で電源電圧を受信する駆動用P
型MOSトランジスタP20、インバーターI25の出力端にゲ
ートターミナルが連結され、P型MOSトランジスタP20の
ドレイン端子と接地との間にドレイン-ソースチャンネ
ルが連結された駆動用N型MOSトランジスタN22と、で構
成される。ここで、P型及びN型MOSトランジスタP20,N22
のドレインターミナルが互いに接続されるノードは入出
力端I/Oと連結される。
【００３０】図４及び図５に示した回路の詳細は一例に
過ぎず、多様な形態に変更することができるのは勿論の
ことである。以下、図４及び図５を参照してリード動作
のときにデータパスの流れをより詳しく説明する。 図
４に示すように、リード動作のときにセンスアンプイネ
ーブル信号PSA1は“ハイ”レベルとして印加される。こ
こで、“ハイ”レベルは論理レベルを意味するもので、
通常は電源電圧に対応し、“ロー”レベルの反対の意味
である。センスアンプイネーブル信号PSA1がハイレベル
に印加されると、これに従ってN型MOSトランジスタN3が
ターンオンされてP型MOSトランジスタP4,P5とN型MOSト
ランジスタN1,N2からなる１次センスアンプがセンシン
グ及び増幅動作を始める。従って、データラインSDL,/S
DL間にディベロップされた電圧レベル差は１次的に増幅
される。センスアンプイネーブル信号PSA1がハイレベル
として印加されると、インバーターI1が“ロー”レベル
を出力し、これにより、N型MOSトランジスタN6,N7はタ
ーンオフされて出力端SA0,/SA0に対するプリチャージ動
作が遮断され、一方、Ｐ型MOSトランジスタP9はターン
オン状態になる。よって、P型MOSトランジスタP9,P10,P
11及びN型MOSトランジスタN4,N5からなる２次センスア
ンプが動作を始める。
【００３１】例えば、選択されたメモリセルに貯蔵され
たチャージが対応するデータラインSDL,/SDLでチャージ
シェアリングされた後、データラインSDL,/SDLにそれぞ
れプリチャージ電圧よりも高い電圧レベル、プリチャー
ジ電圧レベルとほとんど同じ電圧レベルが現れた場合を
仮定すれば、１次センスアンプ内のN型MOSトランジスタ
N1はN型MOSトランジスタN2よりも相対的に強くターンオ
ンされる。よって、P型MOSトランジスタP5はP型MOSトラ
ンジスタP4より相対的に強くターンオンされる。時間が
経過するに従ってP型MOSトランジスタP4は漸次ターンオ
フ状態となる。そして、２次センスアンプのP型MOSトラ
ンジスタP10はP型MOSトランジスタP11よりは相対的に強
くターンオンされる。従って、２次センスアンプの出力
端SA0,./SA0には感知及び増幅された電圧レベルとして
それぞれハイ、ローレベルが得られる。
【００３２】出力端SA0,/SA0にハイ、ローレベルとして
それぞれ現れたメモリセルデータは、第１データレジス
タ150-i内のインバーターラッチL1にセルフラッチされ
る。以下、セルフラッチされる動作を説明する。出力端
SA0に現れたハイレベルはインバーターI2によりローレ
ベルに反転されてP型MOSトランジスタP12をターンオン
させ、N型MOSトランジスタN8をターンオフさせる。この
とき、N型MOSトランジスタN9は前記出力端/SA0からロー
レベルを受信するためターンオフされる。従って、ラッ
チ端LAT1にはハイレベルが現れる。一方、インバーター
I3を通してハイレベルを受信するN型MOSトランジスタN1
0がターンオンされ、N型MOSトランジスタN11が出力端SA
0に現れたハイレベルによりターンオンされるとき、P型
MOSトランジスタP13はターンオフされるので、相補ラッ
チ段/LAT1にはローレベルが現れる。つまり、インバー
ターI2とP及びN型MOSトランジスタP12,N8,N9からなるセ
ルフラッチ駆動回路と、インバーターI3とP及びN型MOS
トランジスタP13,N10,N11からなるセルフラッチ駆動回
路により、ラッチ段LAT1及び相補ラッチ段/LAT1にはハ
イ及びローレベルが現れる。ラッチ段LAT1及び相補ラッ
チ段/LAT1のハイ及びローレベルはインバーターI4,I5か
らなるインバーターラッチによりラッチされ、インバー
ターI6及びインバーターI7によりそれぞれ反転されてロ
ー及びハイレベルになる。中継駆動回路内のN型MOSトラ
ンジスタN12,N14はメインデータラインMDL,/MDLがハイ
レベルにプリチャージされた状態で第２クロックPSA2を
ハイレベルに受信するので、全てターンオンされる。し
かし、N型MOSトランジスタN13はゲートターミナルにロ
ーレベルが印加されるためターンオフ状態で、N型MOSト
ランジスタN15はゲートターミナルにハイレベルを受信
するためターンオンされる。従って、メインデータライ
ンMDLは接地への電流パスを形成することができないた
めやはりハイレベルを維持し、相補メインデータライン
/MDLは接地へ電流が流れてローレベルに繊維される。つ
まり、前記中継駆動回路によりラッチ段LAT1、相補ラッ
チ段/LAT1にそれぞれラッチされたハイ、ローレベルは
外部クロック信号の２番目の周期で印加される第２クロ
ックPSA2に同期して後段に位置する出力バッファ160-i
に伝送される。
【００３３】図５に示した出力バッファ160-iの出力端D
ataA,/DataAにはそれぞれバッファーリングされたロ
ー、ハイレベルが出力データとして現れる。これらのロ
ー、ハイレベルは、それぞれ第２データレジスタ170-i
内の第１インバーターラッチL2のラッチ端DataB、相補
ラッチ端/DataBにロー、ハイレベルとしてセルフラッチ
される。これらのロー、ハイレベルは、インバーターI1
6、インバーターI17によりそれぞれハイ、ローレベルに
反転されて、それぞれ対応する１次トランスミッション
ゲートG1,G2の入力端に印加される。１次トランスミッ
ションゲートG1,G2をそれぞれ通過したハイ、ローレベ
ルは、第２インバーターラッチL3にラッチされ、インバ
ーターI20,I21の出力端にロー、ハイレベルとして現れ
る。第２クロックサイクルに続く第３クロックサイクル
T3の間に印加される第３クロックKdata及び相補第３ク
ロック/Kdataにより２次トランスミッションゲートG3,G
4はそれぞれロー、ハイレベルを伝送する。これらのロ
ー、ハイレベルは第３インバーターラッチL4にラッチさ
れ、第２データレジスタ170-iの出力端DataC,/DataCに
現れる。第２データレジスタ170-iの出力端Datac,/Data
cに連結された出力ドライバ180-i内のNANDゲートNAN1は
ハイレベルを出力し、NANDゲートNAN2はローレベルを出
力する。アウトイネーブル信号OEはイネーブルのときに
ハイレベルに提供されるからである。従って、駆動用P
型MOSトランジスタP20はターンオフ状態で、N型MOSトラ
ンジスタN22はインバーターI25の出力がハイレベルであ
るのでターンオン状態になる。そして、最終入出力端I/
Oには選択されたメモリセルの貯蔵情報を示すローレベ
ルが出力される。
【００３４】従って、外部クロックの３番の目周期以後
からは前記出力端I/Oにデータが連続して出力し始め
る。
【００３５】結論的に、通常の同期半導体メモリでセル
データを増幅させるブロックセンスアンプと共通データ
ラインMDL,/MDLとの間にデータレジスタを追加して配置
して、１段のパイプラインを追加すると、サイクル時間
の制約が大幅的に解消される。その結果として、サイク
ル時間tCYCは通常の場合とは異なって外部クロック信号
の印加から出力バッファの後段に連結されたデータレジ
スタにデータがラッチされるまでの時間に決定されるの
ではなく、外部クロック信号の印加からセンスアンプの
次の段の第１データレジスタにデータがラッチされるま
での時間に決定される。従って、サイクルタイムは大幅
的に短縮されることである。
【００３６】本実施形態で追加された第１データレジス
タの設置位置の利点について説明する。１段のパイプラ
インを追加する際、第１データレジスタをどこに位置さ
せるかが非常に重要である。例えば、デコーダー段に位
置させる場合、外部クロック信号の次のサイクルにおい
てデコーダー段からセルを経てデータレジスタに至るま
での遅延時間のために、サイクル時間を短縮することは
難しい。また、別の場合として、第１データレジスタを
出力バッファ段に連続して置く場合にも、通常の場合と
同様に、サイクルタイムが外部クロック信号の印加時点
から出力バッファの次の段にある１次データレジスタに
データがラッチされるまでの時間となってサイクル時間
の短縮が難しくなる。
【００３７】そこで、本発明の実施形態では、メモリセ
ルから一番近い所に位置する１次センスアンプの出力に
１次データレジスタを連結して１段がさらにパイプライ
ンされるようにしたものである。
【００３８】これにより、例えば、４メガビット同期パ
イプラインSRAMに通常の場合のように２段のパイプライ
ン方式を適用した場合は275MHz（tCYC=3.7ns）であるの
に対して、本発明の実施形態を適用した場合は400MHz
（tCYC=2.5ns）となり、サイクル時間が画期的に向上さ
れる。
【００３９】上記のように本発明は、図面を基準に例え
て説明したが、これに限定されず、発明の技術的思想を
外れない範囲内で本発明が属する技術分野で通常の知識
を持ったものにより多様な変化と変更が可能であること
は勿論である。例えば、データレジスタの内部回路構成
を他の回路素子に変更できるのは勿論のことである。
【００４０】
【発明の効果】以上説明したように、少なくとも２段の
パイプライン構造をもつ同期パイプライン半導体メモリ
において、センスアンプと共通データラインとの間にセ
ンスアンプの出力をラッチするデータレジスタをさらに
具備して、少なくとも３段以上のパイプラインになるよ
うにした本発明によると、データラッチ時間が短縮され
サイクル時間が大幅的に短縮されるという効果がある。
従って、より高速の同期半導体メモリを提供することが
できる。
【図面の簡単な説明】
【図１】本発明の一実施形態による同期半導体メモリの
リード関連部のブロック図である。
【図２】図１の構成によるデータリード動作のタイミン
グ図である。
【図３】図１の構成の一部に関する詳細ブロック図であ
る。
【図４】図１及び図３に示したブロックセンスアンプ及
び第１データレジスタの細部回路図である。
【図５】図１及び図３に示したデータ出力バッファ、第
２データレジスタ、及び出力ドライバの細部回路図であ
る。
【図６】、
【図７】従来の技術による同期半導体メモリのブロック
図及びそれに従うタイミング図である。
【図８】通常の２段同期パイプラインメモリのリード動
作タイミング図である。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも２段のパイプライン構造をも
    つ同期パイプライン半導体メモリにおいて、センスアン
    プと共通データラインとの間に前記センスアンプの出力
    をラッチするデータレジスタをさらに具備して、少なく
    とも３段以上のパイプライン動作構造になるようにした
    ことを特徴とする半導体メモリ。
  2. 【請求項２】 複数のメモリセルからなったメモリセル
    アレイと、 外部クロックの第１クロックサイクルの間に印加される
    センスアンプイネーブル信号に応じて選択されたメモリ
    セルのデータをセンシング及び増幅するブロックセンス
    アンプと、 前記ブロックセンスアンプから出力される出力データを
    ラッチし、前記第１クロックサイクルに続く第２クロッ
    クサイクルの間に印加される第２クロックに応じて、前
    記ラッチされた出力データを出力する第１データレジス
    タと、 前記第１データレジスタから出力されるデータを出力バ
    ッファを介してラッチし、前記第２クロックサイクルに
    続く第３クロックサイクルの間に印加される第３クロッ
    クに応じて、前記ラッチされたデータを出力する第２デ
    ータレジスタと、 前記第２データレジスタから出力されたデータを外部に
    出力する出力ドライバと、 を具備することを特徴とする同期パイプライン半導体メ
    モリ。
  3. 【請求項３】 前記第１データレジスタは、 セルフラッチ駆動回路と、 前記セルフラッチ駆動回路の出力に連結されたインバー
    ターラッチと、 前記インバーターラッチの出力に連結された中継駆動回
    路と、 を含むことを特徴とする請求項２に記載の同期パイプラ
    イン半導体メモリ。
  4. 【請求項４】 前記第１データレジスタの出力端はメイ
    ンデータラインに連結され、前記メインデータラインは
    ハイレベルにプリチャージされることを特徴とする請求
    項２に記載の同期パイプライン半導体メモリ。
  5. 【請求項５】 前記第２データレジスタは、２段のトラ
    ンスミッションゲートを介して３段のラッチを内部的に
    有することを特徴とする請求項２に記載の同期パイプラ
    イン半導体メモリ。
  6. 【請求項６】 複数のメモリセルからなるメモリセルア
    レイと、 外部クロックの第１クロックサイクルの間に印加される
    センスアンプイネーブル信号に応じて選択されたメモリ
    セルのデータをセンシング及び増幅するブロックセンス
    アンプとデータ出力バッファとの間に接続されて、前記
    ブロックセンスアンプから出力される出力データをラッ
    チし、前記第１クロックサイクルに続く第２クロックサ
    イクルの間に印加される第２クロックに応じて、前記ラ
    ッチされた出力データを出力する第１データレジスタ
    と、 前記出力バッファと出力ドライバとの間に連結され、前
    記出力バッファを通して提供される前記第１データレジ
    スタの出力データをラッチし、前記第２クロックサイク
    ルに続く第３クロックサイクルの間に印加される第３ク
    ロックに応じて、前記ラッチされたデータを前記出力ド
    ライバに出力する第２データレジスタと、 を具備することを特徴とする半導体メモリ。
  7. 【請求項７】 同期半導体メモリの動作方法において、 外部クロックの１番目のクロックサイクルで、ブロック
    センスアンプの出力データを出力バッファの前段に連結
    された第１データレジスタにラッチする段階と、 ２番目のクロックサイクルで、前記ラッチされたデータ
    を前記出力バッファの後段に連結された第２データレジ
    スタにラッチする段階と、 ３番目のクロックサイクルで、前記第２データレジスタ
    に貯蔵されたデータを出力ドライバを通して外部に出力
    する段階と、 を有することを特徴とする動作方法。
  8. 【請求項８】 外部クロック信号に同期して必要信号が
    生成され、アドレス入力から出力ドライバを通してデー
    タが出力されるまで、種々のサイクルによりリード動作
    が完了し、データを貯蔵するメモリセルを複数個持つメ
    モリセルアレイを具備した同期パイプラインメモリにお
    いて、 外部クロック信号を受信して第１,2,3クロックを生成す
    るクロックバッファと、 前記第１クロックに応じて外部アドレスを受信する入力
    バッファと、 前記入力バッファから出力されるアドレスをデコーディ
    ングして前記メモリセルアレイにロー選択信号とカラム
    選択信号を出力するデコーダーと、 前記デコーダーにより選択されたメモリセルのデータを
    センスアンプイネーブル信号に応じて感知及び増幅する
    センスアンプと、 前記センスアンプから出力されるデータを貯蔵する第１
    データレジスタと、 前記第１クロックに続いて前記外部クロック信号の２番
    目の周期から印加される第２クロックに応じて前記第１
    データレジスタに貯蔵されたデータを共通データライン
    に提供する中継駆動回路と、 前記中継駆動回路の出力データをバッファリングして出
    力する出力バッファと、 前記出力バッファの出力データをラッチし、前記第２ク
    ロックに続いて前記外部クロック信号の３番目の周期で
    印加される第３クロックに応じて、前記貯蔵されたデー
    タを前記出力ドライバに提供する第２データレジスタ
    と、 を具備することを特徴とする同期パイプラインメモリ。
  9. 【請求項９】 前記第１データレジスタは、 セルフラッチ駆動回路と、 前記セルフラッチ駆動回路の出力に連結されたインバー
    ターラッチと、 を含むことを特徴とする請求項８に記載の同期パイプラ
    インメモリ。
  10. 【請求項１０】 前記中継駆動回路の出力端が連結され
    た前記共通データラインはハイレベルにプリチャージさ
    れることを特徴とする請求項８に記載の同期パイプライ
    ンメモリ。
  11. 【請求項１１】 前記第２データレジスタは２段のトラ
    ンスミッションゲートを介して３段のラッチを内部的に
    有することを特徴とする請求項８に記載のパイプライン
    メモリ。
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