CN1350301B - 具有多级管线结构的高速同步半导体存储器及其操作方法 - Google Patents

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Abstract

为了降低半导体存储器中的循环时间并使其高速操作，该存储器构建为具有多级管线结构。具有多级管线结构的半导体存储器，包括：一两级管线结构，包括存储单元阵列，检测放大器以及数据寄存器；和设置在检测放大器和共用数据线之间的附加数据寄存器，其中所述附加数据寄存器包括自锁存驱动电路。

Description

具有多级管线结构的高速同步半导体存储器及其操作方法
本申请要求2000年10月24日申请的韩国专利申请第2000-62502号的优先权，并将其全部内容作为参考在此引用。
技术领域
本发明涉及半导体存储器集成电路，更具体地说，涉及高速操作的同步管线(pipeline)半导体存储器。
背景技术
随着计算机、通信、及其它应用中的电子系统在容量和操作速度上的提高，其中使用的半导体存储器也必须提高容量和操作速度，以满足系统的要求。例如，高速静态随机存取存储器(SRAM)是用在计算机和通信应用中非常重要的高速缓冲存储器。因为数据处理器按极高的速度操作，所以需要快速操作的高速缓冲存储器，以便提供改善的系统性能。已经公开了双数据速率(doubledatarate)和管线脉冲串(pipelinedburst)方法，作为提高操作速度的办法，以满足系统要求。
图1和2分别为现有技术的同步半导体存储器的方框图和相关的时序图。图1和2所示的现有系统由向Leach等在1999年7月13日颁发的美国专利第5923615(Leach)号中公开。在Leach专利中，同步管线脉冲串存储器没有附加管线级按快速时钟速度操作。存储器构建为包括地址输入缓冲器22、地址寄存器24、同步控制电路26、数据寄存器28、数据输出缓冲器30、异步存储器核心部分(core)40。地址寄存器24在第一个循环期间锁存脉冲串地址，并将锁存的脉冲串地址发送给包括多个存储单元的异步存储器核心部分40的输入端。
一直到第三个循环才锁存异步存储器核心部分40发送出的输出数据。第三个循环在依次紧随第一个循环的、周期时钟信号的第二个循环之后产生。结果，Leach的脉冲串操作循环通过确保字线(word line)的激活和位线(bitline)的区别之间较长的时间，根据典型的管线规则较好地保证了检测(sensing)操作。但是遗憾的是，Leach没能降低存储器的循环时间，因为一直到周期时钟信号的第三个循环、才在来自同步控制电路26的锁存信号的激活时刻锁存从存储单元输出的数据。由此，Leach存储器的循环时间由从初始化外部时钟信号到锁存数据寄存器中的数据期间所花的时间确定。如果操作循环时间短于预设的时间，则有可能发生数据锁存错误和不稳定的检测操作。
在同步管线存储器领域，仍在不断地研究获得较短的循环时间的办法。尽管传统的管线操作，如图3所示的那些，在该领域是公知的，但是在本申请中仍将概要描述，以便提供对本发明的不同方面和实施例的更为透彻的理解。
图3示出两级同步管线存储器的一般读操作的时序。参照图3，如果在外部时钟信号XCLK的第一个循环T1期间输入外部地址XADD，则在第一个循环期间分别将地址解码为行和列选择信号SWL、Yi。然后将行和列选择信号SWL、Yi发送到存储单元阵列。行和列选择信号SWL、Yi操作以选择相应的存储单元，这样所选存储单元的电荷(charge)将与相应共享的数据线SDL、/SDL共享。
在电荷与数据线SDL、/SDL共享之后，块检测放大器BSA(或第一检测放大器)响应输入的检测放大器使能(enable)信号PSA1，开始其操作。块检测放大器检测并放大数据线SDL、/SDL中所产生的电压电平的差，并将该放大的信号作为所选存储单元的单元数据(或存储信息)提供给主数据线MDL、/MDL。更具体地说，单元数据通过通常连接到主数据线MDL、/MDL的输出缓冲器被锁存到与输出缓冲器的末端相连接的数据寄存器。
数据寄存器响应在外部时钟信号XCLK的第二个循环期间发送的第二时钟信号，将锁存的单元数据移位到输出驱动器。单元数据由输出驱动器驱动，然后输出到外部数据输入/输出端I/O。在该电路中，循环时间由从外部时钟信号的转换到锁存数据到数据寄存器的时间确定。时钟对数据的速度确定为从第二个时钟信号Kdata的激活到通过输出驱动器将在数据寄存器锁存的数据向外部输出的时间。
因此，该两级同步管线存储器受限于其减少循环时间的能力，因为它花费较长的时间用于将单元数据锁存到数据寄存器。从而，仍旧需要一种替代的存储器结构和方法，能够通过缩短外部时钟信号的转换和锁存数据到数据寄存器之间的时间来减少循环时间。
发明内容
本发明的一个目的是提供一种具有降低的循环时间和快速操作循环的半导体存储器。
本发明的另一个目的是提供一种用于操作具有降低的循环时间的半导体存储器的方法。
本发明的再一个目的是提供一种具有减少在外部时钟信号发送之后锁存数据到数据寄存器的时间的结构的高速同步半导体存储器。
本发明的又一个目的是提供一种操作具有减少的紧随外部时钟信号之后锁存数据到数据寄存器的时间的高速同步半导体存储器的方法。
根据本发明优选实施例的半导体存储器包括三级或更多级管线。该半导体存储器包括两级管线的基本结构，还额外包括检测放大器和共用数据线之间的数据寄存器。
根据本发明优选实施例的操作半导体存储器的方法，通过在第一时钟循环期间将块检测放大器的输出数据锁存到与输出缓冲器的前端相连接的第一数据寄存器进行。然后在第二时钟循环期间将锁存的数据锁存到与输出缓冲器的末端相连接的第二数据寄存器。在第三时钟循环期间通过输出驱动器将存储在第二数据寄存器中的数据输出到外部。
具体地，根据本发明一方面，提供一种具有多级管线结构的半导体存储器，包括：一两级管线结构，包括存储单元阵列，检测放大器以及数据寄存器；和设置在检测放大器和共用数据线之间的附加数据寄存器，其中所述附加数据寄存器包括自锁存驱动电路。
根据本发明另一方面，提供一种同步管线半导体存储器，包括：包含多个存储单元的存储单元阵列；时钟缓冲器，用于接收外部时钟信号，并产生第一时钟、第二时钟、和第三时钟；输入缓冲器，用于响应第一时钟接收外部地址，并输出该地址；解码器，用于将输入缓冲器输出的地址解码为相应的行和列选择信号，并将行和列选择信号输出到存储单元阵列，以选择一存储单元；检测放大器，用于响应检测放大器使能信号、检测和放大来自所选的存储单元的数据，并输出放大的数据；第一数据寄存器，用于存储从检测放大器输出的放大数据，并将所存储的数据输出到主数据线，其中第一数据寄存器包括：自锁存驱动电路，用于锁存从检测放大器输出的被放大的数据、反相锁存器，与自锁存驱动电路的输出相连接、以及中间级驱动电路，用于响应第二时钟，将所述锁存的数据发送到第一数据寄存器的末端；输出缓冲器，用于缓冲和输出主数据线上的数据；和第二数据寄存器，用于存储从输出缓冲器中输出的数据，并响应第三时钟、将存储的数据提供给输出驱动器。
根据本发明另一方面，提供一种操作同步半导体存储器的方法，包括：在第一时钟循环期间将来自块检测放大器的输出数据锁存到与输出缓冲器的前端相连接的第一数据寄存器；在第二时钟循环期间将锁存的数据锁存到与输出缓冲器的末端相连接的第二数据寄存器；和在第三时钟循环期间通过输出驱动器将存储在第二数据寄存器中的锁存数据向外输出；检测和放大根据外部地址信号从存储单元选择的数据，以产生块检测放大器的输出数据；和设置第一数据寄存器，用于接收来自块检测放大器的输出端的输出数据，其中将来自第一数据寄存器的锁存数据提供到主数据线，其中将来自块检测放大器的输出数据锁存到第一数据寄存器包括在第一数据寄存器的自锁存电路中自锁存该输出数据。
根据本发明另一方面，提供一种同步管线半导体存储器，包括：包含多个存储单元的存储单元阵列；块检测放大器，用于检测和放大响应检测放大器使能信号选择的存储单元的数据，检测放大器使能信号在外部时钟的第一时钟循环期间转换；第一数据寄存器，用于将从块检测放大器输出的数据锁存，并响应第二时钟输出锁存的数据到主数据线，所述第二时钟在外部时钟的第二时钟循环期间转换；其中第一数据寄存器包括：自锁存驱动电路，用于锁存从块检测放大器输出的被放大的数据、反相锁存器，与自锁存驱动电路的输出相连接、以及中间级驱动电路，用于响应第二时钟，将所述锁存的数据发送到第一数据寄存器的末端；第二数据寄存器，用于将从第一数据寄存器输出的数据锁存，并响应第三时钟输出锁存的数据，所述第三时钟在外部时钟的第三时钟循环期间转换；以及输出驱动器，用于接收从第二数据寄存器输出的锁存数据，并向外输出所述锁存的数据。
根据本发明另一方面，提供一种同步管线半导体存储器，包括：包含多个存储单元的存储单元阵列；块检测放大器，用于检测和放大响应检测放大器使能信号选择的存储单元的数据，所述检测放大器使能信号在外部时钟的第一时钟循环期间转换；与块检测放大器的输出端相连接的第一数据寄存器，所述第一数据寄存器用于将从块检测放大器输出的数据锁存，并响应第二时钟输出锁存的数据到主数据线，所述第二时钟在第二时钟循环期间转换，其中第一数据寄存器包括：自锁存驱动电路，用于锁存从块检测放大器输出的被放大的数据、反相锁存器，与自锁存驱动电路的输出相连接、以及中间级驱动电路，用于响应第二时钟，将所述锁存的数据发送到第一数据寄存器的末端；输出缓冲器，用于接收和发送从主数据线输出的锁存数据；和第二数据寄存器，连接在输出缓冲器和输出驱动器之间，用于从输出缓冲器接收锁存的数据，并响应第三时钟向输出驱动器输出锁存的数据，所述第三时钟在第三时钟循环期间转换。
附图说明
通过下面结合附图对优选实施例的详细描述，将获得对本发明的属性和目的更为全面的理解，其中：
图1为依据现有技术的同步半导体存储器的方框图；
图2为说明图1的同步半导体存储器的操作循环的时序图；
图3为说明传统的两级同步半导体存储器的读操作的时序图；
图4为说明依据本发明的一个实施例构建的同步半导体存储器的方框图；
图5为图4的半导体器件的读操作的时序图；
图6为进一步说明图4的半导体存储器的结构的方框图；
图7为说明在图6中以块形式示出的块检测放大器和第一数据寄存器的结构的示意电路图；以及
图8为在图4和6中以块形式示出的半导体存储器的数据输出缓冲器、第二数据寄存器、输出驱动器的示意电路图。
具体实施方式
参照图4，根据本发明优选实施例构建的同步半导体存储器包括时钟缓冲器100、地址缓冲器110、解码器120、存储单元阵列130、块检测放大器140、第一数据寄存器150、输出缓冲器160、第二数据寄存器170、以及输出驱动器180。
时钟缓冲器100接收外部时钟XCLK并产生第一、第二和第三时钟。地址缓冲器110响应第一时钟，接收、缓冲、并输出外部地址XADD。解码器120将从地址缓冲器110输出的行和列地址解码，并产生行选择信号SWL和列选择信号Yi。存储单元阵列130包括位于各对字线和位线之间交叉位置的多个存储单元。存储在通过使能行选择信号SWL和列选择信号Yi而选择的存储单元中的电荷与共享的(或共用的)数据线SDL、/SDL共享。
响应在外部时钟XCLK的第一时钟循环期间转换的检测放大器使能信号PSA1，块检测放大器140检测并放大在共享的数据线SDL、/SDL上产生的电压的电平差。块检测放大器140然后将放大的差输出，作为表明存储在所选存储单元中的信息的单元数据。第一数据寄存器150锁存从块检测放大器140输出的单元数据，并响应在第二时钟信号期间转换的第二时钟PSA2，将锁存的单元数据输出到主数据线MDL、/MDL。
输出缓冲器160与主数据线MDL、/MDL相连接，以缓冲和输出单元数据的输出电平到输出端DataA、/DataA。第二数据寄存器170锁存在输出端DataA、/DataA的数据，并响应在第三时钟循环期间发送的第三时钟Kdata将锁存的数据输出到输出端DataC、/DataC。输出驱动器180与第二数据寄存器170的DataC、/DataC端相连，并将来自第二数据寄存器170的数据作为读输出数据DQ输出。存储单元阵列130最好构建为划分成多个服务块的一组阵列。但是，在本发明中存储单元阵列的具体排列和结构并不重要。
如图4所示，第一数据寄存器150设置在块检测放大器140的末端和主数据线MDL、/MDL之间。因此，根据本发明的优选实施例，在传统的两级管线结构的块检测放大器140(和共用的数据线SDL、/SDL)以及主数据线MDL、/MDL之间设置一附加的数据寄存器。换句话说，将一附加的管线级添加到了传统的两级管线结构中。因此，在外部时钟的第一时钟循环期间，块检测放大器的输出数据被锁存到与输出缓冲器160的前端相连接的第一数据寄存器150。在第二时钟循环期间，该锁存的数据被锁存到与输出缓冲器160的输出端相连接的第二数据寄存器170。在第三时钟循环期间，将锁存到第二数据寄存器170的数据通过输出驱动器180向外输出。
图5是在依据图4构建的半导体存储器中数据读操作的时刻流程。在图5中，水平轴表示时间，垂直轴表示各种信号的电压电平。参照图5，一外部地址XADD施加到半导体存储器。如果在外部时钟信号XCLK的第一时钟循环T1期间第一外部地址A1转换，则在第一时钟循环T1期间行选择信号SWL和列选择信号Yi从行和列解码器输出。通过使能行选择信号SWL和列选择信号Yi选出存储单元，并且存储在所选存储单元中的电荷形成到相应的数据线SDL、/SDL上。如果在第一时钟循环T1期间检测放大器使能信号PSA1也发送到块检测放大器140，则在数据线SDL、/SDL上出现的单元数据被锁存到第一数据寄存器150。如果在第二时钟循环T2期间第二时钟PSA2转换，则将锁存的单元数据输出到主数据线MDL、/MDL上。
如图5所示，在主数据线MDL、/MDL上所示的数据在输出缓冲器160的输出端DataA、/DataA上被稍微延迟。输出端DataA、/DataA的数据锁存到第二数据寄存器170。在第三时钟循环T3期间将要由第三时钟Kdata锁存的数据被移位并出现在第二数据寄存器170的输出端DataC、/DataC上。读输出数据DQ在第三时钟循环T3的开始处通过输入/输出端I/O由与输出端DataC、/DataC相连接的输出驱动器180管线输出。
从图5的读操作时序图可以看出，根据本发明优选实施例的循环时间与在图3中所示的现有技术的循环时间不同。在图3中，循环时间由从外部时钟信号XCLK的发送到将块检测放大器的输出数据锁存到设置在输出缓冲器的末端的数据寄存器170(与图4中的第二数据寄存器相当)的时间来确定。但是，在其时序操作如图5所示的本发明的优选实施例中，循环时间由在外部时钟信号XCLK发送之后、数据被锁存到第一数据寄存器150时所花费的时间确定。因此，通过比较这些时序图，可以清楚地看出本发明的循环时间短于现有技术的循环时间。更具体地说，与现有技术相比，附加到传统两级管线结构上的一级管线使得可能缩短从检测放大器输出的数据到达主数据线MDL、/MDL所花费的时间。也可以缩短从主数据线MDL、/MDL通过输出缓冲器160到达第二数据寄存器170的时间。
图6是说明图4的半导体存储器的一部分的电路图。参照图6，根据本发明实施例的半导体存储器包括通过块检测放大器阵列140与输出驱动器180相连接的存储单元阵列块130。第一数据寄存器阵列150排列在块检测放大器的输出端并向输出缓冲器160输出数据。第二数据寄存器阵列170从输出缓冲器160接收数据。
如图所示，如果存储单元阵列130构建为包括多个单元阵列块130-1、...、130-n，则块检测放大器140也构建为包括多个相应的块检测放大器阵列140-1、...、140-n。类似地，第一数据寄存器150包括多个第一数据寄存器阵列150-1、...、150-n。第一数据寄存器阵列150-1、...、150-n设置在多个主数据线MDL1和/MDL1、MDL2和/MDL2、...、MDLn和/MDLn的前端。输出缓冲器160的多个输出缓冲器160-1、160-2、...、160-n的每一个与相对应的主数据线对MDL1和/MDL1、MDL2和/MDL2、...、或MDLn和/MDLn相连接。第二数据寄存器170构建为包括多个第二数据寄存器阵列170-1、170-2、...、170-n，每一个连接在输出驱动器180的多个输出驱动器180-1、180-2、...、180-n中的相对应的一个的前端。
参照图5和6，根据本发明的该实施例，将一级管线结构添加到了现有技术的两级管线结构中。按这种方式构建，第一数据寄存器阵列150-1、...、150-n与在第二时钟循环T2期间输入的第二时钟PSA2相对应。第二数据寄存器阵列170-1、...、170-n与在第三时钟循环T3期间输入的第三时钟Kdata相对应。
图7是说明图6的半导体存储器的块检测放大器140-i和第一数据寄存器150-i的内部结构的示意电路图。图8是说明图6的半导体存储器的数据输出缓冲器160-i、第二数据寄存器170-i和输出驱动器180-i的内部结构的示意电路图。参照图7，块检测放大器140-i构建为包括多个p沟道型MOS(PMOS)三极管P1-P11、多个n沟道型MOS(NMOS)三极管N1-N7、和CMOS反相器I1。
第一、第二、和第三PMOS三极管P1、P2、P3具有栅极，用于接收预电荷信号PRECH_SDL以预充电数据线SDL、/SDL。第一和第二NMOS三极管N1、N2具有分别连接到第四和第五PMOS三极管P4、P5以及连接到数据线SDL、/SDL的栅极。与检测放大器使能信号PSA1相对应的第三NMOS三极管N3用作第一检测放大器，以放大在数据读操作期间预充电数据线SDL、/SDL之间生成的电压差。第六、第七、和第八PMOS三极管P6、P7、P8每一个具有设置用于接收检测放大器使能信号PSA1的栅极，并且当第一检测放大器操作时运行，以便预充电第一检测放大器的输出端。
第九PMOS三极管P9属于第二检测放大器的一部分，并具有用于通过反相器I1接收检测放大器使能信号PSA1的栅极。第六和第七NMOS三极管N6、N7包括分别连接到第二检测放大器的输出端SAO、/SAO的漏极。当第二检测放大器操作时，这些三极管N6、N7运行以便将第二检测放大器的输出端SAO、/SAO固定在接地电压电平(0V)。
第一数据寄存器150-i构建为包括六个附加的反相器I2-I7、两个附加的PMOS三极管P12、P13、以及8个附加的NMOS三极管N8-N15。第四和第五反相器I4、I5的输入和输出端连接在一起，从而形成反相锁存器L1。第二反相器I2、第十二PMOS三极管P12、以及第八和第九NMOS三极管N8、N9相互连接在一起，形成自锁存驱动电路。该自锁存驱动电路用于将在第二检测放大器的第一输出端SAO出现的数据自锁存到锁存端LAT1，而无需外部控制信号。第三反相器13、第十三PMOS三极管P13、以及第十和第十一NMOS三极管N10、N11类似地用作自锁存驱动电路，以便将在第二检测放大器的第二输出端/SAO出现的数据自锁存到互补锁存端/LAT1。
第十二NMOS三极管N12具有用于接收第二时钟PSA2的栅极、以及连接到主数据线MDL的漏极。第十三NMOS三极管N13具有与第十二NMOS三极管N12的源极相连接的漏极、以及与第六反相器I6的输出端相连接的栅极。第六反相器I6的输入端与锁存端LAT1相连接。该电路用作中间级驱动电路，以响应第二时钟PSA2，将锁存的数据发送到第一数据寄存器的末端。类似地，第十四和第十五NMOS三极管N14、N15也用作中间级驱动电路。使用这两个电路，在使第二时钟PSA2达到高电平之前，主数据线MDL、/MDL被预充电到高电压电平(即，供电电压)。
现在参照图8，输出缓冲器160-i缓冲并输出来自主数据线MDL、/MDL的输入数据。输出缓冲器160-i具有4个附加的反相器I8、I9、I10和I11、2个附加的PMOS三极管P14和P15，2个附加的NMOS三极管N16和N17、一个延迟单元D1、以及一个NOR(或非)门NOR1。第八反相器18、第十六NMOS三极管N16、以及第十四PMOS三极管P14用于响应通过延迟单元D1发送的NOR门NOR1的输出，将主数据线MDL预充电到高电平。与此类似，第九反相器I9、第十七NMOS三极管N17、以及第十五PMOS三极管P15用于响应通过延迟单元D1发送的NOR门NOR1的输出，将主数据线/MDL预充电到高电平。
第二数据寄存器170-i与输出缓冲器160的输出端DataA、/DataA相连接。第二数据寄存器170-i具有3个附加的反相锁存器L2、L3和L4、以及用作自锁存驱动电路的反相器、两个PMOS三极管P16和P17、4个附加的NMOS三极管N18-N21、第一门电路G1、G2、和第二门电路G3、G4。第三时钟Kdata和互补第三时钟/Kdata在第三时钟循环T3期间被传输，分别作为第一和第二传输门G1、G2和G3、G4的通路信号。
输出驱动器180-i与第二数据寄存器170-i的输出端DataC、/DataC相连接，并包括2个NAND(与非)门NAN1、NAN2。每一个NAND门NAN1、NAN2具有两个输入端。每一个NAND门NAN1、NAN2的一个输入端分别连接到输出端DataC、/DataC相应的一端。每一个NAND门NAN1、NAN2的另一端接收输出使能信号OE。
反相器125与第二NAND门NAN2的输出端相连接。驱动PMOS三极管P20的栅极连接到第一NAND门NAN1的输出端，源极用于接收供电电压。驱动NMOS三极管N22具有与反相器125的输出端相连接的栅极，以及连接在驱动PMOS三极管P20的漏极和地之间的漏极-源极通道。连接驱动PMOS和NMOS三极管P20、N22的漏极的节点形成输入/输出端(I/O)。
已经参照图5概要描述了本发明的实施例的操作。现在将参照图7和8更加详细地描述在读操作期间通过优选实施例的数据路径的流程。如图7所示，当用于读操作的检测放大器使能信号PSA1转换为“高”电平时，第三NMOS三极管N3导通，从而第一检测放大器(由第四和第五PMOS三极管P4、P5及第一和第二NMOS三极管N1、N2构成)开始检测和放大操作。由此，将数据线SDL、/SDL之间产生的电压电平差放大。
当检测放大器使能信号PSA1转换为“高”电平时，第一反相器I1输出“低”电平。这导致第六和第七NMOS三极管N6、N7关断，以中断预充电输出端SAO、/SAO。与此同时，第九PMOS三极管P9导通。结果，第二检测放大器(由第九、第十和第十一PMOS三极管P9、P10、P11及第四和第五NMOS三极管N4、N5构成)开始其操作。
在存储在所选存储单元中的电荷由相应的数据线共享之后，并且假定数据线SDL、/SDL上电压电平高于或几乎等于预充电电压电平，则第一检测放大器的第一NMOS三极管N1比第二NMOS三极管N2更加完全地导通。这是因为设置在具有第二NMOS三极管N2的电流通路中的第五PMOS三极管P5比第四PMOS三极管P4更加完全地导通。随着时间推移，其栅极与第五PMOS三极管P5的漏极相连的第四PMOS三极管P4关断。结果，第二检测放大器的第十PMOS三极管P10比第十一PMOS三极管更加完全地导通。通过检测和放大电压电平的处理，第二检测放大器的输出端SAO、/SAO转换到它们的高和低电压电平。
在输出端SAO、/SAO作为高和低电压电平出现的存储单元数据自锁存到第一数据寄存器150-i的反相锁存器L1。现在将详细描述自锁存操作。出现在输出端SAO的高电压电平反相为低电平，以导通第十二PMOS三极管P12和关断第八NMOS三极管N8。此时，第九NMOS三极管由于收到的来自输出端/SAO的低电压电平关断。结果，高电压电平出现在锁存端LAT1。另一方面，第十NMOS三极管N10由于通过反相器13收到的高电压电平导通，第十一NMOS三极管N11由于出现在输出端SAO上的高电压电平导通。第十三PMOS三极管P13由于在互补锁存端/LAT1出现的低电压电平关断。
第一自锁存驱动电路(包括第二反相器I2、第十二PMOS三极管P12、第八和第九NMOS三极管N8、N9)和第二自锁存驱动电路(包括第三反相器I3、第十三PMOS三极管P13、第十和第十一NMOS三极管N10、N11)使锁存端LAT1和互补锁存端/LAT1分别转换到高和低电平。锁存端LAT1的高电平和互补锁存端/LAT1的低电平由具有第四和第五反相器14和I5的反相锁存器锁存，从而分别由第六和第七反相器I6和I7反相为低和高电平。
在主数据线MDL、/MDL被预充电的同时，中间级驱动电路的第十二和第十四NMOS三极管N12、N14由于第二时钟PSA2的高电平导通。然而，第十三NMOS三极管N13在其栅极从第六反相器16接收低电压电平，从而处于关断状态。另一方面，第十五NMOS三极管N15在其栅极从第七反相器17接收高电压电平，从而处于导通状态。因此，主数据线MDL不对地形成电流通路，而是本身维持高电平。但是，在互补主数据线/MDL中的电流流向地，从而维持在低电平。最终，与在外部时钟信号XCLK的第二循环期间转换的第二时钟PSA2同步地、将由中间级驱动电路锁存在锁存端LAT1和互补锁存端/LAT1的高和低电平发送到输出缓冲器160-i的末端。
然后，如图8所示，在输出缓冲器160-i中将主数据线MDL、/MDL上的高和低电平经缓冲为其输出端DataA、/DataA上的低和高输出数据。输出数据的低和高电平然后在第二数据寄存器170-i的第一反相锁存器L2的锁存端DataB和互补锁存端/DataB分别自锁存。该低和高电平由第十六和第十七反相器I16、I17反相，然后转换到相应的第一传输门G1或G2的输入端。分别通过第一传输门G1、G2的高和低电平被锁存到第二数据寄存器170-i的第二反相锁存器L3，以便分别在第二十和第二十一反相器I20、I21的输出端为低和高电平。根据在外部时钟信号XCLK的第三时钟循环T3期间转换的第三时钟Kdata和第三互补时钟/Kdata，第二传输门G3、G4分别发送低和高电平。该低和高电平锁存到第二数据寄存器170-i的第三反相锁存器L4，从而出现在输出端DataC、/DataC上。
输出驱动器180-i与第二数据寄存器170-i的输出端DataC、/DataC相连接。输出驱动器180-i的第一NAND门NAN1接收在第二数据寄存器170-i的输出端DataC上出现的数据和一个输出使能信号OE。从而该第一NAND门NAN1输出高电平。第二NAND门NAN2接收来自互补输出端/DataC的数据和输出使能信号OE。从而第二NAND门NAN2输出低电平。输出使能信号OE在使能期间以高电平提供。结果，驱动PMOS三极管P20关断，但是，由于第二十五反相器I25的输出为高电平，所以驱动NMOS三极管N22导通。因此，表明所选的存储单元中存储的信息的低电平输出从最终的输入/输出端I/O输出。以这种方式，在外部时钟的第三循环之后，开始连续地将数据输出到输入/输出端I/O。
在根据本发明的原理构建多级管线时，应该对将附加的管线级设置在何处(例如，将第一数据寄存器加在何处)作出确定。例如，如果将第一数据寄存器加在解码器端，由于在外部时钟信号的顺序循环中将数据从解码器端锁存到数据寄存器的延迟，将难以降低循环时间。如果将第一数据寄存器设置在输出缓冲器端输出，如现有技术的数据寄存器，也将难以降低循环时间，这是因为循环时间如同现有技术所确定的。
由此，在如上所述的本发明的优选实施例中，第一数据寄存器与位置最接近存储单元的第一检测放大器的输出相连。如果将现有技术的两级管线方法应用于4兆位同步管线SRAM，则可以得到275MHz(tCYC＝3.7ns)的输出速度。与此相比，通过使用本发明的优选实施例，可以获得400MHz(tCYC＝2.5ns)的输出速度，显著地降低了循环时间。
总之，根据本发明的优选实施例，将一附加的数据寄存器设置在普通同步半导体存储器中的块检测单元数据放大器和主数据线MDL、/MDL之间。换句话说，将一附加的一级管线添加到了传统的两级管线结构中，以降低存储器的循环时间。根据该实施例的循环时间tCYC不再由锁存数据到与输出缓冲器的末端相连接的数据寄存器所花费的时间确定，而是由跟随外部时钟、锁存数据到第一数据寄存器所花费的时间确定，其中第一数据寄存器紧随检测放大器之后。根据该结构和方法，可以显著地降低存储器的循环时间。
如上所述，具有适当排列的多于两级管线结构的同步管线半导体存储器可以降低存储器的循环时间。更具体地说，三级或更多级管线能够显著降低锁存数据所需的时间，从而有利地用于高速同步半导体存储器。
尽管所示电路和上面所述代表了本发明的优选实施例，但是可以对其进行各种修改。因此，尽管以优选实施例的形式描述了本发明，但是本领域的技术人员会意识到，可以在不脱离其技术构思的范围内，对优选实施例的特征进行配置和细节上的修改。至于其他的，数据寄存器的电路部件可以用其它的电路元件替代。因而，本发明应该解释为涵盖在所附权利要求的构思和范围之内的所有方面和实施例。

Claims (13)

1.一种具有多级管线结构的半导体存储器，包括：
包含多个存储单元的存储单元阵列；
时钟缓冲器，用于接收外部时钟信号，并产生第一时钟、第二时钟、和第三时钟；
输入缓冲器，用于响应第一时钟接收外部地址，并输出该地址；
解码器，用于将输入缓冲器输出的地址解码为相应的行和列选择信号，并将行和列选择信号输出到存储单元阵列，以选择一存储单元；
检测放大器，用于响应检测放大器使能信号、检测和放大来自所选的存储单元的数据，并输出放大的数据；
第一数据寄存器，用于存储从检测放大器输出的放大数据，并将所存储的数据输出到主数据线，其中第一数据寄存器包括：自锁存驱动电路，用于锁存从检测放大器输出的被放大的数据；反相锁存器，与自锁存驱动电路的输出相连接以及中间级驱动电路，用于响应第二时钟，将所述锁存的数据发送到第一数据寄存器的末端；
输出缓冲器，用于缓冲和输出主数据线上的数据；和
第二数据寄存器，用于存储从输出缓冲器中输出的数据，并响应第三时钟、将存储的数据提供给输出驱动器。
2.如权利要求1所述的具有多级管线结构的半导体存储器，其中检测放大器配置为用于跟随第一时钟、检测和放大来自所选的存储单元的数据。
3.如权利要求1所述的具有多级管线结构的半导体存储器，其中第一数据寄存器的输出端与主数据线相连接，并且其中主数据线配置为被预充电到高电平。
4.如权利要求1所述的具有多级管线结构的半导体存储器，其中
其中所述输出驱动器被配置用于接收从第二数据寄存器输出的锁存数据，并向外部输出所述锁存数据。
5.一种同步管线半导体存储器，包括：
包含多个存储单元的存储单元阵列；
时钟缓冲器，用于接收外部时钟信号，并产生第一时钟、第二时钟、和第三时钟；
输入缓冲器，用于响应第一时钟接收外部地址，并输出该地址；
解码器，用于将输入缓冲器输出的地址解码为相应的行和列选择信号，并将行和列选择信号输出到存储单元阵列，以选择一存储单元；
检测放大器，用于响应检测放大器使能信号、检测和放大来自所选的存储单元的数据，并输出放大的数据；
第一数据寄存器，用于存储从检测放大器输出的放大数据，并将所存储的数据输出到主数据线，其中第一数据寄存器包括：自锁存驱动电路，用于锁存从检测放大器输出的被放大的数据；反相锁存器，与自锁存驱动电路的输出相连接以及中间级驱动电路，用于响应第二时钟，将所述锁存的数据发送到第一数据寄存器的末端；
输出缓冲器，用于缓冲和输出主数据线上的数据；和
第二数据寄存器，用于存储从输出缓冲器中输出的数据，并响应第三时钟、将存储的数据提供给输出驱动器。
6.如权利要求5所述的同步管线半导体存储器，其中主数据线与中间级驱动电路的输出端相连接，并配置为被预充电到高电平。
7.如权利要求5所述的同步管线半导体存储器，其中第二数据寄存器具有顺序级联的第一级锁存器、第一级传输门、第二级锁存器、第二级传输门、第三级锁存器。
8.一种操作同步半导体存储器的方法，包括：
在第一时钟循环期间将来自块检测放大器的输出数据锁存到与输出缓冲器的前端相连接的第一数据寄存器；
在第二时钟循环期间将锁存的数据锁存到与输出缓冲器的末端相连接的第二数据寄存器；和
在第三时钟循环期间通过输出驱动器将存储在第二数据寄存器中的锁存数据向外输出；
检测和放大根据外部地址信号从存储单元选择的数据，以产生块检测放大器的输出数据；和
设置第一数据寄存器，用于接收来自块检测放大器的输出端的输出数据，
其中将来自第一数据寄存器的锁存数据提供到主数据线，
其中将来自块检测放大器的输出数据锁存到第一数据寄存器包括在第一数据寄存器的自锁存电路中自锁存该输出数据。
9.如权利要求8所述的方法，其中所述存储器的循环时间被测量为从外部时钟输入到数据被从第一数据寄存器锁存到主数据线的时间。
10.一种同步管线半导体存储器，包括：
包含多个存储单元的存储单元阵列；
块检测放大器，用于检测和放大响应检测放大器使能信号选择的存储单元的数据，检测放大器使能信号在外部时钟的第一时钟循环期间转换；
第一数据寄存器，用于将从块检测放大器输出的数据锁存，并响应第二时钟输出锁存的数据到主数据线，所述第二时钟在外部时钟的第二时钟循环期间转换，其中第一数据寄存器包括：自锁存驱动电路，用于锁存从块检测放大器输出的被放大的数据；反相锁存器，与自锁存驱动电路的输出相连接以及中间级驱动电路，用于响应第二时钟，将所述锁存的数据发送到第一数据寄存器的末端；
第二数据寄存器，用于将从第一数据寄存器输出的数据锁存，并响应第三时钟输出锁存的数据，所述第三时钟在外部时钟的第三时钟循环期间转换；以及
输出驱动器，用于接收从第二数据寄存器输出的锁存数据，并向外输出所述锁存的数据。
11.如权利要求10所述的同步管线半导体存储器，其中该存储器还包括一输出缓冲器，用于接收主数据线上的锁存数据、并缓冲和向第二数据寄存器发送锁存的数据。
12.一种同步管线半导体存储器，包括：
包含多个存储单元的存储单元阵列；
块检测放大器，用于检测和放大响应检测放大器使能信号选择的存储单元的数据，所述检测放大器使能信号在外部时钟的第一时钟循环期间转换；
与块检测放大器的输出端相连接的第一数据寄存器，所述第一数据寄存器用于将从块检测放大器输出的数据锁存，并响应第二时钟输出锁存的数据到主数据线，所述第二时钟在第二时钟循环期间转换，其中第一数据寄存器包括：自锁存驱动电路，用于锁存从块检测放大器输出的被放大的数据；反相锁存器，与自锁存驱动电路的输出相连接；以及中间级驱动电路，用于响应第二时钟，将所述锁存的数据发送到第一数据寄存器的末端；
输出缓冲器，用于接收和发送从主数据线输出的锁存数据；和
第二数据寄存器，连接在输出缓冲器和输出驱动器之间，用于从输出缓冲器接收锁存的数据，并响应第三时钟向输出驱动器输出锁存的数据，所述第三时钟在第三时钟循环期间转换。
13.如权利要求12所述的同步管线半导体存储器，其中所述存储器的循环时间由从外部时钟信号输入到将锁存数据输出以在主数据线上出现所花费的时间确定。
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