KR0154756B1 - 반도체 메모리 장치의데이타 입출력 제어회로 - Google Patents

Abstract

메모리셀 어레이내의 특정 영역에 특정 데이터를 저장(Store)하고자 할 때 외부의 데이터를 받아들이지 않고 이미 메모리셀 어레이에 저장된 데이터를 이용하여 메모리 맵핑(Memory mapping)를 가능케한 데이터 입출력 제어회로에 관한 것이다. 상기의 회로는, 워드라인과 직교하는 방향으로 메모리셀이 접속된 비트라인을 가지는 메모리셀 어레이와, 데이터를 입출력하는 입출력라인과 칼럼어드레스정보를 디코딩하여 다수의 칼럼선택라인중 적어도 하나의 칼럼선택라인을 활성화하는 칼럼디코더와 게이트에 접속되는 상기 칼럼선택라인의 활성화에 응답하여 상기 메모리셀 어레이의 비트라인과 상기 입출력라인을 스위칭 수단과, 상기 입출력라인으로부터의 데이터를 감지증폭하여 출력하는 데이터 증폭수단과, 입력되는 데이터를 상기 입출력라인으로 전송하는 데이터 전송수단과, 상기 데이터 증폭수단으로부터 출력되는 데이터를 제1제어신호에 응답하여 래치하고, 제2제어신호의 입력에 응답하여 상기 데이터 전송수단으로 전송하는 데이터 저장 수단으로 구성된다.

Description

반도체 메모리 장치의 데이터 입출력 제어회로

제1도는 종래의 반도체 메모리 장치의 데이터 입출력 회로도.

제2도는 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 제어회로도.

제3도는 제2도의 데이터 입출력 제어회로가 적용된 반도체 메모리 장치의 일실시예의 예시도.

본 발명은 반도체 메모리 장치의 데이터 입출력 제어회로에 관한 것으로, 특히 메모리셀 어레이내의 특정 영역에 임의의 데이터를 저장(Store)하고자 할 때 외부의 데이터를 받아들이지 않고, 이미 메모리셀 어레이에 저장된 데이터를 이용하여 메모리 맵핑(Memory mapping)을 가능케한 데이터 입출력 제어회로에 관한 것이다.

통상적으로, 메모리셀 어레이내의 특정영역에 데이터를 저장하기 위해서는 우선 저장될 어드레스(X,Y:여기서, X는 로우어드레스이고, Y는 칼럼 어드레스임)을 입력시켜서 메모리셀내의 워드라인을 활성화함과 동시에, 비트라인쌍 BLi과 입출력라인쌍 IOi간에 접속된 칼럼선택 트랜지스터(column select transistor)을 턴온시켜야 한다. 그러고, 데이터 입력패드(Data inpit pad)로 저장할 데이터를 입력시키면, 상기 입력데이타는 상기 입출력라인쌍 IOi과 상기 칼럼선택 트랜지스터를 통하여 비트라인쌍 BLi으로 입력됨으로써 해당하는 메모리셀내에 상기 데이터가 저장된다. 통상적인 반도체 메모리 장치에 이용되는 데이터 입출력 로로는 제1도에 도시되어진 바와 같다.

제1도는 종래의 반도체 메모리 장치의 데이터 입출력 회로도이다. 상기 제1도중, 참조번호 MCA는 워드라인과 직각의 방향으로 형성된 비트라인쌍 BLi(여기서 비트라인쌍 BLi는 비트라인 BL과 상보비트라인 BLB를 모두포함한다)에 접속된 메모리셀을 다수개 갖는 메모리셀 어레이이다. 그리고, 참조번호 CSLGi 및 CSLGi+1들 각각은 상기 메모리셀 어레이 MCA 내의 비트라인쌍 BLi과 BLi+1들과 입출력라인쌍 IOi에 접속된 칼럼선택트랜지서터쌍들이다. 상기와 같은 칼럼트랜지스터쌍 CSLGi 및 CSLGi+1의 일측에는 입출력라인쌍 IOi의 데이터를 증폭하는 데이터 증폭회로[입출력라인 센스앰프(in/out line sense amplifier)가 위치하며, 상기 데이터 증폭회로는 데이터 출력버퍼 DOB에 접속된다. 또한, 상기 입출력라인쌍 IOi과 외부의 데이터를 입력하는 입력패드의 사이에는 입력되는 데이터 DIN의 레벨을 버퍼링하는 입력버퍼 DIB와, 상기 입력버퍼 DIB의 출력을 상기 입력라인쌍 IOi으로 드라이브하는 기록드라비버 WRDRV가 접속되어 있다.

상기와 같은 구조를 갖는 반도체 메모리 장치에서, 특정 어드레스 X,Y혹은 Xi, Yi(여기서 i는 자연수)에 저장된 데이터를 임의의 어드레스, 예를 들면, X1, Y1 혹은 Xy, Yy(여기서, 1,y는 자연수로서 1≠i≠y임)의 어드레스의 영역에 옮기려 할 때, 복잡한 리이드의 과정과 라이트의 과정을 거쳐야 한다. 예를들면, 목적지의 어드레스에 저장할 데이터가 이미 다른 어드레스에 저장되어 있는 경우, 상기 데이터를 외부로 출력하는 리이드 싸이클과 메모리셀 어레이로의 저장 싸이클이 각 어드레스에 대하여 i번 반복적으로 실행되어야 한다. 이를 제1도의 구성을 참조하여 설명하면 하기와 같다.

메모리셀 어레이로부터의 데이터가 칼럼선택 트랜지스터쌍 CSLGi를 통하여 입출력라인쌍 IOi으로 전송되면, 이는 데이터 증폭회로 IOSA에 의해 증폭되어 데이터 출력버퍼 DOB로 전송된다. 이때, 상기 칼럼선택 트랜지스터쌍 CSLGi는 칼럼어드레스를 디코딩하여 칼럼선택라인(CSL: Column select line)을 활성화하는 칼럼디코더(도시하지 않았음)의 출력에 의해 응답하여 스위칭 된다. 상기 데이터 출력버퍼 DOB는 상기 데이터 증폭회로 IOSA로부터 출력되는 데이터를 데이터 출력패드 DOUT를 통해 출력한다.

상기와 같은 동작에 의해 메모리셀 어레이 MCA로부터 출력된 데이터를 목적하는 어드레스, 예를들면, 칼럼 트랜지스터쌍 CSLGi+1에 접속된 비트라인쌍 BLi+1에 접속된 메모리셀에 저장히기 위해서는 데이터 출력패드 DOUT의 데이터를 데이터 입력패드 DIN를 통하여 입력버퍼 DIB에 입력시켜야 한다. 상기 데이터 입력버퍼 DIB는 입력되는 TTL 레벨의 신호를 CMOS레벨로 변환시켜 상기 기록드라이버 WRDRV로 공급하며, 상기 기록드라이버 WRDRV는 상기 입력 데이터를 상기 입출력라인쌍 IOi로 전송한다. 상기 입출력 라인쌍 IOi의 입력 데이터의 신호는 칼럼선택 트랜지스터 CSLGi+1의 일측으로 전송한다. 이때, 상기 칼럼선택 트랜지스터 CSLGi+1는 목적지의 칼럼어드레스를 디코딩하여 출력하는 칼럼디코더의 출력에 의해 턴온되어짐으로써 해당 목적지 어드레스의 메모리셀에 저장된다.

상기와 같은 데이터 출력까지의 데이터 경로 및 외부 인터페이스에 대한 데이터의 보장과 데이터 입력 경로에 대한 데이터의 보장이 필요하게 된다. 따라서 두 데이터에 대한 데이터의 에러 발생 빈도가 매우 높아, 동일 칩상의 메모리셀 어레이에 저장된 데이터를 동일 메모리셀 어레이내의 목적 어드레스에 재저장하는 경우에는 데이터를 온전히 저장하기가 매우 곤란하게 된다. 또한, 여러개의 어드레스에 저장된 일련의 데이터(컬럼어드레스를 기준)를 다른 시작 어드레스를 갖는 일련의 어드레스의 장소로 데이터를 복사하고자 할 때 i번의 데이터 출력싸이클과 i번의 데이터 기록싸이클의 동작이 필요로하게 되어 고속으로 복사를 할 수 없는 문제점이 발생된다.

따라서, 본 발명의 목적은 동일 칩상으로부터 데이터를 억세스하여 동일칩상의 목적 어드레스에 재저장하는 경우 데이터 출력과 데이터 입력에 따른 에러를 제거할 수 있는 데이터 입출력 제어회로를 제공함에 있다.

본 발명의 다른 목적은 동일칩상의 메모리셀 어레이의 특정 어드레스들로부터 다수의 데이터를 리이드하여 동일 메모리셀 어레이내의 목적 어드레스로 저장시에 리이드 및 라이트에 관한 싸이클의 횟수를 줄임으로써 데이터의 안정성과 데이터전송 대역을 향상시키어 고속으로 동작 가능한 반도체 메모리 장치를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 워드라인과 직교하는 방향으로 메모리셀이 접속된 비트라인을 가지는 메모리셀 어레이와, 데이터를 입출력하는 입출력라인과, 칼럼어드레스정보를 디코딩하여 다수의 칼럼선택라인중 적어도 하나의 칼럼선택라인을 활성화하는 칼럼디코더와, 게이트에 접속되는 상기 칼럼선택라인의 활성화에 응답하여 상기 메모리셀 어레이의 비트라인과 상기 입출력라인을 스위칭 접속하는 칼럼선택스위칭수단과, 상기 입출력라인으로 부터의 데이터를 감지증폭하여 출력하는 데이터 증폭수단과, 입력되는 데이터를 상기 입출력라인으로 전송하는 데이터 전송수단과, 상기 데이터 증폭수단으로부터 출력되는 데이터를 제1제어신호에 응답하여 래치하고, 제2제어신호의 입력에 응답하여 상기 데이터 전송수단으로 전송하는 데이터 저장수단으로 구성됨을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.

제2도는 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 제어회로도서, 이는 전술한 제1도의 구성에, 제1제어신호 CTLA의 활성화에 응답하여 상기 데이터 증폭회로 IOSA의 출력을 래치하고, 제2제어신호 CTLB의 활성화에 응답하여 상기 래치된 데이터를 데이터 전송회로 즉, 기록드라이버 WRDRV로 전송하는 데이터 저장수단 12이 더 부가되어 구성된다.

이때 상기 데이터 저장수단은, 두 개의 인버터가 래치의 형태로 접속되어, 입력되는 데이터를 저장하는 래치회로와, 제1제어신호 CTLA의 입력에 응답하여 상기 입출력 증폭회로 IOSA의 출력을 상기 래치 회로로 전송하는 리이드 트랜지스터 RT와, 제2제어신호 CTLB의 입력에 응답하여 상기 래치된 데이터를 상기 기록드라이버 WRDRV로 전송하는 라이트 트랜지스터 WT로 구성되어 있다. 여기서, 상기 제1제어신호 CTLA는 메모리셀 어레이 MCA내의 데이터를 리이드시에 활성화되며, 제2제어신호 CTLB는 상기 메모리셀 어레이 MCA내에 데이터를 라이트하는 모드시에 활성화되는 신호들이다.

상기 제2도와 같이 구성된 본 발명의 회로는, 전술한 바와 같이 칩외부와의 인터페이스에 의해 발생할 수 있는 데이터 에러를 방지하기 위하여 데이터 패스를 칩의 내부에 구성한 일실시예이다. 본 발명의 실시예를 설명함에 있어서, 목적하는 어드레스, 예를 들면, 칼럼어드레스신호를 기준으로 하여 CSLi+1의 칼럼어드레스에 저장되어질 데이터가 칼럼어드레스 CSLi에 이미 저장되어 있다고 가정하여 설명한다.

지금, 로우 어드레스 신호의 입력에 의해 메모리셀 어레이 MCA내의 특정 워드라인이 활성화된 상태에서 칼럼 어드레스 신호가 입력되면, 칼럼디코더(도시하지 않음)의 동작에 의해 칼럼선택라인 CSLi이 활성화된다. 이때, 칼럼선택라인 CSLi이 활성화에 의해 칼럼선택 트랜지스터쌍 CSLGi가 턴온된다. 따라서, 메모리셀 어레이 MCA내의 비트라인 BLi에 접속된 메모리셀의 데이터는 상기 비트라인 BLi과 상기 칼럼선택게이트 CSLGi를 통하여 입출력라인쌍 IOi으로 전송된다.

상기 입출력라인쌍 IOi으로 전송된 데이터는 데이터 증폭회로 IOSA에 의해 감지 증폭된 후, 데이터 저장수단 12내의 리이드 트랜지스터 RT의 드레인으로 입력된다. 이때, 리이드 모드에 활성화되는 제1제어신호 CTLA가 상기 리이드 트랜지스터 RT의 게이트로 입력되면, 상기 데이터 증폭회로 IOSA의 출력 데이터는 래치회로 회로에 저장된다. 이와 같은 동작에 의해 상기 메모리셀 어레이 MCA로부터 리이드된 데이터는 데이터 저장수단 12내의 래치에 저장된다.

상기와 같은 상태에서 목적지의 어드레스를 입력한 후 제2제어신호 CTLB를 활성화 시키면, 데이터 저장수단 12내의 라이트 트랜지스터 WT가 턴온되어진다. 따라서, 상기 래치회로에 래치된 데이터는 상기 라이트 트랜지스터 WT의 채널을 통하여 기록드라이버 WRDRV로 입력된다. 상기 기록드라이버 WRDRV는 상기 라이트 트랜지스터 WT를 통하여 입력되는 데이터를 입출력라인쌍 IOi로 전송한다. 이때, 목적지의 칼럼어드레스의 입력에 의해 칼럼디코더의 출력중 칼럼선택라인 CSLi+1의 활성화되었다고 가정하면, 상기 상기 입출력라인쌍 IOi에 접속된 칼럼선택트랜지스터 CSLGi와 CSLGi+1들중 칼럼선택트랜지스터 CSLGi+1만이 턴온됨으로써 상기 기록드라이버 WRDRV를 통한 데이터는 비트 라인 BLi+1의 메모리셀에 저장된다.

따라서, 메모리셀 어레이 MCA내의 임의의 어드레스에 저장된 데이터를 목적하는 어드레스로 이동시켜 저장함으로써 저장시 칩외부와의 인터페이스가 없이 바로 재기록이 가능하여 진다.

한편, 메모리셀 어레이 MCA로부터 다수 데이터를 억세스하여 다시 메모리셀 어레이내 MCA의 특정 어드레스에 저장하는 경우, 각각의 어드레스에 대한 데이터 출력과 데이터 입력싸이클이 필요로 하였는데, 다음과 같은 구성에 의해 데이터의 출력 및 입력의 싸이클을 감소 시킬수 있다.

n개 만큼의 일련의 데이터를 동시에 전송하기 위해 각각의 어드레스에 해당하는 칼럼선택 트랜지스터 CSLGn를 동시에 인에이블하고 각 칼럼선택 트랜지스터 CSLGn에 대응하는 입출력라인, n개의 데이터 증폭회로와 기록 드라이버를 구성하고, 또 각각에 대응하는 데이타 저장수단을 구성한다. 이와같은 구성에 의해 메모리셀 어레이 MCA로부터 출력되는 n개의 일련의 데이터를 칼럼선택 트랜지스터 CSLGn을 통하여 입출력라인쌍 10n으로 전송하고 다시 데이터 증폭회로 IOSAn를 거쳐 데이터 저장수단내의 래치로 전송된다. 또한, 데이터 전송수단내의 래치로부터 메모리셀 어레이 MCA로의 데이터 전송도 n개의 데이터가 동시에 이루어지게 됨으로써 n x 2회의 싸이클을 2회의 싸이클로 줄일수 있다.

제3도는 제2도의 데이터 입출력 제어회로가 적용된 반도체 메모리 장치의 일실시의 예시도이다. 상기 제3도의 구성은 제2도의 구성을 이용하여 4비트의 데이터를 기본 단위로 입출력하는 데이터 트랜지스터(Data transfer)을 구현한 예이다.

이는 정해진 외부의 입력신호에 의해 선택된 4비트의 데이터는 칼럼선택트랜지스터 CSLGn(여기서 n은 자연수로서 0, 1....n임)에 의해 메모리셀 어레이 MCA내의 4비트셀 20로부터 입출력라인쌍 IO0∼IOn를 통해 데이터 증폭회로 IOSA0∼IOSA3에 의해 증폭된다. 상기와 같이 증폭된 데이터는 제1제어신호 CTLA에 의해 각각의 데이터 저장기 12∼18에 저장된다. 상기 데이터 저장기 12∼18에 각각 저장된 데이터는 제2제어신호 CTLB에 의해 억세스 되어 각각의 출력단자에 접속된 기록 증폭기 WRDRV0∼WRDRV3를 통하여 소정 레벨의 신호로 증폭된 후 입출력라인 IO0∼IO3을 통하여 선택된 칼럼선택라인 CSLn에 의해 턴온되어지는 칼럼선택트랜지스터 CSLGn을 통하여 메모리셀 어레이 MCA내의 4비트셀에 저장된다.

상술한 바와 같이 본 발명은 동일칩상의 메모리셀 어레이의 데이터를 어드레스만을 달리하여 목적 어드레스에 복사시에 데이터를 외부와의 인터페이스 없이 수행함으로써 데이터의 에러발생을 없앨 수 있으며, 데이터 출력 및 데이터 입력싸이클을 최소화 할 수 있어 고속동작을 할 수 있는 이점이 있다.

Claims (5)

1. 반도체 메모리 장치의 데이터 입출력 제어회로에 있어서, 워드라인과 직교하는 메모리셀이 접속된 비트라인을 가지는 다수의 메모리셀 어레이와, 데이터를 입출력하는 다수의 입출력라인과, 칼럼어드레스정보를 디코딩하여 다수의 칼럼선택라인중 적어도 하나의 칼럼선택라인을 활성화하는 칼럼디코더와, 게이터에 접속되는 상기 칼럼선택라인의 활성화에 응답하여 상기 메모리셀 어레이의 비트라인과 상기 입출력라인을 스위칭 접속하는 다수의 칼럼선택스위칭수단과, 상기 입출력라인으로부터의 데이터를 감지증폭하여 출력하는 데이터 증폭수단과, 입력되는 데이터를 상기 입출력라인으로 전송하는 데이터 전송수단과, 상기 데이터 증폭수단으로부터 출력되는 데이터를 제1제어신호에 응답하여 래치하고, 제2제어신호의 입력에 응답하여 상기 데이터 전송수단으로 전송하는 하나이상의 데이터 저장수단으로 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 제어회로.
2. 제1항에 있어서, 상기 데이터 저장수단은, 상기 데이터 증폭수단 및 데이터 전송수단의 개수만큼 상기 반도체 메모리 장치내에 설치됨을 특징으로 하는 반도체 메모리 장치의 입출력 제어회로.
3. 제1항 또는 제2항에 있어서, 상기 데이터 저장수단은, 입력되는 데이터를 래치하는 래치수단과, 상기 제1제어신호의 입력에 응답하여 상기 입출력 증폭회로의 출력을 상기 래치수단으로 전송하는 제1트랜지스터와, 상기 제2제어신호의 입력에 응답하여 상기 래치수단에 래치된 데이터를 상기 기록드라이버로 전송하는 제2트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 제어회로.
4. 제1항 또는 제2항에 있어서, 상기 제1제어신호는 상기 메모리셀에 저장된 데이터가 독출시에 활성화되는 신호임을 특징으로 하는 반도체 메모리 장치의 입출력 제어회로.
5. 제4항에 있어서, 상기 제2제어신호는 기록모드에서 활성화되는 신호임을 특징으로 하는 반도체 메모리 장치의 입출력 제어회로.