KR20010007303A - 반도체 기억 장치 - Google Patents

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KR20010007303A
KR20010007303A KR1020000031539A KR20000031539A KR20010007303A KR 20010007303 A KR20010007303 A KR 20010007303A KR 1020000031539 A KR1020000031539 A KR 1020000031539A KR 20000031539 A KR20000031539 A KR 20000031539A KR 20010007303 A KR20010007303 A KR 20010007303A
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고시까와야스지
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명의 반도체 기억 장치는 불량 셀의 구제 확률을 향상시킬 수 있다. 본 발명의 반도체 기억 장치는, 메모리 셀의 제조 공정 중에 불량 셀이 발견된 경우에 상기 불량 셀을 구제하기 위한 리던던시 셀; 입력 어드레스가 상기 불량 셀의 컬럼 어드레스인지의 여부를 판정하는 리던던시 판정 회로; 및 상기 리던던시 판정 회로가 상기 입력 어드레스가 상기 불량 셀의 상기 컬럼 어드레스인 것으로 판정한 경우에 리던던시 셀을 액티브로 하기 위한 리던던시 컬럼 선택선을 포함한다. 반도체 기억 장치는 하나의 리던던시 컬럼 선택선에 접속된 상기 리던던시 셀을 복수의 분할된 리던던시 셀로 분할하고, 상기 분할된 리던던시 셀 각각에 상기 불량 셀의 상기 컬럼 어드레스를 구제 어드레스로서 할당하기 위한 분할 수단을 더 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 특히 제조 공정 중에 불량 메모리 셀이 발견된 경우에 불량 셀의 컬럼 어드레스를 리던던시 판정 회로에 프로그래밍함으로써 구제할 수 있는 반도체 기억 장치에 관한 것이다.
종래, 이러한 유형의 반도체 기억 장치에서는, 도 9에 도시된 바와 같이, 컬럼 디코더(10), 리던던시 컬럼 디코더(2 및 3), 로우 디코더(4), 메모리 셀 어레이(20), 증폭기 회로(6), 리던던시 판정 회로(11 및 12), 내부 클럭 발생 회로(31), 커맨드 디코더(32), 내부 어드레스 발생 회로(33), 컬럼계 회로(34), 입출력 회로(35 내지 38) 및 로우계 제어 신호 발생 회로(39)로 구성되어 있다.
내부 클럭 발생 회로(31)는 외부에서 입력된 기준 클럭 CLK에 기초하여 내부 클럭을 발생시킨다. 커맨드 디코더(32)는 /RAS, /CAS, /WE 및 /CS를 입력한다. 로우계 제어 신호 발생 회로(39)는 커맨드 디코더(32)로부터의 디코딩 결과를 수신하여 로우계 제어 신호를 발생시킨다.
컬럼계 회로(34)는 커맨드 디코더(32)로부터의 디코딩 결과를 수신하여 컬럼계 제어 신호를 발생시킨다. 내부 어드레스 발생 회로(33)는 외부 어드레스 입력 ADD 및 커맨드 디코더(32)로부터의 디코딩 결과에 응답하여 내부 클럭 ICLK에 동기하여 로우 어드레스 및 컬럼 어드레스를 발생시킨다.
로우 디코더(4)는 로우계 제어 신호 및 로우 어드레스에 응답하여 로우 어드레스에 따라 복수의 워드선 WL 중 하나를 선택하고, 또한 복수의 플레이트 선택 신호(도시하지 않음) 중 하나를 선택한다.
리던던시 판정 회로(11 및 12)는 컬럼 어드레스에 응답하여 입력된 컬럼 어드레스가 미리 프로그램된 리던던시 어드레스인지의 여부를 판정하여 리던던시 판정 신호(R1 및 R2)를 출력한다.
컬럼 디코더(10)는 컬럼 어드레스 및 리던던시 판정 신호(R1 및 R2)에 응답하여 컬럼 어드레스에 따라 복수의 컬럼 선택선 중 하나를 선택하거나 선택하지 않는다. 리던던시 컬럼 디코더(2 및3)는 리던던시 판정 신호(R1 및 R2)에 응답하여 대응하는 리던던시 컬럼 선택선이 선택되는지의 여부를 판정한다.
메모리 셀 어레이(20)는 워드선 WL, 컬럼 선택선, 리던던시 선택선 및 IO(입출력)선에 접속되어 이들을 통한 입력을 수신한다. 입출력 회로(35 내지 38)는 입출력 단자(DQ0 내지 DQ3) 중 하나에 접속되어 판독/기록 버스 RWBUS0 내지 RWBUS3 상의 데이터를 판독하거나, 컬럼계 회로(34)의 출력에 대응하여 판독/기록 버스 RWBUS0 내지 RWBUS3 내에 데이터를 기록하여, 판독 및 기록을 수행한다. 증폭기 회로(6)는 컬럼계 회로(34)에 접속되어 그로부터의 출력을 수신하고, 또한 IO선 및 판독/기록 버스 RWBUS0 내지 RWBUS3에 접속된다.
도 10에 도시된 바와 같이, 메모리 셀 어레이(20)는 복수의 플레이트(플레이트 1, 플레이트 2, …)로 구성되어 있다. 각 플레이트는 복수의 워드선 WL 및 감지 증폭기 SA에 접속되는 복수의 비트선쌍에 접속된다. 각 컬럼선 및 각 리던던시 컬럼선은 각각 플레이트 당 4개의 감지 증폭기에 접속된다.
한편, 감지 증폭기 SA는 접속되는 비트선쌍의 각 플레이트에 대응하는 플레이트 선택 신호(플레이트 선택 신호 1, 플레이트 선택 신호 2, …)를 수신한다. 각 플레이트에서 동일한 컬럼선 또는 동일한 리던던시 컬럼 선택선에 접속된 4개의 감지 증폭기는 각각 다른 IO선에 접속된다.
각 플레이트에 배선된 4개의 IO선은 메모리 셀 어레이(20) 외측의 다른 플레이트의 대응하는 IO선에 각각 접속되고, 또한 증폭기 회로(6)에 접속된다. 비트선쌍 및 워드선 WL에는 복수의 메모리 셀이 접속된다.
리던던시 컬럼 디코더(2 및 3)는 도 11에 도시된 바와 같이, 각각의 리던던시 판정 신호 R1 및 R2를 수신하고, 하나의 리던던시 컬럼 선택선을 구동하는 버퍼 회로(BUF; 2a 및 3a)로 구성된다.
컬럼 디코더(10)는 리던던시 판정 신호 R1 및 R2의 OR를 취하는 OR 회로(10a), 및 OR 회로(10a)의 출력과 컬럼 어드레스의 AND를 취하는 AND 회로(10b-1 내지 10b-n)로 구성된다. 각각의 AND 회로(10b-1 내지 10b-N)에 입력되는 복수의 컬럼 어드레스는 하나의 컬럼 선택선만을 선택하기 위해 어드레스 당 하이(High)/로우(Low)의 다른 조합을 갖는다.
다음에, 도 12를 참조하여 종래의 반도체 기억 장치의 동작에 대해 설명한다. 반도체 기억 장치는 사이클 C1(도시하지 않음)의 클럭의 상승시에 액티브 커맨드를 수신하여, 어드레스 단자 상의 데이터에 대응하는 로우 어드레스의 워드선 WL 중 하나와 선택된 워드선 WL을 포함하는 플레이트를 선택하는 플레이트 선택 신호 중 하나를 선택한다.
그 후, 사이클 C2의 클럭의 상승시에, 판독 커맨드가 입력되고, 이 때 어드레스 단자의 데이터가 러던던시 판정 회로(11 및 12) 내에 미리 프로그램되지 않은 노멀 컬럼 어드레스인 경우, 양 리던던시 판정 신호 R1, R2는 리던던시 비선택 상태(로우 레벨)이고, 어드레스 단자의 데이터에 대응하는 하나의 컬럼 선택선이 선택되고(로우 레벨), 리던던시 선택선은 선택되지 않는다(로우 레벨).
그 다음, 사이클 C3의 클럭의 상승시에, 반도체 기억 장치는 판독 커맨드를 수신하고, 어드레스 단자의 데이터가 리던던시 판정 회로(11) 내에 미리 프로그램된 리던던시 컬럼 어드레스인 경우, 리던던시 판정 회로(11)로부터 출력된 프로그램된 리던던시 판정 신호 R1가 선택 상태(하이 레벨)로 되고, 모든 컬럼 선택선이 비선택 상태(로우 레벨)로 된다. 또한, 리던던시 판정 신호 R1에 대응하는 리던던시 선택선이 선택 상태(하이 레벨)로 되고, 다른 리던던시 컬럼 선택선이 비선택(로우 레벨)된다.
또한, 사이클 C4의 클럭의 상승시에, 반도체 기억 장치는 판독 커맨드를 수신하고, 어드레스 단자의 데이터가 리던던시 판정 회로(11) 내에 미리 프로그램된 리던던시 컬럼 어드레스인 경우, 리던던시 판정 회로(11)로부터 출력된 프로그램된 리던던시 판정 신호 R2가 선택 상태(하이 레벨)로 되고, 모든 컬럼 선택선이 비선택 상태(로우 레벨)로 된다. 또한, 리던던시 판정 신호 R2에 대응하는 리던던시 선택선이 선택 상태(하이 레벨)로 되고, 다른 리던던시 컬럼 선택선이 비선택(로우 레벨)된다.
프로그램된 컬럼 어드레스에 대응하는 컬럼 선택선은 대응하는 어드레스가 입력된 경우에도 선택되지 않고, 대신에 리던던시 컬럼 선택선이 선택된다. 따라서, 불량 셀에 접속된 비트선 및 감지 증폭기는 사용되지 않고, 리던던시 컬럼 선택선에 접속된 감지 증폭기 및 비트선을 통해, 리던던시 메모리 셀이 선택된다.
따라서, 불량 메모리 셀이 반도체 기억 장치의 제조 공정 중에 발견된 경우에도, 리던던시 판정 회로(11 및 12)에 불량 셀의 컬럼 어드레스를 프로그래밍함으로써 구제될 수 있다.
한편, 각 판독 커맨드 입력 사이클에서, 선택된 하나의 감지 증폭기에 의해 증폭된 데이터는 각 IO선으로 전송되고, 그 후 증폭기 회로(6)에 입력된다. 증폭기 회로(6)에 의해 또한 증폭된 데이터는 판독/기록 버스 RWBUS0 내지 RWBUS3을 통해 입출력 회로(35 내지 38)로 전송되고, 그 후 미리 정해진 타이밍으로 입출력 단자 DQ0 내지 DQ3으로 출력된다.
한편, 기록 커맨드의 입력시에, 입출력 단자 DQ0 내지 DQ3에 입력된 데이터는 입출력 회로(35 내지 38) 및 기록/판독 버스 RWBUS0 내지 RWBUS3을 통해 증폭기 회로(6)로 전송되고, IO선을 통해 선택된 하나의 감지 증폭기에 기록된 다음 접속된 비트선쌍을 통해 선택된 메모리 셀에 기록된다.
상기한 반도체 기억 장치에서는, 불량 메모리 셀이 제조 공정 중에 발견된 경우에도, 반도체 기억 장치는 리던던시 판정 회로 내에 불량 셀의 컬럼 어드레스를 프로그래밍함으로써 구제될 수 있다. 그러나, 불량 셀이 리던던시 판정 회로에 접속된 리던던시 선택선수 이상으로 발생된 경우, 상기한 방법은 불가능할 것이다.
본 발명은 상기한 문제점을 해결하기 위한 것이다. 따라서, 본 발명의 목적은 불량 셀의 구제 확률을 향상시킬 수 있는 반도체 기억 장치를 제공하는 것에 있다.
본 발명의 한 형태에 따르면, 반도체 기억 장치는:
메모리 셀의 제조 공정 중에 불량 셀이 발견된 경우에 상기 불량 셀을 구제하기 위한 리던던시 셀;
입력 어드레스가 상기 불량 셀의 컬럼 어드레스인지의 여부를 판정하는 리던던시 판정 회로;
상기 리던던시 판정 회로가 상기 입력 어드레스가 상기 불량 셀의 상기 컬럼 어드레스인 것으로 판정한 경우에 리던던시 셀을 액티브로 하기 위한 리던던시 컬럼 선택선;
하나의 리던던시 컬럼 선택선에 접속된 상기 리던던시 셀을 복수의 분할된 리던던시 셀로 분할하고, 상기 분할된 리던던시 셀 각각에 상기 불량 셀의 상기 컬럼 어드레스를 구제 어드레스로서 할당하기 위한 분할 수단
을 포함한다.
즉, 본 발명에 따른 반도체 기억 장치는 하나의 리던던시 컬럼(COLUMN)에 대하여 복수의 구제 어드레스를 프로그래밍할 수 있도록 복수의 리던던시 판정 회로를 설치한다.
이에 따라, 하나의 리던던시 컬럼 선택선에 의해 선택된 복수의 메모리 셀 중 일부 리던던시 셀과 다른 리던던시 셀로, 다른 리던던시 셀에서의 구제가 가능하게 되어, 불량 셀의 구제 확률을 향상시킬 수 있다.
바람직한 구성에서, 복수의 리더던시 판정 회로는 입력 어드레스가 분할된 리던던시 셀 각각에 대하여 할당된 구제 어드레스인지를 판정하기 위해 제공된다. 반도체 기억 장치는 복수의 리던던시 판정 회로의 각각의 출력에 대하여 논리 연산을 행하기 위한 논리 연산 수단, 및 논리 연산 수단의 연산 결과에 따라 복수의 리던던시 컬럼선 중 어느 하나를 선택하기 위한 수단을 더 포함할 수 있다. 논리 연산 수단은 복수의 리던던시 판정 회로의 출력의 논리합 연산을 수행할 수 있다.
반도체 기억 장치는 리던던시 판정 회로에 의한 판정 결과에 따라 메모리 셀 내의 리던던시 셀의 입출력선과 노멀 입출력선을 스위칭하기 위한 수단을 더 포함할 수 있다. 스위칭 수단은 리던던시 셀의 입출력선과 노멀 셀의 입출력선을 스위칭하도록 구성될 수 있다. 반도체 기억 장치는 리던던시 판정 회로의 판정 결과에 상관없이 노멀 셀의 컬럼 선택선을 선택하도록 구성될 수 있다.
복수의 리던던시 판정 회로는 리던던시 셀의 분할 수에 대응하여 제공된다. 리던던시 셀은 2개로 분할될 수 있고, 리던던시 컬럼 선택선수의 2배로 리던던시 판정 회로가 제공된다. 리던던시 셀이 4개로 분할된 경우, 리던던시 판정 회로는 리던던시 컬럼 선택선수의 4배로 제공될 수 있다. 복수의 리던던시 컬럼 선택선 중 하나를 선택하기 위한 수단은 선택된 리던던시 컬럼 선택선을 구동하기 위한 버퍼 회로를 포함한다.
도 1은 본 발명에 따른 반도체 기억 장치의 일 실시예를 나타낸 회로도.
도 2는 도 1의 메모리 셀 어레이의 상세 구성을 나타낸 도면.
도 3은 도 1의 컬럼 디코더 및 리던던시 컬럼 디코더의 상세 구성을 나타낸 회로도.
도 4는 본 발명에 따른 반도체 기억 장치의 일 실시예의 동작을 나타낸 타이밍 차트.
도 5는 본 발명에 따른 반도체 기억 장치의 다른 실시예의 구성을 나타낸 회로도.
도 6은 본 발명에 따른 반도체 기억 장치의 다른 실시예의 구성을 나타낸 회로도.
도 7은 본 발명에 따른 반도체 기억 장치의 다른 실시예의 동작을 나타낸 타이밍 차트.
도 8은 본 발명의 다른 실시예의 메모리 셀 어레이의 상세 구성을 나타낸 도면.
도 9는 종래의 반도체 기억 장치의 구성을 나타낸 회로도.
도 10은 도 9의 메모리 셀 어레이의 상세 구성을 나타낸 도면.
도 11은 도 9의 컬럼 디코더 및 리던던시 컬럼 디코더의 상세 구성을 나타낸 회로도.
도 12는 종래의 반도체 기억 장치의 동작을 나타낸 타이밍 차트.
＜도면의 주요 부분에 대한 부호의 설명＞
1 : 컬럼 디코더
1a-1 ∼ 1a-n : AND 회로
2, 3 : 리던던시 컬럼 디코더
2a, 3a : 버퍼
4 : 로우 디코더
5 : 메모리 셀 어레이
6, 8a, 8b : 증폭기 회로
6a ∼ 6d : 데이터 증폭기
7, 9a, 9b : 스위칭 회로
7a ∼ 7h : 스위치
11 ∼ 18 : 리던던시 판정 회로
21 ∼ 26 : OR 회로
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다. 다음의 설명에서는, 본 발명의 이해를 돕기 위해 다수의 특정 상세를 기술한다. 그러나, 본 발명이 이들 특정 상세없이 실시될 수 있는 것은 당 분야의 숙련자에게는 명백할 것이다. 다른 예에서, 본 발명의 불필요한 불명확성을 피하기 위해 공지된 구성의 상세는 도시하지 않는다. 또한, 도 9를 참조하는 종래 기술과 관련하여 설명된 것과 동일한 구성 요소에는 동일한 참조 번호를 표기하고, 중복 설명을 피하고 본 발명의 분명한 이해를 돕기에 충분히 간략한 기재를 유지하기 위해 이러한 공통 구성 요소에 대한 상세 설명은 생략한다. 도 1에 도시된 일 실시예는 도 9에 도시된 종래의 반도체 기억 장치와 비교하여 다른 점에 대해서만 기술할 것이다.
즉, 본 발명에 따른 반도체 기억 장치의 일 실시예는 4개의 리던던시 판정 회로(11 내지 14), 4개의 OR 회로(21 내지 24) 및 스위칭 회로(7)를 제외하고는 도 9에 도시된 종래의 반도체 기억 장치와 동일한 구성을 갖는다. 그러나, 후술하는 바와 같이, 컬럼 디코더(1) 및 메모리 셀 어레이(5)의 구조는 종래의 반도체 기억 장치와 다르다.
도시된 실시예에서, OR 회로(21)는 리던던시 판정 회로(11)로부터 출력된 리던던신 판정 신호 R1과 리던던시 판정 회로(12)로부터 출력된 리던던시 판정 신호 R2의 OR를 취한다. OR 회로(21)의 출력은 리던던시 컬럼 디코더(2)에 입력된다. OR 회로(22)는 리던던시 판정 회로(13)로부터 출력된 리던던시 판정 신호 R3과 리던던시 판정 회로(14)로부터 출력된 리던던시 판정 신호 R4의 OR를 취한다. OR 회로(22)의 출력은 리던던시 컬럼 디코더(3)에 입력된다.
OR 회로(23)는 리던던시 판정 회로(11)로부터 출력된 리던던시 판정 신호 R1과 리던던시 판정 회로(13)로부터 출력된 리던던시 판정 신호 R3의 OR를 취한다. OR 회로(23)의 출력은 스위칭 회로(7)에 입력된다. OR 회로(24)는 리던던시 판정 회로(12)로부터 출력된 리던던시 판정 신호 R2와 리던던시 판정 회로(14)로부터 출력된 리던던시 판정 신호 R4의 OR를 취한다. OR 회로(24)의 출력은 스위칭 회로(7)에 입력된다.
리던던시 컬럼 디코더(2)는 OR 회로(21)의 출력을 수신하여 리던던시 선택 신호를 출력한다. 리던던시 컬럼 디코더(3)는 OR 회로(22)의 출력을 수신하여 리던던시 선택 신호를 출력한다. 스위칭 회로(7)는 OR 회로(23 및 24) 및 복수의 IO선에 접속되고, 접속 버스에 의해 증폭기 회로(6)에 또한 접속된다.
도 2는 도 1의 메모리 셀 어레이(5)의 상세 구성을 도시하고 있다. 도 2에서, 메모리 셀 어레이(5)는 리던던시 컬럼 선택선에 접속된 감지 증폭기 SA와 리던던시 컬럼 선택선에 접속된 감지 증폭기 간의 IO선들을 구별하고 있다. 양 IO선들은 동일한 스위칭 회로(7)에 접속된다.
도 3은 도 1의 컬럼 디코더(1) 및 리던던시 컬럼 디코더(2 및 3)의 상세 구성을 도시한 회로도이다. 도 3에서, 리던던시 컬럼 디코더(2 및 3)는 OR 회로(21 및 22)의 출력을 각각 수신하고 하나의 리던던시 컬럼 선택선을 구동하는 버퍼 회로(2a 및 3a)로 구성된다. 컬럼 디코더(1)는 각각 컬럼 어드레스를 수신하는 복수의 AND 회로(1a-1 내지 1a-n)로 구성된다.
한편, 증폭기 회로(6)는 판독/기록 버스 RWBUS0 내지 RWBUS3에 각각 접속된 데이터 증폭기(DA; 6a 내지 6d)로 구성된다. 스위칭 회로(7)는 OR 회로(23 및 24) 및 접속 버스에 접속된 스위치(7a 내지 7d)로 구성된다.
복수의 AND 회로(1a-1 내지 1a-n)에 각각 입력되는 복수의 컬럼 어드레스는 어드레스 당 하이(High)/로우(Low)의 상이한 조합이다. 컬럼 디코더(1)는 종래 기술의 것과 다른 것으로서, 리던던시 판정 신호의 OR를 수신하지 않는다.
한편, 스위칭 회로(7)에는, 컬럼 선택선에 접속된 감지 증폭기 SA의 데이터를 전송하는 IO선 NIO0 내지 NIO3과 리던던시 컬럼 선택선에 접속된 감지 증폭기의 데이터를 전송하는 IO선 RIO1 내지 RIO3이 접속된다.
스위칭 회로(7)에서, 각각의 OR 회로(23 및 24)의 출력 레벨에 따라, 각각 스위치(7a)는 IO선 NIO0과 RIO0 간의 접속을 스위칭하고, 스위치(7b)는 IO선 NIO1과 RIO1 간의 접속을 스위칭하며, 스위치(7c)는 IO선 NIO2와 RIO2 간의 접속을 스위칭하고, 스위치(7d)는 IO선 NIO3과 RIO3 간의 접속을 스위칭한다. 접속된 4개의 IO선의 데이터는 4개의 접속 버스를 통해 증폭기 회로(6)로 전송된다.
도 4는 본 발명에 따른 반도체 기억 장치의 일 실시예의 동작을 나타낸 타이밍 차트이다. 도 1 내지 도 4를 참조하여 본 발명에 따른 반도체 기억 장치의 일 실시예의 동작에 대하여 설명한다. 도 4에 도시된 사이클 C2, C3, 및 C4가 판독 커맨드 입력이므로, 어드레스 단자 ADD의 데이터에 대응하는 컬럼 선택선 중 하나가 선택된다. 반도체 기억 장치는 사이클 C3의 클럭의 상승시에 판독 커맨드를 수신한다. 어드레스 단자 ADD의 데이터가 리던던시 판정 회로(11)에 미리 프로그램된 리던던시 컬럼 어드레스인 경우, 프로그램된 리던던시 판정 회로(11)로부터 출력된 리던던시 판정 신호 R1이 선택 상태(하이 레벨)로 된다. 그 후, OR 회로(21 및 23)의 출력이 하이 레벨로 된다. 따라서, 대응하는 리던던시 컬럼 선택선(1)이 선택(하이 레벨)되고 다른 리던던시 컬럼 선택선(2)이 비선택(로우 레벨)된다.
다음에, 반도체 기억 장치는 사이클 C4의 클럭의 상승시에 판독 커맨드를 수신한다. 어드레스 단자 ADD의 데이터가 미리 프로그램된 리던던시 컬럼 어드레스인 경우, 프로그램된 리던던시 판정 회로(12)로부터 출력된 리던던시 판정 신호 R2가 선택 상태(하이 레벨)로 된다. 그 후, OR 회로(22 및 24)의 출력이 하이 레벨로 된다. 따라서, 대응하는 리던던시 컬럼 선택선(2)이 선택(하이 레벨)되고 다른 리던던시 컬럼 선택선(1)이 비선택(로우 레벨)된다.
한편, 사이클 C2에서, OR 회로(23 및 24)의 출력은 모두 로우 레벨이다. 사이클 C3에서, OR 회로(23)의 출력은 하이 레벨이고 OR 회로(24)의 출력은 로우 레벨이다. 사이클 C4에서, OR 회로(23)의 출력은 로우 레벨이고 OR 회로(24)의 출력은 하이 레벨이다. 따라서, IO선들은 도 4에 도시된 바와 같이 접속된다.
즉, 스위칭 회로(7)에서, 사이클 C2시, 스위치(7a)는 IO선 NIO0을 선택하고, 스위치(7b)는 IO선 NIO1을 선택하며, 스위치(7c)는 IO선 NIO2를 선택하고, 스위치(7d)는 IO선 NIO3을 선택한다. 그 후, 선택된 4개의 IO선 NIO0, NIO1, NIO2 및 NIO3 상의 데이터가 4개의 접속 버스를 통해 증폭기 회로(6)로 전송된다.
스위칭 회로(7)에서, 사이클 C3시, 스위치(7a)는 IO선 RIO0을 선택하고, 스위치(7b)는 IO선 NIO1을 선택하며, 스위치(7c)는 IO선 RIO2를 선택하고, 스위치(7d)는 IO선 NIO3을 선택한다. 그 후, 선택된 4개의 IO선 RIO0, NIO1, RIO2 및 NIO3 상의 데이터가 4개의 접속 버스를 통해 증폭기 회로(6)로 전송된다.
스위칭 회로(7)에서, 사이클 C4시, 스위치(7a)는 IO선 NIO0을 선택하고, 스위치(7b)는 IO선 RIO1을 선택하며, 스위치(7c)는 IO선 NIO2를 선택하고, 스위치(7d)는 IO선 RIO3을 선택한다. 그 후, 선택된 4개의 IO선 NIO0, RIO1, NIO2 및 RIO3 상의 데이터가 4개의 접속 버스를 통해 증폭기 회로(6)로 전송된다.
도시된 실시예에서는, 리던던시 컬럼 선택선에 대하여 2배의 리던던시 판정 회로(11 내지 14)가 제공된다. 4개의 IO선은 2조로 분할된다. 리던던시 판정 회로(11 내지 14)는 각 조에 대응하여 불량 셀의 구제를 수행하여, 불량 생산품의 구제 확률을 향상시킬 수 있다.
도 5는 본 발명에 따른 반도체 기억 장치의 다른 실시예의 구성을 나타낸 회로도이다. 도 5에서, 본 발명에 따른 반도체 장치의 다른 실시예는 각 리던던시 선택선에 대응하는 4개의 리던던시 판정 회로(11 내지 14)가 제공되며, 리던던시 판정 회로(11 내지 18)는 4개의 IO선에 대응한다. 상기한 일 실시예와 관련하여 설명된 것과 동일한 구성 요소에는 동일한 참조 번호를 표기하고, 중복 설명을 피하기 위해 이러한 공통 구성 요소에 대한 설명은 생략한다. 도 5에 도시된 다른 실시예는 도 1에 도시된 반도체 기억 장치의 일 실시예와 비교하여 다른 점에 대해서만 설명한다.
즉, 본 발명에 따른 반도체 기억 장치의 도시된 실시예는 4개의 리던던시 판정 회로(15 내지 18) 및 2개의 OR 회로(25 및 26)가 추가된 것을 제외하고는 도 1에 도시된 본 발명의 반도체 기억 장치의 상기 실시예와 동일한 구성을 갖는다.
도시된 실시예에서, OR 회로(21)는 리던던시 판정 회로(11 내지 14)의 리던던시 판정 신호 R1 내지 R4의 OR를 취하고, OR의 결과를 리던던시 컬럼 디코더(2)로 출력한다. OR 회로(22)는 리던던시 판정 회로(15 내지 18)의 리던던시 판정 신호 R5 내지 R8의 OR를 취하고, OR의 결과를 리던던시 컬럼 디코더(8)로 출력한다.
OR 회로(23)는 리던던시 판정 회로(11)의 리던던시 판정 신호 R1과 리던던시 판정 회로(15)의 리던던시 판정 신호 R5의 OR를 취하여 OR 연산의 결과를 스위칭 회로(7)로 출력한다. OR 회로(24)는 리던던시 판정 회로(12)의 리던던시 판정 신호 R2와 리던던시 판정 회로(16)의 리던던시 판정 신호 R6의 OR를 취하여 OR 연산의 결과를 스위칭 회로(7)로 출력한다.
OR 회로(25)는 리던던시 판정 회로(13)의 리던던시 판정 신호 R3과 리던던시 판정 회로(17)의 리던던시 판정 신호 R7의 OR를 취하여 OR 연산의 결과를 스위칭 회로(7)로 출력한다.
OR 회로(25)는 리던던시 판정 회로(13)의 리던던시 판정 신호 R3과 리던던시 판정 회로(17)의 리던던시 판정 신호 R7의 OR를 취하여 OR 연산의 결과를 스위칭 회로(7)로 출력한다. OR 회로(26)는 리던던시 판정 회로(14)의 리던던시 판정 신호 R4와 리던던시 판정 회로(18)의 리던던시 판정 신호 R8의 OR를 취하여 OR 연산의 결과를 스위칭 회로(7)로 출력한다.
리던던시 컬럼 디코더(2)는 OR 회로(21)의 출력을 수신하여 리던던시 컬럼 선택 신호를 출력한다. 리던던시 컬럼 디코더(3)는 OR 회로(22)의 출력을 수신하여 리던던시 컬럼 선택 신호를 출력한다. 스위칭 회로(7)는 OR 회로(23 내지 26) 및 복수의 IO선에 접속되고, 또한 접속 버스를 통해 증폭기 회로(6)에도 접속된다.
도 6은 컬럼 디코더(1) 및 리던던시 컬럼 디코더(2 및 3)의 상세 구성을 나타낸 회로도이다. 도 5에서, 리던던시 컬럼 디코더(2 및 3)는 각각 OR 회로(21 및 22)의 출력을 수신하고 하나의 리던던시 컬럼 선택선을 구동하는 버퍼 회로(2a 및 3a)로 구성된다. 컬럼 디코더(1)는 컬럼 어드레스를 수신하는 복수의 AND 회로(1a-1 내지 1a-n)로 구성된다.
증폭기 회로(6)는 판독 기록 버스 RWBUS0 내지 RWBUS3에 각각 접속된 데이터 증폭기 DA6a 내지 DA6d로 구성된다. 스위칭 회로(7)는 OR 회로(23 내지 26) 및 접속 버스에 접속된 스위치(7e 내지 7h)로 구성된다.
복수의 AND 회로(1a-1 내지 1a-n)에 입력될 컬럼 어드레스는 하나의 컬럼선만을 선택(하이 레벨)하기 위해 어드레스 당 하이(High)/로우(Low)의 조합을 구별하고 있다. 종래 기술과 달리, 컬럼 디코더(1)는 리던던시 판정 신호의 OR를 수신하지 않는다.
스위칭 회로(7)에서, 컬럼 선택선에 접속된 감지 증폭기의 데이터를 전송하는 IO선 NIO0 내지 NIO3과, 리던던시 컬럼 선택선에 접속된 감지 증폭기의 데이터의 전송하는 IO선 RIO0 내지 RIO3이 접속된다.
스위칭 회로에서, 스위치(7e)는 OR 회로(23)의 출력 레벨에 따라 IO선 NIO0과 RIO0 간을 스위칭한다. 스위치(7f)는 OR 회로(24)의 출력 레벨에 따라 IO선 NIO1과 RIO1 간을 스위칭한다. 스위치(7g)는 OR 회로(25)의 출력 레벨에 따라 IO선 NIO2와 RIO2 간을 스위칭한다. 스위치(7h)는 OR 회로(26)의 출력 레벨에 따라 IO선 NIO3과 RIO3 간을 스위칭한다. 접속된 4개의 IO선의 데이터는 4개의 접속 버스를 통해 증폭기 회로(6)로 전송된다.
상술한 바와 같이, 도시된 실시예는 각 리던던시 컬럼 선택선에 대하여 4개의 리던던시 판정 회로(11 내지 14 및 15 내지 18)를 제공하고, 각각의 리던던시 판정 회로(11 내지 18)에 대응하는 4개의 IO선을 설정하여 불량 셀을 구제한다. 따라서, 불량 생산품의 구제 확률이 향상될 수 있다.
도 7은 본 발명에 따른 반도체 기억 장치의 상기한 다른 실시예의 동작을 나타낸 타이밍 차트이다. 본 발명에 따른 반도체 기억 장치의 다른 실시예의 동작에 대하여 도 5 내지 도 7을 참조하여 설명한다. 도 4에 도시된 사이클 C2, C3 및 C4가 판독 커맨드 입력인 경우, 어드레스 단자 ADD의 데이터에 대응하는 컬럼 선택선 중 하나가 선택된다.
어드레스 단자 ADD의 데이터가 사이클 C3의 클럭의 상승시에 리던던시 판정 회로(11) 내에 미리 프로그램된 리던던시 컬럼 어드레스인 경우, 프로그램된 리던던시 판정 회로(11)로부터 출력된 리던던시 판정 신호 R1이 선택 상태(하이 레벨)로 된다. 그 후, OR 회로(21 및 23)의 출력이 하이 레벨로 된다. 따라서, 대응하는 리던던시 컬럼 선택선(2)이 선택(하이 레벨)되고 다른 리던던시 컬럼 선택선(1)이 비선택(로우 레벨)된다.
한편, 사이클 C2에서, OR 회로(23 내지 26)의 출력은 각각 로우 레벨이다. 사이클 C3에서, OR 회로(23 내지 26)의 출력은 각각 하이 레벨, 로우 레벨, 로우 레벨 및 로우 레벨이다. 사이클 C4에서, OR 회로(23 내지 26)의 출력은 각각 로우 레벨, 하이 레벨, 로우 레벨 및 로우 레벨이다. 따라서, IO선이 도 7에 도시된 바와 같이 접속된다.
즉, 사이클 C2 동안의 스위칭 회로(7)에서, 스위치(7e)는 IO선 NIO0을 선택하고, 스위치(7f)는 IO선 NIO1을 선택하며, 스위치(7g)는 IO선 NIO2를 선택하고, 스위치(7h)는 IO선 NIO3을 선택한다. 따라서, 접속된 4개의 IO선 NIO0, NIO1, NIO2 및 NIO3의 데이터는 4개의 접속 버스를 통해 증폭기 회로(6)로 전송된다.
즉, 사이클 C3 동안의 스위칭 회로(7)에서, 스위치(7e)는 IO선 RIO0을 선택하고, 스위치(7f)는 IO선 NIO1을 선택하며, 스위치(7g)는 IO선 NIO2를 선택하고, 스위치(7h)는 IO선 NIO3을 선택한다. 따라서, 접속된 4개의 IO선 RIO0, NIO1, NIO2 및 NIO3의 데이터는 4개의 접속 버스를 통해 증폭기 회로(6)로 전송된다.
즉, 사이클 C4 동안의 스위칭 회로(7)에서, 스위치(7e)는 IO선 NIO0을 선택하고, 스위치(7f)는 IO선 RIO1을 선택하며, 스위치(7g)는 IO선 NIO2를 선택하고, 스위치(7h)는 IO선 NIO3을 선택한다. 따라서, 접속된 4개의 IO선 NIO0, RIO1, NIO2 및 NIO3의 데이터는 4개의 접속 버스를 통해 증폭기 회로(6)로 전송된다.
도시된 실시예에서는, 도 7에 나타낸 바와 같이, 사이클 C3 및 C4에 접속된 IO선 중, RIO0 및 RIO1만이 리던던시 감지 증폭기에 접속된다.
상술한 바와 같이, 도시된 실시예는 각 리던던시 컬럼 선택선에 대하여 4개의 리던던시 판정 회로(11 내지 18)를 제공하고, 각각의 리던던시 판정 회로(11 내지 18)에 대응하는 4개의 IO선을 설정하여 불량 셀을 구제한다. 따라서, 불량 생산품의 구제 확률이 상기한 일 실시예보다 더 향상될 수 있다.
도 8은 본 발명에 따른 메모리 셀 어레이의 다른 실시예의 상세 구성을 나타낸 도면이다. 도 8에서, 메모리 셀 어레이(5)는 도 2의 메모리 셀 어레이(2)의 일 실시예와는 달리, I/O선이 메모리 셀(5) 외측의 다른 플레이트의 IO선에 접속되지 않는다.
한편, IO선은 컬럼 선택선에 접속되는 감지 증폭기 SA의 데이터를 전송하는 IO선과 리던던시 컬럼 선택선에 접속되는 감지 증폭기 SA의 데이터를 전송하는 IO선을 통해 분리해서 증폭기 회로(8a 및 8b)에 접속된다. 증폭기 회로(8a 및 8b)의 출력은 리던던시 판정 신호에 따라 스위칭하기 위해 스위칭 회로(9a 및 9b)에 입력된다. 스위칭 회로(9a 및 9b)의 출력은 판독/기록 버스 RWBUS0 내지 RWBUS3에 직접 공급된다.
도시된 실시예에서, 증폭기 회로(8a 및 8b) 및 스위칭 회로(9a 및 9b)는 플레이트마다 제공된다. 그러나, IO선이 플레이트마다 제공되어 부하가 감소되므로 고속 공정에 유리하다.
상술한 바와 같이, 복수의 리던던시 판정 회로(11 내지 18)가 하나의 리던던시 컬럼 선택선에 대하여 복수의 구제 어드레스의 프로그래밍을 가능케 하도록 제공되기 때문에, 하나의 리던던시 컬럼 선택선에 의해 선택된 복수의 메모리 셀의 일부로서의 리던던시 셀과 다른 리던던시 셀에 의해 불량 셀의 컬럼 어드레스가 구제될 수 있게 된다. 따라서, 불량 셀의 구제 확률이 개선될 수 있다.
본 발명의 예시적인 실시예에 대하여 설명했지만, 본 발명의 사상 및 범주 내에서 상기 및 다형한 변경, 발행 및 추가가 이루어질 수 있다. 따라서, 본 발명은 상기한 특정 실시예에 한정되는 것이 아니라, 첨부된 특허청구범위 내에 설정된 특징에 대하여 포함되고 그와 등가인 범주 내에서 실시될 수 있는 모든 가능한 실시예들을 포함한다.
상술한 바와 같이 본 발명에 따르면, 하나의 리던던시 컬럼 선택선에 의해 선택된 복수의 메모리 셀의 일부로서의 리던던시 셀과 다른 리던던시 셀에 의해, 불량 셀의 컬럼 어드레스의 구제가 가능하게 되어, 불량 셀의 구제 확률을 향상시킬 수 있다.

Claims (11)

  1. 반도체 기억 장치에 있어서,
    메모리 셀의 제조 공정 중에 불량 셀이 발견된 경우에 상기 불량 셀을 구제하기 위한 리던던시 셀;
    입력 어드레스가 상기 불량 셀의 컬럼 어드레스인지의 여부를 판정하는 리던던시 판정 회로;
    상기 리던던시 판정 회로가 상기 입력 어드레스가 상기 불량 셀의 상기 컬럼 어드레스인 것으로 판정한 경우에 리던던시 셀을 액티브로 하기 위한 리던던시 컬럼 선택선;
    하나의 리던던시 컬럼 선택선에 접속된 상기 리던던시 셀을 복수의 분할된 리던던시 셀로 분할하고, 상기 분할된 리던던시 셀 각각에 상기 불량 셀의 상기 컬럼 어드레스를 구제 어드레스로서 할당하기 위한 수단
    을 포함하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 복수의 리던던시 판정 회로는 상기 입력 어드레스가 상기 분할된 리던던시 셀마다 할당된 상기 구제 어드레스인지의 여부를 판정하기 위해 제공되는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 복수의 리던던시 판정 회로의 각각의 출력에 대하여 논리 연산을 수행하기 위한 논리 연산 수단; 및
    상기 논리 연산 수단의 연산 결과에 따라 복수의 리던던시 컬럼선 중 어느 하나를 선택하기 위한 수단
    을 더 포함하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 논리 연산 수단은 상기 복수의 리던던시 판정 회로의 출력의 논리합의 연산을 수행하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 리던던시 판정 회로에 의한 판정 결과에 따라 상기 메모리 셀 내의 상기 리던던시 셀의 입출력선과 노멀 입출력선의 스위칭을 행하기 위한 수단을 더 포함하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 스위칭 수단은 상기 리던던시 셀의 상기 입출력선과 상기 노멀 셀의 상기 입출력선을 스위칭하기 위해 구성되는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 리던던시 판정 회로의 판정 결과에 상관없이 상기 노멀 셀의 컬럼 선택선을 선택하도록 구성되는 반도체 기억 장치.
  8. 제1항에 있어서, 상기 복수의 리던던시 판정 회로는 상기 리던던시 셀의 분할수에 대응하여 제공되는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 리던던시 셀은 2개로 분할되고, 상기 리던던시 판정 회로는 상기 리던던시 컬럼 선택선수의 2배로 제공되는 반도체 기억 장치.
  10. 제8항에 있어서, 상기 리던던시 셀은 4개로 분할되고, 상기 리던던시 판정 회로는 상기 리던던시 컬럼 선택선수의 4배로 제공되는 반도체 기억 장치.
  11. 제3항에 있어서, 상기 복수의 리던던시 컬럼 선택선 중 하나를 선택하기 위한 상기 수단은 선택된 리던던시 컬럼 선택선을 구동하기 위한 버퍼 회로를 포함하는 반도체 기억 장치.
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