JP2008097675A - 半導体装置 - Google Patents

Abstract

【課題】 複数の単位ブロックに分割されたメモリセルアレイにシフト救済方式を適用する場合、高速動作が可能で救済効率が高い救済回路を備えた半導体装置を提供する。
【解決手段】 本発明の半導体装置は、メモリセルアレイを分割し少なくともビット線ＢＬの延伸方向に並んで配置された複数のマット１０と、各マット１０に接続される複数のセンスアンプＳＡを含むセンスアンプ回路部２０と、入出力ポート（Ｐ−０Ｔ、Ｐ−０Ｂ）と複数のセンスアンプＳＡとの接続を切り替え制御可能なスイッチ回路部２１と、各マット１０における不良メモリセルを特定する不良情報に基づき、不良メモリセルを有する不良ビット線に対応するセンスアンプＳＡを除外した所定数のセンスアンプＳＡと入出力ポート（Ｐ−０Ｔ、Ｐ−０Ｂ）との接続関係を保持するようにスイッチ回路部２１を制御するヒューズ回路部２２を備え、不良ビット線を冗長回路により置換して救済可能に構成される。
【選択図】 図３

Description

本発明は、メモリセルアレイにおける不良メモリセルを救済するための救済回路が設けられた半導体装置に関し、特に、シフト救済方式を採用したメモリセルアレイを有する半導体装置に関するものである。

ＤＲＡＭ等の半導体メモリの歩留まり向上を目的として、製造時に発生した不良を救済するための救済回路をメモリ回路に付加する構成が採用される。このような救済回路により、ＤＲＡＭのテスト時に検知された不良メモリセルを冗長メモリセルによって置き換えることができる。汎用的なＤＲＡＭに適用される救済方式としては、不良アドレスを予め記憶保持し、アドレス比較回路により入力アドレスとの比較を行って、比較結果が合致した場合に冗長メモリセルに置き換える構成が一般的である。

一方、半導体装置の高機能化、高集積化に伴い、汎用的なＤＲＡＭに限らず、ＤＲＡＭ等のメモリ回路と他の論理回路が同一チップ上に混載された半導体装置が要望されている。ＤＲＡＭ回路と論理回路を混載する場合は、両者の間でビット幅の広いデータを高速に転送することが要求される。しかし、上記の一般的な救済方式を採用したＤＲＡＭは、アドレス比較回路の動作に時間を要するため、高速なデータ転送に支障を来たす。このようなアドレス比較回路が不要な救済方式として、従来からシフト救済方式が知られている（例えば、特許文献１参照）。このシフト救済方式は、複数のビット線と入出力線の間の接続を切り替え制御して、不良メモリセルが検知された不良ビット線の前後で接続関係をシフトするような制御を行うので、高速動作に適している。

特開２００１−９３２９３号公報

近年のＤＲＡＭの大容量化に伴い、メモリセルアレイにおけるアクセス単位であるマット（単位ブロック）が細分化され、メモリセルアレイを多数のマットに分割した構成が一般的となっている。このようなＤＲＡＭでは、全てのマットに対してカラムデコーダ及びカラム系の選択制御線は共通に配置されるのが通常の構成であるため、シフト救済方式を適用する場合、冗長ビット線、スイッチ回路、ヒューズ回路を含む救済回路も全てのマットに対して共通に配置される。しかしながら、このような構成のＤＲＡＭにおいて、特定のマットに不良ビット線が存在する場合、全てのマットにおいて、対応するビット線が冗長ビット線に置き換えられることになる。これにより、多数の正常なビット線が連動して置き換えられてしまう。従って、複数のマットに分割されたＤＲＡＭにシフト救済方式を適用することは、救済効率の低下につながり、コストの増大を招くという問題がある。

そこで、本発明はこれらの問題を解決するためになされたものであり、複数の単位ブロックに分割されたメモリセルアレイに対してシフト救済方式を適用する場合、救済効率の低下を招くことなく高速アクセスが可能な救済回路を具備する半導体装置を提供することを目的としている。

上記課題を解決するために、本発明の半導体装置は、複数のワード線と複数のビット線の交点に複数のメモリセルが形成されたメモリセルアレイを有する半導体装置であって、前記メモリセルアレイを分割し、少なくともビット線延伸方向に並んで配置された複数の単位ブロックと、各々の前記単位ブロックに設けられ、前記ビット線を介して各々の前記メモリセルのデータを増幅する複数のセンスアンプと、各々の前記単位ブロックのデータを入出力するための入出力ポートと前記複数のセンスアンプとの接続を切り替え制御可能なスイッチ回路と、各々の前記単位ブロックにおける不良メモリセルを特定する不良情報に基づき、前記不良メモリセルを有する不良ビット線に対応するセンスアンプを除外した所定数のセンスアンプと前記入出力ポートとの接続関係を保持するように前記スイッチ回路を制御する冗長選択回路とを備えて構成される。

このような構成により、メモリセルアレイを分割した複数の単位ブロックの各々に対し、複数のセンスアンプと入出力ポートの接続を切り替えるスイッチ回路が配置され、不良情報に応じた接続関係が保持されるように冗長選択回路により切り替え制御される。よって、不良ビット線を冗長回路により置き換えて救済するための救済回路は、メモリセルアレイ全体で共有されることなく単位ブロックの各々に対して独立に設けられ、単位ブロックごとに不良ビット線を救済することが可能となる。従って、複数の単位ブロックに分割されたメモリセルアレイにシフト救済方式を適用する場合、高速アクセスを維持しつつ救済効率の低下を有効に防止し、低コストかつ高い信頼性で不良を救済することができる。

本発明において、前記冗長選択回路は、電源とグランドの間に直列接続された複数のヒューズのうち隣接するヒューズ間の各ノードを経由して前記スイッチ回路に接続され、前記不良情報に基づいて選択された一のヒューズが切断されるように構成してもよい。

本発明において、前記単位ブロックの相補対をなす２本の前記ビット線によりビット線ペアが構成され、当該ビット線ペアと前記ワード線の２つの交点の一方に前記メモリセルが形成され、各々の前記センスアンプは１組の前記ビット線ペアに対応して配置されるようにしてもよい。

本発明において、前記入出力ポートは複数の端子により構成し、前記センスアンプを介して各々の前記ビット線ペアに対応する１対の端子が１ビットを担うようにしてもよい。

本発明において、前記複数のビット線と略平行に配線された複数の選択制御線を、入力されたカラムアドレスに応じて選択的に活性化するカラムデコーダを設け、前記スイッチ回路は、隣接する２本の前記選択制御線のうち前記冗長選択回路により選択された選択制御線に応じて、各々の前記センスアンプと前記１対の端子との間の接続を切り替え制御可能な複数の第１のスイッチを含めて構成してもよい。

本発明において、前記複数のビット線と交差する方向に配線された複数の選択制御線を、入力されたカラムアドレスに応じて選択的に活性化するカラムデコーダを設け、前記スイッチ回路は、共通接続された前記選択制御線に応じて、隣接する２対の前記端子のうち前記冗長選択回路により選択された端子と各々の前記センスアンプとの間の接続を切り替え制御可能な複数の第２のスイッチを含めて構成してもよい。

本発明において、前記複数のセンスアンプ、前記スイッチ回路、前記冗長選択回路が、前記単位ブロックのビット線延伸方向の両端側に略対称的に配置され、各々の前記ビット線ペアは前記両端側のいずれか一方の前記センスアンプと接続されるように構成してもよい。この場合、前記複数のセンスアンプ、前記スイッチ回路、前記冗長選択回路が、隣接する２つの前記単位ブロックにより共有されるように構成してもよい。

本発明において、Ｎ＋１組の前記ビット線ペア及びこれに対応するＮ＋１個のセンスアンプのうち、１組のビット線ペア及び１個のセンスアンプを冗長回路として設け、前記冗長選択回路は、１組の不良ビット線ペア及び対応する１つの前記センスアンプを前記冗長回路により置き換えて、Ｎ個の前記センスアンプと前記入出力ポートとの接続関係を保持するように前記スイッチ回路を制御してもよい。

また、上記課題を解決するために、本発明の半導体装置は、複数のワード線と複数のビット線の交点に複数のメモリセルが形成されたメモリセルアレイを有する半導体装置であって、前記メモリセルアレイを分割し、少なくともビット線延伸方向に並んで配置された複数の単位ブロックと、各々の前記単位ブロックに設けられ、前記ビット線を介して各々の前記メモリセルのデータを増幅する複数のセンスアンプと、各々の前記単位ブロックのデータを入出力するための第１の入出力ポートと前記複数のセンスアンプとの接続を切り替え制御可能な第１のスイッチ回路と、各々の前記単位ブロックのデータを入出力するための第２の入出力ポートと前記複数のセンスアンプとの接続を切り替え制御可能な第２のスイッチ回路と、各々の前記単位ブロックにおける不良メモリセルを特定する不良情報に基づき、前記不良メモリセルを有する不良ビット線に対応するセンスアンプを除外した所定数のセンスアンプと前記第１の入出力ポートとの接続関係を保持するように前記第１のスイッチ回路を制御するとともに、当該所定数のセンスアンプと前記第２の入出力ポートとの接続関係を保持するように前記第２のスイッチ回路を制御する冗長選択回路とを備えて構成される。

本発明において、前記複数のビット線と略平行に配線された複数の第１の選択制御線を、入力されたカラムアドレスに応じて選択的に活性化する第１のカラムデコーダと、前記複数のビット線と交差する方向に配線された複数の第２の選択制御線を、入力されたカラムアドレスに応じて選択的に活性化する第２のカラムデコーダとを設け、前記第１のスイッチ回路は、前記第１の選択制御線に応じて切り替え制御され、前記第２のスイッチ回路は、前記第２の選択制御線に応じて切り替え制御されるように構成してもよい。

本発明において、前記第２の入出力ポートのビット幅を、前記第１の入出力ポートのビット幅より大きくしてもよい。

本発明において、前記単位ブロック、前記複数のセンスアンプ、前記第１のスイッチ回路、前記第２のスイッチ回路、前記冗長選択回路を含むメモリブロックを構成し、複数の前記メモリブロックに対して前記第１のカラムデコーダと前記第２のカラムデコーダを配置してメモリ回路を構成してもよい。この場合、前記複数のメモリブロックをビット線方向及びビット線直交方向に配置し、それぞれの前記第１の入出力ポートを共通の入出力線を介して相互接続し、それぞれの前記第２の入出力ポートを共通の入出力線を介して相互接続してもよい。さらに、前記第１の入出力ポートを外部接続し、前記第２の入出力ポートを内部の論理回路に接続してもよい。

本発明によれば、メモリセルアレイを分割した複数の単位ブロックのそれぞれに対し、複数のセンスアンプ、スイッチ回路、冗長選択回路を付加することで、不良ビット線の救済回路が構成される。よって、アドレス比較が不要なシフト救済方式を適用する場合、メモリセルアレイの全体に比べてビット線の延伸方向の長さが細分化された単位ブロックに対して救済回路が設けられるので、不良ビット線の救済効率を向上させることができる。特に、メモリ回路と論理回路が混載された半導体装置に適用する場合には、アドレス比較回路が不要であるためメモリ回路と論理回路の間の高速なデータ転送を確保しつつ、低コストかつ高性能の半導体装置を実現することができる。

以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体メモリとしてのＤＲＡＭと論理回路を混載して構成される半導体装置に対して本発明を適用する場合の形態として、第１〜第３実施形態を順次説明する。

（第１実施形態）
第１実施形態においては、汎用的な入出力インターフェースを備えたＤＲＡＭに対して本発明を適用する場合を説明する。図１は、第１実施形態のＤＲＡＭの概略構成を示すブロック図である。図１に示すＤＲＡＭは、４つのマット１０と、各マット１０に隣接する５つのマット周辺カラム系回路１１と、マット１０ごとの４つのロウデコーダ１２と、カラムデコーダ１３と、アレイ制御回路１４と、リフレッシュアドレスカウンタ１５と、データ入出力回路１６を含んで構成される。なお、実際のメモリセルアレイは、所定数のマット１０をそれぞれ含む複数のバンクに区分され、各バンク単位で動作が制御されるが、図１ではバンクの区分は図示されていない。

マット１０は、メモリセルアレイを分割した単位ブロックであり、複数のビット線とこれに直交する複数のワード線の交点に形成された多数のメモリセルからなる。図１に示すように、４つのマット１０がビット線延伸方向に並んで配置されている。第１実施形態では、不良メモリセルを救済するための冗長メモリセルが、各マット１０内の１組又は２組のビット線ペアに設けられている。実際に、ＤＲＡＭにおいて特定のビット線ペアに不良メモリセルが検知された場合、後述の回路構成に基づいて冗長メモリセルを有する上記のビット線ペアにより置き換えられる。

一方、マット１０の両側には、センスアンプやスイッチ回路等のカラム系の回路群を含むマット周辺カラム系回路１１が配置されている。両端を除いた３つのマット周辺カラム系回路１１は隣接する２つのマット１０に共有されている。一方、両端の２つのマット周辺カラム系回路１１は、１つのマット１０のみに付随する。このような構成は、共有センスアンプ方式の採用を前提としたものである。

４つのロウデコーダ１２は、各マット１０のワード線延伸方向の一端にそれぞれ配置され、入力されたロウアドレスに対応するマット１０ごとのワード線を選択する。カラムデコーダ１３は、４つのマット１０のビット線延伸方向の一端に配置され、入力されたカラムアドレスに対応するビット線を選択する。図１の構成においては、ビット線を選択するための複数の選択制御線がカラムデコーダ１３から各マット１０に共通に配線されているが、詳細な構成については後述する。

アレイ制御回路１４は、外部から入力される制御コマンドに応じて、各マット１０及び各マット周辺カラム系回路１１の動作を制御する。また、アレイ制御回路１４は、各ロウデコーダ１２に対してロウアドレスに基づくワード線選択信号を供給し、各マット周辺カラム系回路１１に対して動作制御のための制御信号を供給する。一方、リフレッシュアドレスカウンタ１５は、リフレッシュ動作の対象となるワード線に対応するリフレッシュアドレスをカウントアップし、アレイ制御回路１４に送出する。

データ入出力回路１６は、各マット周辺カラム系回路１１を介して各マット１０のカラムアドレスに対応するリードデータ／ライトデータを外部との間で入出力する。第１実施形態では、汎用的な入出力インターフェースに従い、データ入出力回路１６により入出力されるデータは後述するようにビット幅が狭くなっている。

図１の例では、４つのマット１０が並んで配置された構成を示しているが、マット１０の数は４つに限られず、ビット線延伸方向に並んで配置されたＮ個のマット１０と、隣接する２つのマット１０に共有されるＮ−１個のマット周辺カラム系回路１１と、両端に位置する２つのマット周辺カラム系回路１１を含む構成に対して本発明を適用することができる。

次に、第１実施形態のＤＲＡＭの要部構成について図２及び図３を参照して説明する。以下では、図１の構成のうち、１つのマット１０とその両側の２つのマット周辺カラム系回路１１及びカラムデコーダ１３を含む回路部分の構成を具体的に説明する。それぞれ、図２がマット１０の詳細な構成に対応し、図３がマット周辺カラム系回路１１の詳細な構成に対応する。なお、マット周辺カラム系回路１１は、センスアンプ回路部２０、スイッチ回路部２１、ヒューズ回路部２２に区分される。

図２に示すように、マット１０においては、複数のワード線ＷＬとそれに直交する複数のビット線ＢＬが配置され、ワード線ＷＬとビット線ＢＬの交点に多数のメモリセルＭＣが形成されている。図２では説明の便宜上、マット１０内に８本のワード線ＷＬと２０本のビット線ＢＬが配置される例を示しているが、実際には、より多数のワード線ＷＬとビット線ＢＬを配置してマットが構成される。

ビット線ＢＬは相補対をなす２本が１組となってビット線ペアＢＰを構成する。図２に示すように、各ビット線ペアＢＰと１本のワード線ＷＬの２つの交点のうち、いずれかの交点にのみ１つのメモリセルＭＣが形成される。従って、図１では１６０個（８×２０）の交点が存在するので、その半数の８０個のメモリセルＭＣが形成されることになる。一般には、マット１０内にＭ本のワード線ＷＬとＮ本のビット線ＢＬが配置される場合、Ｍ×Ｎ／２個のメモリセルＭＣが形成され、全部でＭ×Ｎ／２ビットのデータを記憶保持することができる。なお、図１のメモリセルＭＣの各交点への配置パターンは一例であり、同様のデータを記憶保持し得る多様な配置パターンを採用することができる。

センスアンプ回路部２０には、それぞれ５組のビット線ペアＢＰに対応する複数のセンスアンプＳＡが含まれる。すなわち、１本置きの２本のビット線ＢＬが全部で１０組のビット線ペアＢＰを構成し、そのうちの５組のビット線ペアＢＰが左側の５個のセンスアンプＳＡに接続され、残りの５組のビット線ペアＢＰが右側の５個のセンスアンプＳＡに接続される。各々のセンスアンプＳＡは、接続されるビット線ペアＢＰを介してメモリセルＭＣの蓄積電荷により生じる微小電位を増幅し、メモリセルＭＣに再書き込みするように動作する。

次に、図３のスイッチ回路部２１は、ビット線ペアＢＰに対応する複数の第１スイッチＳＷ１を含んで構成される。それぞれの第１スイッチＳＷ１は、ビット線ペアＢＰに対応するセンスアンプＳＡの両端と、入出力ポートに接続される一対の入出力線２３Ｔ、２３Ｂとの間の接続状態を制御するために配置されている。ここで、第１スイッチＳＷ１の回路構成を拡大して図４に示す。

図４に示すように、第１スイッチＳＷ１は、８つのＮＭＯＳトランジスタＮ１１〜Ｎ１８から構成され、１対の入力端子Ｔ１１、Ｔ１２と、１対の出力端子Ｔ１３、Ｔ１４と、４つの制御用の端子Ｔ１５、Ｔ１６、Ｔ１７、Ｔ１８が設けられている。入力端子Ｔ１１、Ｔ１２はセンスアンプＳＡの両端と接続され、出力端子Ｔ１３、Ｔ１４は、一対の入出力線２３Ｔ、２３Ｂと接続される。一方の入力端子Ｔ１１と一方の出力端子Ｔ１３の間は、２つのＮＭＯＳトランジスタＮ１１、Ｎ１２が直列接続される第１のパスと、２つのＮＭＯＳトランジスタＮ１３、Ｎ１４が直列接続される第２のパスにより結ばれる。また、他方の入力端子Ｔ１２と他方の出力端子Ｔ１４の間は、２つのＮＭＯＳトランジスタＮ１５、Ｎ１６が直列接続される第１のパスと、２つのＮＭＯＳトランジスタＮ１７、Ｎ１８が直列接続される第２のパスにより結ばれる。

端子Ｔ１５は２つのＮＭＯＳトランジスタＮ１１、Ｎ１５の各ゲートに接続され、端子Ｔ１６は２つのＮＭＯＳトランジスタＮ１２、Ｎ１６の各ゲートに接続される。また、端子Ｔ１７は２つのＮＭＯＳトランジスタＮ１３、Ｎ１７の各ゲートに接続され、端子Ｔ１８は２つのＮＭＯＳトランジスタＮ１４、Ｎ１８の各ゲートに接続される。このような構成により、入力から出力に至る２系統のパスが切り替え制御される。まず、上側の端子Ｔ１５、Ｔ１６がともにハイに制御され、かつ下側の端子Ｔ１７、Ｔ１８の少なくとも一方がローに制御されると、入力端子Ｔ１１、Ｔ１２と出力端子Ｔ１３、Ｔ１４の間は上述の第１のパスを経由して接続される。これに対し、下側の端子Ｔ１７、Ｔ１８がともにハイに制御され、かつ上側の端子Ｔ１５、Ｔ１６の少なくとも一方がローに制御されると、入力端子Ｔ１１、Ｔ１２と出力端子Ｔ１３、Ｔ１４の間は上述の第２のパスを経由して接続される。

なお、マット１０に対する書き込み動作の場合は、第１スイッチＳＷ１の入出力関係は逆になり、入力端子Ｔ１１、Ｔ１２が出力端子として機能し、出力端子Ｔ１３、Ｔ１４が入力端子として機能する。

図３に戻って、図４のように構成される第１スイッチＳＷ１により、上述の入力端子Ｔ１１、Ｔ１２に接続されるセンスアンプＳＡの両端と、上述の出力端子Ｔ１３、Ｔ１４に接続される入出力線２３Ｔ、２３Ｂとの間の接続を、第１のパス又は第２のパスのいずれかに切り替えることができる。各スイッチ回路部２１に含まれる５個の第１スイッチＳＷ１において、端子Ｔ１５〜Ｔ１８の状態を適切に制御することにより、後述するように、５組のビット線ペアＢＰのうちの１組を、入出力線２３Ｔ、２３Ｂと常に非接続の状態に保つことができる。なお、両側のスイッチ回路部２１においては、それぞれの第１スイッチＳＷ１が対称的な接続関係となっている。

図２に示すカラムデコーダ１３からは、４本の選択制御線ＹＳ１〜ＹＳ４が出力され、カラムアドレスに応じて選択制御線ＹＳ１〜ＹＳ４の１本が選択的に活性化される。４本の選択制御線ＹＳ１〜ＹＳ４は、概ねビット線ＢＬの方向に沿って配線され、スイッチ回路部２１において隣接する２つの第１スイッチＳＷ１のうち、一方の端子Ｔ１５（図３の上側）及び他方の端子Ｔ１７（図３の下側）にそれぞれ接続される。両側の第１スイッチＳＷ１の対称性から、選択制御線ＹＳ１〜ＹＳ４の各々は、全部で４つの接続用端子Ｔ１５又はＴ１７に接続されている。

図３に示す１対の入出力線２３Ｔ、２３Ｂは、概ねビット線ＢＬと直交方向に配線され、一端が入出力ポートとして規定されている。すなわち、一方の入出力線２３Ｔに対応する端子Ｐ−０Ｔと他方の入出力線２３Ｂに対応する端子Ｐ−０Ｂとにより、１ビットを担う入出力ポートが構成される。そして、スイッチ回路部２１により選択された１組のビット線ペアＢＰのデータが、入出力線２３Ｔ、２３Ｂを経由して入出力ポートとの間で伝送される。入出力線２３Ｔ、２３Ｂ及び入出力ポートは、両側のスイッチ回路部２１について対称的に配置され、外部の共通ノード（不図示）で接続されている。

次に、図３のヒューズ回路部２２は、メモリセルアレイ１０のテスト時に得られる不良情報に従って選択的に切断される５つのヒューズＦを配置した回路であり、本発明の冗長選択回路として機能する。５つのヒューズＦは、電源に接続された抵抗Ｒとグランドの間に直列接続され、隣接する２つのヒューズＦ間のノードＮが直列形態に接続される２段のインバータＩａ、Ｉｂの入力に接続される。隣接する２つの第１スイッチＳＷ１に対し、前段のインバータＩａの出力が一方の第１スイッチＳＷ１の端子Ｔ１６に接続され、後段のインバータＩｂの出力が他方の第１スイッチＳＷ１の端子Ｔ１８に接続される。

半導体装置のテスト時の不良メモリセルの検知結果に応じて、５つヒューズＦの中から選択された１つのヒューズＦが切断される。例えば、外部から目的のヒューズＦにレーザを照射して加熱することにより切断する方法がある。５つのヒューズＦが非切断の状態のときは全ての上記ノードＮがローに保持されるが、いずれかのヒューズＦが切断されたときは、その位置を基準に上部の各ノードＮは抵抗Ｒを介してハイとなり下部の各ノードＮはローとなる。

以下、図５〜図１０を用いて、ヒューズ回路部２２の状態とスイッチ回路部２１の切り替えに基づき制御されるマット周辺カラム系回路１１の救済動作について説明する。図５の表においては、不良メモリセルが検知されたビット線ペアＢＰの位置と、切断されるヒューズＦと、第１スイッチＳＷ１の端子Ｔ１６、Ｔ１８の制御状態の関係を示している。ここで、５組のビット線ペアＢＰと、５つの第１スイッチＳＷ１と、５つのヒューズＦにそれぞれ番号を付加して表すものとする。図３においては、左側のセンスアンプ回路部２０に接続されるビット線ペアＢＰを図３の上側から順にビット線ペアＢＰ０、ＢＰ１、ＢＰ２、ＢＰ３、ＢＰ４と表記し、５つの第１スイッチＳＷ１を図３の上側から順にＳＷ１（０）、ＳＷ１（１）、ＳＷ１（２）、ＳＷ１（３）、ＳＷ１（４）と表記し、５つのヒューズＦを図３の上側から順にＦ０、Ｆ１、Ｆ２、Ｆ３、Ｆ４と表記する。

図５の状態１Ａは、不良メモリセルを含むビット線ペアＢＰが存在しない場合に対応し、最上部のヒューズＦ０が切断される。４つのノードＮは、ヒューズＦ０を切断するか否かに関わらずローになるが、この場合は抵抗Ｒを経由して無駄な電流が流れることを防止するためヒューズＦ０を切断するものである。この状態１Ａでは、４つの第１スイッチＳＷ１（１）〜（４）の各端子Ｔ１６は、各インバータＩａを介してハイに制御され、４つの第１スイッチＳＷ１（０）〜（３）の各端子Ｔ１８は、各インバータＩｂを介してローに制御される。なお、図３に示されるように、第１スイッチＳＷ１（０）の端子Ｔ１６と第１スイッチＳＷ１（４）の端子Ｔ１８は、ともにローに固定されている。

一方、図５の状態１Ｂ〜１Ｅは、ビット線ペアＢＰ１〜ＢＰ４のいずれかに不良メモリセルが検知される場合に対応し、番号が対応するヒューズＦ１〜Ｆ４のいずれかが切断される。なお、最上部のビット線ペアＢＰ０については、対応するセンスアンプＳＡとともに冗長回路として設けられているので、不良メモリセルが存在したとしても、状態１Ａに従って制御される。

図５に示すように、不良ビット線ペアに対応して切断されるヒューズＦの位置が変わることに伴い、５つの第１スイッチＳＷ１（０）〜（４）に対し、それぞれの端子Ｔ１６、Ｔ１８の状態が切り替わる。すなわち、切断されるヒューズＦの番号に対応する第１スイッチＳＷ１は端子Ｔ１６、Ｔ１８がともにローに制御され、そこを基準に、番号が小さい第１スイッチＳＷ１は端子Ｔ１６がローかつ端子Ｔ１８がハイに制御され、番号が大きい第１スイッチＳＷ１は端子Ｔ１６がハイかつ端子Ｔ１８がローに制御される。

図６〜図１０では、図５の表に対応して、状態１Ａ〜１Ｅのそれぞれに制御されたときの左側のマット周辺カラム系回路１１の回路構成と等価な接続状態を示している。図６は、図５の状態１Ａに対応する接続状態図である。図６において、カラムデコーダ１３から出力される４本の選択制御線ＹＳ１〜ＹＳ４が、最上部の第１スイッチＳＷ１（０）を除いた４つの第１スイッチＳＷ１（１）〜（４）を切り替え制御する。そして、選択制御線ＹＳ１〜ＹＳ４のいずれか１本が選択されると、対応する第１スイッチＳＷ１のパスが形成され、センスアンプＳＡの両端が一対の入出力線２３Ｔ、２３Ｂに直結される。このように、不良メモリセルが検知されない正常な動作においては、冗長回路としてのビット線ペアＢＰ０が非接続となる。

図７は、図５の状態１Ｂに対応する接続状態図である。図７に示すように、上述の４本の選択制御線ＹＳ１〜ＹＳ４が、２番目に位置する第１スイッチＳＷ１（１）を除いた４つの第１スイッチＳＷ１（０）、（２）〜（４）を切り替え制御し、選択制御線ＹＳ１〜ＹＳ４のうちの選択された１本に対応して上記と同様に第１スイッチＳＷ１のパスが形成される。このように、２番目のビット線ペアＢＰ１に不良メモリセルが検知される場合、ビット線ペアＢＰ１が隣接する冗長回路としてのビット線ペアＢＰ０にシフトした状態で使用される。

図８は、図５の状態１Ｃに対応する接続状態図である。図８に示すように、上述の４本の選択制御線ＹＳ１〜ＹＳ４が、３番目に位置する第１スイッチＳＷ１（２）を除いた４つの第１スイッチＳＷ１（０）、（１）、（３）、（４）を切り替え制御し、選択制御線ＹＳ１〜ＹＳ４のうちの選択された１本に対応して上記と同様に第１スイッチＳＷ１のパスが形成される。このように、３番目のビット線ペアＢＰ２に不良メモリセルが検知される場合、２組のビット線ペアＢＰ１、２が冗長回路の方向の２組のビット線ペアＢＰ０、１にシフトした状態で使用される。

図９は、図５の状態１Ｄに対応する接続状態図である。図９に示すように、上述の４本の選択制御線ＹＳ１〜ＹＳ４が、４番目に位置する第１スイッチＳＷ１（３）を除いた４つの第１スイッチＳＷ１（０）〜（２）、（４）を切り替え制御し、選択制御線ＹＳ１〜ＹＳ４のうちの選択された１本に対応して上記と同様に第１スイッチＳＷ１のパスが形成される。このように、４番目のビット線ペアＢＰ３に不良メモリセルが検知される場合、３組のビット線ペアＢＰ１〜３が冗長回路の方向の３組のビット線ペアＢＰ０〜２にシフトした状態で使用される。

図１０は、図５の状態１Ｅに対応する接続状態図である。図１０に示すように、上述の４本の選択制御線ＹＳ１〜ＹＳ４が、５番目に位置する第１スイッチＳＷ１（４）を除いた４つの第１スイッチＳＷ１（０）〜（３）を切り替え制御し、選択制御線ＹＳ１〜ＹＳ４のうちの選択された１本に対応して上記と同様に第１スイッチＳＷ１のパスが形成される。このように、５番目のビット線ペアＢＰ４に不良メモリセルが検知される場合、４組のビット線ペアＢＰ１〜４が冗長回路の方向の４組のビット線ペアＢＰ０〜３にシフトした状態で使用される。

なお、図６〜図１０においては、左側のマット周辺カラム系回路１１における救済動作について説明したが、右側のマット周辺カラム系回路１１についても対称的な動作を想定して同様に考えることができる。この場合、左側のマット周辺カラム系回路１１により１組のビット線ペアＢＰの不良が救済できるが、それとは独立に右側のマット周辺カラム系回路１１により他の１組のビット線ペアＢＰの不良が救済できる。よって、マット１０全体では２組のビット線ペアＢＰの不良を救済することができる。

以上説明したように、第１実施形態のＤＲＡＭは、メモリアレイを分割したマット１０ごとに、それぞれ冗長回路を設けて不良ビット線の救済動作を行うことができる。よって、第１実施形態のＤＲＡＭにおいては各マット１０が救済単位となり、特定のマット１０内で不良ビット線が存在する場合であっても、他のマット１０に影響が及ばない。そのため、従来の構成では複数の不良ビット線を救済できない場合であっても、第１実施形態の構成では、異なるマット１０に分散して存在する複数の不良ビット線を個別に救済可能となり、全体の救済効率を向上させることができる。また、マット１０内でシフト救済方式を採用しているのでアドレス比較回路が不要となり、高速な救済動作により入出力ポートを経由する転送時間を高速に保つことができる。

（第２実施形態）
第２実施形態においては、内部接続用のビット幅の広い入出力インターフェースを備えたＤＲＡＭに対して本発明を適用する場合を説明する。図１１は、第２実施形態のＤＲＡＭの概略構成を示すブロック図である。図１１に示すＤＲＡＭは、４つのマット１０と、５つのマット周辺カラム系回路３１と、４つのロウデコーダ１２と、カラムデコーダ３２と、アレイ制御回路１４と、リフレッシュアドレスカウンタ１５と、データ入出力回路３３を含んで構成される。第１実施形態の図１と比較すると、マット周辺カラム系回路３１、カラムデコーダ３２、データ入出力回路３３の構成が異なるが、それ以外については共通の構成となっているので説明を省略する。

５つのマット周辺カラム系回路３１は、図１と同様に配置されるが、後述するようにスイッチ回路部の構成が異なっている。カラムデコーダ３２は、４つのマット１０のビット線直交方向の一端に配置され、入力されたカラムアドレスに対応するビット線を選択するために出力される所定数の選択制御線がビット線ＢＬと交差する方向に配線されている。データ入出力回路３３は、各マット周辺カラム系回路３１を介して各マット１０のデータを外部との間で入出力するが、その入出力線が広いビット幅に対応するためにビット線ＢＬの方向に沿って配線されている。なお、それぞれの具体的な構成及び動作については後述する。

次に、第２実施形態のＤＲＡＭの要部構成について図１２を参照して説明する。ここでは、主に両側の２つのマット周辺カラム系回路３１及びカラムデコーダ３２を含む回路部分の構成について具体的に説明する。図１２に示すように、マット周辺カラム系回路３１は、センスアンプ回路部２０、スイッチ回路部４１、ヒューズ回路部２２に区分される。なお、マット１０の構成と、マット周辺カラム系回路３１におけるセンスアンプ回路部２０及びヒューズ回路部２２の構成は、第１実施形態と同様であるので説明を省略する。

図１２に示すスイッチ回路部４１は、ビット線ペアＢＰに対応する複数の第２スイッチＳＷ２を含んで構成される。それぞれの第２スイッチＳＷ２は、ビット線ペアＢＰに対応するセンスアンプＳＡの両端と入出力ポートとの間の接続状態を制御するために配置されている。ここで、第２スイッチＳＷ２の回路構成を拡大して図１３に示す。

図１３に示すように、第２スイッチＳＷ２は、６つのＮＭＯＳトランジスタＮ２１〜Ｎ２６から構成され、１対の入力端子Ｔ２１、Ｔ２２と、２対の出力端子Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６と、４つの制御用の端子Ｔ２７、Ｔ２８、Ｔ２９、Ｔ３０が設けられている。入力端子Ｔ２１、Ｔ２２はセンスアンプＳＡの両端と接続され、出力端子Ｔ２３〜Ｔ２６は、Ｔ２３、Ｔ２４又はＴ２５、Ｔ２６のいずれか２つが入出力ポートに接続される。入力端子Ｔ２１からは、ＮＭＯＳトランジスタＮ２１を挟んで分岐し、一方のパスがＮＭＯＳトランジスタＮ２２を挟んで出力端子Ｔ２３に接続され、他方のパスがＮＭＯＳトランジスタＮ２３を挟んで出力端子Ｔ２５に接続される。同様に、入力端子Ｔ２２からは、ＮＭＯＳトランジスタＮ２４を挟んで分岐し、一方のパスがＮＭＯＳトランジスタＮ２５を挟んで出力端子Ｔ２４に接続され、他方のパスがＮＭＯＳトランジスタＮ２６を挟んで出力端子Ｔ２６に接続される。

共通接続される２つの端子Ｔ２７、Ｔ２９は、２つのＮＭＯＳトランジスタＮ２１、Ｎ２４の各ゲートに接続される。また、端子Ｔ２８は２つのＮＭＯＳトランジスタＮ２２、Ｎ２５の各ゲートに接続され、端子Ｔ３０は２つのＮＭＯＳトランジスタＮ２３、Ｎ２６の各ゲートに接続される。このような構成により、入力から出力に至る２系統のパスが切り替え制御される。まず、端子Ｔ２７（Ｔ２９）、Ｔ２８がハイ、かつ端子Ｔ３０がローに制御されると、入力端子Ｔ２１、Ｔ２２が上側の出力端子Ｔ２３、Ｔ２４に接続される。これに対し、端子Ｔ２７（Ｔ２９）、Ｔ３０がハイ、かつ端子Ｔ２８がローに制御されると、入力端子Ｔ２１、Ｔ２２が下側の出力端子Ｔ２５、Ｔ２６に接続される。

図１２に戻って、図１３のように構成される第２スイッチＳＷ２により、上述の入力端子Ｔ２１、Ｔ２２に接続されるセンスアンプＳＡの両端と、上述の出力端子Ｔ２３〜Ｔ２６に接続される入出力ポートの端子の組み合せを選択的に切り替えることができる。各スイッチ回路部４１に含まれる５個の第２スイッチＳＷ２において、端子Ｔ２７〜Ｔ３０の状態を適切に制御することにより、後述するように、５組のビット線ペアＢＰのうちの１組を入出力ポートと常に非接続の状態に保つことができる。なお、両側のスイッチ回路部４１において、それぞれの第２スイッチＳＷ２が対称的な接続関係となっている。

図１２に示すカラムデコーダ３２からは、２本の選択制御線Ｓ１、Ｓ２が出力され、カラムアドレスに応じて選択制御線Ｓ１、Ｓ２の１本が選択的に活性化される。２本の選択制御線Ｓ１、Ｓ２は、概ねビット線ＢＬの直交方向に沿って配線され、一方の選択制御線Ｓ１が左側のスイッチ回路部４１の５つの第２スイッチＳＷ２の各端子Ｔ２７、Ｔ２９に共通に接続され、他方の選択制御線Ｓ２が右側のスイッチ回路部４１の５つの第２スイッチＳＷ２の各端子Ｔ２７、Ｔ２９に共通に接続される。

スイッチ回路部４１において規定される入出力ポートは、４対のポート（各１対がＴ側とＢ側のポートからなる）を含んでいる。すなわち、１対の端子Ｐ−０Ｔ、Ｐ−０Ｂと、１対の端子Ｐ−１Ｔ、Ｐ−１Ｂと、１対の端子Ｐ−２Ｔ、Ｐ−２Ｂと、１対の端子Ｐ−３Ｔ、Ｐ−３Ｂにより入出力ポートが構成され、全部で４ビットのデータを担う。各々の１対のポートは、隣接する２つの第２スイッチＳＷ２のうち、一方の端子Ｔ２５及び他方の端子Ｔ２３にＴ側のポートが接続され、一方の端子Ｔ２６及び他方の端子Ｔ２４にＢ側のポートが接続される。なお、入出力ポートは、両側のスイッチ回路部４１について共通に設定され、外部の共通ノード（不図示）で接続されている。

図１２のヒューズ回路部２２は、第１実施形態の場合と同様の構成を備え、かつ同様に動作する。そして、隣接する２つの第２スイッチＳＷ２に対し、前段のインバータＩａの出力が一方の第２スイッチＳＷ２の端子Ｔ２８に接続され、後段のインバータＩｂの出力が他方の第２スイッチＳＷ２の端子Ｔ３０に接続される。

以下、図１４〜図１９を用いて、ヒューズ回路部２２の状態とスイッチ回路部４１の切り替えに基づき制御されるマット周辺カラム系回路３１の救済動作について説明する。図１４の表においては、不良メモリセルが検知されたビット線ペアＢＰの位置と、切断されるヒューズＦと、第２スイッチＳＷ２の端子Ｔ２８、Ｔ３０の制御状態の関係を示している。なお５組のビット線ペアＢＰと、５つの第２スイッチＳＷ２と、５つのヒューズＦに対しては、図５の場合と同様の番号を付加して表すものとする。

図１４の状態２Ａは、図５の状態１Ａと同様、不良メモリセルを含むビット線ペアＢＰが存在しない場合に対応し、最上部のヒューズＦ０が切断される。この状態２Ａでは、４つの第２スイッチＳＷ２（１）〜（４）の各端子Ｔ２８は、各インバータＩａを介してハイに制御され、４つの第２スイッチＳＷ２（０）〜（３）の各端子Ｔ３０は、各インバータＩｂを介してローに制御される。なお、図１２に示されるように、第２スイッチＳＷ２（０）の端子Ｔ２８と第２スイッチＳＷ２（４）の端子Ｔ３０は、ともにローに固定されている。

一方、図１４の状態２Ｂ〜２Ｅは、ビット線ペアＢＰ１〜ＢＰ４のいずれかに不良メモリセルが検知される場合に対応し、番号が対応するヒューズＦ１〜Ｆ４のいずれかが切断される。図１４に示すように、不良ビット線ペアに対応して切断されるヒューズＦの位置が変わることに伴い、５つの第２スイッチＳＷ２（０）〜（４）に対し、それぞれの端子Ｔ２８、Ｔ３０の状態が切り替わる。すなわち、切断されるヒューズＦの番号に対応する第２スイッチＳＷ２は端子Ｔ２８、Ｔ３０がともにローに制御され、そこを基準に、番号が小さい第２スイッチＳＷ２は端子Ｔ２８がローかつ端子Ｔ３０がハイに制御され、番号が大きい第２スイッチＳＷ２は端子Ｔ２８がハイかつ端子Ｔ３０がローに制御される。

図１５〜図１９では、図１４の表に対応させて、状態２Ａ〜２Ｅのそれぞれに制御されたときの左側のマット周辺カラム系回路３１の回路構成と等価な接続状態図を示している。図１５は、図１４の状態２Ａに対応する接続状態図である。図１５において、カラムデコーダ３２から出力される１本の選択制御線Ｓ１が、全ての第２スイッチＳＷ２（０）〜（４）に共通に接続されるとともに、入出力ポートのうち４対の端子Ｐ−０Ｔ（Ｂ）、Ｐ−１Ｔ（Ｂ）、Ｐ−２Ｔ(Ｂ)、Ｐ-３Ｔ(Ｂ)が、順に４つの第２スイッチＳＷ２（１）〜（４）のパスに接続されている。一方、第２スイッチＳＷ２（０）のパスには入出力ポートが接続されない。このように、不良メモリセルが検知されない正常な動作においては、冗長回路としてのビット線ペアＢＰ０が非接続となる。

図１６は、図１４の状態２Ｂに対応する接続状態図である。図１６に示すように、入出力ポートの上述の４対のＰ−０Ｔ（Ｂ）、Ｐ−１Ｔ（Ｂ）、Ｐ−２Ｔ(Ｂ)、Ｐ-３Ｔ(Ｂ)が、２番目に位置する第２スイッチＳＷ２（１）を除いた４つの第２スイッチＳＷ２（０）、（２）〜（４）のパスに接続されている。このように、２番目のビット線ペアＢＰ１に不良メモリセルが検知される場合、ビット線ペアＢＰ１が隣接する冗長回路としてのビット線ペアＢＰ（０）にシフトした状態で使用される。

図１７は、図１４の状態２Ｃに対応する接続状態図である。図１７に示すように、入出力ポートの上述の４対のＰ−０Ｔ（Ｂ）、Ｐ−１Ｔ（Ｂ）、Ｐ−２Ｔ(Ｂ)、Ｐ-３Ｔ(Ｂ)が、３番目に位置する第２スイッチＳＷ２（２）を除いた４つの第２スイッチＳＷ２（０）、(１)、（３）、（４）のパスに接続されている。このように、３番目のビット線ペアＢＰ２に不良メモリセルが検知される場合、２組のビット線ペアＢＰ１、２が冗長回路の方向の２組のビット線ペアＢＰ０、１にシフトした状態で使用される。

図１８は、図１４の状態２Ｄに対応する接続状態図である。図１８に示すように、入出力ポートの上述の４対のＰ−０Ｔ（Ｂ）、Ｐ−１Ｔ（Ｂ）、Ｐ−２Ｔ(Ｂ)、Ｐ-３Ｔ(Ｂ)が、４番目に位置する第２スイッチＳＷ２（３）を除いた４つの第２スイッチＳＷ２（０）〜(２)、（４）のパスに接続されている。このように、４番目のビット線ペアＢＰ３に不良メモリセルが検知される場合、３組のビット線ペアＢＰ１〜３が冗長回路の方向の３組のビット線ペアＢＰ０〜２にシフトした状態で使用される。

図１９は、図１４の状態２Ｅに対応する接続状態図である。図１９に示すように、入出力ポートの上述の４対のＰ−０Ｔ（Ｂ）、Ｐ−１Ｔ（Ｂ）、Ｐ−２Ｔ(Ｂ)、Ｐ-３Ｔ(Ｂ)が、５番目に位置する第２スイッチＳＷ２（４）を除いた４つの第２スイッチＳＷ２（０）〜(３)のパスに接続されている。このように、５番目のビット線ペアＢＰ４に不良メモリセルが検知される場合、４組のビット線ペアＢＰ１〜４が冗長回路の方向の４組のビット線ペアＢＰ０〜３にシフトした状態で使用される。

なお、図１５〜図１９においては、左側のマット周辺カラム系回路３１における救済動作について説明したが、右側のマット周辺カラム系回路３１についても対称的な動作を想定して同様に考えることができる。この場合、第１実施形態の場合と同様、両側の２つのマット周辺カラム系回路３１により、左右１組ずつ併せて２組のビット線ペアＢＰの不良が救済できる。よって、マット１０全体では２組のビット線ペアＢＰの不良を救済することができる。

以上説明したように、第２実施形態のＤＲＡＭは、第１実施形態と同様の作用効果に加えて、ビット幅の広い入出力ポートを採用したＤＲＡＭにおいて救済効率を向上させることができる。よって、特に多数のビット線ＢＬを配置してマット１０を構成する場合、シフト救済方式の採用により入出力ポートを介した転送時間を高速に保つことができ、ＤＲＡＭ回路と論理回路が混載される構成に適用する場合に有利となる。

（第３実施形態）
第３実施形態においては、汎用的なビット幅の狭い入出力インターフェースと、内部接続用のビット幅の広い入出力インターフェースの両方を備えたＤＲＡＭに対して本発明を適用する場合を説明する。まず、第３実施形態のＤＲＡＭの概略構成については、第１実施形態の図１又は第２実施形態の図１１に含まれる構成要素を全て備えることを前提とする。よって、以下に述べるように、カラムアドレスデコーダ、スイッチ回路部、入出力ポートについてはそれぞれ２系統が併設される。

図２０は、第３実施形態のＤＲＡＭの要部構成を示す図である。第３実施形態においては、第１実施形態のマット周辺カラム系回路１１と、第２実施形態のマット周辺カラム系回路３１が一体化されたマット周辺カラム系回路５１を備えている。このマット周辺カラム系回路５１には、センスアンプ回路部２０と、第１実施形態のスイッチ回路部２１と、第２実施形態のスイッチ回路部４１と、ヒューズ回路部２２を含んでいる。なお、図２０においては、マット１０の左側のマット周辺カラム系回路５１のみを示しているが、マット１０の右側にもマット周辺カラム系回路５１が概ね対称的に配置されている。

マット周辺カラム系回路５１に含まれる個々の構成要素については、第１実施形態あるいは第２実施形態と同様である。一方、第３実施形態では、ビット線ペアＢＰがセンスアンプＳＡの付近で分岐し、一方がスイッチ回路部２１の第１スイッチＳＷ１の入力側に接続され、他方がスイッチ回路部４１の第２スイッチＳＷ２の入力側に接続される。第１スイッチＳＷ１の出力側は、第１実施形態と同様に規定される入出力ポート（以下、第１入出力ポートと呼ぶ）に接続され、第２スイッチＳＷ２の出力側は、第２実施形態と同様に規定される入出力ポート（以下、第２入出力ポートと呼ぶ）に接続される。なお、第１入出力ポートの各端子をＰ１―０Ｔ（Ｂ）と表記し、第２入出力ポートの端子をＰ２−０Ｔ（Ｂ）、Ｐ２−１Ｔ（Ｂ）、Ｐ２−２Ｔ（Ｂ）、Ｐ２−３Ｔ（Ｂ）と表記している。

第１実施形態のカラムデコーダ１３に対応する第１カラムデコーダ５２からは、４本の選択制御線ＹＳ１〜ＹＳ４が出力され、それぞれ異なる組合せで隣接する２つの第１スイッチＳＷ１と接続されている。一方、第２実施形態のカラムデコーダ３２に対応する第２カラムデコーダ５３からは、選択制御線Ｓ１、Ｓ２が出力され、そのうちの選択制御線Ｓ１が５つの第２スイッチＳＷ２と共通接続される。

ヒューズ回路部２２の構成は、第１実施形態及び第２実施形態と同様であるが、各々の２段のインバータＩａ、Ｉｂの出力側で分岐し、一方が各第１スイッチＳＷ１の端子Ｔ１６、Ｔ１８と接続され、他方が各第２スイッチＳＷ２の端子Ｔ２８、Ｔ３０と接続されている。よって、ヒューズ回路部２２のヒューズＦを選択的に切断にすることにより、各ビット線ペアＢＰに対する第１入出力ポート及び第２入出力ポートの接続状態が同時に制御されることになる。

なお、第３実施形態におけるマット周辺カラム系回路５１の具体的な救済動作については、第１実施形態の図５〜図１０と第２実施形態の図１４〜図１９のそれぞれが反映されたものになる。

次に、第３実施形態の構成を発展させ、ＤＲＡＭ回路と論理回路が混載された半導体装置を構成する場合の変形例について説明する。図２０の要部構成におけるマット１０及びその両側のマット周辺カラム系回路５１を基本単位とし（以下、メモリブロックと呼ぶ）、多数のメモリブロックを論理回路とともに配置して、規模が大きいＤＲＡＭマクロ回路を構成することができる。

図２１は、ＤＲＡＭマクロ回路の一構成例を示す図である。図２１の構成例では、マット１０及びその両側のマット周辺カラム系回路５１を含むメモリブロックＭＢが全部で１６個（縦方向に４列かつ横方向に４列）配置されている。また、１６個のメモリブロックＭＢの周囲には、上述の第１カラムデコーダ５２及び第２カラムデコーダ５３が配置されるとともに、ＤＲＡＭ回路の付加回路として入出力回路５４、キャッシュメモリ５５、演算回路５６が配置されている。

図２１においては、各々のメモリブロックＭＢについて、図２０の第１入出力ポート及び第２入出力ポートを、メモリブロックＭＢの外周にて丸印により表記している。また、縦方向の実線は、第１入出力ポートの入出力線２３Ｔ、２３Ｂ（図３参照）を表し、横方向の点線は、第２入出力ポートの入出力線（一般にメモリセルアレイ１０の上層配線層を利用）を表している。なお、これ以外の構成要素については、図示を省略している。

図２１に示すように、縦方向については、４個のメモリブロックＭＢが互いの入出力線２３Ｔ、２３Ｂを共通に接続された状態で並んで配置されている。また、横方向については、４個のメモリブロックＭＢが第２入出力ポートの入出力線を共通に接続された状態で並んで配置されている。よって、第１入出力ポートは８ビットのビット幅を有し、第２入出力ポートは１６ビットのビット幅を有する。また、第１カラムデコーダ５２の選択制御線（不図示）は１６本となり、第２カラムデコーダ５３の選択制御線（不図示）は８本となる。

第１入出力ポートの一端には、入出力回路５４が接続されるとともに、入出力回路５４に接続される２つの入出力端子Ｔが設けられている。入出力回路５４は、入出力端子Ｔを経由して外部との間で行われるデータ入出力を制御する。この場合、第１入出力ポートのビット幅は、汎用的なＤＲＡＭインターフェースの仕様に応じて定まる。

一方、第２入出力ポートの一端には、キャッシュメモリ５５を挟んで演算回路５６が接続されている。演算回路５６は、第２入出力ポートからキャッシュメモリ５５に転送されたデータを用いて所定の演算処理を実行する。第２入出力ポートのビット幅は、ビット線ＢＬの配線数に応じて大きくできるので、画像処理等の大量のデータを用いた高速な演算処理に適している。演算回路５６の演算結果に対応するデータは、キャッシュメモリ５５を経由してメモリブロックＭＢに書き戻すこともできる。

図２２は、図２１のＤＲＡＭマクロ回路を含む半導体装置の全体構成の一例を示す図である。図２２に示す半導体装置は、４つの上記ＤＲＡＭマクロ回路６０を基本単位として構成され、各ＤＲＡＭマクロ回路６０に付随する上記の入出力回路５４と、マクロ制御回路６１と、入出力バッファ６２と、命令バッファ６３と、アドレスバッファ６４と、リフレッシュアドレスカウンタ６５を含み、全体が同一チップ上に構成されている。

図２２において、４つのＤＲＡＭマクロ回路６０はそれぞれ図２１の構成を備えるが、マクロ制御回路６１により全体的な動作が制御される。４つのＤＲＡＭマクロ回路６０に付随する４つの入出力回路５４は、共通に接続されるとともに、入出力バッファ６２が接続されている。半導体装置と外部との間で入出力バッファ６２を介してデータが入出力される。また、外部から入力される制御命令は、命令バッファ６３に保持され、マクロ制御回路６１により制御命令に対応するマクロ制御信号が出力される。外部から入力されるアドレス信号は、アドレスバッファ６４に保持されて、マクロ制御回路６１に送られる。この場合、アドレス信号にはロウアドレスとカラムアドレスに加えて、４つのＤＲＡＭマクロ回路６０を選択するアドレスが付随する。一方、リフレッシュ命令が入力されたときは、リフレッシュアドレスカウンタ６５によりリフレッシュアドレスがカウントされる。

図２２の半導体装置の構成においては、ビット幅の狭い第１入出力ポートとビット幅の広い第２入出力ポートを同時に使用でき、両者に対して冗長回路による救済動作を適切に制御しながら使い分けることができる。さらに、図２２に示す半導体装置を搭載してシステムを構成することができる。図２３（ａ）は、図２２の半導体装置を用いて構成されたシステムの例であり、図２３（ｂ）は、図２３（ａ）との比較のため従来の汎用ＤＲＡＭを用いて構成されたシステムの例である。

図２３（ａ）のシステムには、複数の図２２の半導体装置が１個の汎用プロセッサとともに共通のバスに接続されている。この場合、複数の半導体装置は、第１入出力ポートを介してバス上で汎用プロセッサとデータ転送を行いつつ、各々の半導体装置の内部では論理回路との間で第２入出力ポートを介して高速なデータ転送を行う。一方、図２３（ｂ）の場合は、複数の汎用ＤＲＡＭと１個の汎用プロセッサに加えて、上記の論理回路に相当する１個の専用プロセッサがバスに接続されている。よって、各汎用ＤＲＡＭと専用プロセッサは、高速なデータ転送を外部のバスを経由して行う必要があるので、図２３（ｂ）の構成ではバスの動作速度にボトルネックが生じる。従って、高速バスの採用と高性能の専用プロセッサの搭載が必要となり、消費電力の増大とコスト上昇が避けられない。これに対し、図２３（ａ）の構成では、高速バスや高性能の専用プロセッサは不要であり、図２３（ｂ）に比べて消費電力の低減とコスト低下を図ることができる。

以上説明したように、第３実施形態のＤＲＡＭは、第１実施形態と第２実施形態の双方を組み合わせた構成について有用である。この場合、多数のマット１０に分割して、救済効率を高めるとともに、ビット幅の狭い第１入出力ポートとビット幅の広い第２入出力ポートを使い分けて半導体装置の全体を構成することができる。特に、ビット幅の狭い第１入出力ポートを汎用的なＤＲＡＭインターフェースとして用い、ビット幅の広い第２入出力ポートを内部の論理回路との接続に用いることで、ＤＲＡＭ回路と論理回路の混載に最適な構成を実現可能となる。

以上、３つの実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。本実施形態では、ＤＲＡＭ回路を含む半導体装置に対して本発明を適用する場合を説明したが、これに限られることなく、本実施形態の救済動作を適用し得る多様なメモリ回路を有する半導体装置、あるいはそのようなメモリ回路と論理回路が混載された半導体装置に対し、広く本発明を適用することができる。

第１実施形態のＤＲＡＭの概略構成を示すブロック図である。 第１実施形態のＤＲＡＭにおいて、マット１０の詳細な構成を含む要部構成を示す図である。 第１実施形態のＤＲＡＭにおいて、マット１０の両側のマット周辺カラム系回路１１の詳細な構成を含む要部構成を示す図である。 スイッチ回路部２１の第１スイッチＳＷ１の回路構成を拡大して示す図である。 第１実施形態の救済動作に関し、不良ビット線ペアと切断されるヒューズＦと第１スイッチＳＷ１の制御状態の関係を示す図である。 図５の状態１Ａに対応する接続状態図である。 図５の状態１Ｂに対応する接続状態図である。 図５の状態１Ｃに対応する接続状態図である。 図５の状態１Ｄに対応する接続状態図である。 図５の状態１Ｅに対応する接続状態図である。 第２実施形態のＤＲＡＭの概略構成を示すブロック図である。 第２実施形態のＤＲＡＭの要部構成を示す図である。 スイッチ回路部４１の第２スイッチＳＷ２の回路構成を拡大して示す図である。 第２実施形態の救済動作に関し、不良ビット線ペアと切断されるヒューズＦと第２スイッチＳＷ２の制御状態の関係を示す図である。 図１４の状態２Ａに対応する接続状態図である。 図１４の状態２Ｂに対応する接続状態図である。 図１４の状態２Ｃに対応する接続状態図である。 図１４の状態２Ｄに対応する接続状態図である。 図１４の状態２Ｅに対応する接続状態図である。 第３実施形態のＤＲＡＭの要部構成を示す図である。 １６個のメモリブロックＭＢが配置されたＤＲＡＭマクロ回路の一構成例を示す図である。 図２１のＤＲＡＭマクロ回路を含む半導体装置の全体構成の一例を示す図である。 図２２の半導体装置を用いたシステムの一例について従来の構成と比較して説明する図である。

符号の説明

１０…マット
１１、３１、５１…マット周辺カラム系回路
１２…ロウデコーダ
１３、３２…カラムデコーダ
１４…アレイ制御回路
１５…リフレッシュアドレスカウンタ
１６、３３…データ入出力回路
２０…センスアンプ回路部
２１、４１…スイッチ回路部
２２…ヒューズ回路部
２３Ｔ、２３Ｂ…入出力線
５２…第１カラムデコーダ
５３…第２カラムデコーダ
５４…入出力回路
５５…キャッシュメモリ
５６…演算回路
６０…ＤＡＲＭマクロ回路
６１…マクロ制御回路
６２…入出力バッファ
６３…命令バッファ
６４…アドレスバッファ
６５…リフレッシュアドレスカウンタ
ＷＬ…ワード線
ＢＬ…ビット線
ＭＣ…メモリセル
ＳＡ…センスアンプ
ＢＰ…ビット線ペア
ＹＳ１〜ＹＳ４、Ｓ１、Ｓ２…選択制御線
第１スイッチ…ＳＷ１
第２スイッチ…ＳＷ２
Ｒ…抵抗
Ｆ…ヒューズ

Claims (15)

1. 複数のワード線と複数のビット線の交点に複数のメモリセルが形成されたメモリセルアレイを有する半導体装置であって、
   前記メモリセルアレイを分割し、少なくともビット線延伸方向に並んで配置された複数の単位ブロックと、
   各々の前記単位ブロックに設けられ、前記ビット線を介して各々の前記メモリセルのデータを増幅する複数のセンスアンプと、
   各々の前記単位ブロックのデータを入出力するための入出力ポートと前記複数のセンスアンプとの接続を切り替え制御可能なスイッチ回路と、
   各々の前記単位ブロックにおける不良メモリセルを特定する不良情報に基づき、前記不良メモリセルを有する不良ビット線に対応するセンスアンプを除外した所定数のセンスアンプと前記入出力ポートとの接続関係を保持するように前記スイッチ回路を制御する冗長選択回路と、
   を備えることを特徴とする半導体装置。
2. 前記冗長選択回路は、電源とグランドの間に直列接続された複数のヒューズのうち隣接するヒューズ間の各ノードを経由して前記スイッチ回路に接続され、前記不良情報に基づいて選択された一のヒューズが切断されるように構成されることを特徴とする請求項１に記載の半導体装置。
3. 前記単位ブロックにおいて、相補対をなす２本の前記ビット線によりビット線ペアが構成され、当該ビット線ペアと前記ワード線の２つの交点の一方に前記メモリセルが形成され、各々の前記センスアンプは１組の前記ビット線ペアに対応して配置されることを特徴とする請求項１に記載の半導体装置。
4. 前記入出力ポートは複数の端子からなり、前記センスアンプを介して各々の前記ビット線ペアに対応する１対の端子が１ビットを担うことを特徴とする請求項３に記載の半導体装置。
5. 前記複数のビット線と略平行に配線された複数の選択制御線を、入力されたカラムアドレスに応じて選択的に活性化するカラムデコーダをさらに備え、
   前記スイッチ回路は、隣接する２本の前記選択制御線のうち前記冗長選択回路により選択された選択制御線に応じて、各々の前記センスアンプと前記１対の端子との間の接続を切り替え制御可能な複数の第１のスイッチを含むことを特徴とする請求項４に記載の半導体装置。
6. 前記複数のビット線と交差する方向に配線された複数の選択制御線を、入力されたカラムアドレスに応じて選択的に活性化するカラムデコーダをさらに備え、
   前記スイッチ回路は、共通接続された前記選択制御線に応じて、隣接する２対の前記端子のうち前記冗長選択回路により選択された端子と各々の前記センスアンプとの間の接続を切り替え制御可能な複数の第２のスイッチを含むことを特徴とする請求項４に記載の半導体装置。
7. 前記複数のセンスアンプ、前記スイッチ回路、前記冗長選択回路は、前記単位ブロックのビット線延伸方向の両端側に略対称的に配置され、各々の前記ビット線ペアは前記両端側のいずれか一方の前記センスアンプと接続されることを特徴とする請求項３に記載の半導体装置。
8. 前記複数のセンスアンプ、前記スイッチ回路、前記冗長選択回路は、隣接する２つの前記単位ブロックにより共有されることを特徴とする請求項７に記載の半導体装置。
9. Ｎ＋１組の前記ビット線ペア及びこれに対応するＮ＋１個のセンスアンプのうち、１組のビット線ペア及び１個のセンスアンプが冗長回路として設けられ、
   前記冗長選択回路は、１組の不良ビット線ペア及び対応する１つの前記センスアンプを前記冗長回路により置き換えて、Ｎ個の前記センスアンプと前記入出力ポートとの接続関係を保持するように前記スイッチ回路を制御することを特徴とする請求項３に記載の半導体装置。
10. 複数のワード線と複数のビット線の交点に複数のメモリセルが形成されたメモリセルアレイを有する半導体装置であって、
    前記メモリセルアレイを分割し、少なくともビット線延伸方向に並んで配置された複数の単位ブロックと、
    各々の前記単位ブロックに設けられ、前記ビット線を介して各々の前記メモリセルのデータを増幅する複数のセンスアンプと、
    各々の前記単位ブロックのデータを入出力するための第１の入出力ポートと前記複数のセンスアンプとの接続を切り替え制御可能な第１のスイッチ回路と、
    各々の前記単位ブロックのデータを入出力するための第２の入出力ポートと前記複数のセンスアンプとの接続を切り替え制御可能な第２のスイッチ回路と、
    各々の前記単位ブロックにおける不良メモリセルを特定する不良情報に基づき、前記不良メモリセルを有する不良ビット線に対応するセンスアンプを除外した所定数のセンスアンプと前記第１の入出力ポートとの接続関係を保持するように前記第１のスイッチ回路を制御するとともに、当該所定数のセンスアンプと前記第２の入出力ポートとの接続関係を保持するように前記第２のスイッチ回路を制御する冗長選択回路と、
    を備えることを特徴とする半導体装置。
11. 前記複数のビット線と略平行に配線された複数の第１の選択制御線を、入力されたカラムアドレスに応じて選択的に活性化する第１のカラムデコーダと、
    前記複数のビット線と交差する方向に配線された複数の第２の選択制御線を、入力されたカラムアドレスに応じて選択的に活性化する第２のカラムデコーダと、
    をさらに備え、
    前記第１のスイッチ回路は、前記第１の選択制御線に応じて切り替え制御され、前記第２のスイッチ回路は、前記第２の選択制御線に応じて切り替え制御されることを特徴とする請求項１０に記載の半導体装置。
12. 前記第２の入出力ポートのビット幅は、前記第１の入出力ポートのビット幅より大きいことを特徴とする請求項１１に記載の半導体装置。
13. 前記単位ブロック、前記複数のセンスアンプ、前記第１のスイッチ回路、前記第２のスイッチ回路、前記冗長選択回路を含むメモリブロックが構成され、複数の前記メモリブロックに対して前記第１のカラムデコーダと前記第２のカラムデコーダを配置してメモリ回路が構成されることを特徴とする請求項１１に記載の半導体装置。
14. 前記複数のメモリブロックはビット線方向及びビット線直交方向に配置され、それぞれの前記第１の入出力ポートが共通の入出力線を介して相互接続されるとともに、それぞれの前記第２の入出力ポートが共通の入出力線を介して相互接続されることを特徴とする請求項１３に記載の半導体装置。
15. 前記第１の入出力ポートは外部接続され、前記第２の入出力ポートは内部の論理回路に接続されることを特徴とする請求項１３又は１４に記載の半導体装置。

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