KR102498988B1 - 페일 어드레스들을 저장하는 레지스터들의 위치들이 병합된 메모리 장치 - Google Patents

페일 어드레스들을 저장하는 레지스터들의 위치들이 병합된 메모리 장치 Download PDF

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Abstract

본 발명의 실시 예에 따른 메모리 장치는, 제 1 컬럼 선택 라인에 연결된 제 1 메모리 셀들과 제 2 컬럼 선택 라인에 연결된 제 2 메모리 셀들을 포함하는 뱅크, 제 1 컬럼 선택 라인을 통해 제 1 방향으로 제 1 컬럼 선택 신호를 전송하여 제 1 메모리 셀들을 선택하는 제 1 컬럼 디코더, 및 뱅크를 기준으로 제 1 컬럼 디코더와 마주보고 그리고 제 2 컬럼 선택 라인을 통해 제 1 방향과 반대인 제 2 방향으로 제 2 컬럼 선택 신호를 전송하여 제 2 메모리 셀들을 선택하는 제 2 컬럼 디코더를 포함할 수 있고, 제 1 컬럼 디코더는, 제 1 메모리 셀들의 제 1 페일 컬럼 어드레스를 저장하는 제 1 레지스터 및 제 2 메모리 셀들의 제 2 페일 컬럼 어드레스를 저장하는 제 2 레지스터를 포함할 수 있다.

Description

페일 어드레스들을 저장하는 레지스터들의 위치들이 병합된 메모리 장치{MEMORY DEVICE IN WHICH LOCATIONS OF THE REGISTERS STORING FAIL ADDRESSES ARE MERGED}
본 발명은 메모리 장치에 관한 것으로, 좀 더 자세하게는 페일 어드레스들을 저장하는 레지스터들의 위치들이 병합된 메모리 장치에 관한 것이다.
메모리 장치는 모바일 장치나 컴퓨터 등의 전자 장치에 폭넓게 사용되고 있다. 메모리 장치의 메모리 용량은 제조 공정 기술의 발달로 증가되고 있다. 미세 공정 기술이 발전됨에 따라, 메모리 장치 내부에 메모리 셀들 중 페일(fail) 메모리 셀들이 점점 증가하고 있다. 페일 메모리 셀들을 리페어(repair)하기 위해 메모리 장치는 리던던시(redundancy) 메모리 셀들과 페일 메모리 셀들의 위치들을 나타내는 페일 어드레스들을 저장하는 레지스터들을 포함할 수 있다.
메모리 용량 증가에 따라 메모리 장치 내 메모리 셀 어레이의 크기가 점점 증가할 수 있다. 메모리 장치는 메모리 셀 어레이를 양쪽에서 구동하는 회로들을 포함할 수 있다. 상술한 회로들 모두에 페일 어드레스들을 저장하는 레지스터들이 배치되면 메모리 장치의 면적이 증가하는 문제점이 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 페일 어드레스들을 저장하는 레지스터들의 위치들이 병합된 메모리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 제 1 컬럼 선택 라인에 연결된 제 1 메모리 셀들과 제 2 컬럼 선택 라인에 연결된 제 2 메모리 셀들을 포함하는 뱅크, 상기 제 1 컬럼 선택 라인을 통해 제 1 방향으로 제 1 컬럼 선택 신호를 전송하여 상기 제 1 메모리 셀들을 선택하는 제 1 컬럼 디코더, 및 상기 뱅크를 기준으로 상기 제 1 컬럼 디코더와 마주보고 그리고 상기 제 2 컬럼 선택 라인을 통해 상기 제 1 방향과 반대인 제 2 방향으로 제 2 컬럼 선택 신호를 전송하여 상기 제 2 메모리 셀들을 선택하는 제 2 컬럼 디코더를 포함하되 상기 제 1 컬럼 디코더는, 상기 제 1 메모리 셀들의 제 1 페일 컬럼 어드레스를 저장하는 제 1 레지스터, 및 상기 제 2 메모리 셀들의 제 2 페일 컬럼 어드레스를 저장하는 제 2 레지스터를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치는, 제 1 워드 라인에 연결된 제 1 메모리 셀들과 제 2 워드 라인에 연결된 제 2 메모리 셀들을 포함하는 뱅크, 상기 제 1 워드 라인을 통해 제 1 방향으로 제 1 로우 선택 신호를 전송하여 상기 제 1 메모리 셀들을 선택하는 제 1 로우 디코더, 및 상기 뱅크를 기준으로 상기 제 1 로우 디코더와 마주보고 그리고 상기 제 2 워드 라인을 통해 상기 제 1 방향과 반대인 제 2 방향으로 제 2 로우 선택 신호를 전송하여 상기 제 2 메모리 셀들을 선택하는 제 2 로우 디코더를 포함하되, 상기 제 1 로우 디코더는, 상기 제 1 메모리 셀들의 제 1 페일 로우 어드레스를 저장하는 제 1 레지스터, 및 상기 제 2 메모리 셀들의 제 2 페일 로우 어드레스를 저장하는 제 2 레지스터를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 장치는, 제 1 컬럼 선택 라인에 연결된 제 1 메모리 셀들을 포함하고 상기 제 1 메모리 셀들의 제 1 입출력 라인들이 배치되는 제 1 뱅크, 제 2 컬럼 선택 라인에 연결된 제 2 메모리 셀들을 포함하고 상기 제 2 메모리 셀들의 제 2 입출력 라인들이 배치되는 제 2 뱅크, 제 1 컬럼 선택 라인을 통해 제 1 방향으로 제 1 컬럼 선택 신호를 전송하여 상기 제 1 메모리 셀들을 선택하고 그리고 상기 제 1 입출력 라인들을 통해 상기 제 1 메모리 셀에 대한 데이터 입출력을 수행하는 제 1 컬럼 디코더, 및 상기 제 1 및 제 2 뱅크들을 기준으로 상기 제 1 컬럼 디코더와 마주보고, 제 2 컬럼 선택 라인을 통해 상기 제 1 방향과 반대인 제 2 방향으로 제 2 컬럼 선택 신호를 전송하여 상기 제 2 메모리 셀들을 선택하고 그리고 상기 제 2 입출력 라인들을 통해 상기 제 2 메모리 셀에 대한 데이터 입출력을 수행하는 제 2 컬럼 디코더를 포함하되, 상기 제 1 컬럼 디코더는, 상기 제 1 뱅크의 상기 제 1 메모리 셀들의 제 1 페일 컬럼 어드레스를 저장하는 제 1 레지스터, 및 상기 제 2 뱅크의 상기 제 2 메모리 셀들의 제 2 페일 컬럼 어드레스를 저장하는 제 2 레지스터를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 페일 어드레스들을 저장하는 레지스터들의 위치들을 병합할 수 있다. 따라서, 메모리 장치의 면적이 감소할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 장치의 제 1 및 제 2 컬럼 디코더들을 좀 더 상세하게 보여주는 블록도이다.
도 3은 도 1의 메모리 장치의 뱅크를 좀 더 상세하게 보여주는 블록도이다.
도 4는 도 3의 메모리 장치의 뱅크를 좀 더 상세하게 보여주는 블록도이다.
도 5는 도 4의 메모리 장치의 뱅크를 좀 더 상세하게 보여주는 블록도이다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 7은 도 6의 메모리 장치의 제 1 및 제 2 로우 디코더들을 좀 더 상세하게 보여주는 블록도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 메모리 장치(100)는 뱅크(110), 제 1 컬럼 디코더(120), 및 제 2 컬럼 디코더(130)를 포함할 수 있다.
뱅크(110)는 X축과 Y축을 따라 배치되는 메모리 셀들을 포함하는 메모리 셀 어레이일 수 있다. 메모리 셀(MC)은 X축과 평행한 워드 라인(WL)과 Y축과 평행한 비트 라인(BL)에 연결될 수 있다. 예를 들어, 메모리 셀은 DRAM(dynamic random access memory) 셀, SRAM(static random access memory) 셀, NAND 플래시 메모리 셀, NOR 플래시 메모리 셀, RRAM(resistive random access memory) 셀, FRAM(ferroelectric random access memory) 셀, PRAM(phase change random access memory) 셀, TRAM(thyristor random access memory) 셀, MRAM(magnetic random access memory) 셀 등 중 적어도 하나를 포함할 수 있다. 이하에서, 메모리 셀은 DRAM 셀로 가정한다. 뱅크(110)는 제 1 컬럼 디코더(120)에 의해 접근되는 제 1 영역(111)과 제 2 컬럼 디코더(130)에 의해 접근되는 제 2 영역(112)을 포함할 수 있다. 제 1 영역(111)에는 제 1 컬럼 디코더(120)에 의해 선택되는 메모리 셀들이 배치될 수 있다. 제 2 영역(112)에는 제 2 컬럼 디코더(130)에 의해 선택되는 메모리 셀들이 배치될 수 있다.
제 1 컬럼 디코더(120)는 입력 컬럼 어드레스(ICA)를 디코딩(decoding)하고 디코딩 결과에 기초하여 제 1 컬럼 선택 신호들을 생성할 수 있다. 제 1 컬럼 디코더(120)는 제 1 컬럼 선택 라인들(CSL1s)을 통해 Y축 방향으로 제 1 컬럼 선택 신호들을 전송하여 입력 컬럼 어드레스(ICA)에 대응하는 메모리 셀들을 선택할 수 있다. 제 1 컬럼 디코더(120)는 Y축 방향으로 제 1 컬럼 선택 라인들(CSL1s)을 구동하거나, 선택하거나, 또는 활성화할 수 있다. 제 1 컬럼 선택 라인들(CSL1s) 각각은 적어도 하나의 비트 라인과 연결될 수 있다.
제 2 컬럼 디코더(130)는 입력 컬럼 어드레스(ICA)를 디코딩하고 디코딩 결과에 기초하여 제 2 컬럼 선택 신호들을 생성할 수 있다. 제 2 컬럼 디코더(130)는 제 2 컬럼 선택 라인들(CSL2s)을 통해 Y축과 반대 방향으로 제 2 컬럼 선택 신호들을 전송하여 입력 컬럼 어드레스(ICA)에 대응하는 메모리 셀들을 선택할 수 있다. 제 2 컬럼 디코더(130)는 Y축과 반대 방향으로 제 2 컬럼 선택 라인들(CSL2s)을 구동할 수 있다. 제 1 및 제 2 컬럼 디코더들(120, 130)이 각각 수신하는 입력 컬럼 어드레스들은 서로 동일할 수 있다.
만약, 제 2 컬럼 디코더(130) 없이 제 1 컬럼 디코더(120)만 뱅크(110)를 구동하는 경우, 제 1 컬럼 디코더(120)는 제 1 영역(111)의 메모리 셀들뿐만 아니라 제 2 영역(112)의 메모리 셀들, 즉, 뱅크(110)의 모든 메모리 셀들을 선택할 수 있어야 한다. 이를 위해, 제 1 컬럼 디코더(120)는 뱅크(110)의 세로 길이(즉, Y축 상의 길이)에 대응하는 컬럼 선택 라인들을 구동해야 한다. 다만, 뱅크(110)의 크기가 증가할수록, 컬럼 선택 라인들의 부하들도 증가할 수 있다. 특히, 컬럼 선택 라인들의 전압들(혹은 컬럼 선택 신호들의 전압들)은 비트 라인들과 연결된 트랜지스터들을 턴 온(turn on) 시키거나 턴 오프(turn off) 시키는데 사용되므로, 예를 들어, 그라운드 전압부터 전원 전압까지 혹은 그 반대로 천이할 수 있다. 즉, 뱅크(110)의 크기가 증가할수록, 컬럼 선택 라인들에 대한 제 1 컬럼 디코더(120)의 구동 능력이 약화될 수 있다. 따라서, 메모리 장치(100)는 양방향으로 하나의 뱅크(110)를 구동하는 제 1 컬럼 디코더(120) 및 제 2 컬럼 디코더(130)를 포함할 수 있다. 제 1 및 제 2 컬럼 디코더들(120, 130)은 뱅크(110)를 기준으로 서로 마주볼 수 있고, 제 1 및 제 2 컬럼 디코더들(120, 130) 사이에 뱅크(110)가 위치할 수 있고, 그리고 뱅크(110)의 양 옆에 제 1 및 제 2 컬럼 디코더들(120, 130)이 각각 위치할 수 있다.
도 1을 참조하면, 제 1 컬럼 디코더(120)는 제 1 컬럼 선택 라인들(CSL1s)의 리페어(repair)를 위해 제 1 페일 컬럼 어드레스(FCA1)를 저장하는 제 1 레지스터(121)를 포함할 수 있다. 제 1 컬럼 디코더(120)는 입력 컬럼 어드레스(ICA)와 제 1 페일 컬럼 어드레스(FCA1)가 일치하면, 입력 컬럼 어드레스(ICA)에 대응하는 컬럼 선택 라인들 대신에 리던던시(redundancy) 컬럼 선택 라인들(미도시)을 구동할 수 있다.
제 1 컬럼 디코더(120)는 제 2 컬럼 선택 라인들(CSL2s)의 리페어를 위해 제 2 페일 컬럼 어드레스(FCA2)를 저장하는 제 2 레지스터(122)를 더 포함할 수 있다. 제 2 컬럼 디코더(130)는 입력 컬럼 어드레스(ICA)가 제 1 컬럼 디코더(120)에 배치된 제 2 레지스터(122)에 저장된 제 2 페일 컬럼 어드레스(FCA2)와 일치하면, 입력 컬럼 어드레스(ICA)에 대응하는 컬럼 선택 라인들 대신에 리던던시 컬럼 선택 라인들(미도시)을 구동할 수 있다.
제 1 컬럼 디코더(120)는 제 1 컬럼 선택 라인들(CSL1s)의 리페어를 위한 제 1 레지스터(121)와 제 2 컬럼 선택 라인들(CSL2s)의 리페어를 위한 제 2 레지스터(122)를 모두 포함하고 제 2 컬럼 디코더(130)는 제 2 레지스터(122)를 포함하지 않는다. 따라서, 제 1 컬럼 디코더(120)는 제 1 및 제 2 레지스터들(121, 122)에 제 1 및 제 2 페일 컬럼 어드레스들(FCA1, FCA2)을 각각 쓰는 쓰기 회로들을 공유하거나 병합할 수 있다. 또한, 제 1 컬럼 디코더(120)는 입력 컬럼 어드레스(ICA)와 제 1 페일 컬럼 어드레스(FCA1)를 비교하는 비교 회로와 입력 컬럼 어드레스(ICA)와 제 2 페일 컬럼 어드레스(FCA2)를 비교하는 비교 회로를 공유하거나 병합할 수 있다. 쓰기 회로들의 공유, 비교 회로들의 공유, 및 제 2 컬럼 디코더(130)의 간소화로 인하여 메모리 장치(100)의 면적이 감소할 수 있다.
도 2는 도 1의 메모리 장치의 제 1 및 제 2 컬럼 디코더들을 좀 더 상세하게 보여주는 블록도이다. 도 2는 도 1을 참조하여 설명될 것이다. 메모리 장치(100)는 뱅크(110), 제 1 컬럼 디코더(120), 제 2 컬럼 디코더(130), 로우 디코더(140), 커맨드 디코더(150), 및 안티 퓨즈 어레이(160)를 포함할 수 있다. 뱅크(110)는 도 1에서 설명되었다.
제 1 컬럼 디코더(120)는 제 1 레지스터(121), 제 2 레지스터(122), 비교 회로(125), 제 1 리던던시 컬럼 선택 라인 인에이블 회로(126), 제 1 컬럼 선택 라인 인에이블 회로(127), 및 페일 컬럼 어드레스 쓰기 회로(128)를 포함할 수 있다. 제 1 레지스터(121) 및 제 2 레지스터(122)는 도 1에서 설명되었다.
비교 회로(125)는 입력 컬럼 어드레스(ICA)와 제 1 페일 컬럼 어드레스(FCA1) 및 제 2 페일 컬럼 어드레스(FCA2) 중 하나를 비교할 수 있다. 제 1 컬럼 디코더(120)는 입력 컬럼 어드레스(ICA)와 제 1 페일 컬럼 어드레스(FCA1)를 비교하는 비교 회로와 입력 컬럼 어드레스(ICA)와 제 2 페일 컬럼 어드레스(FCA2)를 비교하는 비교 회로를 공유하거나 병합할 수 있다.
로우 디코더(140)에 의해 제 1 영역(111)의 메모리 셀들이 선택되면, 비교 회로(125)는 입력 컬럼 어드레스(ICA)와 제 1 페일 컬럼 어드레스(FCA1)를 비교하고 그리고 입력 컬럼 어드레스(ICA)와 제 1 페일 컬럼 어드레스(FCA1)가 일치하면 제 1 히트 신호(Hit1)를 생성할 수 있다. 로우 디코더(140)에 의해 제 2 영역(112)의 메모리 셀들이 선택되면, 비교 회로(125)는 입력 컬럼 어드레스(ICA)와 제 2 페일 컬럼 어드레스(FCA2)를 비교하고 그리고 입력 컬럼 어드레스(ICA)와 제 2 페일 컬럼 어드레스(FCA2)가 일치하면 제 2 히트 신호(Hit2)를 생성할 수 있다.
비교 회로(125)는 제 2 히트 신호(Hit2)를 제 2 컬럼 디코더(130)로 전송할 수 있다. 제 1 컬럼 디코더(120)는 메모리 장치(100)의 수율(yield), 면적, 리페어 효율 등에 기초하여 적어도 하나 이상의 제 1 레지스터들(121)과 적어도 하나 이상의 제 2 레지스터들(122)을 포함할 수 있다. 예를 들어, 제 1 레지스터들(121)과 제 2 레지스터들(122)이 제 1 컬럼 디코더(120) 내에서 분산되어 배치되는 경우, 비교 회로(125)는 뱅크(110)를 통해 제 2 히트 신호(Hit2)를 제 2 컬럼 디코더(130)로 전송할 수 있다. 다른 예를 들어, 제 1 레지스터들(121)과 제 2 레지스터들(122)이 제 1 컬럼 디코더(120)와 로우 디코더(140) 모두에 인접한 영역 내에서 집중되어 배치되는 경우, 비교 회로(125)는 로우 디코더(140)를 통해 제 2 히트 신호(Hit2)를 제 2 컬럼 디코더(130)로 전송할 수 있다. 제 1 컬럼 디코더(120)는 제 1 레지스터들(121)과 제 2 레지스터들(122)의 개수에 따라 적어도 하나 이상의 비교 회로들(125)을 포함할 수 있다. 도 2에서, 단지 하나의 제 2 히트 신호(Hit2)가 제 2 컬럼 디코더(130)로 전송되는 것으로 도시되었으나, 비교 회로들(125)은 적어도 하나 이상의 제 2 히트 신호들(즉, 버스)을 제 2 컬럼 디코더(130)로 전송할 수 있다.
제 1 레지스터(121)는 로우 디코더(140)에 의해 제 1 영역(111)의 워드 라인들 중 하나가 활성화되면 제 1 페일 컬럼 어드레스(FCA1)를 비교 회로(125)에 제공할 수 있다. 제 2 레지스터(122)는 로우 디코더(140)에 의해 제 2 영역(112)의 워드 라인들 중 하나가 활성화되면 제 2 페일 컬럼 어드레스(FCA2)를 비교 회로(125)에 제공할 수 있다. 제 1 및 제 2 레지스터들(121, 122) 각각의 어드레스 제공 여부는 로우 디코더(140)에 의해 활성화된 워드 라인의 위치에 따라 결정될 수 있다. 제 1 및 제 2 페일 컬럼 어드레스들(FCA1, FCA2)은 서로 동일하거나 상이할 수 있다.
실시 예에 있어서, 제 1 컬럼 선택 라인(CSL1)을 통해 선택될 수 있는 메모리 셀들 중 적어도 하나가 페일(fail)이고 그리고 제 1 컬럼 선택 라인(CSL1)에 대응하는 컬럼 어드레스는 제 1 페일 컬럼 어드레스(FCA1)로서 제 1 레지스터(121)에 저장되었다고 가정한다. 제 1 컬럼 선택 라인(CSL1)을 통해 선택되는 메모리 셀들에 대한 읽기 명령 또는 쓰기 명령이 메모리 장치(100)로 입력되면, 비교 회로(125)는 제 1 히트 신호(Hit1)를 활성화한다. 제 1 리던던시 컬럼 선택 라인 인에이블 회로(126)는 제 1 히트 신호(Hit1)가 활성화되면, 제 1 리던던시 컬럼 선택 라인 인에이블 회로(126)는 제 1 리던던시 컬럼 선택 라인(RCSL1)을 통해 Y축 방향으로 제 1 리던던시 컬럼 선택 신호를 전송할 수 있다. 반면에, 제 1 컬럼 선택 라인 인에이블 회로(127)는 제 1 컬럼 선택 라인(CSL1)을 통해 Y축 방향으로 제 1 컬럼 선택 신호를 전송하지 않는다.
전술한 가정과 달리, 제 1 컬럼 선택 라인 인에이블 회로(127)는 제 1 히트 신호(Hit1)가 활성화되지 않고 로우 디코더(140)에 의해 제 1 영역(111)의 워드 라인들 중 하나가 활성화되면, 입력 컬럼 어드레스(ICA)에 따라 제 1 컬럼 선택 라인(CSL1)을 통해 Y축 방향으로 제 1 컬럼 선택 신호를 전송할 수 있다. 도 2의 제 1 컬럼 선택 라인(CSL1)은 도 1의 제 1 컬럼 선택 라인들(CSL1s) 중 하나이다.
정리하면, 제 1 컬럼 디코더(120)는 입력 컬럼 어드레스(ICA)와 제 1 페일 컬럼 어드레스(FCA1)의 비교 결과에 기초하여 제 1 히트 신호(Hit1)를 생성할 수 있다. 제 1 컬럼 디코더(120)는 제 1 히트 신호(Hit1)를 이용하여 제 1 영역(111)의 메모리 셀들 중 제 1 페일 컬럼 어드레스(FCA1)에 대응하는 메모리 셀들 대신에 제 1 리던던시 컬럼 선택 라인(RCSL1)을 통해 선택될 수 있는 리던던시 메모리 셀들을 선택할 수 있다.
페일 컬럼 어드레스 쓰기 회로(128)는 안티 퓨즈 어레이(160)로부터 전송된 제 1 및 제 2 페일 컬럼 어드레스들(FCA1, FCA2)을 제 1 및 제 2 레지스터들(121, 122)에 각각 쓸 수 있다. 페일 컬럼 어드레스 쓰기 회로(128)는 안티 퓨즈 어레이(160)로부터 전송된 제 1 및 제 2 페일 컬럼 어드레스들(FCA1, FCA2) 이외의 다른 페일 컬럼 어드레스들을 다른 레지스터들(미도시)에 쓸 수 있다. 예를 들어, 페일 컬럼 어드레스 쓰기 회로(128)는 페일 컬럼 어드레스의 비트들을 레지스터에 순차적으로 쓰는 쉬프트(shift) 레지스터를 포함할 수 있다.
제 1 컬럼 디코더(120)는 페일 컬럼 어드레스 쓰기 회로(128)를 포함하나 제 2 컬럼 디코더(130)는 페일 컬럼 어드레스 쓰기 회로(128)를 포함하지 않는다. 제 1 컬럼 디코더(120)는 제 1 레지스터(121)에 제 1 페일 컬럼 어드레스(FCA1)를 쓰는 페일 컬럼 어드레스 쓰기 회로와 제 2 레지스터(122)에 제 2 페일 컬럼 어드레스(FCA2)를 쓰는 페일 컬럼 어드레스 쓰기 회로를 공유하거나 병합할 수 있다.
제 2 컬럼 디코더(130)는 제 2 리던던시 컬럼 선택 라인 인에이블 회로(136) 및 제 2 컬럼 선택 라인 인에이블 회로(137)를 포함할 수 있다. 실시 예에 있어서, 제 2 컬럼 선택 라인(CSL2)에 의해 선택될 수 있는 메모리 셀들 중 적어도 하나가 페일이고 그리고 제 2 컬럼 선택 라인(CSL2)에 대응하는 컬럼 어드레스는 제 2 페일 컬럼 어드레스(FCA2)로서 제 2 레지스터(122)에 저장되었다고 가정한다. 제 2 컬럼 선택 라인(CSL2)을 통해 선택되는 메모리 셀들에 대한 읽기 명령 또는 쓰기 명령이 메모리 장치(100)로 입력되면, 비교 회로(125)는 제 2 히트 신호(Hit2)를 활성화할 수 있다. 제 2 리던던시 컬럼 선택 라인 인에이블 회로(136)는 제 1 컬럼 디코더(120)의 비교 회로(125)에 의해 생성된 제 2 히트 신호(Hit2)가 활성화되면, 제 2 리던던시 컬럼 선택 라인(RCSL2)을 통해 Y축과 반대 방향으로 제 2 리던던시 컬럼 선택 신호를 전송할 수 있다. 즉, 제 2 히트 신호(Hit2)를 이용하는 것을 제외하면, 제 2 리던던시 컬럼 선택 라인 인에이블 회로(136)는 제 1 리던던시 컬럼 선택 라인 인에이블 회로(126)와 실질적으로 동일하게 구현될 수 있다. 제 2 컬럼 선택 라인 인에이블 회로(137)는 제 2 히트 신호(Hit2)가 활성화되면, 제 2 컬럼 선택 라인(CSL2)을 통해 Y축과 반대 방향으로 제 2 컬럼 선택 신호를 전송하지 않을 수 있다.
전술한 가정과 달리, 제 2 컬럼 선택 라인 인에이블 회로(137)는 제 2 히트 신호(Hit2)가 활성화되지 않고 로우 디코더(140)에 의해 제 2 영역(112)의 워드 라인들 중 하나가 활성화되면, 제 2 컬럼 선택 라인(CSL2)을 통해 Y축과 반대 방향으로 제 2 컬럼 선택 신호를 전송할 수 있다. 도 2의 제 2 컬럼 선택 라인(CSL2)은 도 1의 제 2 컬럼 선택 라인들(CSL2s) 중 하나이다. 제 2 컬럼 선택 라인 인에이블 회로(137)는 제 1 컬럼 선택 라인 인에이블 회로(127)와 실질적으로 동일하게 구현될 수 있다.
실시 예에 있어서, 제 1 및 제 2 히트 신호들(Hit1, Hit2)이 모두 비활성화되고 동일한 입력 컬럼 어드레스(ICA)가 제 1 및 제 2 컬럼 디코더들(120, 130)로 각각 제공되었다고 가정한다. 제 1 및 제 2 리던던시 컬럼 선택 라인 인에이블 회로들(126, 136)은 동작하지 않는다. 제 1 영역(111)의 워드 라인들 중 하나가 활성화되면, 제 1 컬럼 선택 라인 인에이블 회로(127)는 제 1 컬럼 선택 라인(CSL1)을 통해 Y축 방향으로 제 1 컬럼 선택 신호를 전송할 수 있다. 제 2 영역(112)의 워드 라인들 중 하나가 활성화되면, 제 2 컬럼 선택 라인 인에이블 회로(137)는 제 2 컬럼 선택 라인(CSL2)을 통해 Y축 방향으로 제 2 컬럼 선택 신호를 전송할 수 있다.
정리하면, 제 1 컬럼 디코더(120)는 입력 컬럼 어드레스(ICA)와 제 2 페일 컬럼 어드레스(FCA2)의 비교 결과에 기초하여 제 2 히트 신호(Hit2)를 생성할 수 있다. 제 2 컬럼 디코더(130)는 제 2 히트 신호(Hit2)를 이용하여 제 2 영역(112)의 메모리 셀들 중 제 2 페일 컬럼 어드레스(FCA2)에 대응하는 메모리 셀들 대신에 제 2 리던던시 컬럼 선택 라인(RCSL2)을 통해 선택될 수 있는 리던던시 메모리 셀들을 선택할 수 있다. 만약, 제 2 컬럼 선택 라인(CSL2)을 통해 선택될 수 있는 메모리 셀들에 페일이 없으면, 제 2 컬럼 디코더(130)는 제 2 컬럼 선택 라인(CSL2)을 통해 메모리 셀들을 선택할 수 있다.
로우 디코더(140)는 입력 로우 어드레스(IRA)를 디코딩하고 디코딩 결과에 기초하여 로우 선택 신호들을 생성할 수 있다. 로우 디코더(140)는 워드 라인들(WLs)을 통해 X축 방향으로 로우 선택 신호들을 전송하여 입력 로우 어드레스(IRA)에 대응하는 메모리 셀들을 선택할 수 있다. 로우 디코더(140)는 X축 방향으로 워드 라인들(WLs)을 구동할 수 있다. 만약, 로우 디코더(140)가 도시된 것과 달리 뱅크(110)의 좌측에 배치되면, 로우 디코더(140)는 X축과 반대 방향으로 워드 라인들(WLs)을 구동할 수 있다. 로우 디코더(140)에 의해 선택된 메모리 셀들에 대한 데이터 입출력은 선택된 메모리 셀들의 위치에 따라 제 1 또는 제 2 컬럼 디코더들(120, 130)에 의해 수행될 수 있다.
커맨드 디코더(150)는 메모리 장치(100)의 외부로부터 수신되는 명령들과 어드레스들(CMDs/ADDs)에 응답하여 제 1 컬럼 디코더(120), 제 2 컬럼 디코더(130), 및 로우 디코더(140)를 제어할 수 있다. 커맨드 디코더(150)는 읽기 명령, 쓰기 명령 등에 응답하여 제 1 및 제 2 컬럼 디코더들(120, 130)을 제어할 수 있고 입력 컬럼 어드레스(ICA)를 제 1 및 제 2 컬럼 디코더들(120, 130)로 전송할 수 있다. 커맨드 디코더(150)는 활성화 명령, 프리차지 명령, 리프레쉬 명령 등에 응답하여 로우 디코더(140)를 제어할 수 있고 입력 로우 어드레스(IRA)를 로우 디코더(140)로 전송할 수 있다. 실시 예에 있어서, 커맨드 디코더(150)는 제 2 컬럼 디코더(130)보다 제 1 컬럼 디코더(120)에 더 인접하게 배치될 수 있다. 제 1 컬럼 디코더(120)가 제 2 컬럼 디코더(130)보다 상대적으로 커맨드 디코더(150)에 더 가깝다. 따라서, 제 1 컬럼 디코더(120)는 센터 컬럼 디코더로 제 2 컬럼 디코더(130)는 엣지 컬럼 디코더로 지칭될 수 있다.
실시 예에 있어서, 커맨드 디코더(150)는 읽기 명령 또는 쓰기 명령에 응답하여 컬럼 선택 라인 마스터 신호(CSLM)를 생성할 수 있다. 제 1 리던던시 컬럼 선택 라인 인에이블 회로(126)는 컬럼 선택 라인 마스터 신호(CSLM)가 수신되기 전에 제 1 히트 신호(Hit1)가 활성화되지 않으면 제 1 리던던시 컬럼 선택 라인(RCSL1)을 통해 제 1 리던던시 컬럼 선택 신호를 전송하지 않을 수 있다. 유사하게, 제 2 리던던시 컬럼 선택 라인 인에이블 회로(136)는 컬럼 선택 라인 마스터 신호(CSLM)가 수신되기 전에 제 2 히트 신호(Hit2)가 활성화되지 않으면 제 2 리던던시 컬럼 선택 라인(RCSL2)을 통해 제 2 리던던시 컬럼 선택 신호를 전송하지 않을 수 있다.
실시 예에 있어서, 커맨드 디코더(150)는 제 1 리던던시 컬럼 선택 라인 인에이블 회로(126)가 컬럼 선택 라인 마스터 신호(CSLM)를 수신하는 시점과 제 2 리던던시 컬럼 선택 라인 인에이블 회로(136)가 컬럼 선택 라인 마스터 신호(CSLM)를 수신하는 시점이 서로 동일하거나 유사하도록, 로우 디코더(140) 또는 뱅크(110)를 통해, 컬럼 선택 라인 마스터 신호(CSLM)를 제 1 리던던시 컬럼 선택 라인 인에이블 회로(126)와 제 2 리던던시 컬럼 선택 라인 인에이블 회로(136)로 각각 전송할 수 있다. 따라서, 제 2 레지스터(122)와 비교 회로(125)가 제 1 컬럼 디코더(120)에 위치하는 경우의 제 2 히트 신호(Hit2)와 컬럼 선택 라인 마스터 신호(CSLM)간의 마진(margin)과 제 2 레지스터(122)와 비교 회로(125)가 제 2 컬럼 디코더(130)에 위치하는 경우의 제 2 히트 신호(Hit2)와 컬럼 선택 라인 마스터 신호(CSLM)간의 마진은 서로 동일하거나 유사할 수 있다.
안티 퓨즈 어레이(160)는 제 1 및 제 2 페일 컬럼 어드레스들(FCA1, FCA2)을 페일 컬럼 어드레스 쓰기 회로(128)로 제공하거나 전송할 수 있다. 안티 퓨즈 어레이(160)는 제 1 및 제 2 페일 컬럼 어드레스들(FCA1, FCA2)이 각각 프로그램된 안티 퓨즈들을 포함할 수 있다. 안티 퓨즈는 고 저항 상태에서 저 저항 상태로 프로그램될 수 있다. 안티 퓨즈의 프로그램 동작은 안티 퓨즈의 유전층이 파괴(rupture)되거나 또는 파괴되지 않음으로써 수행될 수 있다. 안티 퓨즈 대신에 OTP(one time programmable) 메모리 셀과 같은 다른 불휘발성 메모리 셀이 사용될 수도 있다. 예를 들어, 안티 퓨즈 어레이(160)는 메모리 장치(100)의 페일 로우 어드레스들(FRAs) 및 제 1 및 제 2 페일 컬럼 어드레스들(FCA1, FCA2)을 포함하는 페일 컬럼 어드레스들(FCAs)을 영구적으로 저장할 수 있다.
도 3은 도 1의 메모리 장치의 뱅크를 좀 더 상세하게 보여주는 블록도이다. 도 3은 도 1 및 도 2를 참조하여 설명될 것이다. 메모리 장치(100)는 뱅크(110), 제 1 컬럼 디코더(120), 및 제 2 컬럼 디코더(130)를 포함할 수 있다. 제 1 컬럼 디코더(120) 및 제 2 컬럼 디코더(130)는 도 1 및 도 2에서 전술되었다.
뱅크(110)의 제 1 영역(111)에는 제 1 워드 라인(WL1)에 연결된 메모리 셀들이 배치될 수 있다. 뱅크(110)의 제 2 영역(112)에는 제 2 워드 라인(WL2)에 연결된 메모리 셀들이 배치될 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2) 각각에 연결된 메모리 셀들의 개수는 예시적인 것에 불과하다. 제 1 및 제 2 영역들(111, 112) 각각에는 하나 이상의 워드 라인들이 더 배치될 수 있다.
스위치(116_11)는 제 1 컬럼 선택 라인(CSL1) 혹은 제 1 컬럼 선택 신호의 전압 레벨에 따라 제 1 비트 라인들(BL1s)과 로컬 입출력 라인들(LIO1s)을 전기적으로 연결할 수 있다. 스위치(116_12)는 제 1 리던던시 컬럼 선택 라인(RCSL1) 혹은 제 1 리던던시 컬럼 선택 신호의 전압 레벨에 따라 제 1 리던던시 비트 라인들(RBL1s)과 로컬 입출력 라인들(LIO1s)을 전기적으로 연결할 수 있다. 스위치(116_21)는 제 2 컬럼 선택 라인(CSL2) 혹은 제 2 컬럼 선택 신호의 전압 레벨에 따라 제 2 비트 라인들(BL2s)과 로컬 입출력 라인들(LIO2s)을 전기적으로 연결할 수 있다. 스위치(116_22)는 제 2 리던던시 컬럼 선택 라인(RCSL2) 혹은 제 2 리던던시 컬럼 선택 신호의 전압 레벨에 따라 제 2 리던던시 비트 라인들(RBL2s)과 로컬 입출력 라인들(LIO2s)을 전기적으로 연결할 수 있다. 스위치들(116_11, 116_12, 116_21, 116_22)은 서로 동일하게 구현될 수 있고 하나 이상의 NMOS, PMOS, 또는 NMOS와 PMOS의 조합들을 포함할 수 있다. 도 3에서 도시된 스위치들(116_11, 116_12, 116_21, 116_22) 각각에 연결된 비트 라인들의 개수는 예시적이다.
실시 예에 있어서, 뱅크(110)는 제 1 비트 라인들(BL1s)과 제 1 비트바 라인들(BLB1s, 미도시)간의 전압 차이들을 증폭하는 감지 증폭기들(미도시)을 더 포함할 수 있다. 제 1 비트 라인들(BL1s)과 제 1 비트바 라인들(BLB1s, 미도시)은 오픈(open) 비트 라인 구조에 따라 감지 증폭기들을 기준으로 상하에 각각 배치될 수 있다. 다른 비트 라인들(RBL1s, BL2s, RBL2s)도 제 1 비트 라인들(BL1s)과 동일하게 배치될 수 있다.
입출력 회로(117_1)는 로컬 입출력 라인들(LIO1s)과 글로벌 입출력 라인들(GIOs)간의 데이터 입출력을 수행할 수 있다. 입출력 회로(117_1)는 메모리 장치(100)가 쓰기 명령을 수신한 경우에 글로벌 입출력 라인들(GIOs)을 통해 전송되는 쓰기 데이터를 로컬 입출력 라인들(LIO1s)로 제공하는 PMUXON 트랜지스터들을 포함할 수 있다. 입출력 회로(117_1)는 메모리 장치(100)가 읽기 명령을 수신한 경우에 로컬 입출력 라인들(LIO1s)을 통해 전송되는 읽기 데이터를 글로벌 입출력 라인들(GIOs)로 제공하는 로컬 감지 증폭기들(LSAs) 또는 스위치들을 포함할 수 있다. 입출력 회로(117_2)는 로컬 입출력 라인들(LIO2s)과 글로벌 입출력 라인들(GIOs)간의 데이터 입출력을 수행할 수 있다. 입출력 회로들(117_1, 117_2)은 실질적으로 서로 동일하게 구현될 수 있다.
제 1 컬럼 디코더(120)는 쓰기 드라이버 및 입출력 감지 증폭기(WDRV & IOSA, 129)를 더 포함할 수 있다. 쓰기 드라이버 및 입출력 감지 증폭기(129)는 글로벌 입출력 라인들(GIOs), 입출력 회로(117_1), 로컬 입출력 라인들(LIO1s), 스위치(116_11), 제 1 비트 라인들(BL1s)을 통해 메모리 셀들에 데이터를 쓰거나 메모리 셀들에 저장된 데이터를 읽을 수 있다. 상술한 메모리 셀들에 페일이 있으면, 쓰기 드라이버 및 입출력 감지 증폭기(129)는 글로벌 입출력 라인들(GIOs), 입출력 회로(117_1), 로컬 입출력 라인들(LIO1s), 스위치(116_12), 제 1 리던던시 비트 라인들(RBL1s)을 통해 리던던시 메모리 셀들에 데이터를 쓰거나 리던던시 메모리 셀들에 저장된 데이터를 읽을 수 있다.
유사하게, 쓰기 드라이버 및 입출력 감지 증폭기(129)는 글로벌 입출력 라인들(GIOs), 입출력 회로(117_2), 로컬 입출력 라인들(LIO2s), 스위치(116_21), 제 2 비트 라인들(BL2s)을 통해 메모리 셀들에 데이터를 쓰거나 메모리 셀들에 저장된 데이터를 읽을 수 있다. 상술한 메모리 셀들에 페일이 있으면, 쓰기 드라이버 및 입출력 감지 증폭기(129)는 글로벌 입출력 라인들(GIOs), 입출력 회로(117_1), 로컬 입출력 라인들(LIO2s), 스위치(116_22), 제 2 리던던시 비트 라인들(RBL2s)을 통해 리던던시 메모리 셀들에 데이터를 쓰거나 리던던시 메모리 셀들에 저장된 데이터를 읽을 수 있다.
정리하면, 제 2 영역(112)에 배치된 메모리 셀들은 제 2 컬럼 디코더(130)에 의해 선택될 수 있으나, 제 2 영역(112)에 배치된 메모리 셀들에 대한 데이터 입출력은 제 1 컬럼 디코더(120)에 의해 수행될 수 있다. 제 1 워드 라인(WL1)에 연결된 메모리 셀들과 제 2 워드 라인(WL2)에 연결된 메모리 셀들은 글로벌 입출력 라인들(GIOs)을 공유할 수 있다.
실시 예에 있어서, 글로벌 입출력 라인들(GIOs)과 쓰기 드라이버 및 입출력 감지 증폭기(129)의 집합의 개수는 메모리 장치(100)가 지원하는 데이터 입출력 패드들의 개수, 버스트 랭스(burst length) 등에 따라 결정될 수 있다. 제 1 컬럼 선택 라인(CSL1)과 컬럼 선택 라인 인에이블 회로(127)의 집합의 개수 그리고 제 2 컬럼 선택 라인(CSL2)과 컬럼 선택 라인 인에이블 회로(137)의 집합의 개수는 메모리 장치(100)의 용량, 페이지(page) 사이즈, 컬럼 어드레스의 범위 등에 따라 결정될 수 있다. 또한, 뱅크(110)는 도 3에서 도시되지 않는 메모리 셀들, 리던던시 메모리 셀들, 비트 라인들과 리던던시 비트 라인들, 스위치들, 로컬 입출력 라인들, 입출력 회로들, 글로벌 입출력 라인들을 더 포함할 수 있다.
실시 예에 있어서, 제 1 워드 라인(WL1) 및 제 1 컬럼 선택 라인(CSL1)에 의해 선택되는 메모리 셀들에 페일이 있으면, 제 1 레지스터(121)에는 제 1 페일 컬럼 어드레스(FCA1)가 저장될 수 있다. 제 2 워드 라인(WL2) 및 제 2 컬럼 선택 라인(CSL2)에 의해 선택되는 메모리 셀들에 페일이 있으면, 제 2 레지스터(122)에는 제 2 페일 컬럼 어드레스(FCA2)가 저장될 수 있다. 만약 제 1 컬럼 선택 라인(CSL1)에 대응하는 컬럼 어드레스와 제 2 컬럼 선택 라인(CSL2)에 대응하는 컬럼 어드레스가 서로 동일하면, 제 1 및 제 2 페일 컬럼 어드레스들(FCA1, FCA2)은 서로 동일하다. 물론, 제 1 컬럼 선택 라인(CSL1)에 대응하는 컬럼 어드레스와 제 2 컬럼 선택 라인(CSL2)에 대응하는 컬럼 어드레스가 서로 다르면, 제 1 및 제 2 페일 컬럼 어드레스들(FCA1, FCA2)은 서로 다르다.
도 4는 도 3의 메모리 장치의 뱅크를 좀 더 상세하게 보여주는 블록도이다. 도 4는 도 1 내지 도 3을 참조하여 설명될 것이다. 뱅크(110)의 제 3 영역(113)의 메모리 셀들은 제 1 영역(111)과 제 2 영역(112) 사이에 그리고 Y축을 기준으로 뱅크(110)의 중심 영역에 배치될 수 있다.
제 1 영역(111)의 메모리 셀들은 제 1 컬럼 디코더(120)에 의해서만 선택될 수 있다. 제 2 영역(112)의 메모리 셀들은 제 2 컬럼 디코더(130)에 의해서만 선택될 수 있다. 반면에, 제 3 영역(113)의 메모리 셀들은 제 1 및 제 2 컬럼 디코더들(120, 130) 모두에 의해 선택될 수 있다. 제 3 워드 라인(WL3)에 연결된 메모리 셀들 중 메모리 셀들(113_1)은 제 1 컬럼 디코더(120)에 의해 선택될 수 있고 제 3 워드 라인(WL3)에 연결된 메모리 셀들 중 메모리 셀들(113_2)은 제 2 컬럼 디코더(130)에 의해 선택될 수 있다.
쓰기 드라이버 및 입출력 감지 증폭기(129)는 제 1 및 제 2 영역들(111, 112)의 메모리 셀들과 유사하게 제 3 영역(113)의 메모리 셀들에 대한 데이터 입출력을 수행할 수 있다. 다만, 쓰기 드라이버 및 입출력 감지 증폭기(129)는 글로벌 입출력 라인들(GIOs), 입출력 회로들(117_1, 117_2), 로컬 입출력 라인들(LIO31s, LIO32s), 스위치들(116_31, 116_33), 제 3 비트 라인들(BL3s)을 통해 제 3 워드 라인(WL3)에 연결된 메모리 셀들에 대한 데이터 입출력을 수행할 수 있다. 상술한 메모리 셀들에 페일이 있으면, 쓰기 드라이버 및 입출력 감지 증폭기(129)는 글로벌 입출력 라인들(GIOs), 입출력 회로들(117_1, 117_2), 로컬 입출력 라인들(LIO31s, LIO32s), 스위치들(116_32, 116_34), 제 3 리던던시 비트 라인들(RBL3s)을 통해 제 3 워드 라인(WL3)에 연결된 리던던시 메모리 셀들에 대한 데이터 입출력을 수행할 수 있다.
제 3 영역(113)의 메모리 셀들은 뱅크(110)의 일부이고 제 1 및 제 2 영역들(111, 112)의 메모리 셀들과 실질적으로 동일하게 배치될 수 있다. 제 3 영역(113)의 메모리 셀들을 선택하기 위해서는 제 1 및 제 2 컬럼 디코더들(120, 130) 모두가 동작해야 한다. 예를 들어, 제 3 워드 라인(WL3)이 활성화된 다음 제 3 워드 라인(WL3)에 연결된 메모리 셀들을 선택하기 위해, 제 1 및 제 2 컬럼 선택 라인 인에이블 회로들(127, 137)은 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2)을 동시에 구동할 수 있다.
만약, 제 3 워드 라인(WL3) 그리고 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2)에 의해 선택되는 메모리 셀들 중 적어도 하나가 페일이고, 페일 메모리 셀은 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2) 대신에 제 1 및 제 2 리던던시 컬럼 선택 라인들(RCSL1, RCSL2)이 구동되거나 선택됨으로써 리페어된다고 가정한다(즉, 컬럼 리페어). 이 경우, 제 1 컬럼 디코더(120)는 제 1 컬럼 선택 라인(CSL1)에 대응하는 컬럼 어드레스와 제 2 컬럼 선택 라인(CSL2)에 대응하는 컬럼 어드레스를 각각 저장하는 레지스터들을 모두 포함할 필요가 없고 레지스터들을 공유하거나 병합할 수 있다. 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2)이 동시에 구동되므로, 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2) 모두에 대응하는 컬럼 어드레스를 제 3 페일 컬럼 어드레스(FCA3)로서 저장하는 제 3 레지스터(123)를 더 포함할 수 있다. 여기서, 제 1 내지 제 3 페일 컬럼 어드레스들(FCA1~FCA3)은 서로 동일하거나 상이할 수 있다. 제 3 레지스터(123)는 로우 디코더(140)로부터 제 3 영역(113)에 배치된 워드 라인들 중 하나가 활성화되었는지 여부를 나타내는 신호를 수신하고, 그 다음 제 3 페일 컬럼 어드레스(FCA3)를 비교 회로(125)에 제공할 수 있다.
비교 회로(125)는 입력 컬럼 어드레스(ICA)와 제 3 페일 컬럼 어드레스(FCA3)가 일치하면 제 3 히트 신호(Hit3)를 생성할 수 있다. 제 1 및 제 2 리던던시 컬럼 선택 라인 인에이블 회로들(126, 136)은 제 3 히트 신호(Hit3)를 이용하여 제 1 및 제 2 리던던시 컬럼 선택 라인들(RCSL1, RCSL2)을 각각 구동할 수 있다. 제 1 및 제 2 컬럼 선택 라인 인에이블 회로들(127, 137)은 활성화된 제 3 히트 신호(Hit3)에 기초하여 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2)을 구동하지 않을 수 있다.
정리하면, 제 1 컬럼 디코더(120)는 입력 컬럼 어드레스(ICA)와 제 3 페일 컬럼 어드레스(FCA3)의 비교 결과에 기초하여 제 3 히트 신호(Hit3)를 생성할 수 있다. 제 1 컬럼 디코더(120)는 제 3 히트 신호(Hit3)를 이용하여 제 3 영역(113)의 메모리 셀들(113_1) 중 제 3 페일 컬럼 어드레스(FCA3)에 대응하는 메모리 셀들 대신에 제 1 리던던시 컬럼 선택 라인(RCSL1)을 통해 선택될 수 있는 리던던시 메모리 셀들을 선택할 수 있다. 제 2 컬럼 디코더(130)는 제 3 히트 신호(Hit3)를 이용하여 제 3 영역(113)의 메모리 셀들(113_2) 중 제 3 페일 컬럼 어드레스(FCA3)에 대응하는 메모리 셀들 대신에 제 2 리던던시 컬럼 선택 라인(RCSL2)을 통해 선택될 수 있는 리던던시 메모리 셀들을 선택할 수 있다.
도 5는 도 4의 메모리 장치의 뱅크를 좀 더 상세하게 보여주는 블록도이다. 도 5는 도 1 내지 도 4를 참조하여 설명될 것이다. 뱅크(110)의 제 4 영역(114)의 메모리 셀들은 제 1 컬럼 디코더(120)와 인접하게 배치될 수 있다. 뱅크(110)의 제 5 영역(115)의 메모리 셀들은 제 2 컬럼 디코더(130)와 인접하게 배치될 수 있다. 제 4 영역(114)의 메모리 셀들과 제 5 영역(115)의 메모리 셀들은 Y축을 기준으로 뱅크(110)의 엣지 영역들에 각각 배치될 수 있다.
제 4 영역(114)의 메모리 셀들은 제 1 컬럼 디코더(120)에 의해 선택될 수 있다. 제 5 영역(115)의 메모리 셀들은 제 2 컬럼 디코더(130)에 의해 선택될 수 있다. 그러나, 전술한 오픈 비트 라인 구조에 따라, 제 4 영역(114)의 제 4 워드 라인(WL4)에 연결된 메모리 셀들의 개수와 제 4 영역(114)의 제 4 워드 라인(WL4)에 연결된 메모리 셀들의 개수는, 예를 들어, 각각 제 1 내지 제 3 영역(111~113)의 임의의 워드 라인에 연결된 메모리 셀들의 개수의 절반일 수 있다. 제 4 영역(114)의 메모리 셀들과 제 5 영역(115)의 메모리 셀들이 함께 선택될 수 있다. 활성화 명령 또는 리프레쉬 명령에 따라 도 2의 로우 디코더(140)는 제 4 및 제 5 워드 라인들(WL4, WL5)을 동시에 활성화할 수 있다. 제 1 및 제 2 컬럼 디코더들(120, 130)도 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2)을 동시에 구동할 수 있다.
쓰기 드라이버 및 입출력 감지 증폭기(129)는 제 1 내지 제 3 영역들(111~113)의 메모리 셀들과 유사하게 제 4 및 제 5 영역들(114, 115)의 메모리 셀들에 대한 데이터 입출력을 수행할 수 있다. 쓰기 드라이버 및 입출력 감지 증폭기(129)는 글로벌 입출력 라인들(GIOs), 입출력 회로들(117_1, 117_2), 로컬 입출력 라인들(LIO4s, LIO5s), 스위치들(116_41, 116_51), 제 4 및 제 5 비트 라인들(BL4s, BL5s)을 통해 제 4 및 제 5 워드 라인들(WL4, WL5)에 연결된 메모리 셀들에 대한 데이터 입출력을 수행할 수 있다. 상술한 메모리 셀들에 페일이 있으면, 쓰기 드라이버 및 입출력 감지 증폭기(129)는 글로벌 입출력 라인들(GIOs), 입출력 회로들(117_1, 117_2), 로컬 입출력 라인들(LIO4s, LIO5s), 스위치들(116_42, 116_52), 제 4 및 제 5 리던던시 비트 라인들(RBL4s, RBL5s)을 통해 제 4 및 제 5 워드 라인들(WL4, WL5)에 연결된 리던던시 메모리 셀들에 대한 데이터 입출력을 수행할 수 있다.
만약, 제 4 및 제 5 워드 라인들(WL4, WL5) 그리고 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2)에 의해 선택되는 메모리 셀들 중 적어도 하나가 페일이고, 페일 메모리 셀은 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2) 대신에 제 1 및 제 2 리던던시 컬럼 선택 라인들(RCSL1, RCSL2)이 구동됨으로써 리페어된다고 가정한다(즉, 컬럼 리페어). 이 경우, 제 1 컬럼 디코더(120)는 제 1 컬럼 선택 라인(CSL1)에 대응하는 컬럼 어드레스와 제 2 컬럼 선택 라인(CSL2)에 대응하는 컬럼 어드레스를 각각 저장하는 레지스터들을 모두 포함할 필요가 없고 레지스터들을 공유하거나 병합할 수 있다. 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2)이 동시에 구동되므로, 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2) 모두에 대응하는 컬럼 어드레스를 제 4 페일 컬럼 어드레스(FCA4)로서 저장하는 제 4 레지스터(124)를 더 포함할 수 있다. 여기서, 제 4 페일 컬럼 어드레스(FCA4)는 제 1 내지 제 3 페일 컬럼 어드레스들(FCA1~FCA3) 모두와 같거나, 제 1 내지 제 3 페일 컬럼 어드레스들(FCA1~FCA3)의 일부와 같거나, 또는 제 1 내지 제 3 페일 컬럼 어드레스들(FCA1~FCA3)과 다를 수 있다. 제 4 레지스터(124)는 로우 디코더(140)로부터 제 4 및 제 5 영역들(114, 115)에 배치된 워드 라인들 중 일부가 활성화되었는지 여부를 나타내는 신호를 수신하고, 그 다음 제 4 페일 컬럼 어드레스(FCA4)를 비교 회로(125)에 제공할 수 있다.
비교 회로(125)는 입력 컬럼 어드레스(ICA)와 제 4 페일 컬럼 어드레스(FCA4)가 일치하면 제 4 히트 신호(Hit4)를 생성할 수 있다. 제 1 및 제 2 리던던시 컬럼 선택 라인 인에이블 회로들(126, 136)은 제 4 히트 신호(Hit4)를 이용하여 제 1 및 제 2 리던던시 컬럼 선택 라인들(RCSL1, RCSL2)을 각각 구동할 수 있다. 제 1 및 제 2 컬럼 선택 라인 인에이블 회로들(127, 137)은 활성화된 제 4 히트 신호(Hit4)에 기초하여 제 1 및 제 2 컬럼 선택 라인들(CSL1, CSL2)을 구동하지 않을 수 있다.
정리하면, 제 1 컬럼 디코더(120)는 입력 컬럼 어드레스(ICA)와 제 4 페일 컬럼 어드레스(FCA4)의 비교 결과에 기초하여 제 4 히트 신호(Hit4)를 생성할 수 있다. 제 1 컬럼 디코더(120)는 제 4 히트 신호(Hit4)를 이용하여 제 4 영역(114)의 메모리 셀들(114_1) 중 제 4 페일 컬럼 어드레스(FCA4)에 대응하는 메모리 셀들 대신에 제 1 리던던시 컬럼 선택 라인(RCSL1)을 통해 선택될 수 있는 리던던시 메모리 셀들을 선택할 수 있다. 제 2 컬럼 디코더(130)는 제 4 히트 신호(Hit4)를 이용하여 제 5 영역(115)의 메모리 셀들(115_1) 중 제 4 페일 컬럼 어드레스(FCA4)에 대응하는 메모리 셀들 대신에 제 2 리던던시 컬럼 선택 라인(RCSL2)을 통해 선택될 수 있는 리던던시 메모리 셀들을 선택할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 메모리 장치(200)는 뱅크(210), 제 1 로우 디코더(220), 및 제 2 로우 디코더(230)를 포함할 수 있다. 뱅크(210)는 도 1에서 전술한 메모리 셀 어레이와 실질적으로 동일할 수 있다.
뱅크(210)는 제 1 로우 디코더(220)에 의해 접근되는 제 1 영역(211)과 제 2 로우 디코더(230)에 의해 접근되는 제 2 영역(212)을 포함할 수 있다. 제 1 영역(211)에는 제 1 로우 디코더(220)에 의해 선택되는 메모리 셀들이 배치될 수 있다. 제 2 영역(212)에는 제 2 로우 디코더(230)에 의해 선택되는 메모리 셀들이 배치될 수 있다. 뱅크(210)의 메모리 셀들은 제 1 로우 디코더(220)와 제 2 로우 디코더(230)의 구동 방향들인 X축 방향과 X축의 반대 방향에 따라 제 1 영역(211)과 제 2 영역(212)으로 나뉘어질 수 있다.
제 1 로우 디코더(220)는 입력 로우 어드레스(IRA)를 디코딩하고 디코딩 결과에 기초하여 제 1 로우 선택 신호들을 생성할 수 있고 그리고 제 1 워드 라인들(WL1s)을 통해 X축 방향으로 제 1 로우 선택 신호들을 전송하여 메모리 셀들을 선택할 수 있다. 제 1 로우 디코더(220)는 X축 방향으로 제 1 워드 라인들(WL1s)을 구동할 수 있다. 제 2 로우 디코더(230)는 입력 로우 어드레스(IRA)를 디코딩하고 디코딩 결과에 기초하여 제 2 로우 선택 신호들을 생성할 수 있고 그리고 제 2 워드 라인들(WL2s)을 통해 X축과 반대 방향으로 제 2 로우 선택 신호들을 전송하여 메모리 셀들을 선택할 수 있다. 제 2 로우 디코더(230)는 X축과 반대 방향으로 제 2 워드 라인들(WL2s)을 구동할 수 있다. 제 1 및 제 2 로우 디코더들(220, 230)이 각각 수신하는 입력 로우 어드레스들은 서로 동일할 수 있다.
만약, 제 2 로우 디코더(230) 없이 제 1 로우 디코더(220)만 뱅크(210)를 구동하는 경우, 제 1 로우 디코더(220)는 제 1 영역(211)의 메모리 셀들뿐만 아니라 제 2 영역(212)의 메모리 셀들, 즉, 뱅크(210)의 모든 메모리 셀들을 선택할 수 있어야 한다. 이를 위해, 제 1 로우 디코더(220)는 뱅크(210)의 가로 길이(즉, X축 상의 길이)에 대응하는 워드 라인들을 구동해야 한다. 다만, 뱅크(210)의 크기가 증가할수록, 제 1 로우 디코더(220)가 워드 라인들의 부하들이 점점 증가할 수 있다. 특히, 워드 라인들의 전압들은 셀 트랜지스터들을 턴 온 시키거나 턴 오프 시키는데 사용되므로, 예를 들어, 그라운드보다 낮은 전압부터 전원보다 높은 전압까지 혹은 그 반대로 천이할 수 있다. 즉, 뱅크(210)의 크기가 증가할수록, 워드 라인들에 대한 제 1 로우 디코더(220)의 구동 능력이 약화될 수 있다. 메모리 장치(200)는 양방향으로 하나의 뱅크(210)를 구동하는 제 1 및 제 2 로우 디코더들(220, 230)을 포함할 수 있다. 제 1 및 제 2 컬럼 디코더들(120, 130)와 유사하게, 제 1 및 제 2 로우 디코더들(220, 230)은 뱅크(210)를 기준으로 서로 마주볼 수 있다.
도 6을 참조하면, 제 1 로우 디코더(220)는 제 1 워드 라인들(WL1s)의 리페어를 위해 제 1 페일 로우 어드레스(FRA1)를 저장하는 제 1 레지스터(221)를 포함할 수 있다. 제 1 로우 디코더(220)는 입력 로우 어드레스(IRA)와 제 1 페일 로우 어드레스(FRA1)가 일치하면, 제 1 페일 로우 어드레스(FRA1)와 일치하는 입력 로우 어드레스(IRA)에 대응하는 워드 라인들(제 1 워드 라인들(WL1s) 중 일부) 대신에 리던던시 워드 라인들(미도시)을 구동할 수 있다.
제 1 로우 디코더(220)는 제 1 레지스터(221)뿐만 아니라 제 2 워드 라인들(WL2s)의 리페어를 위해 제 2 페일 로우 어드레스(FRA2)를 저장하는 제 2 레지스터(222)를 포함할 수 있다. 제 2 로우 디코더(230)는 입력 로우 어드레스(IRA)가 제 2 페일 로우 어드레스(FRA2)와 일치하면, 제 2 페일 로우 어드레스(FRA2)와 일치하는 입력 로우 어드레스(IRA)에 대응하는 워드 라인들(제 2 워드 라인들(WL2s) 중 일부) 대신에 리던던시 워드 라인들(미도시)을 구동할 수 있다.
제 1 로우 디코더(220)는 제 1 워드 라인들(WL1s)의 리페어를 위한 제 1 레지스터(221)와 제 2 워드 라인들(WL2s)의 리페어를 위한 제 2 레지스터(222)를 모두 포함할 수 있다. 따라서, 제 1 로우 디코더(220)는 제 1 및 제 2 레지스터들(221, 222)에 제 1 및 제 2 페일 로우 어드레스들(FRA1, FRA2)을 각각 쓰는 쓰기 회로들을 공유하거나 병합할 수 있다. 또한, 제 1 로우 디코더(220)는 입력 로우 어드레스(IRA)와 제 1 페일 로우 어드레스(FRA1)를 비교하는 비교 회로와 입력 로우 어드레스(IRA)와 제 2 페일 로우 어드레스(FRA2)를 비교하는 비교 회로를 공유하거나 병합할 수 있다. 제 2 로우 디코더(230)는 제 2 레지스터(222)를 포함하지 않을 수 있다. 상술한 쓰기 회로들의 공유, 비교 회로들의 공유, 및 제 2 로우 디코더(230)의 간소화로 인하여 메모리 장치(200)의 면적이 감소할 수 있다.
도 7은 도 6의 메모리 장치의 제 1 및 제 2 로우 디코더들을 좀 더 상세하게 보여주는 블록도이다. 도 7은 도 6을 참조하여 설명될 것이다. 메모리 장치(200)는 뱅크(210), 제 1 로우 디코더(220), 제 2 로우 디코더(230), 컬럼 디코더(240), 커맨드 디코더(250), 및 안티 퓨즈 어레이(260)를 포함할 수 있다. 뱅크(210)는 도 1에서 설명되었다.
제 1 로우 디코더(220)는 제 1 레지스터(221), 제 2 레지스터(222), 비교 회로(225), 제 1 리던던시 워드 라인 인에이블 회로(226), 제 1 워드 라인 인에이블 회로(227), 및 페일 로우 어드레스 쓰기 회로(228)를 포함할 수 있다. 제 1 및 제 2 레지스터들(221, 222)은 도 6에서 설명되었다. 도 2의 메모리 장치(100)와 유사하게, 제 1 로우 디코더(220)는 비교 회로(225)를 포함할 수 있다. 제 2 로우 디코더(230)는 비교 회로를 포함하지 않는다.
비교 회로(225)는 도 2의 비교 회로(125)와 유사하게 입력 로우 어드레스(IRA)와 제 1 페일 로우 어드레스(FRA1)를 비교할 수 있고 입력 로우 어드레스(IRA)와 제 2 페일 로우 어드레스(FRA2)를 비교할 수 있다. 예를 들어, 상술한 비교 동작들은 동일한 시점에서 수행될 수 있다. 제 1 및 제 2 레지스터들(221, 222)은 활성화 명령 또는 리프레쉬 명령에 응답하는 커맨드 디코더(250)의 제어에 따라 제 1 및 제 2 페일 로우 어드레스들(FRA1, FRA2)을 비교 회로(225)에 제공할 수 있다. 비교 회로(225)는 입력 로우 어드레스(IRA)와 제 1 페일 로우 어드레스(FRA1)가 일치하면 제 1 히트 신호(Hit1)를 생성할 수 있다. 비교 회로(225)는 입력 로우 어드레스(IRA)와 제 2 페일 로우 어드레스(FRA2)가 일치하면 제 2 히트 신호(Hit2)를 생성할 수 있다.
실시 예에 있어서, 비교 회로(225)는 제 2 히트 신호(Hit2)를 제 2 로우 디코더(230)로 전송할 수 있다. 제 1 로우 디코더(220)는 도 2의 제 1 컬럼 디코더(120)와 유사하게, 적어도 하나 이상의 제 1 레지스터들(221)과 적어도 하나 이상의 제 2 레지스터들(222)을 포함할 수 있다. 예를 들어, 제 1 레지스터들(221)과 제 2 레지스터들(222)이 제 1 로우 디코더(220) 내에서 분산되어 배치되는 경우, 비교 회로(225)는 뱅크(210)를 통해 제 2 히트 신호(Hit2)를 제 2 로우 디코더(230)로 전송할 수 있다. 다른 예를 들어, 제 1 레지스터들(221)과 제 2 레지스터들(222)이 제 1 로우 디코더(220)와 컬럼 디코더(240) 모두에 인접한 영역 내에서 집중되어 배치되는 경우, 비교 회로(225)는 컬럼 디코더(240)를 통해 제 2 히트 신호(Hit2)를 제 2 로우 디코더(230)로 전송할 수 있다.
실시 예에 있어서, 제 1 로우 디코더(220)는 제 1 레지스터들(221)과 제 2 레지스터들(222)의 개수에 따라 적어도 하나 이상의 비교 회로들(225)을 포함할 수 있다. 도 7에서, 설명의 편의를 위해, 단지 하나의 제 2 히트 신호(Hit2)가 제 2 로우 디코더(230)로 전송되는 것으로 도시되었으나, 비교 회로들(225)은 적어도 하나 이상의 제 2 히트 신호들(즉, 제 2 히트 버스)을 제 2 로우 디코더(230)로 전송할 수 있다.
제 1 리던던시 워드 라인 인에이블 회로(226)와 제 1 워드 라인 인에이블 회로(227)는 제 1 리던던시 컬럼 선택 라인 인에이블 회로(126)와 제 1 컬럼 선택 라인 인에이블 회로(127)와 유사하게 동작할 수 있다. 제 1 리던던시 워드 라인 인에이블 회로(226)는 제 1 히트 신호(Hit1)가 활성화되면, 제 1 리던던시 워드 라인(RWL1)을 통해 X축 방향으로 제 1 리던던시 로우 선택 신호를 전송할 수 있고 X축 방향으로 제 1 리던던시 워드 라인(RWL1)을 구동할 수 있다. 제 1 히트 신호(Hit1)가 활성화되면, 제 1 워드 라인 인에이블 회로(227)는 제 1 워드 라인(WL1)을 구동하지 않을 수 있다. 제 1 워드 라인 인에이블 회로(227)는 제 1 히트 신호(Hit1)가 활성화되지 않으면 입력 로우 어드레스(IRA)에 따라 제 1 워드 라인(WL1)을 통해 X축 방향으로 제 1 로우 선택 신호를 전송할 수 있고 X축 방향으로 제 1 워드 라인(WL1)을 구동할 수 있다. 도 7의 제 1 워드 라인(WL1)은 도 6의 제 1 워드 라인들(WL1s) 중 하나이다.
실시 예에 있어서, 제 1 워드 라인(WL1)에 의해 선택될 수 있는 메모리 셀들 중 적어도 하나가 페일이고 그리고 제 1 워드 라인(WL1)에 대응하는 로우 어드레스는 제 1 페일 로우 어드레스(FRA1)로서 제 1 레지스터(221)에 저장되었다고 가정한다. 제 1 워드 라인(WL1)을 통해 선택되는 메모리 셀들에 대한 활성화 명령 또는 리프레쉬 명령이 메모리 장치(200)로 입력되어도, 비교 회로(225)가 제 1 히트 신호(Hit1)를 활성화하므로, 제 1 워드 라인 인에이블 회로(227)는 제 1 워드 라인(WL1)을 구동하지 않는다.
정리하면, 제 1 로우 디코더(220)는 입력 로우 어드레스(IRA)와 제 1 페일 로우 어드레스(FRA1)의 비교 결과에 기초하여 제 1 히트 신호(Hit1)를 생성할 수 있다. 제 1 로우 디코더(220)는 제 1 히트 신호(Hit1)를 이용하여 제 1 영역(211)의 메모리 셀들 중 제 1 페일 로우 어드레스(FRA1)에 대응하는 메모리 셀들 대신에 제 1 리던던시 워드 라인(RWL1)에 연결된 리던던시 메모리 셀들을 선택할 수 있다. 만약, 입력 로우 어드레스(IRA)에 대응하는 제 1 워드 라인(WL1)에 연결된 메모리 셀들에 페일이 없으면, 제 1 로우 디코더(220)는 제 1 워드 라인(WL1)에 연결된 메모리 셀들을 선택할 수 있다.
페일 로우 어드레스 쓰기 회로(228)는 안티 퓨즈 어레이(260)로부터 전송된 제 1 및 제 2 페일 로우 어드레스들(FRA1, FRA2)을 제 1 및 제 2 레지스터들(221, 222)에 각각 쓸 수 있다. 페일 로우 어드레스 쓰기 회로(228)는 도 2의 페일 컬럼 어드레스 쓰기 회로(128)와 유사하게 동작할 수 있다.
제 2 로우 디코더(230)는 제 2 리던던시 워드 라인 인에이블 회로(236) 및 제 2 워드 라인 인에이블 회로(237)를 포함할 수 있다. 제 2 리던던시 워드 라인 인에이블 회로(236)는 제 1 로우 디코더(220)의 비교 회로(225)에 의해 생성된 제 2 히트 신호(Hit2)가 활성화되면, 제 2 리던던시 워드 라인(RWL2)을 통해 X축과 반대 방향으로 제 2 리던던시 로우 선택 신호를 전송할 수 있고 X축과 반대 방향으로 제 2 리던던시 워드 라인(RWL2)을 구동할 수 있다. 제 2 히트 신호(Hit2)를 이용하는 것을 제외하면, 제 2 리던던시 워드 라인 인에이블 회로(236)는 제 1 리던던시 워드 라인 인에이블 회로(226)와 실질적으로 동일하게 구현될 수 있다.
제 2 히트 신호(Hit2)가 활성화되면, 제 2 워드 라인 인에이블 회로(237)는 제 2 워드 라인(WL2)을 구동하지 않을 수 있다. 제 2 워드 라인 인에이블 회로(237)는 제 2 히트 신호(Hit2)가 활성화되지 않으면, 입력 로우 어드레스(IRA)에 따라 제 2 워드 라인(WL2)을 통해 X축 방향으로 제 2 로우 선택 신호를 전송할 수 있고 X축과 반대 방향으로 제 2 워드 라인(WL2)을 구동할 수 있다. 도 7의 제 2 워드 라인(WL2)은 도 6의 제 2 워드 라인들(WL2s) 중 하나이다. 제 2 히트 신호(Hit2)를 이용하는 것을 제외하면, 제 2 워드 라인 인에이블 회로(237)는 제 1 워드 라인 인에이블 회로(227)와 실질적으로 동일하게 구현될 수 있다.
제 2 워드 라인(WL2)에 의해 선택될 수 있는 메모리 셀들 중 적어도 하나가 페일이고 그리고 제 2 워드 라인(WL2)에 대응하는 로우 어드레스는 제 2 페일 로우 어드레스(FRA2)로서 제 2 레지스터(222)에 저장되었다고 가정한다. 제 2 워드 라인(WL2)을 통해 선택되는 메모리 셀들에 대한 활성화 명령 또는 리프레쉬 명령이 메모리 장치(200)로 입력되어도, 비교 회로(225)가 제 2 히트 신호(Hit2)를 활성화하므로, 제 2 워드 라인 인에이블 회로(237)는 제 2 워드 라인(WL2)을 통해 제 2 로우 선택 신호를 전송하지 않는다.
정리하면, 제 1 로우 디코더(220)는 입력 로우 어드레스(IRA)와 제 2 페일 로우 어드레스(FRA2)의 비교 결과에 기초하여 제 2 히트 신호(Hit2)를 생성할 수 있다. 제 2 로우 디코더(230)는 제 2 히트 신호(Hit2)를 이용하여 제 2 영역(212)의 메모리 셀들 중 제 2 페일 로우 어드레스(FRA2)에 대응하는 메모리 셀들 대신에 제 2 리던던시 워드 라인(RWL2)에 연결된 리던던시 메모리 셀들을 선택할 수 있다. 만약, 입력 로우 어드레스(IRA)에 대응하는 제 2 워드 라인(WL2)에 연결된 메모리 셀들에 페일이 없으면, 제 2 로우 디코더(230)는 제 2 워드 라인(WL2)에 연결된 메모리 셀들을 선택할 수 있다.
컬럼 디코더(240)는 제 1 컬럼 디코더(120)와 유사하게, 입력 컬럼 어드레스(ICA)를 디코딩하고 디코딩 결과에 기초하여 컬럼 선택 신호들을 생성할 수 있다. 컬럼 디코더(240)는 컬럼 선택 라인들(CSLs)을 통해 Y축 방향으로 컬럼 선택 신호들을 전송할 수 있다. 컬럼 디코더(240)는 Y축 방향으로 컬럼 선택 라인들(CSLs)을 구동할 수 있다. 제 1 및 제 2 로우 디코더들(220, 230)과 컬럼 디코더(240)에 의해 선택된 메모리 셀들에 대해 데이터 입출력이 수행될 수 있다.
커맨드 디코더(250)는 도 2의 커맨드 디코더(150)와 유사하게 동작할 수 있다. 커맨드 디코더(250)는 활성화 명령 또는 리프레쉬 명령에 응답하여 워드 라인 마스터 신호(WLM)를 생성할 수 있다. 제 1 리던던시 워드 라인 인에이블 회로(226)는 워드 라인 마스터 신호(WLM)가 수신되기 전에 제 1 히트 신호(Hit1)가 활성화되지 않으면 제 1 리던던시 워드 라인(RWL1)을 구동하지 않을 수 있다. 유사하게, 제 2 리던던시 워드 라인 인에이블 회로(236)는 워드 라인 마스터 신호(WLM)가 수신되기 전에 제 2 히트 신호(Hit2)가 활성화되지 않으면 제 2 리던던시 워드 라인(RWL2)을 구동하지 않을 수 있다.
실시 예에 있어서, 커맨드 디코더(250)는 제 1 리던던시 워드 라인 인에이블 회로(226)가 워드 라인 마스터 신호(WLM)를 수신하는 시점과 제 2 리던던시 워드 라인 인에이블 회로(236)가 워드 라인 마스터 신호(WLM)를 수신하는 시점이 서로 동일하거나 유사하도록, 컬럼 디코더(240) 또는 뱅크(210)를 통해, 워드 라인 마스터 신호(WLM)를 제 1 리던던시 워드 라인 인에이블 회로(226)와 제 2 리던던시 워드 라인 인에이블 회로(236)로 각각 전송할 수 있다. 제 2 리던던시 워드 라인 인에이블 회로(236)는 뱅크(210) 또는 컬럼 디코더(240)를 통과하는 제 2 히트 신호(Hit2) 및 워드 라인 마스터 신호(WLM)를 각각 수신할 수 있다. 따라서, 제 2 레지스터(222)와 비교 회로(225)가 제 1 로우 디코더(220)에 위치하는 경우의 제 2 히트 신호(Hit2)와 워드 라인 마스터 신호(WLM)간의 마진과 제 2 레지스터(222)와 비교 회로(225)가 제 2 로우 디코더(230)에 위치하는 경우의 제 2 히트 신호(Hit2)와 워드 라인 마스터 신호(WLM)간의 마진은 서로 동일하거나 유사할 수 있다.
실시 예에 있어서, 커맨드 디코더(250)는 제 2 로우 디코더(230)보다 제 1 로우 디코더(220)에 더 인접하게 배치될 수 있다. 제 1 로우 디코더(220)가 제 2 로우 디코더(230)보다 상대적으로 커맨드 디코더(250)에 더 가깝다. 따라서, 제 1 로우 디코더(220)는 센터 로우 디코더로 제 2 로우 디코더(230)는 엣지 로우 디코더로 지칭될 수 있다.
안티 퓨즈 어레이(260)는 제 1 및 제 2 페일 로우 어드레스들(FRA1, FRA2)을 페일 로우 어드레스 쓰기 회로(228)로 제공하거나 전송할 수 있다. 안티 퓨즈 어레이(260)는 도 2의 안티 퓨즈 어레이(160)는 유사하게 동작할 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 8은 도 1 내지 도 7을 참조하여 설명될 것이다. 메모리 장치(300)는 뱅크(310), 제 1 컬럼 디코더(320), 제 2 컬럼 디코더(330), 제 1 로우 디코더(340), 및 제 2 로우 디코더(350)를 포함할 수 있다. 뱅크(310)의 메모리 셀들은 제 1 및 제 2 컬럼 디코더들(320, 330) 그리고 제 1 및 제 2 로우 디코더들(340, 350)에 의해 선택되는 영역들로 나뉠 수 있다. 뱅크(310)는 도 1에서 전술한 메모리 셀 어레이이다.
제 1 컬럼 디코더(320)는 제 1 및 제 2 페일 컬럼 어드레스들(FCA1, FCA2)을 각각 저장하는 제 1 및 제 2 레지스터들(321, 322)을 포함할 수 있다. 제 1 및 제 2 컬럼 디코더들(320, 330)은 도 1 내지 도 5에서 전술한 제 1 및 제 2 컬럼 디코더들(120, 130)과 실질적으로 동일할 수 있고 뱅크(310)를 기준으로 서로 마주볼 수 있다. 제 1 로우 디코더(340)는 제 1 및 제 2 페일 로우 어드레스들(FRA1, FRA2)을 각각 저장하는 제 1 및 제 2 레지스터들(341, 342)을 포함할 수 있다. 제 1 및 제 2 로우 디코더들(340, 350)은 도 6 및 도 7에서 전술한 제 1 및 제 2 로우 디코더들(220, 230)과 실질적으로 동일할 수 있고 뱅크(310)를 기준으로 서로 마주볼 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 메모리 장치(400)는 제 1 뱅크(410), 제 1 컬럼 디코더(420), 제 1 로우 디코더(430), 제 2 뱅크(460), 제 2 컬럼 디코더(470), 및 제 2 로우 디코더(480)를 포함할 수 있다.
제 1 뱅크(410)는 도 1에서 전술한 메모리 셀 어레이일 수 있다. 제 2 뱅크(460)는 제 1 뱅크(410)와 독립적인 도 1에서 전술한 메모리 셀 어레이일 수 있다. 도 9에서 도시된 대로, 제 1 및 제 2 뱅크들(410, 460)을 접근하기 위한 어드레스 전송 경로들은 공유될 수도 있고 그렇지 않을 수도 있다. 제 1 및 제 2 뱅크들(410, 460)의 메모리 셀들을 접근하기 위해 전송되는 어드레스들은 서로 독립적이다.
제 1 및 제 2 로우 디코더들(430, 480) 각각은 전술한 로우 디코더들(140, 240)와 유사하게 동작할 수 있다. 제 1 컬럼 디코더(420)는 전술한 제 1 컬럼 디코더(120)와 유사하게 동작할 수 있다. 제 2 컬럼 디코더(470)는 전술한 제 2 컬럼 디코더(130)와 유사하게 동작할 수 있다. 제 1 뱅크(410)에는 도 2 내지 도 5에서 전술한 글로벌 입출력 라인들과 같이 제 1 컬럼 디코더(420)에 의해 제어되는 입출력 라인들이 배치될 수 있다. 제 2 뱅크(460)에는 도 2 내지 도 5에서 전술한 글로벌 입출력 라인들과 같이 제 2 컬럼 디코더(470)에 의해 제어되는 입출력 라인들이 배치될 수 있다.
제 1 컬럼 디코더(420)는 제 1 컬럼 선택 라인들(CSL1s)을 통해 Y축 방향으로 제 1 컬럼 선택 신호들을 전송하여 제 1 뱅크(410)의 메모리 셀들을 선택하고, 입출력 라인들을 통해 선택된 메모리 셀들에 대한 데이터 입출력을 수행할 수 있다. 제 2 컬럼 디코더(470)는 제 2 컬럼 선택 라인들(CSL2s)을 통해 Y축과 반대 방향으로 제 2 컬럼 선택 신호들을 전송하여 제 2 뱅크(460)의 메모리 셀들을 선택하고, 입출력 라인들을 통해 선택된 메모리 셀들에 대한 데이터 입출력을 수행할 수 있다. 제 1 및 제 2 컬럼 디코더들(420, 470)은 제 1 및 제 2 뱅크들(410, 460)을 기준으로 서로 마주볼 수 있다.
실시 예에 있어서, 제 1 컬럼 디코더(420)는 제 1 컬럼 선택 라인들(CSL1s)의 리페어를 위해 제 1 레지스터(421)를 포함할 수 있다. 제 1 컬럼 디코더(420)는 제 2 컬럼 선택 라인들(CSL2s)의 리페어를 위해 제 2 레지스터(422)를 포함할 수 있다. 제 1 컬럼 디코더(420)는 도 2의 제 1 영역(111)이 제 1 뱅크(410)에 대응하는 경우의 제 1 컬럼 디코더(120)와 유사하게 동작할 수 있다. 제 2 컬럼 디코더(470)는 도 2의 제 2 영역(112)이 제 2 뱅크(460)에 대응하는 경우의 제 2 컬럼 디코더(130)와 유사하게 동작할 수 있다. 제 1 및 제 2 페일 컬럼 어드레스들(FCA1, FCA2)을 각각 쓰는 쓰기 회로들이 공유되거나 병합되고 그리고 입력 컬럼 어드레스(ICA)와 제 1 페일 컬럼 어드레스(FCA1)를 비교하는 비교 회로와 입력 컬럼 어드레스(ICA)와 제 2 페일 컬럼 어드레스(FCA2)를 비교하는 비교 회로가 공유되거나 병합되므로, 메모리 장치(400)의 면적이 감소할 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 메모리 장치(500)는 제 1 뱅크(510), 제 1 로우 디코더(520), 제 1 컬럼 디코더(530), 제 2 뱅크(560), 제 2 로우 디코더(570), 및 제 2 컬럼 디코더(580)를 포함할 수 있다. 제 1 및 제 2 뱅크들(510, 560)은 도 9의 제 1 및 제 2 뱅크들(410, 460)과 실질적으로 동일할 수 있다. 제 1 및 제 2 컬럼 디코더들(530, 580) 각각은 도 7의 컬럼 디코더(240)와 실질적으로 동일할 수 있다. 메모리 장치(500)와 메모리 장치(400)간의 차이점이 설명될 것이다.
제 1 및 제 2 로우 디코더들(520, 570)은 제 1 및 제 2 뱅크들(510, 560)을 기준으로 서로 마주볼 수 있다. 제 1 로우 디코더(520)는 제 1 워드 라인들(WL1s)의 리페어를 위해 제 1 레지스터(521)를 포함할 수 있다. 제 1 로우 디코더(520)는 제 2 워드 라인들(WL2s)의 리페어를 위해 제 2 레지스터(522)를 포함할 수 있다. 제 1 로우 디코더(520)는 도 6의 제 1 영역(211)이 제 1 뱅크(510)에 대응하는 경우의 제 1 로우 디코더(220)와 유사하게 동작할 수 있다. 제 2 로우 디코더(570)는 도 6의 제 2 영역(212)이 제 2 뱅크(560)에 대응하는 경우의 제 2 로우 디코더(230)와 유사하게 동작할 수 있다. 제 1 및 제 2 페일 로우 어드레스들(FRA1, FRA2)을 각각 쓰는 쓰기 회로들이 공유되거나 병합되고 그리고 입력 로우 어드레스(IRA)와 제 1 페일 로우 어드레스(FRA1)를 비교하는 비교 회로와 입력 로우 어드레스(IRA)와 제 2 페일 로우 어드레스(FRA2)를 비교하는 비교 회로가 공유되거나 병합되므로, 메모리 장치(500)의 면적이 감소할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 쉽게 변경할 수 있는 실시 예들도 포함될 것이다. 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

Claims (10)

  1. 제 1 컬럼 선택 라인에 연결된 제 1 메모리 셀들과 제 2 컬럼 선택 라인에 연결된 제 2 메모리 셀들을 포함하는 뱅크;
    상기 제 1 컬럼 선택 라인을 통해 제 1 방향으로 제 1 컬럼 선택 신호를 전송하여 상기 제 1 메모리 셀들을 선택하는 제 1 컬럼 디코더; 및
    상기 뱅크를 기준으로 상기 제 1 컬럼 디코더와 마주보고 그리고 상기 제 2 컬럼 선택 라인을 통해 상기 제 1 방향과 반대인 제 2 방향으로 제 2 컬럼 선택 신호를 전송하여 상기 제 2 메모리 셀들을 선택하는 제 2 컬럼 디코더를 포함하되,
    상기 제 1 컬럼 디코더는:
    상기 제 1 메모리 셀들의 제 1 페일 컬럼 어드레스를 저장하는 제 1 레지스터; 및
    상기 제 2 메모리 셀들의 제 2 페일 컬럼 어드레스를 저장하는 제 2 레지스터를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 컬럼 디코더는 입력 컬럼 어드레스와 상기 제 1 페일 컬럼 어드레스 및 상기 제 2 페일 컬럼 어드레스 중 하나를 비교하는 비교 회로를 더 포함하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 컬럼 디코더는 상기 입력 컬럼 어드레스와 상기 제 1 페일 컬럼 어드레스의 비교 결과에 기초하여 제 1 히트 신호를 생성하고 그리고 상기 제 1 히트 신호를 이용하여 상기 제 1 메모리 셀들 중 상기 제 1 페일 컬럼 어드레스에 대응하는 메모리 셀들 대신에 제 1 리던던시 메모리 셀들을 선택하는 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 1 컬럼 디코더는 상기 입력 컬럼 어드레스와 상기 제 2 페일 컬럼 어드레스의 비교 결과에 기초하여 제 2 히트 신호를 생성하고 상기 제 2 히트 신호를 상기 제 2 컬럼 디코더로 전송하고, 그리고
    상기 제 2 컬럼 디코더는 상기 제 2 히트 신호를 이용하여 상기 제 2 메모리 셀들 중 상기 제 2 페일 컬럼 어드레스에 대응하는 메모리 셀들 대신에 제 2 리던던시 메모리 셀들을 선택하는 메모리 장치.
  5. 제 2 항에 있어서,
    상기 입력 컬럼 어드레스를 상기 제 1 컬럼 디코더 및 상기 제 2 컬럼 디코더로 전송하는 커맨드 디코더를 더 포함하되,
    상기 커맨드 디코더는 상기 제 2 컬럼 디코더보다 상기 제 1 컬럼 디코더에 더 인접하게 배치되는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 페일 컬럼 어드레스와 상기 제 2 페일 컬럼 어드레스가 각각 프로그램된 안티 퓨즈 어레이를 더 포함하되,
    상기 제 1 컬럼 디코더는 상기 제 1 레지스터에 상기 안티 퓨즈 어레이로부터 전송된 상기 제 1 페일 컬럼 어드레스를 쓰고 상기 제 2 레지스터에 상기 안티 퓨즈 어레이로부터 전송된 상기 제 2 페일 컬럼 어드레스를 쓰는 쓰기 회로를 더 포함하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 메모리 셀들은 제 1 워드 라인에 연결되고,
    상기 제 2 메모리 셀들은 제 2 워드 라인에 연결되며,
    상기 뱅크는:
    제 3 워드 라인에 연결되고 상기 제 1 컬럼 디코더에 의해 선택되는 제 3 메모리 셀들; 및
    상기 제 3 워드 라인에 연결되고 상기 제 2 컬럼 디코더에 의해 선택되는 제 4 메모리 셀들을 더 포함하고,
    상기 제 1 컬럼 디코더는:
    상기 제 3 및 제 4 메모리 셀들의 제 3 페일 컬럼 어드레스를 저장하는 제 3 레지스터; 및
    입력 컬럼 어드레스와 상기 제 3 페일 컬럼 어드레스를 비교하는 비교 회로를 더 포함하되,
    상기 제 1 컬럼 디코더는, 상기 입력 컬럼 어드레스와 상기 제 3 페일 컬럼 어드레스의 비교 결과에 기초하여 제 3 히트 신호를 생성하고, 상기 제 3 히트 신호를 상기 제 2 컬럼 디코더로 전송하고, 그리고 상기 제 3 히트 신호를 이용하여 상기 제 3 메모리 셀들 중 상기 제 3 페일 컬럼 어드레스에 대응하는 메모리 셀들 대신에 제 3 리던던시 메모리 셀들을 선택하고, 그리고
    상기 제 2 컬럼 디코더는 상기 제 1 컬럼 디코더로부터 전송된 상기 제 3 히트 신호를 이용하여 상기 제 4 메모리 셀들 중 상기 제 3 페일 컬럼 어드레스에 대응하는 메모리 셀들 대신에 제 4 리던던시 메모리 셀들을 선택하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 메모리 셀들은 제 1 워드 라인에 연결되고,
    상기 제 2 메모리 셀들은 제 2 워드 라인에 연결되며,
    상기 뱅크는:
    제 4 워드 라인에 연결되고 상기 제 1 컬럼 디코더에 의해 선택되는 제 5 메모리 셀들; 및
    상기 제 4 워드 라인과 동시에 선택되는 제 5 워드 라인에 연결되고 상기 제 2 컬럼 디코더에 의해 선택되는 제 6 메모리 셀들을 더 포함하고,
    상기 제 1 컬럼 디코더는:
    상기 제 5 및 제 6 메모리 셀들의 제 4 페일 컬럼 어드레스를 저장하는 제 4 레지스터; 및
    입력 컬럼 어드레스와 상기 제 4 페일 컬럼 어드레스를 비교하는 비교 회로를 더 포함하되,
    상기 제 1 컬럼 디코더는, 상기 입력 컬럼 어드레스와 상기 제 4 페일 컬럼 어드레스의 비교 결과에 기초하여 제 4 히트 신호를 생성하고, 상기 제 4 히트 신호를 상기 제 2 컬럼 디코더로 전송하고, 그리고 상기 제 4 히트 신호를 이용하여 상기 제 5 메모리 셀들 중 상기 제 4 페일 컬럼 어드레스에 대응하는 메모리 셀들 대신에 제 5 리던던시 메모리 셀들을 선택하고, 그리고
    상기 제 2 컬럼 디코더는 상기 제 1 컬럼 디코더로부터 전송된 상기 제 4 히트 신호를 이용하여 상기 제 6 메모리 셀들 중 상기 제 4 페일 컬럼 어드레스에 대응하는 메모리 셀들 대신에 제 6 리던던시 메모리 셀들을 선택하는 메모리 장치.
  9. 제 1 워드 라인에 연결된 제 1 메모리 셀들과 제 2 워드 라인에 연결된 제 2 메모리 셀들을 포함하는 뱅크;
    상기 제 1 워드 라인을 통해 제 1 방향으로 제 1 로우 선택 신호를 전송하여 상기 제 1 메모리 셀들을 선택하는 제 1 로우 디코더; 및
    상기 뱅크를 기준으로 상기 제 1 로우 디코더와 마주보고 그리고 상기 제 2 워드 라인을 통해 상기 제 1 방향과 반대인 제 2 방향으로 제 2 로우 선택 신호를 전송하여 상기 제 2 메모리 셀들을 선택하는 제 2 로우 디코더를 포함하되,
    상기 제 1 로우 디코더는:
    상기 제 1 메모리 셀들의 제 1 페일 로우 어드레스를 저장하는 제 1 레지스터; 및
    상기 제 2 메모리 셀들의 제 2 페일 로우 어드레스를 저장하는 제 2 레지스터를 포함하는 메모리 장치.
  10. 제 1 컬럼 선택 라인에 연결된 제 1 메모리 셀들을 포함하고 상기 제 1 메모리 셀들의 제 1 입출력 라인들이 배치되는 제 1 뱅크;
    제 2 컬럼 선택 라인에 연결된 제 2 메모리 셀들을 포함하고 상기 제 2 메모리 셀들의 제 2 입출력 라인들이 배치되는 제 2 뱅크;
    제 1 컬럼 선택 라인을 통해 제 1 방향으로 제 1 컬럼 선택 신호를 전송하여 상기 제 1 메모리 셀들을 선택하고 그리고 상기 제 1 입출력 라인들을 통해 상기 제 1 메모리 셀에 대한 데이터 입출력을 수행하는 제 1 컬럼 디코더; 및
    상기 제 1 및 제 2 뱅크들을 기준으로 상기 제 1 컬럼 디코더와 마주보고, 제 2 컬럼 선택 라인을 통해 상기 제 1 방향과 반대인 제 2 방향으로 제 2 컬럼 선택 신호를 전송하여 상기 제 2 메모리 셀들을 선택하고 그리고 상기 제 2 입출력 라인들을 통해 상기 제 2 메모리 셀에 대한 데이터 입출력을 수행하는 제 2 컬럼 디코더를 포함하되,
    상기 제 1 컬럼 디코더는:
    상기 제 1 뱅크의 상기 제 1 메모리 셀들의 제 1 페일 컬럼 어드레스를 저장하는 제 1 레지스터; 및
    상기 제 2 뱅크의 상기 제 2 메모리 셀들의 제 2 페일 컬럼 어드레스를 저장하는 제 2 레지스터를 포함하는 메모리 장치.
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