KR20130123972A - 안티퓨즈 메모리 셀 어레이를 포함한 메모리 장치 및 메모리 시스템 - Google Patents

안티퓨즈 메모리 셀 어레이를 포함한 메모리 장치 및 메모리 시스템 Download PDF

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KR20130123972A
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Abstract

안티퓨즈 메모리 셀들을 포함하는 메모리 장치 및 이를 포함하는 메모리 시스템이 개시된다. 본 발명의 실시예들에 따른 메모리 장치는 복수의 비트라인들 및 복수의 워드라인들 사이에 각각 배치된 복수의 안티퓨즈 메모리 셀들을 포함하는 복수의 서브어레이들을 포함하는 메모리 셀 어레이, 상기 비트라인들의 일단이 집합된 상기 메모리 셀 어레이의 제1측면에 연결되어, 상기 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 비트라인 어드레 스를 디코딩하여 다수의 비트라인 선택신호들을 출력하는 적어도 하나의 컬럼 디코더, 상기 워드라인들의 일단이 집합된 상기 메모리 셀 어레이의 제2측면에 연결되어, 상기 안티퓨즈 메모리 셀들 중 상기 타겟 메모리 셀의 워드라인 어드레스를 디코딩하여 다수의 워드라인 선택신호들을 출력하는 적어도 하나의 로우 디코더 및 상기 비트라인들 각각에 접속되어, 상기 타겟 메모리 셀의 데이터를 감지 및 증폭하는 센스 앰프를 포함한다.

Description

안티퓨즈 메모리 셀 어레이를 포함한 메모리 장치 및 메모리 시스템{MEMORY DEVICE INCLUDING ANTIFUSE CELL ARRAY AND MEMORY SYSTEM THEREOF}
본 발명은 메모리 장치, 보다 구체적으로는 칩 공간 면적을 효율적으로 구현하기 위한 레이아웃을 가진 메모리 장치에 관한 것이다.
일반적으로 모바일 부품, 자동차 전장 부품 등에 사용되는 MCU(Micro Controller Unit), 전력(Power) IC, 디스플레이 구동 IC(Display Driver IC), CMOS 이미지 센서(Image Sensor) 등에는 프로그램가능한 메모리가 사용된다. 이때 사용되는 메모리로는 차지 면적이 작고 추가 공정이 필요없으며, 게이트 산화막 두께가 얇으며 고전압을 인가형 브레이크다운 매커니즘(breakdown machanism)에 의해 전기적으로 단락(short)시켜 프로그램하는 OTP(One-Time Programmable)메모리가 많이 사용된다.
OTP 메모리(One-Time Programmable Memory)와 같은 프로그램 가능한 메모리 장치들은 전형적으로 메모리 회로 내에서 (퓨즈를 통해) 연결을 파괴하거나 또는 (안티퓨즈를 통해) 연결을 생성함으로써 프로그래밍된다. 예컨데 PROM에서 각각의 메모리 위치 또는 비트는 퓨즈 및/또는 안티퓨즈를 포함하며, 둘 중 하나를 트리거함으로써 프로그래밍된다. 프로그래밍이 한 번 수행되면, 그것은 일반적으로 비가역적이다. 보통 프로그래밍은 특정한 최종용도 또는 어플리케이션을 고려하여 메모리 장치의 제조 후에 수행된다.
퓨즈 연결은 일반적으로 적절한 양의 높은 전류에 의해 개방 상태가 되거나 또는 끊어질 수 있는 저항성 퓨즈소자들로써 구현된다. 안티퓨즈(antifuse) 연결은 두 도전체 층 또는 단자 사이에 (이산화규소와 같은) 비도전성 재료의 얇은 베리어층으로써 구현되어 단자들에 걸쳐 충분히 높은 전압이 가해질 때, 이산화 규소 또는 다른 그러한 비도전성 재료는 사실상 두개의 단자 사이의 단락(short-circuit) 또는 다른 낮은 저항의 도전성 통로로 변한다.
프로그래밍 가능한 안티퓨즈 셀 어레이의 경우 그 주변회로의 설계가 단순하지 않으므로, 로우 디코더와 센스 앰프를 1:1의 비율로 구성할 경우 레이아웃상 많은 면적을 차지하게 된다.
본 발명이 이루고자 하는 기술적인 과제는 칩의 공간효율을 향상시킬 수 있는 메모리 장치 및 그 메모리 시스템을 제공하는 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 일실시예에 따른 메모리 장치는 복수의 비트라인들 및 복수의 워드라인들 사이에 각각 배치된 복수의 안티퓨즈 메모리 셀들을 포함하는 복수의 서브어레이들을 포함하는 메모리 셀 어레이, 상기 서브 어레이들 중 어느 하나의 상기 비트라인들의 일단이 집합된 제1측면에 연결되어, 상기 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 비트라인 어드레스를 디코딩하여 다수의 비트라인 선택신호들을 출력하는 적어도 하나의 컬럼 디코더, 상기 서브 어레이들 중 어느 하나의 상기 워드라인들의 일단이 집합된 제2측면에 연결되어, 상기 안티퓨즈 메모리 셀들 중 상기 타겟 메모리 셀의 워드라인 어드레스를 디코딩하여 다수의 워드라인 선택신호들을 출력하는 적어도 하나의 로우 디코더 및 상기 비트라인들 각각에 접속되어, 상기 타겟 메모리 셀의 데이터를 감지 및 증폭하여 출력하는 센스 앰프를 포함한다.
상기 메모리 셀 어레이는 비트라인들을 M개로 분할하고, Y개의 워드라인들을 N개로 분할하여, X/M 개의 비트라인들과 Y/N 개의 워드라인들 사이에 각각 배치된 복수의 안티퓨즈 메모리 셀들을 포함하는 M x N개의 서브 어레이들을 포함할 수 있다(X,Y는 1이상의 자연수, M,N은 0이상의 정수).
상기 메모리 셀 어레이는 상기 복수의 서브 어레이들이 세로로 나란히 배열되어 상기 각 서브 어레이간에 비트라인들을 공유하는 것을 특징으로 하고, 상기 메모리 장치는 상기 컬럼 디코더가 상기 서브 어레이들 중 어느 하나의 상기 제1측면에 위치하여, 상기 서브 어레이들의 공유된 모든 비트라인에 액세스하며, 상기 로우 디코더가 상기 서브 어레이들 각각의 상기 제2측면에 위치하여, 상기 서브 어레이들의 워드라인에 액세스할 수 있다.
상기 메모리 셀 어레이는 상기 복수의 서브 어레이들이 가로방향으로 나란히 배열되어 상기 각 서브 어레이간에 워드라인들을 공유하는 것을 특징으로 하고, 상기 메모리 장치는 상기 컬럼 디코더가 상기 서브 어레이들 각각의 상기 제1측면에 위치하여, 상기 서브 어레이들의 비트라인에 액세스하며, 상기 로우 디코더가 상기 서브 어레이들 중 어느 하나의 상기 제2측면에 위치하여, 상기 서브 어레이들의 공유된 모든 워드라인에 액세스할 수 있다.
본 발명의 실시예들에 따른 메모리 장치 및 그 메모리 시스템은 메모리 셀 어레이 디자인, 로우 디코더 및 컬럼 디코더 레이아웃을 다양하게 변경함에 따라 칩 공간 면적의 효율적 활용을 제공한다.
도 1은 본 발명의 일실시예에 따른 안티퓨즈 메모리 셀 어레이를 포함한 메모리 장치를 나타낸 개념도이다.
도 2는 하나의 안티퓨즈 메모리 셀을 나타낸 회로도이다.
도 3은 도 1에 도시된 메모리 장치의 일실시예를 나타낸 블럭도이다.
도 4는 도 1에 도시된 메모리 장치의 다른 일실시예를 나타낸 블럭도이다.
도 5는 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 6은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 7은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 8은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 9는 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 10은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 11은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 12는 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 13은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 14는 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 15는 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 일실시예를 나타낸다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 일실시예를 나타낸다.
도 18은 다수의 도 1의 메모리 장치를 포함한 모듈의 일실시예를 나타낸 블럭도이다.
도 19는 다수의 도 1의 메모리 장치를 포함한 모듈의 다른 일실시예를 나타낸 블럭도이다.
도 20은 다수의 도 1의 메모리 장치를 포함한 모듈의 또다른 일실시예를 나타낸 블럭도이다.
도 21은 도 1의 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시 예들은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 안티퓨즈 메모리 셀 어레이를 포함한 메모리 장치를 나타낸 개념도이고, 도 2는 하나의 안티퓨즈 메모리 셀을 나타낸 회로도이다.
도 1을 참조하면, 메모리 장치(1)는 로우 디코더(100), 컬럼 디코더(200), 메모리 셀 어레이(300) 및 센스앰프(400)를 포함한다.
메모리 셀 어레이(300)는 X개의 비트라인들(BL)과 Y개의 워드라인들(WL) 사이에 각각 위치하는 복수의 안티퓨즈 메모리 셀들을 포함한다. 이때 X,Y는 1이상의 정수이다.
안티퓨즈 메모리 셀 각각은 도 2에 도시된 바와 같이, 상기 비트라인(BL)과 상기 워드라인(WL) 사이에 연결된다. 안티퓨즈 메모리 셀은 2개의 트랜지스터를 포함한다. 제1 트랜지스터(rupture transistor)는 게이트 단자가 고전압라인(WP)에 연결되고, 소스(source) 단자는 플로팅 단자(FLOAT)에 연결되며, 드레인(drain) 단자는 제2 트랜지스터(access transistor)의 소스 단자에 연결된다. 제2 트랜지스터(access transistor)는 게이트 단자가 워드라인(WL)에 연결되고, 소스 단자는 제1 트랜지스터의 드레인 단자에 연결되며, 드레인 단자는 비트라인(BL)에 연결된다.
메모리 셀 어레이(300)는 복수 개(예를 들면 M x N 개)의 서브 어레이들을 포함한다. 이때 M, N은 0 이상의 정수이다. 각 서브 어레이는 X/M개의 비트라인들, Y/N개의 워드라인들 및 상기 비트라인들과 상기 워드라인들 사이에 연결된 안티퓨즈 메모리 셀들을 포함한다.
예를 들면, 메모리 셀 어레이(300)가 100 x 100의 어레이를 가질 경우, 일례로 메모리 셀 어레이(300)는 50 x 100인 서브 어레이(M=2,N=1)를 2 세트(= 2 x 1)를 포함한다. 서브 어레이는 세로로 나란히 배열되어, 전체적으로 볼 때 BL 50 x WL 200으로 배열될 수 있다. 다른 일례로 메모리 셀 어레이(300)는 100 x 50인 서브 어레이(M=1, N=2)를 2세트 포함하고, 서브 어레이가 가로로 나란히 배열될 수 있다. 메모리 셀 어레이(300)는 전체적으로 볼 때 BL 200 x WL 50으로 배열될 수 있다.
도 1의 컬럼 디코더 및 센스 앰프(200)는 동일 블럭으로 도시되었으나, 별개로 구현가능하다. 센스 앰프는 상기 비트라인들 일단에 각각 접속되어, 상기 타겟 메모리 셀의 데이터를 감지 및 증폭하여 출력한다. 설명의 편의를 위해 컬림디코더(200)로 설명한다.
컬럼 디코더(200)는 메모리 셀 어레이(300)에 포함된 복수의 안티퓨즈 메모리 셀들 각각의 비트라인(BL)에 접속된다. 컬럼 디코더(200)는 제어로직(미도시)으로부터 수신한 타겟 메모리 셀들의 비트라인 어드레스들을 디코딩하여 다수의 비트라인 선택신호들을 출력할 수 있다. 컬럼 디코더(200)는 X/M개의 비트라인들의 일단이 집합된 서브 어레이의 측면에 연결될 수 있다.
복수의 서브 어레이를 포함한 메모리 셀 어레이의 경우, 컬럼 디코더(200)는 서브어레이들의 배열에 따라 배치가 달라진다. 예를 들어 100 x100인 메모리 셀 어레이로서, 비트라인들이 집합된 일단을 제1측면, 워드라인들이 집합된 일단을 제2측면이라고 하자.
일례로,컬럼 디코더(200)는 서브 어레이들의 배열에 따라 서브어레이들의 제1측면에 위치하여, 비트라인들에 각각 액세스 할 수 있다. 다른 일례로, 컬럼 디코더(200)는 서브 어레이들의 배열에 따라 서브어레이들의 제1측면에 위치하는 제1컬럼 디코더 및 상기 제1측면에 대칭되는 제3측면에 위치하는 제2컬럼 디코더를 포함할 수 있다. 제1 컬럼 디코더는 비트라인들 중 일부는 제1측면으로 액세스할 수 있고, 제2 컬럼 디코더는 상기 일부 비트라인들을 제외한 나머지 비트라인들은 제3측면을 통하여 액세스할 수 있다. 자세한 살명은 이후의 도면들에서 설명하기로 한다.
로우 디코더(100)는 메모리 셀 어레이(300)에 포함된 복수의 안티퓨즈 메모리 셀들 각각의 워드라인(WL)에 접속된다. 로우 디코더(100)는 제어로직(미도시)으로부터 수신한 타겟 메모리 셀들의 워드라인 어드레스들을 디코딩하여 다수의 워드라인 선택신호들을 출력할 수 있다.로우 디코더(100)는 Y/N개의 워드라인들의 일단이 집합된 서브어레이의 측면에 연결될 수 있다.
복수의 서브 어레이를 포함한 메모리 셀 어레이의 경우, 로우 디코더(100) 역시 서브어레이들의 배열에 따라 배치가 달라질 수 있다. 예를 들어 100 x100인 메모리 셀 어레이로서, 비트라인들이 집합된 일단을 제1측면, 워드라인들이 집합된 일단을 제2측면이라고 하자.
일례로,로우 디코더(100)는 서브 어레이들의 배열에 따라 서브어레이들의 제2측면에 위치하여, 워드라인들에 각각 액세스 할 수 있다. 다른 일례로, 로우 디코더(100)는 서브 어레이들의 배열에 따라 서브어레이들의 제2측면에 위치하는 제1로우 디코더 및 상기 제2측면에 대칭되는 제4측면에 위치하는 제2로우 디코더를 포함할 수 있다. 제1 로우 디코더는 워드라인들 중 일부를 제2측면으로 액세스할 수 있고, 제2 로우 디코더는 상기 일부 워드라인들을 제외한 나머지 워드라인들을 제4측면을 통하여 액세스할 수 있다. 자세한 설명은 이후의 도면들에서 설명하기로 한다.
센스 앰프(400)는 상기 비트라인들 일단에 각각 접속되어, 상기 타겟 메모리 셀의 데이터를 감지 및 증폭하여 출력한다. 이하의 도면들에서는 설명의 편의를 위하여 센스 앰프의 도시를 생략한다.
도 3 내지 도 11은 도 1에 도시된 메모리 장치의 실시예들을 나타낸 블럭도들이다. 설명의 편의를 위해 실시예들 각각의 메모리 셀 어레이는 100개의 비트라인들, 100개의 워드라인들 및 상기 각 비트라인과 상기 각 워드라인 사이에 연결된 안티퓨즈 메모리 셀들을 포함한다고 가정하자. 그리고 100 x 100 메모리 셀 어레이에서 컬럼 디코더의 너비(length)/폭(width)의 비율을 1, 로우 디코더의 너비(length)/폭(width)의 비율을 1이라고 가정하자. 도 3 내지 도 11에서는 메모리 셀 어레이가 100개의 비트라인들을 2개로, 100개의 워드라인들을 1개로 분할하여 총 2개(즉, 2 x 1 = 2)의 서브어레이를 포함한다고 가정한다. 이는 설명의 편의를 위한 가정일 뿐, 본 발명의 실시예들이 이에 한정되지 아니한다.
도 3은 도 1에 도시된 메모리 장치의 일실시예를 나타낸 블럭도이다.
도 3을 참조하면, 메모리 장치(2a)는 메모리 셀 어레이(301), 로우 디코더(110) 및 컬럼 디코더(201)를 포함한다. 메모리 셀 어레이(301)는 제1 서브어레이(311) 및 제2 서브 어레이(311')를 포함한다.
메모리 셀 어레이(301)의 서브 어레이들은 세로로 나란히 배열된다. 복수의 워드라인들의 일단은 제1 서브 어레이(311) 및 제2 서브 어레이(311') 각각의 제1 측면을 통해 적어도 하나 이상의 로우 디코더(110)에 연결된다.
실시예에서 메모리 셀 어레이(301)는 50개의 비트라인들 및 200개의 워드라인들로 이루어진다. 이때 컬럼 디코더(201)는 너비(length)/폭(width)의 비율이 1에서 0.25(=0.5/2)이 되고, 로우 디코더(110)는 너비/폭의 비율이 1에서 4(=2/0.5)가 된다. 그러나 컬럼 디코더(201)의 면적은 " 0.5 x 2 =1 "이 되고, 로우 디코더(110)의 면적은 "2 x 0.5 =1 "이 되므로 종래의 각 면적과 동일하다.
각 서브 어레이(311 또는 311')는 50개의 비트라인들(BL) 및 100개의 워드라인들(WL)로 이루어진다. 50개의 비트라인들 모두는 제1 서브어레이(311)와 제2 서브어레이(311')에서 공유되고, 제2 서브어레이(311')의 제2측면에서 컬럼 디코더(201)와 연결되어 타겟 메모리 셀에 액세스된다. 워드라인들은 평행하게 이격되어 배열될 수도 있고, 실시예에 따라 각 워드라인들이 서로 교호되게(alternative) 이격되어 배치될 수 있다.
일례로 도 3의 워드라인들은 제1 노드(N1-1)에 연결된 워드라인과 제2 노드(N1-2)에 연결된 워드라인이 각각 접혀져서(folded) 서로 이격된 채 마주보고 깍지를 끼듯(clasp) 배열될 수 있다.
서로 이격되어 교호되며, 다른 워드라인과 마주보게 배열된 도 3의 워드라인에 위치한 각각의 안티퓨즈 메모리 셀들은, 제1 비트라인(BL)과 제2비트라인(BL')에 달리 연결되어 각각 액세스 가능하도록 배열된다.
도 4는 도 1에 도시된 메모리 장치의 다른 일실시예를 나타낸 블럭도이다. 설명의 편의를 위해 도 3과의 차이점을 위주로 설명한다.
도 4의 메모리 장치(2b) 역시 메모리 셀 어레이(302) 내에서 제1 서브 어레이(312) 및 제2 서브 어레이(312')가 세로로 나란히 배열된다. 다만, 도 3과 달리 각 서브 어레이 내에서 워드라인들의 배열이 다른 차이가 있다.
일례로 도 4의 워드라인들을 보면, 두 개의 워드라인이 하나의 노드(N2-1 또는 N2-2)를 통해 로우 디코더(111)로 연결된다. 이때 상기 워드라인은 도 3의 워드라인과 달라 접혀진 구조가 아니다. 서로 이격되어 평행하게 배열된 제1 워드라인과 제2 워드라인에 위치한 각각의 안티퓨즈 메모리 셀들은, 제1 비트라인(BL)과 제2비트라인(BL')에 달리 연결되어 각각 액세스 가능하도록 배열된다.
도 5는 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다. 설명의 편의를 위해 도 3 및 도 4와의 차이점을 위주로 설명한다.
도 5의 메모리 장치(2c)는 제1 서브 어레이(303)와 제2 서브어레이(304)가 컬럼 디코더(202)와 나란하게 세로로 배열된다. 즉, 컬럼 디코더(202)를 중심으로 컬럼 디코더(202)의 한 측면에는 제1 서브 어레이(303), 다른 한 측면에는 제2 서브 어레이(304)가 배열된다. 이때 컬럼 디코더(202)는 0.5(=0.5/1)의 비율이나 총 면적은 1(=0.5+0.5)로 도 3 또는 도 4와 비율은 동일하고, 비트라인들이 제1 서브 어레이(303)와 제2 서브 어레이(304)에서 공유되지 않는 점 및 비트라인들에 액세스되는 방향이 양측으로 나뉘어지는 점에서 도 3의 메모리 장치(2a) 또는 도 4의 메모리 장치(2b)와 다르다.
또한 로우 디코더도 각각의 서브 어레이에 액세스 하기 위해 제1 로우 디코더(112) 및 제2 로우 디코더(112')를 포함한다. 각 서브 어레이 내 워드라인들의 배열은 일례로 도 5에 도시된 바와 같이 서로 이격되어 평행하게 배열되고, 하나의 노드(N3-1 또는 N3-2)를 통해 각 로우 디코더와 연결될 수도 있으나 본 발명의 실시예에 이에 한정되지는 않고, 도 3에 도시된 바와 같이 접혀진 구조로 서로 이격되어 교호되게 배열되고, 하나의 노드를 통해 각 로우 디코더와 연결될 수도 있다.
도 6은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.설명의 편의를 위해 도 4와의 차이점을 위주로 설명한다.
도 6의 메모리 장치(2d)는 도 4와 비교하면, 각 서브 어레이(315, 315') 내의 워드라인 배열이 다르다. 즉, 도 4와 같이 두 개의 워드라인이 하나의 노드(N2-1 또는 N2-2)를 통해 로우 디코더(111)로 연결되지 않고, 두 개의 워드라인이 각각의 노드를 통해 로우 디코더(N4, 113)로 연결된다. 이때 상기 워드라인은 도 3의 워드라인과 달라 접혀진 구조가 아니다. 서로 이격되어 평행하게 배열된 제1 워드라인과 제2 워드라인에 위치한 각각의 안티퓨즈 메모리 셀들은, 제1 비트라인(BL)과 제2비트라인(BL')에 달리 연결되어 각각 액세스 가능하도록 배열된다.
도 7은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이고, 도 8은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다. 설명의 편의를 위해 도 3 내지 도 6과의 차이점을 위주로 설명한다.
도 7의 메모리 장치(3a) 역시 메모리 셀 어레이(302) 내에서 제1 서브 어레이(312) 및 제2 서브 어레이(312')가 세로로 나란히 배열된다. 다만, 도 3과 달리 메모리 셀 어레이(305)의 양 측면에 로우 디코더(120L,120R)가 각각 위치한다. 이때 각 로우 디코더(120L, 120R)의 비율은 8(= 2/0.25)이 되나, 각 면적은 0.5(=2 x 0.25)로써 차지하는 총 면적은 1로 동일하다.
일례로 도 7의 워드라인들을 보면, 두 개의 워드라인이 하나의 노드(N5L 또는 N5R)를 통해 로우 디코더(120L 또는 120R)로 연결된다. 50개의 비트라인들 모두는 제1 서브어레이(315)와 제2 서브어레이(315')에서 공유되고, 제2 서브어레이(315')의 제2측면에서 컬럼 디코더(201)와 연결되어 타겟 메모리 셀에 액세스된다. 워드라인들은 평행하게 이격되어 배열될 수도 있고, 실시예에 따라 각 워드라인들이 서로 교호되게(alternative) 이격되어 배치될 수 있다.
일례로 도 7의 워드라인들은 제1 노드(N5L)에 연결된 워드라인과 제2 노드(N5R)에 연결된 워드라인이 각각 접혀져서(folded) 서로 이격된 채 마주보고 깍지를 끼듯(clasp) 배열될 수 있다. 다만 도 3과 달리 로우 디코더가 메모리 셀 어레이(305)의 제1측면과 제1측면에 대칭인 제3측면에 각각 위치하므로, 서로 마주보는 각 워드라인을 대칭인 각 로우 디코더에 연결하여 액세스할 수 있다.
서로 이격되어 교호되며, 다른 워드라인과 마주보게 배열된 도 7의 워드라인에 위치한 각각의 안티퓨즈 메모리 셀들은, 제1 비트라인(BL)과 제2비트라인(BL')에 달리 연결되어 각각 액세스된다.
도 8의 메모리 장치(3b)는 그 워드라인인 배열이 도 4의 메모리 장치(2b)에 대응될 수 있다. 다만, 도 4와 달리 로우 디코더(121L, 121R)가 제2측면과 제2측면에 대칭인 제4측면에 마주보게 배치되므로, 서로 이격되어 평행하게 배열된 각 워드라인들 각각은 각 로우 디코더에 교호되게(alternative) 연결하여 각각 액세스된다.
도 9는 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다. 설명의 편의를 위해 도 5와의 차이점을 위주로 설명한다.
도 9의 메모리 장치(3c)는 제1 서브어레이(307) 및 제2 서브어레이(308)를 포함한 메모리 셀 어레이, 제1측면의 로우 디코더(122R), 제2측면의 컬럼디코더(202), 제3측면의 로우 디코더(122L) 및 제4측면의 컬럼 디코더(203)를 포함한다. 이때 각 로우 디코더(122L, 122R)의 비율은 8(= 2/0.25)이 되나, 각 면적은 0.5(=2 x 0.25)로써 차지하는 총 면적은 1로 동일하다. 또한 각 컬럼 디코더(202,203)의 비율도 0.25(=0.5/2)의 비율이 되나, 각 면적은 0.5(=0.25 x 2)로 총 면적은 1로 동일하다.
워드라인들의 배열은 서로 이격되어 평행하게 배열되나 액세스를 위한 워드라인-로우디코더 간 연결은 양측면의 로우 디코더(122L,122R)에 교호되도록 연결된다. 워드라인들의 배열은 도 5와 유사하게 도시되었으나, 본 발명의 실시예가 이에 한정되지 아니하고 다양하게 구현가능함은 자명할 것이다. 한편 비트라인들은 하나의 컬럼 디코더에 모두 공유되는 것이 아니라, 제1 서브어레이(307)는 제1 컬럼 디코더(203), 제2 서브 어레이(308)는 제2 컬럼 디코더에서 각각 비트라인 액세스 되도록 한다.
도 10은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이고, 도 11은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다. 설명의 편의를 위해 도 3 및 도 4와의 차이점을 위주로 설명한다.
도 10 및 도 11의 메모리 장치(4a,4b)에서, 로우 디코더(130)는 각 워드라인에 연결된 노드들(N6L과 N6R, N7L과 N7R)이 서로 이격되지 않고 2 단으로 나란히 배열될 수 있다. 이때 로우 디코더(130)의 노드들 각각의 비율은 8(= 2/0.25)이 되나, 각 면적은 0.5(=2 x 0.25)로써 차지하는 총 면적은 1로 동일하다.
한편 서브 어레이(309,310) 내의 워드라인 배열은 도 10 또는 도 11의 경우와 같이 구현될 수 있으나 본 발명의 범위가 이에 한정되지 아니하고, 다양한 실시예에 따라 다양하게 구현가능하다.
도 12 내지 도 15는 도 1에 도시된 메모리 장치의 실시예들을 나타낸 블럭도들이다. 설명의 편의를 위해 실시예들 각각의 메모리 셀 어레이는 100개의 비트라인들, 100개의 워드라인들 및 상기 각 비트라인과 상기 각 워드라인 사이에 연결된 안티퓨즈 메모리 셀들을 포함한다고 가정하자. 그리고 100 x 100 메모리 셀 어레이에서 컬럼 디코더의 너비(length)/폭(width)의 비율을 1, 로우 디코더의 너비(length)/폭(width)의 비율을 1이라고 가정하자.도 12 내지 도 15에서는 메모리 셀 어레이가 100개의 비트라인들을 1개로, 100개의 워드라인들을 2개로 분할하여 총 2개(즉, 2 x 1 = 2)의 서브어레이를 포함한다고 가정한다. 이는 설명의 편의를 위한 가정일 뿐, 본 발명의 실시예들이 이에 한정되지 아니한다.
도 12는 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이고, 도 13은 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다.
도 12의 메모리 장치(5a)는 메모리 셀 어레이(321), 로우 디코더(140) 및 컬럼 디코더(210)를 포함한다. 메모리 셀 어레이(321)는 제1 서브어레이(322) 및 제2 서브 어레이(322')를 포함한다. 로우 디코더(140)는 메모리 셀 어레이(321)의 양 측면에 각각 위치하고, 한 측면에 제1 로우 디코더(140R) 및 대칭되는 다른 측면에 제2 로우 디코더(140L)을 포함한다. 컬럼 디코더(210)는 메모리 셀 어레이(321)의 제2측면에 위치하여, 제1 서브어레이(322) 및 제2 서브어레이(322')의 각 비트라인들에 액세스한다.
메모리 셀 어레이(321)의 서브 어레이들(322, 322')은 가로로 나란히 배열된다. 복수의 워드라인들의 일단은 제1 서브 어레이(322) 및 제2 서브 어레이(322') 각각의 제1측면 또는 제 3측면 중 어느 하나을 통해 적어도 하나 이상의 로우 디코더(140L, 140R)에 연결된다.
실시예에서 메모리 셀 어레이(321)는 전체적으로 200개의 비트라인들 및 50개의 워드라인들로 이루어진다. 이때 컬럼 디코더(210)는 너비(length)/폭(width)의 비율이 1에서 4(=2/0.5)가 되고, 각 로우 디코더(140L, 140R)는 너비/폭의 비율이 1에서 2(=0.5/1)가 된다. 그러나 컬럼 디코더(210)의 면적은 " 2 x 0.5 =1 "이 되고, 각 로우 디코더(140L, 140R)의 면적은 "0.5 x 1 =0.5 "로 총 면적이 1이 되므로 종래의 각 면적과 동일하다.
각 서브 어레이(322 또는 322')는 100개의 비트라인들(BL) 및 50개의 워드라인들(WL)로 이루어진다. 각 서브 어레이(322 또는 322')는 각각의 로우 디코더(140L, 140R)와 공유되는 컬럼 디코더(210)를 통해 액세스된다. 안티퓨즈 메모리 셀들은 도 12에 도시된 바와 같이 해당 워드라인(WL)과 비트라인(BL)이 교차하는 지점에서 다른 워드라인에 평행하게 되어 배열될 수도 있다.
도 13에 도시된 메모리 장치(5b)의 경우, 도 12의 메모리 장치(5a)와 구성이 거의 유사하나, 안티퓨즈 메모리 셀들의 배치가 다르다. 즉, 도 13의 안티퓨즈 메모리 셀들은 서로 이격되어 평행하게 배열된 각 워드라인들 사이에서 서로 교호되게(alternative) 연결되어 배치될 수 있다. 또한 비트라인들(BL) 또한, 서로 교호되게 워드라인에 연결된 안티퓨즈 메모리 셀들에 각각 서로 이격되어 평행하게 비트라인들이 배열되고, 각 비트라인들은 하나의 노드를 통해 컬럼 디코더(210)에 연결되어 각 안티퓨즈 메모리 셀에 액세스 할 수 있다.
도 14는 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다. 설명의 편의를 위해 도 12 및 도 13과의 차이점을 위주로 설명한다.
도 14의 메모리 장치(6)는 도 12 및 도 13과 달리 제1 서브어레이(327)와 제2 서브어레이(328)의 중간에 로우 디코더(150)가 위치한다. 로우 디코더(150)는 제1노드(N8L)와 제2노드(N8R), 2단으로 배열되어, 제1 서브어레이(327)와 제2 서브어레이(328)에 각각 액세스할 수 있다.즉, 모든 워드라인들이 로우 디코더(150)를 공유한다.
컬럼 디코더(221,222)는 각각의 서브어레이(327,328)의 제2측면에 위치하여 상기 서브어레이 각각의 비트라인들에 액세스한다. 이때 비트라인들의 배열은 일례로, 도 12와 같이 워드라인과의 교차지점에 각각 서로 평행하게 이격되어 배열될 수 있다. 다른 일례로 비트라인들은 도 13 또는 도 14와 같이 서로 교호되게 워드라인에 연결된 안티퓨즈 메모리 셀들에 대해 각각 서로 이격되어 평행하게 비트라인들이 배열되고, 각 비트라인들은 하나의 노드를 통해 컬럼 디코더(221,222)에 연결되어 각 안티퓨즈 메모리 셀에 액세스 할 수 있다.
도 15는 도 1에 도시된 메모리 장치의 또다른 일실시예를 나타낸 블럭도이다. 설명의 편의를 위해 도 12 내지 도 14와의 차이점을 위주로 설명한다.
도 15의 메모리 장치(7)는 도 12 내지 도 14와 달리 로우 디코더(160)가 메모리 셀 어레이(330)의 제1측면에 위치한다. 제1 서브어레이(331)와 제2 서브어레이(332)는 제2 서브어레이(332)의 제1측면에 위치한 로우 디코더(160)를 공유할 수 있다. 이때 서로 다른 서브어레이에 걸쳐 접혀진(folded) 형태의 워드라인들이 교호(alternative)되며 마주보도록 배열될 수 있다.
도 3 내지 도 15에서 살펴본 바와 같이 본 발명의 실시예들에 따른 메모리 장치는 칩의 형태, 레이아웃 디자인에 따라 메모리 셀 어레이의 서브 어레이로의 분할여부, 워드라인 배열, 비트라인 배열, 컬럼 디코더 및 로우 디코더의 배열 등을 유연하게 설계할 수 있다. 그 결과 동일한 면적을 가지면서도 칩의 레이아웃을 다양하게 변형할 수 있어 칩 공간을 효율적으로 쓸 수 있다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 일실시예를 나타낸다.
도 16을 참조하면, 데이터 처리 시스템(500)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
데이터 처리 시스템(500)은 메모리 시스템(540)를 포함한다. 메모리 시스템(540)는 메모리 장치(1) 및 메모리 장치의 동작을 제어할 수 있는 메모리 컨트롤러를 포함한다. 메모리 컨트롤러는 프로세서의 제어에 따라 메모리 장치(1)의 데이터(DATA) 액세스 동작, 예컨대 프로그램 (program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1)에 프로그램된 페이지 데이터는 프로세서와 메모리 컨트롤러의 제어에 따라 디스플레이(520)를 통하여 디스플레이될 수 있다.
무선 송수신기(510)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(510)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(미도시)는 무선 송수신기(510)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 시스템(540) 또는 디스플레이(520)로 전송할 수 있다.
또한, 무선 송수신기(510)는 프로세서로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(530)는 프로세서의 동작을 제어하기 위한 제어 신호 또는 프로세서에 의하여 처리될 데이터(DATA)를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서는 메모리 시스템(540)으로부터 출력된 데이터(DATA), 무선 송수신기(510)로부터 출력된 데이터(DATA), 또는 입력 장치(530)로부터 출력된 데이터(DATA)가 디스플레이(520)를 통하여 디스플레이될 수 있도록 디스플레이(520)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(1)의 동작을 제어할 수 있는 메모리 컨트롤러는 메모리 장치(1)와 적층된 구조로 구현될 수 있다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 일실시예를 나타낸다.
도 17을 참조하면, 데이터 처리 시스템(600)은 이미지 처리 장치, 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기로 구현될 수 있다.
데이터 처리 시스템(600)은 이미지 센서(610), 디스플레이(620), 메모리 시스템(630), 프로세서(640) 및 버스(650)를 포함할 수 있다.
메모리 시스템(630)은 메모리 장치(1)와 메모리 장치(1)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(미도시)를 포함한다.
데이터 처리 시스템(600)의 이미지 센서(610)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 메모리 시스템(630)으로 전송된다. 메모리 시스템(630)에서의 처리에 따라, 상기 변환된 디지털 신호들은 디스플레이(630)를 통하여 디스플레이 되거나 또는 메모리 컨트롤러를 통하여 메모리 장치(1)에 저장될 수 있다.
또한, 메모리 장치(1)에 저장된 데이터는 디스플레이(630)를 통하여 디스플레이된다. 실시 예에 따라 메모리 장치(1)의 동작을 제어할 수 있는 메모리 컨트롤러(미도시)는 프로세서(640)의 일부로서 구현될 수 있고 또한 프로세서(640)와 별개의 칩으로 구현될 수 있다.
각각의 구성요소는 버스(650)를 통해 연결된다.
도 18은 다수의 도 1의 메모리 장치를 포함한 모듈의 일실시예를 나타낸 블럭도이다.
도 18을 참조하면, 데이터 처리 시스템(700)은 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다. 데이터 처리 시스템(700)은 복수의 메모리 장치들(710)과 메모리 장치들(710) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(720)를 포함할 수 있다. 데이터 처리 시스템(700)은 메모리 모듈로 구현될 수 있다.
도 19는 다수의 도 1의 메모리 장치를 포함한 모듈의 다른 일실시예를 나타낸 블럭도이다.
도 19를 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 저장 장치(800)는 RAID 컨트롤러(820)와 복수의 모듈들(810-1 ~ 810-n; n는 자연수)을 포함할 수 있다.
복수의 메모리 모듈들(810-1 ~ 810-n) 각각은 도 18에 도시된 데이터 처리 시스템(700)일 수 있다. 복수의 메모리 모듈들(810-1 ~ 810-n)은 RAID 어레이를 구성할 수 있다.
데이터 저장 장치(810)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작시 RAID 컨트롤러(820)는, 호스트로부터 출력된 프로그램 명령에 따라, 상기 호스트로부터 출력된 프로그램 데이터를 RAID 레벨 정보에 기초하여 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(810-1 ~ 810-n) 중에서 어느 하나의 메모리 모듈로 출력할 수 있다.
또한, 읽기 동작시, RAID 컨트롤러(820)는, 호스트로부터 출력된 읽기 명령에 따라, RAID 레벨 정보에 따라 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(810-1 ~ 810-n) 중에서 어느 하나의 메모리 모듈로부터 읽혀진 데이터를 상기 호스트로 전송할 수 있다.
도 20은 다수의 도 1의 메모리 장치를 포함한 모듈의 또다른 일실시예를 나타낸 블럭도이다.
도 20을 참조하면, 모듈(900)은 복수의 메모리 장치들(920-1 ~ 920-5), 메모리 컨트롤러(930) 및 복수의 메모리 장치들(920-1 ~ 920-5) 각각의 데이터 입출력을 인터페이싱하는 광학 인터페이스(Optical IO, 910)를 포함할 수 있다.
광학 인터페이스(910)는 복수의 메모리 장치들(920-1 ~ 920-5) 각각의 입출력 동작을 제어할 수 있는 입출력제어장치(미도시) 및 메모리 장치의 데이터 입출력을 데이터를 광신호로 변환시킬 수 있는 신호변환장치(미도시)를 포함할 수 있다.
광학 인터페이스(910)는 광학적 통신을 이용하여 메모리 장치들(920-1 ~ 920-5) 각각과 호스트 사이에서 데이터 교환을 제공한다. 광학 인터페이스(910)는 광섬유(optical fiber) 또는 도파관(waveguide)을 이용하여 데이터를 송수신할 수 있다. 상기 교환되는 데이터는 SATA(Serial ATA) 규격에 따르는 것과 같은 고속의 신호를 송수신하는 경우에 적합하며, 파장분할다중(Wavelength Division Multiplex) 방식으로 데이터를 송수신하는 것도 가능하다.
실시예에 따라, 메모리 장치(920)의 동작을 제어할 수 있는 메모리 컨트롤러(930)는 메모리 장치(920) 내의 일부로서 구현될 수 있고 또한 메모리 장치(920)와 적층된 구조로 구현될 수도 있다.
도 21은 도 1의 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 21을 참조하면, 멀티-칩 패키지(1000)는 패키지 기판(1010)상에 순차적으로 적층되는 다수의 반도체 장치들(1030~1050, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(1030~1050) 각각은 메모리 컨트롤러 또는 메모리 장치(1)일 수 있다. 다수의 반도체 장치들(1030~1050)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(1020) 등이 사용될 수 있다.
또한 상기 실시예들은 메모리 컨트롤러와 복수의 메모리 셀 어레이(1) 다이가 적층된 구조로써 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1,2a,2b,2c,2d,3a,3b,3c,4a,4b,5a,5b,6,7 : 메모리 장치
100,110,111,112,112',113,120L,120R,121L,121R,122L,122R,130~133, 140L,140R,142L,142R, 150,160: 로우디코더
200,201,202,203,210,220,221,222,230: 컬럼디코더
300,301,302,305,310,321,323,330 : 메모리 셀 어레이
303,304,307,308,310',310",311,311',312,312',315,315',316,316',319,319', 322,322',324,324',327,328,331,332: 서브 어레이
400 : 센스앰프

Claims (10)

  1. 복수의 비트라인들 및 복수의 워드라인들 사이에 각각 배치된 복수의 안티퓨즈 메모리 셀들을 포함하는 복수의 서브어레이들을 포함하는 메모리 셀 어레이;
    상기 서브 어레이들 중 어느 하나의 상기 비트라인들의 일단이 집합된 제1측면에 연결되어, 상기 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 비트라인 어드레스를 디코딩하여 다수의 비트라인 선택신호들을 출력하는 적어도 하나의 컬럼 디코더;
    상기 서브 어레이들 중 어느 하나의 상기 워드라인들의 일단이 집합된 제2측면에 연결되어, 상기 안티퓨즈 메모리 셀들 중 상기 타겟 메모리 셀의 워드라인 어드레스를 디코딩하여 다수의 워드라인 선택신호들을 출력하는 적어도 하나의 로우 디코더; 및
    상기 비트라인들 각각에 접속되어, 상기 타겟 메모리 셀의 데이터를 감지 및 증폭하여 출력하는 센스 앰프를 포함하고,
    상기 메모리 셀 어레이는
    X개의 비트라인들을 M개로 분할하고, Y개의 워드라인들을 N개로 분할하여, X/M 개의 비트라인들과 Y/N 개의 워드라인들 사이에 각각 배치된 복수의 안티퓨즈 메모리 셀들을 포함하는 M x N개의 서브 어레이들을 포함하는 메모리 장치(X,Y는 1이상의 자연수, M,N은 0이상의 정수).
  2. 제1항에 있어서, 상기 메모리 셀 어레이는
    상기 복수의 서브 어레이들이 세로로 나란히 배열되어 상기 각 서브 어레이간에 비트라인들을 공유하는 것을 특징으로 하고,
    상기 메모리 장치는
    상기 컬럼 디코더가 상기 서브 어레이들 중 어느 하나의 상기 제1측면에 위치하여, 상기 서브 어레이들의 공유된 모든 비트라인에 액세스하며, 상기 로우 디코더가 상기 서브 어레이들 각각의 상기 제2측면에 위치하여, 상기 서브 어레이들의 워드라인에 액세스하는 메모리 장치.
  3. 제2항에 있어서, 상기 컬럼 디코더는
    상기 제1측면에 위치하여, 상기 각 서브 어레이의 일부 비트라인들에 액세스하는 적어도 하나의 제1 컬럼 디코더; 및 상기 제1측면에 대칭인 제3측면에 위치하여, 상기 각 서브 어레이에서 상기 일부 비트라인을 제외한 나머지 비트라인들에 액세스하는 적어도 하나의 제2 컬럼 디코더를 포함하는 메모리 장치.
  4. 제2항에 있어서, 상기 로우 디코더는
    상기 제2측면에 위치하여, 상기 각 서브 어레이의 일부 워드라인들에 액세스하는 적어도 하나의 제1 로우 디코더; 및 상기 제2측면에 대칭인 제4측면에 위치하여, 상기 각 서브 어레이에서 상기 일부 워드라인들을 제외한 나머지 워드라인들에 액세스하는 적어도 하나의 제2 로우 디코더를 포함하는 메모리 장치.
  5. 제2항에 있어서, 상기 각 서브어레이의 상기 제2측면은
    서로 평행하게 이격되어 배치된 복수의 워드라인들을 연결한 적어도 하나의 노드들이 집합되고,
    상기 각 로우 디코더는
    상기 복수의 워드라인들에 포함된 안티퓨즈 메모리 셀들 중 상기 워드라인 선택신호에 상응하는 상기 타겟 메모리 셀에 액세스 하는 메모리 장치.
  6. 제4항에 있어서, 상기 각 서브어레이의 상기 제2측면 및 상기 제4측면은
    서로 교호되게(alternative) 이격되어 배치된 복수의 워드라인들을 연결한 적어도 하나의 노드들이 집합되고,
    상기 제1 로우 디코더 및 상기 제2로우 디코더는
    상기 복수의 워드라인들에 포함된 안티퓨즈 메모리 셀들 중 상기 워드라인 선택신호에 상응하는 상기 타겟 메모리 셀에 액세스 하는 메모리 장치.
  7. 제1항에 있어서, 상기 메모리 셀 어레이는
    상기 복수의 서브 어레이들이 가로방향으로 나란히 배열되어 상기 각 서브 어레이간에 워드라인들을 공유하는 것을 특징으로 하고,
    상기 메모리 장치는
    상기 컬럼 디코더가 상기 서브 어레이들 각각의 상기 제1측면에 위치하여, 상기 서브 어레이들의 비트라인에 액세스하며, 상기 로우 디코더가 상기 서브 어레이들 중 어느 하나의 상기 제2측면에 위치하여, 상기 서브 어레이들의 공유된 모든 워드라인에 액세스하는 메모리 장치.
  8. 제7항에 있어서, 상기 컬럼 디코더는
    상기 제1측면에 위치하여, 상기 각 서브 어레이의 일부 비트라인들에 액세스하는 적어도 하나의 제1 컬럼 디코더; 및 상기 제1측면에 대칭인 제3측면에 위치하여, 상기 각 서브 어레이에서 상기 일부 비트라인을 제외한 나머지 비트라인들에 액세스하는 적어도 하나의 제2 컬럼 디코더를 포함하는 메모리 장치.
  9. 제7항에 있어서, 상기 각 서브어레이의 상기 제1측면은
    서로 평행하게(parallel) 이격되어 배치된 복수의 비트라인들을 연결한 적어도 하나의 노드들이 집합되고,
    상기 각 컬럼 디코더는
    상기 복수의 비트라인들에 포함된 안티퓨즈 메모리 셀들 중 상기 비트라인 선택신호에 상응하는 상기 타겟 메모리 셀에 액세스 하는 메모리 장치.
  10. 제8항에 있어서, 상기 각 서브어레이의 상기 제1측면 및 상기 제3측면은
    서로 교호되게(alternative) 이격되어 배치된 복수의 비트라인들을 연결한 적어도 하나의 노드들이 집합되고,
    상기 제1 컬럼 디코더 및 상기 제2 컬럼 디코더는
    상기 복수의 비트라인들에 포함된 안티퓨즈 메모리 셀들 중 상기 비트라인 선택신호에 상응하는 상기 타겟 메모리 셀에 액세스 하는 메모리 장치.
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