KR101545952B1 - 스택 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명은 스택 메모리 장치 및 그 동작 방법을 제공한다. 본 발명에 따른 스택 메모리 장치는, 제1 타입의 메모리 셀이 행 방향과 열 방향으로 반복 배열되되, 상기 제1 타입의 메모리 셀 각각에는 덤프 라인이 연결된 셀 어레이가 하나 이상 포함된 제1 메모리 칩; 및 제2 타입의 메모리 셀이 행 방향과 열 방향으로 반복 배열되되, 상기 제2 타입의 메모리 셀 각각에는 덤프 라인이 연결된 셀 어레이가 하나 이상 포함된 제2 메모리 칩;을 구비하고, 상기 제1 타입의 메모리 셀의 상기 덤프라인에는 제1 패드가 연결되고, 상기 제2 타입의 메모리 셀의 상기 덤프라인에는 제2 패드가 연결되되, 상기 제1 패드와 상기 제2 패드는 일대일로 대응되는 구조를 갖는다.

Description

스택 메모리 장치 및 그 동작 방법{Stack memory device and method for operating the same}
본 발명은 데이터를 저장하는 스택 메모리 장치에 관한 것으로서, 특히 스택된 복수개의 메모리 칩들 사이에서 데이터가 서로 덤프되는 스택 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 많은 데이터를 저장할 수 있다. 이러한 반도체 메모리 장치는 컴퓨터나 휴대폰과 같이 많은 데이터의 저장을 필요로 하는 기기에 주로 사용되고 있다. 최근 들어, 컴퓨터나 휴대폰의 보급이 급격하게 늘어나면서 데이터의 저장 용량이나 데이터 처리 속도의 증가가 꾸준히 요구되고 있다. 이에 부응하여, 반도체 메모리 장치의 제조사에서는 메모리 용량을 늘리기 위해 끊임없이 연구 개발하고 있고, 그 결과 메모리 회로의 메모리 소자들의 크기를 줄여서 메모리 용량이 크게 증가하였다.
그러나, 메모리 소자의 크기를 줄이는데도 한계가 있어서 현재의 기술로는 메모리 칩의 메모리 용량을 늘리는데 한계에 도달한 상태이다. 때문에, 지금은 복수개의 메모리 칩들을 스택(stack)하여 구성된 반도체 메모리 패키지를 개발하고 있다. 이러한 패키지 기술은 메모리 용량을 증가시키는 데는 큰 효과가 있으나, 데이터 처리 속도에 대해서는 괄목할만한 성과는 내고 있지 못하다. 더구나, 캐시 메모리와 같이, 처리 속도가 빨라야 하는 메모리 장치에 있어서는 더더욱 그러하다. 따라서, 데이터 용량이 증가하면서도 데이터 처리 속도가 향상되는 메모리 장치의 개발이 지속적으로 요구되고 있다.
본 발명은 메모리 데이터의 처리 속도가 향상되는 스택 메모리 장치 및 그 동작 방법을 제공하기 위한 것이다.
상기 과제를 해결하기 위하여 본 발명은,
제1 타입의 복수개의 메모리 셀들이 행 방향과 열 방향으로 반복 배열되되, 상기 제1 타입의 복수개의 메모리 셀들 각각에는 덤프 라인이 연결되며, 상기 제1 타입의 복수개의 메모리 셀들을 포함하는 셀 어레이가 하나 이상 포함된 제1 메모리 칩; 및 제2 타입의 복수개의 메모리 셀들이 행 방향과 열 방향으로 반복 배열되되, 상기 제2 타입의 복수개의 메모리 셀들 각각에는 덤프 라인이 연결되며, 상기 제2 타입의 복수개의 메모리 셀들을 포함하는 셀 어레이가 하나 이상 포함된 제2 메모리 칩;을 구비하고, 상기 제1 타입의 메모리 셀에 연결된 덤프라인에는 제1 패드가 연결되고, 상기 제2 타입의 메모리 셀에 연결된 덤프라인에는 제2 패드가 연결되되, 상기 제1 패드와 상기 제2 패드는 일대일로 대응되는 구조;
를 포함하는 스택 메모리 장치를 제공한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
행 방향과 열 방향으로 반복 배열되며, 제1 메모리 칩에 구비된 제1 타입의 복수개의 메모리 셀들을 행 방향으로 구동하는 단계; 상기 구동에 의해 상기 제1 타입의 복수개의 메모리 셀들에 저장된 이진 정보가 상기 제1 타입의 복수개의 메모리 셀들 각각에 연결된 덤프라인에 로드(load)되는 단계; 및 상기 로드된 이진 정보가, 행 방향과 열 방향으로 반복 배열되며 제2 메모리 칩에 구비된 제2 타입의 복수개의 메모리 셀들로 전달되는 단계;를 포함하는 스택 메모리 장치의 동작 방법을 제공한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
행 방향과 열 방향으로 반복 배열된 제1 타입의 복수개의 메모리 셀들, 복수개의 제1 패드들, 및 상기 제1 타입의 복수개의 메모리 셀들과 상기 복수개의 제1 패드들을 일대일로 연결시켜주는 복수개의 제1 덤프 라인들을 구비하는 제1 메모리 칩; 및 행 방향과 열 방향으로 반복 배열된 제2 타입의 복수개의 메모리 셀들, 상기 제2 타입의 복수개의 메모리 셀들 각각에 하나씩 연결된 복수개의 제2 덤프 라인들, 상기 복수개의 제2 덤프 라인들에 연결된 복수개의 제2 패드들, 및 상기 복수개의 제2 덤프 라인들 각각의 특정 위치에 하나씩 연결된 복수개의 덤프 선택 스위치들을 구비하는 제2 메모리 칩을 구비하고, 상기 복수개의 제1 패드들과 상기 복수개의 제2 패드들은 일대일로 연결되고, 상기 복수개의 제2 패드들과 상기 복수개의 제2 덤프 라인들은 일대다로 연결된 스택 메모리 장치를 제공한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
행 방향과 열 방향으로 반복 배열된 제1 타입의 복수개의 메모리 셀들을 행 방향으로 구동하는 단계; 상기 구동에 의해 상기 제1 타입의 복수개의 메모리 셀들에 저장된 이진 정보가 상기 제1 타입의 복수개의 메모리 셀들에 연결된 복수개의 제1 덤프 라인들에 로드(load)되는 단계; 상기 복수개의 제1 덤프 라인들에 로드된 이진 정보가 상기 복수개의 제1 덤프 라인들에 연결된 복수개의 제2 덤프 라인들로 덤프되는 단계; 및 상기 복수개의 제2 덤프 라인들에 덤프된 이진 정보가 상기 복수개의 제2 덤프 라인들 각각에 하나씩 연결된 제2 타입의 복수개의 메모리 셀들로 전달되는 단계를 포함하는 스택 메모리 장치의 동작 방법을 제공한다.
상술한 바와 같이 본 발명에 따르면, 제1 메모리 칩에 구비된 복수개의 메모리 셀들과 제2 메모리 칩에 구비된 복수개의 메모리 셀들이 서로 대응되도록 연결됨으로써, 복수개의 메모리 칩들에 저장된 데이터는 외부로 연결되는 주변 회로나 라인들을 통하지 않고, 상호간에 직접 전달된다.
따라서, 복수개의 메모리 칩들 사이의 데이터 전달 속도가 극적으로 빨라지고, 스택 메모리 장치의 데이터 용량도 대폭적으로 증가한다.
도 1은 본 발명에 따른 스택 메모리 장치의 개략적인 블록도이다.
도 2는 본 발명에 따라 제1 타입의 메모리 셀과 제2 타입의 메모리 셀이 일대일로 대응되는 스택 메모리 장치의 회로도이다.
도 3은 본 발명에 따라 제1 타입의 메모리 셀과 제2 타입의 메모리 셀이 일대다로 대응되는 스택 메모리 장치의 회로도이다.
본 발명의 내용을 명세서 전반에 걸쳐 설명함에 있어서, 개개의 구성요소들 사이에서 '전기적으로 연결된다', '연결된다', '접속된다'의 용어의 의미는 직접적인 연결뿐만 아니라 속성을 일정 정도 이상 유지한 채로 중간 매개체를 통해 연결이 이루어지는 것도 모두 포함하는 것이다. 개개의 신호가 '전달된다', '도출된다'등의 용어 역시 직접적인 전달 뿐만 아니라 신호의 속성을 어느 정도 이상 유지한 채로 중간 매개체를 통한 간접적인 것까지도 모두 포함된다. 기타, 전압 또는 신호가 '가해진다', '인가된다', '입력된다' 등의 용어도, 명세서 전반에 걸쳐 모두 이와 같은 의미로 사용된다.
또한 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대, 복수 개의 스위치나 복수개의 신호선으로 이루어진 구성일지라도 '스위치들', '신호선들'과 같이 표현할 수도 있고, '스위치', '신호선'과 같이 단수로 표현할 수도 있다. 이는 스위치들이 서로 상보적으로 동작하는 경우도 있고, 때에 따라서는 단독으로 동작하는 경우도 있기 때문이며, 신호선 또한 동일한 속성을 가지는 여러 신호선들, 예컨대 어드레스 신호들이나 데이터 신호들과 같이 다발로 이루어진 경우도 있기 때문이며, 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서, 이러한 기재는 타당하다. 따라서, 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 스택 메모리 장치(50)의 개략적인 블록도이다. 도 1을 참조하면, 스택 메모리 장치(50)는 제2 메모리 칩(memory chip)(200) 위에 스택된 제1 메모리 칩(100)을 구비한다.
제1 메모리 칩(100)은 제1 메모리 셀 어레이(memory cell array)(110), 복수개의 제1 덤프(dump) 선택 스위치들(121), 제1 덤프 디코더(dump decoder)(131) 및 복수개의 제1 패드(141)들을 구비한다.
제1 메모리 셀 어레이(110)는 제1 타입의 복수개의 메모리 셀들을 구비한다. 상기 제1 타입의 복수개의 메모리 셀들은 각각 이진(binary) 데이터를 저장할 수 있다. 상기 제1 타입의 복수개의 메모리 셀들은 복수개의 메모리 셀 그룹들로 구분될 수 있다. 상기 제1 타입의 복수개의 메모리 셀들은 제1 메모리 셀 어레이(110) 내에서 행 방향과 열 방향으로 배열된다. 도 1에는 도시되어 있지 않지만, 제1 메모리 셀 어레이(110)는 복수개의 비트 라인(bit line)들과 복수개의 워드 라인(word line)들을 구비한다. 상기 복수개의 비트 라인들과 워드 라인들은 상기 제1 타입의 복수개의 메모리 셀들에 연결된다. 상기 복수개의 비트 라인들과 워드 라인들은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제1 메모리 칩(100)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 1에 도시되지는 않았지만, 제1 메모리 칩(100)은 상기 복수개의 비트 라인들 중 하나를 지정하는 칼럼 디코더(column decoder)와 상기 복수개의 워드 라인들 중 하나를 지정하는 로우 디코더(row decoder)를 더 구비한다.
제1 메모리 칩(100)에 구비되는 상기 복수개의 비트 라인들과 워드 라인들, 상기 칼럼 디코더와 로우 디코더는 통상적인 기술을 이용하여 구성될 수 있으므로, 이들에 대한 구체적인 설명은 생략하기로 한다.
상기 제1 타입의 복수개의 메모리 셀들은 각각 디램 셀(DRAM cell)이나 에스램 셀(SRAM cell)과 같은 휘발성 메모리 소자로 구성되거나 플래시 메모리 셀(flash memory cell)과 같은 비휘발성 메모리 소자로 구성될 수 있다.
복수개의 제1 덤프 선택 스위치들(121)은 제1 메모리 셀 어레이(110)와 복수개의 제1 패드(141)들 사이에 연결된다. 복수개의 제1 덤프 선택 스위치들(121)은 제1 메모리 셀 어레이(110)로부터 출력되는 데이터가 복수개의 제1 패드(141)들로 전달되거나 복수개의 제1 패드(141)들로부터 출력되는 데이터가 제1 메모리 셀 어레이(110)로 전달되는 것을 제어한다. 즉, 복수개의 제1 덤프 선택 스위치들(121)은 활성화되면 제1 메모리 셀 어레이(110)로부터 출력되는 데이터를 복수개의 제1 패드(141)들로 전달하거나 복수개의 제1 패드(141)들로부터 출력되는 데이터를 제1 메모리 셀 어레이(110)로 전달하고, 비활성화되면 어느 쪽으로도 전달하지 않는다. 복수개의 제1 덤프 선택 스위치들(121)은 각각 PMOS 트랜지스터 또는 NMOS 트랜지스터로 구성될 수 있다. 복수개의 제1 덤프 선택 스위치들(121)은 제1 메모리 셀 어레이(110)에 포함된 제1 타입의 복수개의 메모리 셀들과 일대일로 연결된다.
복수개의 제1 덤프 선택 스위치들(121)은 복수개의 덤프 선택 스위치 그룹들로 구분될 수 있다. 이 때, 상기 복수개의 덤프 선택 스위치 그룹들은 각각 상기 복수개의 메모리 셀 그룹들 중 하나에 연결된다. 즉, 상기 복수개의 덤프 선택 스위치 그룹들은 상기 복수개의 메모리 셀 그룹들과 1:1로 연결된다.
이와 같이, 상기 복수개의 덤프 선택 스위치 그룹들과 상기 복수개의 메모리 셀 그룹들은 동일한 개수로 구비된다. 예컨대, 상기 복수개의 덤프 선택 스위치 그룹들이 2개라면 상기 복수개의 메모리 셀 그룹들도 2개로, 상기 복수개의 덤프 선택 스위치 그룹들이 4개라면 상기 복수개의 메모리 셀 그룹들도 4개로 구분된다.
또한, 제1 메모리 칩(100)으로부터 제2 메모리 칩(200)으로 데이터가 덤프될 때, 상기 복수개의 메모리 셀 그룹들은 각각 그에 구비되는 복수개의 메모리 셀들에 저장된 데이터를 동시에 출력하며, 그에 따라, 상기 복수개의 덤프 선택 스위치 그룹들도 수신하는 데이터를 동시에 복수개의 제1 패드(141)들로 전달한다.
제1 덤프 디코더(131)는 복수개의 제1 덤프 선택 스위치들(121)에 연결된다. 제1 덤프 디코더(131)는 복수개의 제1 덤프 선택 스위치들(121)의 주소를 지정한다. 즉, 제1 덤프 디코더(131)에 의해 복수개의 제1 덤프 선택 스위치들(121)의 온(on) 또는 오프(off)가 결정된다. 제1 덤프 디코더(131)는 복수개의 제1 덤프 선택 스위치들(121)을 동시에 온시키거나 그룹별로 온시킨다. 또한, 제1 덤프 디코더(131)는 복수개의 제1 덤프 스위치들(121)을 개별적으로 온시키도록 설정될 수도 있다. 제1 덤프 디코더(131)는 제1 메모리 칩(100)의 외부로부터 복수개의 제1 덤프 선택 스위치들(121)을 지정하기 위한 어드레스 신호를 수신한다.
복수개의 제1 패드(141)들은 복수개의 제1 덤프 선택 스위치들(121)과 제2 메모리 칩(200)에 구비되는 복수개의 제2 패드들(241)에 연결된다. 복수개의 제1 패드(141)들은 각각 복수개의 제1 덤프 선택 스위치들(121) 중 하나에 연결된다. 즉, 복수개의 제1 패드(141)들은 복수개의 제1 덤프 선택 스위치들(121)과 1:1로 연결된다.
복수개의 제1 덤프 선택 스위치들(121)이 상기 복수개의 덤프 선택 스위치 그룹들로 구분될 경우에, 복수개의 제1 패드(141)들은 상기 복수개의 덤프 선택 스위치 그룹들에 공통으로 연결된다. 이 때, 복수개의 제1 패드(141)들은 각각 복수개의 제1 덤프 선택 스위치들(121) 중 복수개(상기 복수개의 덤프 선택 스위치 그룹의 숫자와 동일한 수)에 연결된다. 예컨대, 복수개의 제1 덤프 선택 스위치들(121)이 제1 덤프 선택 스위치 그룹과 제2 덤프 선택 스위치 그룹으로 구분될 경우에, 복수개의 제1 패드(141)들은 각각 상기 제1 덤프 선택 스위치 그룹에 속한 스위치들 중 하나와 상기 제2 덤프 선택 스위치 그룹에 속한 스위치들 중 하나에 공통으로 연결된다.
복수개의 제1 패드(141)들과 복수개의 제2 패드들(241)은 티에스브이(TSV: Through Silicon Via) 기술 또는 디비아이(DBI: Direct Bonding Interconnect) 기술을 이용하여 서로 접합될 수 있다.
제2 메모리 칩(200)은 제2 메모리 셀 어레이(210)(210), 복수개의 제2 덤프 선택 스위치들(221), 제2 덤프 디코더(231) 및 복수개의 제2 패드들(241)을 구비한다.
제2 메모리 셀 어레이(210)는 제2 타입의 복수개의 메모리 셀들을 구비한다. 상기 제2 타입의 복수개의 메모리 셀들은 각각 이진(binary) 데이터를 저장할 수 있다. 상기 제2 타입의 복수개의 메모리 셀들은 복수개의 메모리 셀 그룹들로 구분될 수 있다. 상기 제2 타입의 복수개의 메모리 셀들은 제2 메모리 셀 어레이(210) 내에서 행 방향과 열 방향으로 배열된다. 도 1에는 도시되어 있지 않지만, 제2 메모리 셀 어레이(210)는 복수개의 비트 라인들과 복수개의 워드 라인들을 구비한다. 상기 복수개의 비트 라인들과 워드 라인들은 상기 제2 타입의 복수개의 메모리 셀들에 연결된다. 상기 복수개의 비트 라인들과 워드 라인들은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제2 메모리 칩(200)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 1에 도시되지는 않았지만, 제2 메모리 칩(200)은 상기 복수개의 비트 라인들 중 하나를 지정하는 칼럼 디코더와 상기 복수개의 워드 라인들 중 하나를 지정하는 로우 디코더를 더 구비한다.
제2 메모리 칩(200)에 구비되는 상기 복수개의 비트 라인들과 워드 라인들, 상기 칼럼 디코더와 로우 디코더는 통상적인 기술을 이용하여 구성될 수 있으므로, 이들에 대한 구체적인 설명은 생략하기로 한다.
상기 제2 타입의 복수개의 메모리 셀들은 각각 디램 셀(DRAM cell)이나 에스램 셀(SRAM cell)과 같은 휘발성 메모리 소자, 또는 플래시 메모리 셀(flash memory cell)과 같은 비휘발성 메모리 소자로 구성될 수 있다.
복수개의 제2 덤프 선택 스위치들(221)은 제2 메모리 셀 어레이(210)와 복수개의 제2 패드(241)들 사이에 연결된다. 복수개의 제2 덤프 선택 스위치들(221)은 복수개의 제2 패드(241)들로부터 출력되는 데이터가 제2 메모리 셀 어레이(210)로 전달되거나 제2 메모리 셀 어레이(210)로부터 출력되는 데이터가 복수개의 제2 패드(241)들로 전달되는 것을 제어한다. 즉, 복수개의 제2 덤프 선택 스위치들(221)은 활성화되면 복수개의 제2 패드(241)들로부터 출력되는 데이터를 제2 메모리 셀 어레이(210)로 전달하거나 제2 메모리 셀 어레이(210)로부터 출력되는 데이터를 복수개의 제2 패드(241)들로 전달하고, 비활성화되면 어느 쪽으로도 전달하지 않는다.
복수개의 제2 덤프 선택 스위치들(221)은 각각 PMOS 트랜지스터 또는 NMOS 트랜지스터로 구성될 수 있다. 복수개의 제2 덤프 선택 스위치들(221)은 제2 메모리 셀 어레이(210)에 포함된 복수개의 메모리 셀들과 일대일로 연결된다.
복수개의 제2 덤프 선택 스위치들(221)은 복수개의 그룹들로 구분될 수 있다. 이 때, 상기 복수개의 덤프 선택 스위치 그룹들은 각각 상기 복수개의 메모리 셀 그룹들 중 하나에 연결된다. 즉, 상기 복수개의 덤프 선택 스위치 그룹들은 상기 복수개의 메모리 셀 그룹들과 1:1로 연결된다.
이와 같이, 상기 복수개의 덤프 선택 스위치 그룹들과 상기 복수개의 메모리 셀 그룹들은 동일한 개수로 구비된다. 예컨대, 상기 복수개의 덤프 선택 스위치 그룹들이 2개라면 상기 복수개의 메모리 셀 그룹들도 2개로, 상기 복수개의 덤프 선택 스위치 그룹들이 4개라면 상기 복수개의 메모리 셀 그룹들도 4개로 구분된다.
또한, 제1 메모리 칩(100)으로부터 제2 메모리 칩(200)으로 데이터가 덤프될 때, 상기 복수개의 덤프 선택 스위치 그룹들은 복수개의 제2 패드(241)들로부터 동시에 수신하는 데이터를 상기 복수개의 메모리 셀 그룹들의 각각에 구비되는 복수개의 메모리 셀들로 동시에 기입한다.
제2 덤프 디코더(231)는 복수개의 제2 덤프 선택 스위치들(221)에 연결된다. 제2 덤프 디코더(231)는 복수개의 제2 덤프 선택 스위치들(221)의 주소를 지정한다. 즉, 제2 덤프 디코더(231)에 의해 복수개의 제2 덤프 선택 스위치들(221)의 온 또는 오프가 결정된다. 제2 덤프 디코더(231)는 복수개의 제2 덤프 선택 스위치들(221)을 동시에 온시키거나 그룹별로 온시킨다. 또한, 제2 덤프 디코더(231)는 복수개의 제2 덤프 선택 스위치들(221)을 개별적으로 온시키도록 설정될 수도 있다. 제2 덤프 디코더(231)는 제2 메모리 칩(200)의 외부로부터 복수개의 제2 덤프 선택 스위치들(221)을 지정하기 위한 어드레스 신호를 수신한다.
복수개의 제2 패드(241)들은 복수개의 제2 덤프 선택 스위치들(221)과 제1 메모리 칩(100)에 구비되는 복수개의 제1 패드(141)들에 연결된다. 복수개의 제2 패드(241)들은 각각 복수개의 제2 덤프 선택 스위치들(221) 중 하나에 연결된다. 즉, 복수개의 제2 패드(241)들은 복수개의 제2 덤프 선택 스위치들(221)과 1:1로 연결된다.
복수개의 제2 덤프 선택 스위치들(221)이 상기 복수개의 덤프 선택 스위치 그룹들로 구분될 경우에, 복수개의 제2 패드(241)들은 상기 복수개의 덤프 선택 스위치 그룹들에 공통으로 연결된다. 이 때, 복수개의 제2 패드(241)들은 각각 상기 복수개의 선택 스위치들 중 복수개(상기 복수개의 덤프 선택 스위치 그룹의 숫자와 동일한 수)에 연결된다. 예컨대, 복수개의 제2 덤프 선택 스위치들(221)이 제3 덤프 선택 스위치 그룹과 제4 덤프 선택 스위치 그룹으로 구분될 경우에, 복수개의 제2 패드(241)들은 각각 상기 제3 덤프 선택 스위치 그룹에 속한 스위치들 중 하나와 상기 제4 덤프 선택 스위치 그룹에 속한 스위치들 중 하나에 공통으로 연결된다.
상술한 바와 같이, 본 발명에 따르면, 제1 메모리 칩(100)의 제1 타입의 복수개의 메모리 셀들에 저장된 데이터는 제2 메모리 칩(200)의 제2 타입의 복수개의 메모리 셀들로 직접 덤프될 수가 있다. 즉, 제1 메모리 칩(100)에 저장된 데이터는 외부로 연결되는 주변 회로 및 라인들을 통하지 않고, 제2 메모리 칩(200)으로 직접 전달될 수가 있다.
따라서, 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 전달 속도가 극도로 빨라지고, 스택 메모리 장치(50)의 데이터 용량도 대폭적으로 증가한다.
도 2는 본 발명에 따라 제1 타입의 메모리 셀과 제2 타입의 메모리 셀이 일대일로 대응되는 스택 메모리 장치(50)의 회로도이다. 도 2를 참조하면, 스택 메모리 장치(50)는 제2 메모리 칩(200) 위에 스택된 제1 메모리 칩(100)을 구비한다.
제1 메모리 칩(100)은 제1 타입의 메모리 셀들(111)이 행 방향과 열 방향으로 반복 배열되되, 상기 제1 타입의 메모리 셀들(111) 각각에는 덤프 라인(151)이 연결된 메모리 셀 어레이(110)가 하나 이상 포함된 구조를 갖는다.
구체적으로, 제1 메모리 칩(100)은 제1 메모리 셀 어레이(110)와 복수개의 제1 덤프 라인들(151) 및 복수개의 제1 패드들(141)을 구비한다.
제1 메모리 셀 어레이(110)는 각각 행 방향과 열 방향으로 반복하여 배열된 제1 타입의 복수개의 메모리 셀들(111)을 구비한다. 상기 제1 타입의 복수개의 메모리 셀들(111)은 복수개의 제1 덤프 라인들(151)에 연결된다. 즉, 상기 제1 타입의 복수개의 메모리 셀들(111)과 복수개의 제1 덤프 라인들(151)은 일대일로 연결된다.
제1 타입의 복수개의 메모리 셀들(111)은 각각 이진 데이터를 저장할 수 있다. 제1 타입의 복수개의 메모리 셀들(111)에는 복수개의 비트 라인들(BL10,BL11)과 복수개의 워드 라인들(WL10,WL11)이 연결된다. 복수개의 비트 라인들(BL10,BL11)과 복수개의 워드 라인들(WL10,WL11)은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제1 메모리 칩(100)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 2에 도시되지는 않았지만, 제1 메모리 칩(100)은 복수개의 비트 라인들(BL10,BL11)을 지정하는 칼럼 디코더와 복수개의 워드 라인들(WL10,WL11)을 지정하는 로우 디코더를 더 구비한다.
제1 타입의 복수개의 메모리 셀들(111)은 각각 디램 셀이나 에스램 셀과 같은 휘발성 메모리 소자, 또는 플래시 메모리 셀과 같은 비휘발성 메모리 소자로 구성될 수 있다.
복수개의 제1 덤프 라인들(151)은 복수개의 제1 패드들(141)과 연결된다. 즉, 복수개의 제1 덤프 라인들(151)은 복수개의 제1 패드들(141)과 일대일로 연결된다.
도 2에 도시되지는 않았지만, 제1 메모리 칩(100)의 복수개의 제1 덤프 라인들(151)에는 복수개의 제1 덤프 선택 스위치들이 더 구비될 수 있다. 이 때, 상기 복수개의 제1 덤프 선택 스위치들은 각각 제1 메모리 칩(100)의 복수개의 메모리 셀들(111) 중 하나와 복수개의 제1 패드들(141) 중 하나를 연결하는 제1 덤프 라인(151)에 연결된다. 상기 복수개의 제1 덤프 선택 스위치들이 구비될 경우, 제1 덤프 디코더를 더 구비할 수 있다. 상기 제1 덤프 디코더는 상기 복수개의 제1 덤프 선택 스위치들의 어드레스를 지정한다. 즉, 상기 제1 덤프 디코더에 의해 상기 복수개의 제1 덤프 선택 스위치들이 온(on)되거나 오프(off)되고, 그에 따라 제1 타입의 복수개의 메모리 셀들(111)로부터 출력되는 데이터가 복수개의 제1 패드들(141)로 전달되는 것이 제어된다.
제2 메모리 칩(200)은 제2 타입의 메모리 셀들(211)이 행 방향과 열 방향으로 반복 배열되되, 제2 타입의 메모리 셀들(251) 각각에는 덤프 라인(251)이 연결된 메모리 셀 어레이(210)가 하나 이상 포함된 구조를 갖는다.
구체적으로, 제2 메모리 칩(200)은 제2 메모리 셀 어레이(210)와 복수개의 제2 덤프 라인들(251) 및 복수개의 제2 패드들(241)을 구비한다.
제2 메모리 셀 어레이(210)는 각각 행 방향과 열 방향으로 반복하여 배열된 제2 타입의 복수개의 메모리 셀들(211)을 구비한다. 제2 타입의 복수개의 메모리 셀들(211)은 각각 이진 데이터를 저장할 수 있다. 제2 타입의 복수개의 메모리 셀들(211)에는 복수개의 비트 라인들(BL20,BL21)과 복수개의 워드 라인들(WL20,WL21)이 연결된다. 복수개의 비트 라인들(BL20,BL21)과 워드 라인들(WL20,WL21)은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제2 메모리 칩(200)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 2에 도시되지는 않았지만, 제2 메모리 칩(200)은 복수개의 비트 라인들(BL20,BL21)을 지정하는 칼럼 디코더와 복수개의 워드 라인들(WL20,WL21)을 지정하는 로우 디코더를 더 구비한다. 제2 타입의 복수개의 메모리 셀들(211)은 각각 디램 셀이나 에스램 셀과 같은 휘발성 메모리 소자, 또는 플래시 메모리 셀과 같은 비휘발성 메모리 소자로 구성될 수 있다.
제2 타입의 복수개의 메모리 셀들(211)은 복수개의 제2 덤프 라인들(251)에 연결된다. 즉, 제2 타입의 복수개의 메모리 셀들(211)과 복수개의 제2 덤프 라인들(251)은 일대일로 연결된다.
복수개의 제2 덤프 라인들(251)은 복수개의 제2 패드들(241)과 연결된다. 즉, 복수개의 제2 덤프 라인들(251)은 복수개의 제2 패드들(241)과 일대일로 연결된다.
복수개의 제1 패드들(141)과 복수개의 제2 패드들(241)은 일대일로 연결된다. 복수개의 제1 패드들(141)과 복수개의 제2 패드들(241)의 접합은 티에스브이(TSV) 기술 또는 디비아이(DBI) 기술을 이용하여 이루어질 수 있다.
도 2에 도시되지는 않았지만, 복수개의 제2 덤프 라인들(251)에 복수개의 제2 덤프 선택 스위치들이 더 연결될 수 있다. 즉, 상기 복수개의 제2 덤프 선택 스위치들은 각각 상기 제2 메모리 칩(200)의 복수개의 메모리 셀들(211) 중 하나와 복수개의 제2 패드들(241) 중 하나 사이에 연결된다. 상기 복수개의 제2 덤프 선택 스위치들이 구비될 경우, 제2 메모리 칩(200)은 제2 덤프 디코더를 더 구비할 수 있다. 상기 제2 덤프 디코더는 상기 복수개의 제2 덤프 선택 스위치들의 어드레스를 지정한다. 즉, 상기 제2 덤프 디코더에 의해 상기 복수개의 제2 덤프 선택 스위치들이 온되거나 오프되고, 그에 따라 제2 타입의 복수개의 메모리 셀들(211)로부터 출력되는 데이터가 복수개의 제2 패드들(241)로 전달되는 것이 제어된다.
제1 타입의 메모리 셀들(111)의 행 방향 피치(px1)는 제2 타입의 메모리 셀들(211)의 행 방향 피치(px2)와 같거나, 제1 타입의 메모리 셀들(111)의 열 방향 피치(py1)와 제2 타입의 메모리 셀들(211)의 열 방향 피치(py2)와 같다.
스택 메모리 장치(50)의 동작 방법을 설명하기로 한다.
스택 메모리 장치(50)의 동작 방법은, 행 방향과 열 방향으로 반복 배열된 제1 타입의 메모리 셀들(111)을 행 방향으로 구동하는 단계, 상기 구동에 의해 제1 타입의 메모리 셀들(111)에 저장된 이진 정보가 제1 타입의 메모리 셀들(111)에 연결된 덤프 라인들(151)에 로드(load)되는 단계, 및 상기 로드된 이진 정보가, 행 방향과 열 방향으로 반복 배열된 제2 타입의 메모리 셀들(211)로 전달되는 단계를 포함한다.
상기 전달 단계는, 제1 메모리 칩(100)에 형성된 덤프 선택 스위치들이나 제2 메모리 칩(200)에 형성된 덤프 선택 스위치들 가운데 어느 하나 이상의 스위치들의 스위칭 동작에 의해 이루어진다. 예컨대, 제1 메모리 칩(100)에 구비되는 덤프 디코더에 의해 제1 메모리 칩(100)에 구비된 덤프 선택 스위치들이 온되거나, 또는 제2 메모리 칩(200)에 구비되는 덤프 디코더에 의해 제2 메모리 칩(200)에 구비되는 덤프 선택 스위치들이 온될 때, 제1 메모리 칩(100)으로부터 제2 메모리 칩(200)으로 데이터가 덤프된다.
상기 스위칭 동작은, 제1 타입의 메모리 셀 어레이(110) 또는 상기 제2 타입의 메모리 셀 어레이(210)에 연결된 덤프 선택 스위치들 가운데 일부 또는 전부를 선택적으로 스위칭할 수 있도록 하는 어드레스에 의해 이루어진다. 예컨대, 제1 메모리 칩(100)에 구비되는 덤프 선택 스위치들이나 제2 메모리 칩(200)에 구비되는 덤프 선택 스위치들이 스위칭될 때, 또는 제1 및 제2 메모리 칩들(100,200)에 구비되는 덤프 선택 스위치들이 모두 스위칭될 때, 상기 스위칭 동작이 이루어질 수 있다.
상기 전달 단계는, 제1 타입의 메모리 셀들(111)에 연결된 복수개의 제1 패드들(141)과 제2 타입의 메모리 셀들(211)에 연결된 복수개의 제2 패드들(241)을 통해 이루어질 수 있다.
상기와 유사한 동작을 통해 제2 메모리 칩(200)에서 제1 메모리 칩(100)으로 데이터가 덤프될 수도 있다.
상술한 바와 같이, 본 발명에 따르면, 제1 메모리 칩(100)의 제1 타입의 복수개의 메모리 셀들(111)에 저장된 데이터는 제2 메모리 칩(200)의 제2 타입의 복수개의 메모리 셀들(211)로 직접 덤프될 수가 있다. 즉, 제1 메모리 칩(100)에 저장된 데이터는 외부로 연결되는 주변 회로 및 라인들을 통하지 않고, 제2 메모리 칩(200)으로 직접 전달될 수가 있다.
따라서, 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 전달 속도가 극도로 빨라지고, 스택 메모리 장치(50)의 데이터 용량도 대폭적으로 증가한다.
도 3은 본 발명에 따라 제1 타입의 메모리 셀들(111)과 제2 타입의 메모리 셀들(211)이 일대다로 대응되는 스택 메모리 장치(50)의 회로도이다. 도 3을 참조하면, 제2 메모리 칩(200) 위에 제1 메모리 칩(100)이 스택되어 있다.
제1 메모리 칩(100)은 제1 타입의 복수개의 메모리 셀들(111), 제1 패드들(141) 및 복수개의 제1 덤프 라인들(151)을 구비한다.
제1 타입의 복수개의 메모리 셀들(111)은 행 방향과 열 방향으로 반복 배열된다. 제1 타입의 복수개의 메모리 셀들(111)은 각각 이진 데이터를 저장할 수 있다. 제1 타입의 복수개의 메모리 셀들(111)에는 복수개의 비트 라인들(BL10,BL11)과 복수개의 워드 라인들(WL10,WL11)이 연결된다. 복수개의 비트 라인들(BL10,BL11)과 워드 라인들(WL10,WL11)은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제1 메모리 칩(100)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 3에 도시되지는 않았지만, 제1 메모리 칩(100)은 복수개의 비트 라인들(BL10,BL11) 중 하나를 지정하는 칼럼 디코더와 복수개의 워드 라인들(WL10,WL11) 중 하나를 지정하는 로우 디코더를 더 구비한다.
제1 타입의 복수개의 메모리 셀들(111)은 각각 디램 셀이나 에스램 셀과 같은 휘발성 메모리 소자, 또는 플래시 메모리 셀과 같은 비휘발성 메모리 소자로 구성될 수 있다.
복수개의 제1 덤프 라인들(151)은 제1 타입의 복수개의 메모리 셀들(111)과 복수개의 제1 패드들(141)을 일대일로 연결시켜준다.
도 3에 도시되지는 않았지만, 복수개의 제1 덤프 라인들(151)에는 복수개의 덤프 선택 스위치들이 연결될 수 있다. 상기 복수개의 덤프 선택 스위치들이 구비될 경우, 제1 메모리 칩(100)은 이에 연결된 덤프 디코더를 더 구비할 수 있다. 상기 덤프 디코더는 상기 복수개의 덤프 선택 스위치들의 어드레스를 지정한다. 즉, 상기 덤프 디코더에 의해 상기 복수개의 덤프 선택 스위치들이 온되거나 오프되고, 그에 따라 상기 복수개의 메모리 셀들(111)로부터 출력되는 데이터가 복수개의 제1 패드들(141)로 전달되는 것이 제어된다.
제2 메모리 칩(200)은 제2 타입의 복수개의 메모리 셀들(211), 복수개의 제2 덤프 라인들(251), 복수개의 제2 패드들(241) 및 복수개의 덤프 선택 스위치들(SWD1∼SWD4)을 구비한다.
제2 타입의 복수개의 메모리 셀들(211)은 행 방향과 열 방향으로 반복 배열된다. 제2 타입의 복수개의 메모리 셀들(211)은 각각 이진 데이터를 저장할 수 있다. 제2 타입의 복수개의 메모리 셀들(211)에는 복수개의 비트 라인들(BL20,BL21)과 복수개의 워드 라인들(WL20,WL21)이 연결된다. 복수개의 비트 라인들(BL20,BL21)과 워드 라인들(WL20,WL21)은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제2 메모리 칩(200)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 3에 도시되지는 않았지만, 제2 메모리 칩(200)은 복수개의 비트 라인들(BL20,BL21) 중 하나를 지정하는 칼럼 디코더와 복수개의 워드 라인들(WL20,WL21) 중 하나를 지정하는 로우 디코더를 더 구비한다.
제1 및 제2 메모리 칩들(100,200)에 각각 구비되는 복수개의 비트 라인들(BL10,BL11,BL20,BL21)과 워드 라인들(WL10,WL11,WL20,WL21), 상기 칼럼 디코더와 로우 디코더는 통상적인 기술을 이용하여 구성될 수 있으므로, 이들에 대한 구체적인 설명은 생략하기로 한다.
제2 타입의 복수개의 메모리 셀들(211)은 각각 디램 셀이나 에스램 셀과 같은 휘발성 메모리 소자, 또는 플래시 메모리 셀과 같은 비휘발성 메모리 소자로 구성될 수 있다.
복수개의 제2 덤프 라인들(251)은 제2 타입의 복수개의 메모리 셀들(211) 각각에 하나씩 연결된다.
복수개의 제2 패드들(241)은 복수개의 제2 덤프 라인들(251)과 복수개의 제1 패드들(141)에 연결된다. 여기서, 복수개의 제2 패드들(241)은 복수개의 제2 덤프 라인들(251)과 일대다로 연결된다. 또한, 복수개의 제2 패드들(241)은 복수개의 제1 패드들(141)과 일대일로 연결된다. 복수개의 제1 패드들(141)과 복수개의 제2 패드들(241)은 티에스브이(TSV) 기술 또는 디비아이(DBI) 기술을 이용하여 서로 접합될 수 있다.
복수개의 덤프 선택 스위치들(SWD1∼SWD4)은 복수개의 제2 덤프 라인들(251) 각각의 특정 위치에 하나씩 연결된다. 즉, 복수개의 덤프 선택 스위치들(SWD1∼SWD4)은 각각 복수개의 제2 덤프 라인들(251)의 중간에 삽입되는 것이 바람직하지만, 복수개의 제2 덤프 라인들(251)의 끝에 연결될 수도 있다.
제2 메모리 칩(200)은 복수개의 덤프 선택 스위치들(SWD1∼SWD4)의 어드레스를 지정하는 덤프 디코더를 더 구비할 수 있다. 상기 덤프 디코더에 의해 복수개의 덤프 선택 스위치들(SWD1∼SWD4)의 온 또는 오프가 결정된다. 상기 덤프 디코더는 복수개의 덤프 선택 스위치들(SWD1∼SWD4)을 동시에 온시키거나 개별로 온시킬 수 있다. 상기 덤프 디코더는 제2 메모리 칩(200)의 외부로부터 어드레스 신호를 수신한다. 상기 덤프 디코더는 제2 메모리 칩(200)에 복수개가 구비되어 복수개의 덤프 선택 스위치들(SWD1∼SWD4)을 그룹별로 구분하여 제어할 수 있다.
도 3에 도시된 바와 같이, 제1 메모리 칩(100)의 하나의 덤프 라인(151)에 제2 메모리 칩(200)의 4개의 덤프 라인들(251)이 연결된 경우, 제1 메모리 칩(100)의 덤프 라인(151)의 피치(px1,py1)는 제2 메모리 칩(200)의 덤프 라인(251)의 피치(px2,py2)와 서로 다를 수 있다. 반복되는 메모리 셀 어레이 속에 이같이 서로 다른 피치들(px1,px2,py1,py2)을 가진 메모리 셀들(111,211)이 무리없이 연결되려면, 제1 메모리 칩(100)의 메모리 셀들(111)의 피치(px1,py1)는 제2 메모리 칩(200)의 메모리 셀들(211)의 피치(px2,py2)의 정수배가 되는 것이 바람직하다.
스택 메모리 장치(50)의 동작 방법을 설명하기로 한다.
스택 메모리 장치(50)의 동작 방법은, 제1 타입의 복수개의 메모리 셀들(111)을 행 방향으로 구동하는 단계, 상기 구동에 의해 제1 타입의 메모리 셀들(111)에 저장된 이진 정보가 제1 덤프 라인들(151)에 로드(load)되는 단계, 제1 덤프 라인들(151)에 로드된 이진 정보가 복수개의 제2 덤프 라인들(251)로 덤프되는 단계, 및 제2 복수개의 덤프 라인들(251)에 덤프된 이진 정보가 제2 타입의 복수개의 메모리 셀들(211)로 전달되는 단계를 포함한다.
상기 전달 단계는, 복수개의 제2 덤프 라인들(251)에 연결된 복수개의 덤프 선택 스위치들(SWD1∼SWD4) 중 어느 하나 이상의 스위칭 동작에 의해 이루어진다.
상기 스위칭 동작은, 복수개의 덤프 선택 스위치들(SWD1∼SWD4) 중 일부 또는 전부를 선택적으로 스위칭할 수 있도록 하는 어드레스 신호에 의해 이루어진다. 상기 어드레스 신호는 복수개의 덤프 선택 스위치들(SWD1∼SWD4)에 연결된 덤프 디코더로부터 출력된다.
상기 전달 단계에서, 복수개의 제2 덤프 라인들(251)에 덤프된 이진 정보는 제2 타입의 복수개의 메모리 셀들(211) 중 하나 이상의 메모리 셀에 동시에 전달된다.
상기와 유사한 동작을 통해 제2 메모리 칩(200)에서 제1 메모리 칩(100)으로 데이터가 덤프될 수도 있다.
상술한 바와 같이, 본 발명에 따르면, 제1 메모리 칩(100)의 제1 타입의 복수개의 메모리 셀들(111)에 저장된 데이터는 제2 메모리 칩(200)의 제2 타입의 복수개의 메모리 셀들(211)로 직접 덤프될 수가 있다. 즉, 제1 메모리 칩(100)에 저장된 데이터는 외부로 연결되는 주변 회로 및 라인들을 통하지 않고, 제2 메모리 칩(200)으로 직접 전달될 수가 있다.
따라서, 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 전달 속도가 극도로 빨라지고, 스택 메모리 장치(50)의 데이터 용량도 대폭적으로 증가한다.
도 1 내지 도 3에 있어서, 제1 메모리 칩(100)의 복수개의 덤프 라인들(151)과 제2 메모리 칩(200)의 복수개의 덤프 라인들(251)을 이루는 도전성 물질의 선들은 그 폭이 극도로 짧을 수 있으므로, 제1 메모리 칩(100)의 복수개의 덤프 라인들(151)과 제2 메모리 칩(200)의 복수개의 덤프 라인들(251)이 무리없이 연결되기 위해서는, 연결 부위의 도전성 물질이 제1 및 제2 메모리 셀 어레이들(110,210) 내부의 덤프 라인들의 도전성 물질의 선들 보다 폭이 더 넓은 패드 영역이 각기 형성되어 서로 접합될 수 있다.
제1 메모리 칩(100)의 메모리 셀들(111)과 제2 메모리 칩(200)의 메모리 셀들(211)처럼 제1 메모리 칩(100)의 덤프 라인들(151)과 제2 메모리 칩(200)의 덤프 라인들(251) 역시 서로 같은 피치(pitch)를 갖는다.
제1 메모리 칩(100)의 메모리 셀들(111)에서 제2 메모리 칩(200)의 메모리 셀들(211)로 데이터가 덤프(dump)될 때 극복해야 할 기생 성분은 두 개의 덤프 라인들(151,251)이 가지는 기생 저항 및 기생 커패시턴스 뿐이다. 데이터가 덤프 라인들(151,251)을 통해서 다른 메모리 칩의 메모리 셀로 전달되기에, 이러한 구조로 다층(multi-layer) 기판을 이루며 스택(stacked)된 스택 메모리 장치(50)는 데이터의 전달 경로의 기생 성분이 최소화되어 중앙 처리 장치(CPU)의 지시에 응답하여 빨리 동작해야 하는 캐쉬(cache) 시스템에 활용되기에 적합하다.
덤프 라인들(151,251)을 서로 연결하는 패드들(141,241)이 메모리 셀 어레이들(110,210)의 한 가운데 있을 필요는 없고, 감지 증폭기(미도시)나 열 선택을 위한 회로가 있는 부근에 배치될 수 있다. 또한, 덤프 라인들(151,251)이 서로 접합되는 영역은 이른 바 코어(core) 회로 부분에 설치되는 것이 보다 바람직할 수 있다.
본 발명의 모든 실시예에서 3개 이상의 메모리 칩들도 스택(stack) 가능하다. 즉, 제1 내지 제3 메모리 칩들이 순차적으로 스택되고, 제3 메모리 칩의 패드들을 통하여 제1 메모리 칩(100)의 패드들(141,241)이 서로 전기적으로 연결된다. 제3 메모리 칩에서도 트랜지스터와 같은 능동 소자의 게이트와 확산 영역이 별도로 표시된다. 이와 같이, 이론적으로는 스택되는 메모리 칩들의 개수가 제한되지는 않으며, 복수개의 메모리 칩들이 스택될수록 좁은 공간에 집약될 수 있는 반도체 소자의 수가 증가한다.
상기 본 발명의 모든 실시 예에서, 메모리 셀들(11,211)과 인접하여 배치되는 상기 감지증폭기, 열 선택과 관련된 회로 및 행 선택과 관련된 회로들은 설명의 편의를 위해 적절히 생략되었다.
상기 본 발명의 어느 실시 예에서라도 제1 메모리 칩(100)의 메모리 셀들(111)로부터 제2 메모리 칩(200)의 메모리 셀들(211)로 데이터를 덤프할 때나 그 반대의 방향으로 데이터를 덤프할 때, 메모리 셀 어레이들(110,210)의 워드라인 방향을 따라 신장하는 로컬 데이터 라인의 기생 커패시턴스와, 각 어레이 매트릭스를 연결하는 이른 바 글로벌 데이터 라인의 기생 커패시턴스가 없으므로 이들을 극복할 필요가 없다. 그러므로, 보다 적은 전력소비로도 수 십배 빠른 데이터의 덤프가 가능해진다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (17)

  1. 제1 타입의 복수개의 메모리 셀들이 행 방향과 열 방향으로 반복 배열되되, 상기 제1 타입의 복수개의 메모리 셀들 각각에는 덤프 라인이 연결되며, 상기 제1 타입의 복수개의 메모리 셀들을 포함하는 셀 어레이가 하나 이상 포함된 제1 메모리 칩; 및
    제2 타입의 복수개의 메모리 셀들이 행 방향과 열 방향으로 반복 배열되되, 상기 제2 타입의 복수개의 메모리 셀들 각각에는 덤프 라인이 연결되며, 상기 제2 타입의 복수개의 메모리 셀들을 포함하는 셀 어레이가 하나 이상 포함된 제2 메모리 칩;을 구비하고,
    상기 제1 타입의 메모리 셀에 연결된 덤프라인에는 제1 패드가 연결되고, 상기 제2 타입의 메모리 셀에 연결된 덤프라인에는 제2 패드가 연결되되, 상기 제1 패드와 상기 제2 패드는 일대일로 대응되며,
    상기 제1 메모리 칩이나 상기 제2 메모리 칩 가운데 하나 이상에는 데이터를 덤프하기 위해 설치된 덤프 선택 스위치가 부가된 것을 특징으로 하는 스택 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    제1 타입의 메모리 셀의 행 방향 피치는 제2 타입의 메모리 셀의 행 방향 피치와 같거나, 제1 타입의 메모리 셀의 열 방향 피치는 제2 타입의 메모리 셀의 열 방향 피치와 같은 것을 특징으로 하는 스택 메모리 장치.
  5. 제 1항에 있어서,
    상기 제1 패드와 상기 제2 패드의 접합은 티에스브이(TSV:Through Silicon Via)이거나 디비아이(DBI:Direct Bonding Interconnect)인 것을 특징으로 하는 스택 메모리 장치.
  6. 행 방향과 열 방향으로 반복 배열되며 제1 메모리 칩에 구비된 제1 타입의 복수개의 메모리 셀들을 행 방향으로 구동하는 단계;
    상기 구동에 의해 상기 제1 타입의 복수개의 메모리 셀들에 저장된 이진 정보가 상기 제1 타입의 복수개의 메모리 셀들 각각에 연결된 덤프라인에 로드(load)되는 단계; 및
    상기 로드된 이진 정보가, 행 방향과 열 방향으로 반복 배열되며 제2 메모리 칩에 구비된 제2 타입의 복수개의 메모리 셀들로 전달되는 단계;
    를 포함하는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
  7. 제6항에 있어서 상기 전달되는 단계는,
    상기 제1 메모리 칩에 형성된 덤프 선택 스위치들이나 상기 제2 메모리 칩에 형성된 덤프 선택 스위치들 가운데 어느 하나 이상의 스위치들의 스위칭 동작에 의해 이루어 지는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
  8. 제7항에 있어서 상기 스위칭 동작은,
    상기 제1 타입의 메모리 셀들을 포함하는 메모리 셀 어레이 또는 상기 제2 타입의 메모리 셀들을 포함하는 메모리 셀 어레이에 연결된 덤프 선택 스위치들 가운데 일부 또는 전부를 선택적으로 스위칭할 수 있도록 하는 어드레스에 의해 이루어지는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
  9. 제6항에 있어서 상기 전달 단계는,
    상기 제1 타입의 메모리 셀에 연결된 제1 패드와 상기 제2 타입에 연결된 제2 패드를 통해 이루어 지되, 상기 제1 패드와 상기 제2 패드의 접합은 티에스브이(TSV:Through Silicon Via)이거나 디비아이(DBI:Direct Bonding Interconnect)인 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
  10. 행 방향과 열 방향으로 반복 배열된 제1 타입의 복수개의 메모리 셀들, 복수개의 제1 패드들, 및 상기 제1 타입의 복수개의 메모리 셀들과 상기 복수개의 제1 패드들을 일대일로 연결시켜주는 복수개의 제1 덤프 라인들을 구비하는 제1 메모리 칩; 및
    행 방향과 열 방향으로 반복 배열된 제2 타입의 복수개의 메모리 셀들, 상기 제2 타입의 복수개의 메모리 셀들 각각에 하나씩 연결된 복수개의 제2 덤프 라인들, 상기 복수개의 제2 덤프 라인들에 연결된 복수개의 제2 패드들, 및 상기 복수개의 제2 덤프 라인들 각각의 특정 위치에 하나씩 연결된 복수개의 덤프 선택 스위치들을 구비하는 제2 메모리 칩을 구비하고,
    상기 복수개의 제1 패드들과 상기 복수개의 제2 패드들은 일대일로 연결되고,
    상기 복수개의 제2 패드들과 상기 복수개의 제2 덤프 라인들은 일대다로 연결된 것을 특징으로 하는 스택 메모리 장치.
  11. 제10 항에 있어서,
    상기 제1 타입의 복수개의 메모리 셀들의 행 방향 피치는 상기 제2 타입의 복수개의 메모리 셀들의 행 방향 피치와 같고, 상기 제1 타입의 복수개의 메모리 셀들의 열 방향 피치는 상기 제2 타입의 복수개의 메모리 셀들의 열 방향 피치와 같은 것을 특징으로 하는 스택 메모리 장치.
  12. 제10 항에 있어서, 상기 제2 메모리 칩은,
    상기 복수개의 덤프 선택 스위치들의 어드레스를 지정하는 덤프 디코더를 더 구비하는 것을 특징으로 하는 스택 메모리 장치.
  13. 제10 항에 있어서,
    상기 제1 패드와 상기 제2 패드의 접합은 티에스브이(TSV) 기술과 디비아이(DBI) 기술 중 하나를 이용하여 이루어지는 것을 특징으로 하는 스택 메모리 장치.
  14. 행 방향과 열 방향으로 반복 배열된 제1 타입의 복수개의 메모리 셀들을 행 방향으로 구동하는 단계;
    상기 구동에 의해 상기 제1 타입의 복수개의 메모리 셀들에 저장된 이진 정보가 상기 제1 타입의 복수개의 메모리 셀들에 연결된 복수개의 제1 덤프 라인들에 로드(load)되는 단계;
    상기 복수개의 제1 덤프 라인들에 로드된 이진 정보가 상기 복수개의 제1 덤프 라인들에 연결된 복수개의 제2 덤프 라인들로 덤프되는 단계; 및
    상기 복수개의 제2 덤프 라인들에 덤프된 이진 정보가 상기 복수개의 제2 덤프 라인들 각각에 하나씩 연결된 제2 타입의 복수개의 메모리 셀들로 전달되는 단계를 포함하는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
  15. 제14 항에 있어서 상기 전달되는 단계는,
    상기 복수개의 제2 덤프 라인들 각각에 하나씩 연결된 복수개의 덤프 선택 스위치들 중 하나 이상의 스위칭 동작에 의해 이루어 지는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 스위칭 동작은,
    상기 복수개의 덤프 선택 스위치들 중 일부 또는 전부를 선택적으로 스위칭하는 어드레스 신호에 의해 이루어 지는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
  17. 제14 항에 있어서, 상기 전달되는 단계에서,
    상기 복수개의 제2 덤프 라인들로 덤프된 이진 정보는 상기 제2 타입의 복수개의 메모리 셀들 중 하나 이상의 메모리 셀들에 동시에 전달되는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691475B2 (en) 2015-03-19 2017-06-27 Micron Technology, Inc. Constructions comprising stacked memory arrays
KR102450580B1 (ko) 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치
KR102526621B1 (ko) * 2018-04-23 2023-04-28 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102481648B1 (ko) 2018-10-01 2022-12-29 삼성전자주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100215267B1 (ko) * 1995-05-15 1999-08-16 롭 샘, 로베르트 알. 비숍, 스코트 아르넬 데이타와 상태 메모리를 갖는 고 기억용량 dimm
KR100326823B1 (ko) 1998-05-20 2002-03-04 가네꼬 히사시 반도체 장치
KR100567911B1 (ko) * 2004-11-23 2006-04-05 매그나칩 반도체 유한회사 웨이퍼 얼라인 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695890B1 (ko) * 2004-10-29 2007-03-19 삼성전자주식회사 멀티 칩 시스템 및 그것의 데이터 전송 방법
KR100742278B1 (ko) * 2005-11-23 2007-07-24 삼성전자주식회사 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치
KR20140141098A (ko) * 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 메모리 및 메모리 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100215267B1 (ko) * 1995-05-15 1999-08-16 롭 샘, 로베르트 알. 비숍, 스코트 아르넬 데이타와 상태 메모리를 갖는 고 기억용량 dimm
KR100326823B1 (ko) 1998-05-20 2002-03-04 가네꼬 히사시 반도체 장치
KR100567911B1 (ko) * 2004-11-23 2006-04-05 매그나칩 반도체 유한회사 웨이퍼 얼라인 방법

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