KR100567911B1 - 웨이퍼 얼라인 방법 - Google Patents

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Abstract

본 발명은 웨이퍼 정렬 방법에 관한 것으로, 본 발명의 사상은 제1 소자 형성이 완료된 제1 반도체 기판 상의 소정 영역에 제1 본딩 패드 및 볼록형 제1 웨이퍼 얼라인 마크를 형성하는 단계, 제2 소자 형성이 완료된 제2 반도체 기판 상의 소정 영역에 제2 본딩 패드를 형성하고, 상기 제2 반도체 기판상의 소정 영역에 홀형의 제2 웨이퍼 얼라인 마크를 형성하는 단계, 상기 제2 반도체 기판의 배면이 위로 향하도록 배치하여 상기 제1 반도체 기판의 제1 본딩 패드와 상기 제2 반도체 기판의 제2 본딩 패드가 대응되도록 하는 단계, 상기 위로 향한 제2 반도체 기판의 배면을 연마하여, 상기 제2 웨이퍼 얼라인 마크의 홀이 이후 투사될 X선에 관통되도록 형성하는 단계, X선 투사기 및 X선 검출기가 구비된, 상기 제2 반도체 기판의 배면에 인접한 X선 센싱 장치를 통해, 상기 X선 투사기에서 투사된 X선이 상기 제2 반도체 기판의 상기 홀형의 제2 웨이퍼 얼라인 마크를 관통하여 상기 제1 반도체 기판의 볼록형 웨이퍼 얼라인 마크에 도달하도록 하여, 상기 제1 반도체 기판과 상기 제2 반도체 기판을 정렬하는 단계 및 상기 결과물에 열공정을 수행하여 상기 제1 본딩 패드 및 제2 본딩 패드를 전기적으로 연결시키는 단계를 포함한다.
웨이퍼, 정렬

Description

웨이퍼 얼라인 방법{Method of align wafer}
도 1a 내지 도 1c는 종래 기술에 따른 웨이퍼 얼라인 방법을 설명하기 위한 단면도들이고,
도 2 내지 도 6은 본 발명에 따른 웨이퍼 얼라인 방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
30, 40: 반도체 기판 32: 층간 절연막
34, 44: 비아홀 36a, 46a: 본딩 패드
36b: 볼록형 웨이퍼 얼라인 마크 46b: 홀형 웨이퍼 얼라인 마크
52: X 선 투사기 54: X선 검출기
56: 웨이퍼 스테이지 58: X선 센싱장치
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 웨이퍼 얼라인 방법이 구비되는 반도체 소자의 제조방법에 관한 것이다.
최근 시스템 IC분야의 엠비디드 메모리나 SOC(system on chip) 등에 사용되는 반도체 소자는 DRAM, SRAM, 플래쉬 메모리, EEPROM등 메모리소자와 필드 어플리케이션을 위한 로직소자가 하나의 반도체 기판 상에 형성되는 데, 2개 이상의 반도체 기판에 각기 다른 소자를 형성한 후 기판을 적층하여 형성되는 반도체 소자의 제조기술이 요구되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 웨이퍼 얼라인 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 메모리소자가 형성된 반도체 기판(10)에 층간 절연막(12)를 형성하고, 상기 층간 절연막(12) 상에 최종금속배선을 형성하면서 로직소자가 형성된 반도체 기판(20)과 본딩하기 위한 메모리소자의 본딩패드(14)를 형성하고, 상기 본딩패드(14) 상에 제1 보호막(16)을 형성한 다음, 상기 제1 보호막(16)을 선택적으로 식각하여 상기 메모리소자의 본딩 패드(14)의 소정 부분을 노출시킨다.
도 1b를 참조하면, 로직 소자가 형성된 반도체 기판(20)에 층간 절연막(22)를 형성하고, 상기 층간 절연막(22) 상에 최종금속배선을 형성하면서 메모리소자가 형성된 반도체 기판(10)과 본딩하기 위한 로직소자의 본딩패드(24)를 형성하고, 상기 본딩패드(24) 상에 제2 보호막(26)을 형성한 다음, 상기 제2 보호막(26)을 선택적으로 식각하여 상기 로직소자의 본딩 패드(24)를 오픈시킨다.
도 1c를 참조하면, 상기 메모리소자의 반도체 기판(10) 및 상기 로직 소자의 반도체 기판(20)을 연결하기 위해, 상기 메모리소자의 반도체 기판에 형성된 본딩패드(14)와 상기 로직 소자의 반도체 기판에 형성된 본딩패드(24)가 접하도록 상기로직소자의 반도체 기판(20)의 배면이 위로 향하도록 상기 메모리소자의 반도체 기판(10)과 상기 로직 소자의 반도체 기판(20)을 적층시킨다.
이어서, 적층된 상기 메모리소자의 반도체 기판(10)과 상기 로직 소자의 반도체 기판(20)을 열처리하여 상기 메모리소자의 반도체 기판에 형성된 본딩패드(14)와 상기 로직 소자의 반도체 기판에 형성된 본딩패드(24)를 전기적으로 연결시킨다.
그러나 상기와 같이 메모리 소자 및 로직 소자가 각각 구비된 반도체 기판을 적층시킬 때, 오정렬 현상이 빈번하게 발생하게 되는 데, 이는 전기적으로 메모리소자가 구비된 반도체 기판과 로직 소자가 구비된 반도체 기판의 연결을 어렵게 하는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자가 형성된, 다층의 반도체기판을 정렬 적층시킬 때, 반도체 기판들의 오정렬이 방지될 수 있도록 하는 웨이퍼 얼라인 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 제1 소자 형성이 완료된 제1 반도체 기판 상의 소정 영역에 제1 본딩 패드 및 볼록형 제1 웨이퍼 얼라인 마크를 형성하는 단계, 상기 제1 본딩 패드에 대응되도록, 제2 소자 형성이 완료된 제2 반도체 기판 상의 소정 영역에 제2 본딩 패드를 형성하고, 상기 볼록형 제1 웨이퍼 얼라인 마크에 대응되도록, 상기 제2 반도체 기판상의 소정 영역에 홀형의 제2 웨이퍼 얼라인 마크를 형성하는 단계, 상기 제2 반도체 기판의 배면이 위로 향하도록 배치하여 상기 제1 반도체 기판의 제1 본딩 패드와 상기 제2 반도체 기판의 제2 본딩 패드가 대응되도록 하는 단계, 상기 위로 향한 제2 반도체 기판의 배면을 연마하여, 상기 제2 웨이퍼 얼라인 마크의 홀이 이후 투사될 X선에 관통되도록 형성하는 단계, X선 투사기 및 X선 검출기가 구비된, 상기 제2 반도체 기판의 배면에 인접한 X선 센싱 장치를 통해, 상기 X선 투사기에서 투사된 X선이 상기 제2 반도체 기판의 상기 홀형의 제2 웨이퍼 얼라인 마크를 관통하여 상기 제1 반도체 기판의 볼록형 웨이퍼 얼라인 마크에 도달하도록 하여, 상기 제1 반도체 기판과 상기 제2 반도체 기판을 정렬하는 단계 및 상기 정렬된 제1 반도체 기판과 제2 반도체 기판에 열공정을 수행하여, 상기 제1 본딩 패드 및 제2 본딩 패드를 전기적으로 연결시키는 단계를 포함한다.
상기 X선 투사기에서 투사된 X선이 상기 제2 반도체 기판의 상기 홀형의 제2 웨이퍼 얼라인 마크를 관통하여 상기 제1 반도체 기판의 볼록형 웨이퍼 얼라인 마크에 도달하도록 하여 수행되는 상기 제1 반도체 기판과 상기 제2 반도체 기판의 정렬은 상기 X선 투사기에서 투사된 X선이 상기 제1 볼록형 웨이퍼 얼라인 마크로부터 반사되는 X선의 반사광을 상기 X선 검출기에서 검출하여 수행되도록 하는 것 이 바람직하다.
상기 제2 소자가 로직소자이고, 상기 제1 소자는 메모리소자인 것이 바람직하고, 상기 제1 웨이퍼 얼라인 마크는 상기 투사된 X선을 통해 위치 검출이 용이하도록 하기 위해 8000~ 10000Å 정도의 두께로 형성하는 것이 바람직하고, 상기 제1 소자는 로직 소자이고, 상기 제2 소자는 메모리소자인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2 내지 도 6은 본 발명에 따른 웨이퍼 얼라인 방법을 설명하기 위한 단면도들이다.
도 2a 및 도2b를 참조하면, 메모리소자(미도시)가 형성된 제1 반도체 기판(30)상에 제1 층간 절연막(32)을 형성하고, 상기 제1 층간 절연막(32)의 소정영역을 패터닝하여 제1 비아홀(34)을 형성한다. 상기 제1 층간 절연막(32)의 하부에는, 도면에는 도시되지 않았지만, 트랜지스터의 게이트 전극, 비트라인, 커패시터 등을 이루는 다층의 실리콘막 및 다층의 금속배선 등이 형성되어 있으며, 그 내부에는 소스/드레인의 전기적 연결을 위한 콘택홀 그리고 금속배선 등이 형성된다.
상기 제1 비아홀(34)이 구비된 결과물 전면에 금속배선막을 형성한 후 사진 식각공정을 수행하여, 상기 제1 비아홀(34)을 통해 노출되어 제1 반도체 기판(30)과 접합하기 위한 제1 본딩 패드(36a) 및 볼록형의 제1 웨이퍼 얼라인 마크(36b)를 동시에 형성한다.
상기 볼록형의 제1 웨이퍼 얼라인 마크(36b)는 제1 반도체 기판(30)상에 존재하는 모든 개별 칩의 최외각 대각선 방향으로 1개씩 총 2개가 형성된다. 따라서 상기 제1 웨이퍼 얼라인 마크(36b)는 제1 반도체 기판(30)과 이후 형성될 제2 반도체 기판들을 얼라인시키는 용도뿐만 아니라 개별 칩을 얼라인 시키는 데도 도움을 준다. 각 기판의 배면에 후속 포토 공정을 진행하는 경우 금속배선막을 이후 형성될 제2 반도체 기판에 전면 증착시킨 후 제1 반도체 기판(30)에 형성된 배선과 제2 반도체 기판에 형성된 배선을 정확하게 연결하는 데 유용하게 사용된다.
상기 제1 반도체 기판(30)에 형성된 볼록형의 제1 웨이퍼 얼라인 마크(36b)는 상하좌우를 정확히 얼라인하기 위해 십자가 모양을 하며, 20 내지 50㎛크기로 기판의 좌우측 최외각으로부터 5 내지 10㎛안쪽으로 위치한다. 이러한 볼록형의 제1 웨이퍼 얼라인 마크(36b)를 형성하기 위한 공정은 상기와 같이 금속배선 패터닝 공정의 제1 본딩패드(36a) 형성 공정시 동시에 형성됨으로써 추가적인 공정비용이 발생되지 않는다.
도 3a 및 도 3b를 참조하면, 로직 소자(미도시)가 형성된 제2 반도체 기판(40) 상에 제2 층간 절연막(42)을 형성하고, 상기 제2 층간 절연막(42)의 소정영역을 패터닝하여 제2 비아홀(44)을 형성한다. 상기 제2 층간 절연막(42)의 하부에는, 도면에는 도시되지 않았지만, 트랜지스터의 게이트 전극, 비트라인, 커패시터 등을 이루는 다층의 실리콘막 및 다층의 금속배선 등이 형성되어 있으며, 그 내부에는 소스/드레인의 전기적 연결을 위한 콘택홀 그리고 금속배선 등이 형성된다.
상기 제2 비아홀(44)이 구비된 결과물 전면에 금속배선막을 형성한 후 사진 식각공정을 수행하여, 상기 제2 비아홀(44)을 통해 노출되어 제2 반도체 기판(40)과 접합하기 위한 제2 본딩 패드(46a)를 형성한다.
상기 제2 본딩 패드(46a) 공정을 완료된 상기 제2 반도체 기판(40)의 소정영역에 사진식각공정을 진행하여, 홀 모양의 제2 웨이퍼 얼라인 마크(46b)를 형성한다. 이때, 각 칩의 최외각에는 제1 반도체 기판(30)의 볼록형의 제1 웨이퍼 얼라인 마크(36b)에 대응되도록 각 칩의 최외각 대각선 방향으로 2개의 홀 모양의 제2 웨이퍼 얼라인 마크(46b)가 형성된다. 이때 형성되는 제2 웨이퍼 얼라인 마크(46b)의 모양은 볼록형의 제1 웨이퍼 얼라인 마크(36b)와 동일하게 십자가 모양을 하며, 20 내지 50㎛크기로 기판의 좌우측 최외각으로부터 5 내지 10㎛안쪽에 위치한다.
도 4를 참조하면, 상기와 같이 형성된 제1 반도체 기판(30) 및 제2 반도체 기판(40) 상에 각각 형성된 메모리 소자와 로직 소자를 전기적으로 연결하기 위한 제1 반도체 기판(30)의 제1 본딩 패드(36a) 및 제2 반도체 기판(40)의 제2 본딩 패드(46a)가 연결되도록 제2 반도체 기판(40)의 배면이 위로 향하도록 상기 제1 반도 체 기판(30) 및 제2 반도체 기판(40)을 프리얼라인(pre-align)시킨다.
도 5를 참조하면, 상기와 같이 프리얼라인된 제1 반도체 기판(30)과 제2 반도체 기판(40)이 구비된 결과물에, 상기 제1 반도체 기판(30)을 진공으로 고정시키고, 제2 반도체 기판(40)의 배면을 1차 백그린드(back grind)장비 및 CMP 장비를 통해 홀 형태의 제2 웨이퍼 얼라인 마크(46b)가 노출되도록 상기 제2 반도체 기판(40)을 연마한다.
도 6을 참조하면, 상기 제1 반도체 기판(30)을 웨이퍼 스테이지(56)에 진공으로 고정시키고, X선 투사기(52) 및 X선 검출기(54)가 구비된 X선 센싱장치(58)를 통해, X선 투사기(52)를 이용하여 제2 반도체 기판(40)의 배면에 드러난 홀모양의 제2 웨이퍼 얼라인 마크(46b)를 통하여 제1 반도체 기판(30)의 상부 또는 좌/우측 최외각에 존재하는 웨이퍼 얼라인 마크(36b)를 향하여 4 내지 50Å의 파장을 갖는 X 선을 투사하며, 상기 형성된 볼록형의 제1 웨이퍼 얼라인 마크(36b)로부터 반사되는 X선 반사광을 X선 검출기(54)로써 검출한다.
만약, X선 투사기(52)와 제1 웨이퍼 얼라인 마크(36b)가 정확히 정렬되지 않는 경우, X선 투사기(52)에서 투사된 X선 광선은 금속이 아닌 공기로 강하게 흡수되거나, 반사율이 다른 제1 반도체 기판(30)의 제1 층간 절연막(32)등에 반사된다. 이런 경우는 X선 검출기(54)로 100% 반사광이 도달하지 않기 때문에 X 선 투사기(52)를 좌우 또는 상하로 위치 조정하여 100% 반사광이 도달하는 지점을 찾는다.
상기 과정을 반복하여 100% 반사광이 도달되도록 제1 반도체 기판(30)의 위치를 수정 및 재정렬하여, 정확하게 100% 반사광이 도달되면 제2 반도체 기판(40) 의 배면에 진공으로 부착된 상단 웨이퍼 정렬기(58)를 움직여서 제1 반도체 기판(30)의 제1 본딩 패드(36a) 및 제2 반도체 기판(40)의 제2 본딩 패드(46a)를 정확하게 정렬시킨다. 상기 제1 반도체 기판(30)과 제2 반도체 기판(40)이 정확히 정렬된 후에는 300~ 500℃ 정도의 온도에서 열공정을 실시하여 제1 반도체 기판(30)의 최종 금속배선인 제1 본딩 패드(36a) 및 제2 반도체 기판(40)의 최종 금속배선인 제2 본딩 패드(46a)를 전기적으로 연결시킴으로써, 본 공정을 완료한다.
상술한 바와 같이 본 발명에서는 메모리소자 및 로직 소자의 복합반도체소자의 제조공정에서만 사용하는 것뿐만 아니라 반도체 소자의 적층기술을 이용한 고집적 메모리 공정에 모두 적용가능하다.
본 발명에 의하면, 두 개 이상의 반도체 소자를 각각 다른 반도체 기판상에 형성한 후, 각 반도체 기판을 상하로 적층시키기 위해, 반도체 기판 제조시 볼록형 및 홀형의 웨이퍼 얼라인 마크를 각각 형성한 후, X선 센싱하는 방법을 이용하여 적층시킴으로써, 반도체 소자가 형성된, 다층의 반도체기판을 정렬 적층시킬 때, 반도체 기판들의 오정렬을 방지할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 두 개 이상의 반도체 소자를 각각 다른 반도체 기판 상에 형성한 후, 각 반도체 기판을 상하로 적층시키기 위해, 반도체 기판 제조시 볼록형 및 홀형의 웨이퍼 얼라인 마크를 각각 형성한 후, X선 센싱하는 방법을 이용하여 적층시킴으로써, 반도체 소자가 형성된, 다층의 반 도체기판을 정렬 적층시킬 때, 반도체 기판들의 오정렬을 방지할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (5)

  1. 제1 소자 형성이 완료된 제1 반도체 기판 상의 소정 영역에 제1 본딩 패드 및 볼록형 제1 웨이퍼 얼라인 마크를 형성하는 단계;
    상기 제1 본딩 패드에 대응되도록, 제2 소자 형성이 완료된 제2 반도체 기판 상의 소정 영역에 제2 본딩 패드를 형성하고, 상기 볼록형 제1 웨이퍼 얼라인 마크에 대응되도록, 상기 제2 반도체 기판상의 소정 영역에 홀형의 제2 웨이퍼 얼라인 마크를 형성하는 단계;
    상기 제2 반도체 기판의 배면이 위로 향하도록 배치하여 상기 제1 반도체 기판의 제1 본딩 패드와 상기 제2 반도체 기판의 제2 본딩 패드가 대응되도록 하는 단계;
    상기 위로 향한 제2 반도체 기판의 배면을 연마하여, 상기 제2 웨이퍼 얼라인 마크의 홀이 이후 투사될 X선에 관통되도록 형성하는 단계:
    X선 투사기 및 X선 검출기가 구비된, 상기 제2 반도체 기판의 배면에 인접한 X선 센싱 장치를 통해, 상기 X선 투사기에서 투사된 X선이 상기 제2 반도체 기판의 상기 홀형의 제2 웨이퍼 얼라인 마크를 관통하여 상기 제1 반도체 기판의 볼록형 웨이퍼 얼라인 마크에 도달하도록 하여, 상기 제1 반도체 기판과 상기 제2 반도체 기판을 정렬하는 단계; 및
    상기 정렬된 제1 반도체 기판과 제2 반도체 기판에 열공정을 수행하여, 상기 제1 본딩 패드 및 제2 본딩 패드를 전기적으로 연결시키는 단계를 포함하는 웨이퍼 정렬 방법.
  2. 제1 항에 있어서,
    상기 X선 투사기에서 투사된 X선이 상기 제2 반도체 기판의 상기 홀형의 제2 웨이퍼 얼라인 마크를 관통하여 상기 제1 반도체 기판의 볼록형 웨이퍼 얼라인 마크에 도달하도록 하여 수행되는 상기 제1 반도체 기판과 상기 제2 반도체 기판의 정렬은
    상기 X선 투사기에서 투사된 X선이 상기 제1 볼록형 웨이퍼 얼라인 마크로부터 반사되는 X선의 반사광을 상기 X선 검출기에서 검출하여 수행되도록 하는 것을 특징으로 하는 웨이퍼 정렬 방법.
  3. 제1 항에 있어서,
    상기 제2 소자가 로직소자이고, 상기 제1 소자는 메모리소자인 것을 특징으로 하는 웨이퍼 정렬방법.
  4. 제1 항에 있어서, 상기 제1 웨이퍼 얼라인 마크는
    상기 투사된 X선을 통해 위치 검출이 용이하도록 하기 위해 8000~ 10000Å 정도의 두께로 형성하는 것을 특징으로 하는 웨이퍼 정렬 방법.
  5. 제1 항에 있어서,
    상기 제1 소자는 로직 소자이고, 상기 제2 소자는 메모리소자인 것을 특징으로 하는 웨이퍼 정렬 방법.
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