KR101332775B1 - 엑스레이 검사를 이용한 웨이퍼 정렬 방법 - Google Patents

엑스레이 검사를 이용한 웨이퍼 정렬 방법 Download PDF

Info

Publication number
KR101332775B1
KR101332775B1 KR1020110100348A KR20110100348A KR101332775B1 KR 101332775 B1 KR101332775 B1 KR 101332775B1 KR 1020110100348 A KR1020110100348 A KR 1020110100348A KR 20110100348 A KR20110100348 A KR 20110100348A KR 101332775 B1 KR101332775 B1 KR 101332775B1
Authority
KR
South Korea
Prior art keywords
wafer
alignment
substrate
ray
aligned
Prior art date
Application number
KR1020110100348A
Other languages
English (en)
Other versions
KR20130035799A (ko
Inventor
이승태
Original Assignee
에스티에스반도체통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티에스반도체통신 주식회사 filed Critical 에스티에스반도체통신 주식회사
Priority to KR1020110100348A priority Critical patent/KR101332775B1/ko
Publication of KR20130035799A publication Critical patent/KR20130035799A/ko
Application granted granted Critical
Publication of KR101332775B1 publication Critical patent/KR101332775B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67259—Position monitoring, e.g. misposition detection or presence detection
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S414/00—Material or article handling
    • Y10S414/135—Associated with semiconductor wafer handling
    • Y10S414/136—Associated with semiconductor wafer handling including wafer orienting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Analysing Materials By The Use Of Radiation (AREA)

Abstract

엑스레이 검사를 이용한 웨이퍼 정렬 방법에 관해 개시한다. 이를 위해 본 발명은 웨이퍼 제조 공정이 진행된 피정렬 기판을 준비하는 단계와, 상기 피정렬 기판을 반도체 소자 제조용 장비로 투입하는 단계와, 상기 반도체 소자 제조용 장비에서 피정렬 기판의 얼라인 키(align-key)로 엑스레이(X-ray)를 투과시키는 단계와, 상기 투과된 엑스레이(X-ray)를 엑스레이 검출부에서 확인하는 단계 및 상기 엑스레이(X-ray) 검출부에서 확인된 정보를 이용하여 피정렬 기판을 정렬하는 단계를 구비하는 것을 특징으로 하는 엑스레이 검사를 이용한 웨이퍼 정렬 방법을 제공한다. 따라서 공정을 단순화시키고, 웨이퍼 정렬 공정을 더욱 효과적으로 수행하며, 정렬의 신뢰도를 높이며, 장비의 관리 및 유지비용을 낮출 수 있다.

Description

엑스레이 검사를 이용한 웨이퍼 정렬 방법{Method for wafer alignment using X-ray inspection}
본 발명은 반도체 패키지 제조공정에서 한 개 이상의 웨이퍼의 정렬 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 접합 전 복수개의 웨이퍼를 정렬시키는 방법에 관한 것이다.
최근 전자 시스템의 경쟁력은 소형화, 경량화 및 열정 안정성에 초점을 두고 개발이 주로 이루어지고 있다. 이에 따라 전자 시스템의 주류를 이루는 반도체 소자, 즉 반도체 패키지는, 크기가 작아지면서 내부에 집적도가 높아지고, 내부에 포함된 입출력 단자의 수가 증가되고, 그 기능이 고기능을 추구하는 방향으로 진화하고 있다. 따라서 반도체 패키지는 휴대폰, 노트북, 정보화 기기 전반의 소형화 및 경량화 경쟁에 기여하는 방향으로 맞추어지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 광학 장치로 추가로 장착하지 않고 간단한 엑스레이 검사장치를 이용하여 웨이퍼 정렬을 수행하여 웨이퍼의 이동 및 취급에 유리하고, 웨이퍼 정렬(wafer alignment)의 신뢰도를 향상시킬 수 있고, 장비 관리 및 유지비용을 낮출 수 있는 엑스레이 검사를 이용한 웨이퍼 정렬 방법을 제공하는데 있다.
기술적 과제를 달성하기 위해 본 발명의 실시예에 의한 엑스레이 검사를 이용한 웨이퍼 정렬 방법은, 웨이퍼 제조 공정이 진행된 피정렬 기판을 준비하는 단계와, 상기 피정렬 기판을 반도체 소자 제조용 장비로 투입하는 단계와, 상기 반도체 소자 제조용 장비에서 피정렬 기판의 얼라인 키(align-key)로 엑스레이(X-ray)를 투과시키는 단계와, 상기 투과된 엑스레이(X-ray)를 엑스레이 검출부에서 확인하는 단계 및 상기 엑스레이(X-ray) 검출부에서 확인된 정보를 이용하여 피정렬 기판을 정렬하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 피정렬 기판은, 표면에 최종 보호막(passivation layer)이 형성된 상태인 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 얼라인 키는 웨이퍼 제조공정 단계에서 만들어진 것이 적합하며, 상기 반도체 패키지 제조용 장비는, 한 장 이상의 웨이퍼를 서로 접합시키는 장비인 것이 적합하다.
따라서, 상술한 본 발명에 의하면, 첫째 크기가 크고 복잡한 광학 장치를 웨이퍼 정렬을 위해 추가로 장착하지 않고, 크기가 작고 비교적 간단한 엑스레이 정렬 장치를 웨이퍼 정렬에 이용하기 때문에 웨이퍼의 이동 및 취급(handling)에 더욱 유리하다.
둘째 웨이퍼 제조 공정 완료 후, 웨이퍼 접합 공정에서 웨이퍼 정렬을 수행할 때, 웨이퍼 정렬을 위해 별도의 정렬키를 만들어야 하는 광학 혹은 적외선을 이용한 웨이퍼 정렬 대신에, 웨이퍼 제조공정에서 이미 만들어진 정렬키를 사용하기 때문에 별도의 정렬키를 새로 만들 필요가 없다. 따라서 공정을 단순화시켜 생산성을 향상시킬 수 있다.
셋째 웨이퍼 정렬시 현재 엑스레이 검사 장비에서 일반적으로 사용되는 해상도(resolution), 소스 파워(source power), 거리(distance) 및 스팟(spot)을 조절하여 정밀도(accuracy)를 5㎛ 이하의 선폭(line width)으로 구현하여 웨이퍼를 정렬하기 때문에 웨이퍼 정렬의 신뢰도를 높일 수 있다.
마지막으로 비교적 고정이 빈번한 광학 장비 대신에 고장의 빈도가 낮은 엑스레이 검사장비를 통해 웨이퍼 정렬을 수행하기 때문에 장비의 관리 및 유지비용이 낮아지는 효과가 있다.
도1은 본 발명의 일 실시예에 의한 엑스레이 검사를 이용한 웨이퍼 정렬 방법을 설명하기 위한 플로 차트(flowchart)이다.
도 2는 일 실시예에 의한 엑스레이 검사를 이용한 웨이퍼 정렬이 이루어지는 원리를 설명하기 위한 단면도이다.
도 3은 본 발명에 사용되는 웨이퍼를 설명하기 위한 웨이퍼의 단면도이다.
도 4는 웨이퍼 내에 포함된 정렬키를 보여주는 평면도이다.
도 5는 본 발명의 일 실시예에 의해 만들어진 반도체 패키지가 사용되는 전자 시스템을 보여주는 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
또한 본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 의한 엑스레이 검사를 이용한 웨이퍼 정렬 방법을 설명하기 위한 플로 차트(flowchart)이다.
도 1을 참조하면, 먼저 웨이퍼 제조공정이 완료된 하나 이상의 웨이퍼 즉 피정렬 기판을 준비(S100)한다. 상기 웨이퍼는 내부에 메모리, 엘.에스.아이(LSI, 이하 "LSI"라 함), 아날로그 및 마이크로 프로세서와 같은 기능의 회로들이 웨이퍼 제조공정을 통해 이미 형성되고, 웨이퍼 내부에 있는 각각의 반도체 칩들의 표면은 최종보호막(passivation layer)이 형성된 상태인 것이 적합하다. 또한 필요에 따라 웨이퍼의 두께를 얇게 만들기 위해 웨이퍼의 밑면에 대한 연마(back grinding)가 이미 이루어진 상태의 웨이퍼일 수도 있다.
이어서 상기 피정렬 기판인 웨이퍼를 반도체 패키지 제조용 장비로 가공을 위해 투입(S110)한다. 상기 반도체 패키지 제조용 장비는, 적어도 하나 이상의 웨이퍼를 서로 접합시켜 본딩(bonding)시키는 장비일 수 있다. 상기 피정렬 기판인 웨이퍼는 가공을 위해 웨이퍼 접합 장비의 이동 및 취급용 스테이지(stage) 위에 위치된다. 상기 하나 이상의 웨이퍼 접합을 위해서는 반드시 웨이퍼를 서로 정렬시키는 공정이 필요하며, 이러한 하나 이상의 웨이퍼 정렬은 반도체 패키지 제조공정에서 필요에 따라 웨이퍼 접합 공정 이 외의 가공 공정에도 선택적으로 적용될 수 있다.
이어서 웨이퍼 접합 장비의 스테이지에 놓인 하나 이상의 웨이퍼들 위에 이미 웨이퍼 제조공정에서 형성되어 있는 정렬키를 이용하여 엑스레이 발생부에서 생성된 엑스레이를 투과(S120)시킨다. 그 후 엑스레이 검출부에서 얼라인 키에 투과된 엑스레이를 상태를 확인(S130)하여 피정렬 기판인 웨이퍼들의 정렬을 수행(S140)한다. 그 후 정렬이 완료된 피정렬 기판들은 접합 공정과 같은 가공에 투입된다.
도 2는 일 실시예에 의한 엑스레이 검사를 이용한 웨이퍼 정렬이 이루어지는 원리를 설명하기 위한 단면도이다.
도 2를 참조하면, 상기 스테이지(100)는 반도체 패키지 제조용 장비에 마련된 웨이퍼들(W1, W2)을 이동시키면서 취급할 수 있는 수단이 될 수 있다. 상기 스테이지(100)는 엑스레이 발생기(200)에서 발생된 엑스레이를 쉽게 투과시킬 수 있는 물질로 이루어진 것이 바람직하며, 예를 들어 투명한 물질로 이루어질 수 있다.
상기 웨이퍼(W1,W2)들은, 내부에 메모리, LSI, 아날로그 및 마이크로 프로세서와 같은 회로부들이 웨이퍼 제조공정을 통해 형성된 것이 적합하며, 내부에 회로부를 형성하면서 필수적으로 사용되는 정렬 키(alignment key)가 이미 형성된 것이 적합하다. 상기 엑스레이 발생기(200)는 상기 피정렬 기판인 웨이퍼(W1, W2)들의 상부에 위치하고, 내부에서 엑스레이를 발생시켜 상기 피정렬 기판인 웨이퍼(W1, W2)에 조사(irradiation)시킬 수 있다.
상기 엑스레이 발생기(200)에서 발생된 엑스레이(X-ray)는, 적어도 하나 이상의 웨이퍼들(W1, W2)들을 투과하고, 상기 스테이지(100)를 투과하여 스테이지(100) 하부에 위치한 엑스레이 검출부(300)에 도달한다. 이때 엑스레이는 상기 피정렬 소자인 웨이퍼(W1, W2)들의 내부에 형성된 정렬 키(도4의 400a, 400b)의 위치 상태를 엑스레이 검출부(300)에 전달하게 된다. 따라서 상기 엑스레이 검출부(300)에서는 상기 웨이퍼들(W1, W2)을 투과한 엑스레이의 정렬 키 상태를 확인하여 상하로 위치한 웨이퍼들(W1, W2)들의 위치를 접합에 적합하도록 정확한 정렬을 실시하게 된다.
도 3은 본 발명에 사용되는 웨이퍼를 설명하기 위한 웨이퍼의 단면도이고, 도 4는 웨이퍼 내에 포함된 정렬키를 보여주는 평면도이다.
도 3 및 도 4를 참조하면, 앞서 설명된 바와 같이 웨이퍼 제조공정을 완료하여 회로부가 형성된 웨이퍼들(W1, W2)은, 내부에 정렬 키(alignment key)가 이미 형성되어 있다. 상기 정렬키는 복잡한 회로 패턴들을 웨이퍼에 형성하는 포토마스크 공정에서 각각의 마스크에 형성된 표식(mark)이 웨이퍼들에 형성된 것으로 보통 십자형 혹은 사각형의 모양을 띠고 있다. 도 4는 십자형의 정렬 키(400a)와 사각형의 정렬키(400b)가 상하 방향으로 정렬된 상태가 엑스레이를 통해 투과될 결과물에 대한 이미지(500)를 보여준다. 상기 정렬키의 형상은 필요에 따라 여러 가지 형태로 변형이 가능하기 때문에 본 발명에서 제시한 십자형 및 사각형의 정렬 키 형상의 예시적이며 발명을 제한하는 의미가 아니다. 이렇게 본 발명에 의한 엑스레이를 이용한 정렬 방식으로 만들어진 반도체 패키지들은 다양한 종류의 전자 시스템에 적용될 수 있다.
도 5는 본 발명의 일 실시예에 의해 만들어진 반도체 패키지가 사용되는 전자 시스템을 보여주는 블록도이다.
도 5는 본 발명의 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 5를 참조하면, 도면의 전자 시스템(1200)은, 상술한 도 1 내지 도 4의 실시예들에 따른 반도체 장치를 적어도 하나 포함할 수 있다. 상기 전자 시스템(1200)은 모바일 기기나 컴퓨터 등에 적용될 수 있다. 예를 들어, 전자 시스템(1200)은 프로세서(1210), 메모리 시스템(1220), 램(1230), 및 유저 인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1250)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1210)는 프로그램을 실행하고 전자 시스템을 제어하는 역할을 할 수 있다. 램(1230)은 프로세서(1210)의 동작 메모리로서 사용될 수 있다. 프로세서(1210)와 램(1230)이 하나의 패키지에 포함될 수 있다.
유저인터페이스(1240)는 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1220)은 프로세서(1210)의 동작을 위한 코드, 프로세서(1210)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1220)은 제어기 및 메모리를 포함할 수 있으며, 메모리 카드와 실질적으로 동일 또는 유사하게 구성될 수 있다. 본 발명에 의한 엑스레이 검사를 이용한 웨이퍼 정렬 방법은 전자 시스템(1200)에 사용되는 단위 반도체 소자 혹은 하나 이상의 기능이 복합된 반도체 소자의 제조공정에 응용될 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
100: 스테이지(stage), 200: 엑스레이 발생기,
300: 엑스레이 검출기, 400: 정렬키,
500: 정렬키가 정렬된 이미지.

Claims (4)

  1. 웨이퍼 제조 공정이 진행된 피정렬 기판을 준비하는 단계;
    상기 피정렬 기판을 반도체 패키지 제조용 장비로 투입하고, 엑스레이(X-ray)를 투과시킬 수 있는 물질로 이루어진 스테이지 위에 상기 피정렬 기판을 위치시키는 단계;
    상기 반도체 패키지 제조용 장비에서 피정렬 기판의 얼라인 키(align-key)로 상기 피정렬 기판의 상부에서 엑스레이(X-ray)를 투과시키는 단계;
    상기 투과된 엑스레이(X-ray)를 상기 스테이지 하부에 위치한 엑스레이 검출부에서 확인하는 단계; 및
    상기 엑스레이(X-ray) 검출부에서 확인된 정보를 이용하여 피정렬 기판을 정렬하는 단계를 구비하는 것을 특징으로 하는 엑스레이 검사를 이용한 웨이퍼 정렬 방법.
  2. 제1항에 있어서,
    상기 피정렬 기판은,
    표면에 최종 보호막(passivation layer)이 형성된 상태인 것을 특징으로 하는 엑스레이 검사를 이용한 웨이퍼 정렬 방법.
  3. 제1항에 있어서,
    상기 얼라인 키는 웨이퍼 제조공정 단계에서 만들어진 것을 특징으로 하는 엑스레이 검사를 이용한 웨이퍼 정렬 방법.
  4. 제1항에 있어서,
    상기 반도체 패키지 제조용 장비는,
    두 장 이상의 웨이퍼를 서로 접합시키는 장비인 것을 특징으로 하는 엑스레이 검사를 이용한 웨이퍼 정렬 방법.
KR1020110100348A 2011-09-30 2011-09-30 엑스레이 검사를 이용한 웨이퍼 정렬 방법 KR101332775B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110100348A KR101332775B1 (ko) 2011-09-30 2011-09-30 엑스레이 검사를 이용한 웨이퍼 정렬 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110100348A KR101332775B1 (ko) 2011-09-30 2011-09-30 엑스레이 검사를 이용한 웨이퍼 정렬 방법

Publications (2)

Publication Number Publication Date
KR20130035799A KR20130035799A (ko) 2013-04-09
KR101332775B1 true KR101332775B1 (ko) 2013-11-25

Family

ID=48437544

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110100348A KR101332775B1 (ko) 2011-09-30 2011-09-30 엑스레이 검사를 이용한 웨이퍼 정렬 방법

Country Status (1)

Country Link
KR (1) KR101332775B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804336B2 (en) 2018-07-25 2020-10-13 Samsung Display Co., Ltd. Display device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102575501B1 (ko) * 2022-09-05 2023-09-07 한국원자력연구원 반도체 패키징용 칩 정렬 장치 및 그 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050057000A (ko) * 2002-09-02 2005-06-16 소니 가부시끼 가이샤 얼라인먼트 방법, 얼라인먼트 기판, 얼라인먼트 기판의 제조방법, 노광방법, 노광장치 및 마스크의 제조방법
KR20050122082A (ko) * 2004-06-23 2005-12-28 주식회사 하이닉스반도체 포토레지스트 패턴을 이용한 얼라인 키 생성방법
KR100567911B1 (ko) * 2004-11-23 2006-04-05 매그나칩 반도체 유한회사 웨이퍼 얼라인 방법
KR100890133B1 (ko) 2001-05-10 2009-03-20 가부시키가이샤 아도테크 엔지니어링 노광장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890133B1 (ko) 2001-05-10 2009-03-20 가부시키가이샤 아도테크 엔지니어링 노광장치
KR20050057000A (ko) * 2002-09-02 2005-06-16 소니 가부시끼 가이샤 얼라인먼트 방법, 얼라인먼트 기판, 얼라인먼트 기판의 제조방법, 노광방법, 노광장치 및 마스크의 제조방법
KR20050122082A (ko) * 2004-06-23 2005-12-28 주식회사 하이닉스반도체 포토레지스트 패턴을 이용한 얼라인 키 생성방법
KR100567911B1 (ko) * 2004-11-23 2006-04-05 매그나칩 반도체 유한회사 웨이퍼 얼라인 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804336B2 (en) 2018-07-25 2020-10-13 Samsung Display Co., Ltd. Display device
US11335737B2 (en) 2018-07-25 2022-05-17 Samsung Display Co., Ltd. Display device

Also Published As

Publication number Publication date
KR20130035799A (ko) 2013-04-09

Similar Documents

Publication Publication Date Title
US20190302379A1 (en) Semiconductor package with embedded optical die
TWI714048B (zh) 基材載體、圖案化數個基材的方法、及處理系統
US9837360B2 (en) Wafer level packages and electronics system including the same
KR20200120704A (ko) 콘택트 정밀도 보증 방법, 콘택트 정밀도 보증 기구, 및 검사 장치
US20130052835A1 (en) Pattern transfer apparatus and method for fabricating semiconductor device
KR102288381B1 (ko) 반도체 장치 및 그 제조 방법
KR101332775B1 (ko) 엑스레이 검사를 이용한 웨이퍼 정렬 방법
CN105740540B (zh) 掩膜版设计中版图的特征图形的查找方法
KR20150124074A (ko) 소수성 표면을 이용한 칩 패키징 방법 및 칩 패키지
CN101986427A (zh) 具有预对准图案的半导体晶片和预对准半导体晶片的方法
JP2014033116A (ja) ウエーハの加工方法
KR102454206B1 (ko) 웨이퍼 정렬 마크 및 웨이퍼 정렬 마크의 오차 측정 방법
TWI242255B (en) Wafer carrier
US9349667B2 (en) Method of manufacturing stacked package
CN103579059A (zh) 基底机台专用基底上片系统及其上片方法
US9196549B2 (en) Method for generating die identification by measuring whether circuit is established in a package structure
JP6942244B2 (ja) レーザー加工装置
Hirai et al. A study of vertical lithography for high-density 3D structures
CN104730869B (zh) 一种通过显微镜法实现纳米级套刻精度的方法
JP5362404B2 (ja) 半導体集積回路装置の製造方法
CN110320757A (zh) 晶圆曝光机
KR20150064703A (ko) 반도체 소자를 본딩하기 위한 시스템과 방법
JP2004235578A (ja) 基板位置決め装置
van der Voort et al. Unlocking the full potential of Lithography for Advanced Packaging
US9003336B2 (en) Mask assignment optimization

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 6