KR102288381B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 스크라이브 라인(scribe line) 영역 및 제1 칩 영역이 정의된 제1 반도체 기판, 상기 제1 스크라이브 라인 영역의 상기 제1 반도체 기판 내부에, 상기 제1 반도체 기판의 상면과 이격되어 형성된 제1 얼라인먼트 마크(alignment mark), 상기 제1 반도체 기판 상에 실장되고, 제2 스크라이브 라인 영역 및 제2 칩 영역이 정의된 제2 반도체 기판, 및 상기 제2 스크라이브 라인 영역의 상기 제2 반도체 기판 내부에, 상기 제2 반도체 기판의 상면과 이격되어 형성된 제2 얼라인먼트 마크를 포함하되, 상기 제1 얼라인먼트 마크와 상기 제2 얼라인먼트 마크의 위치가 대응되도록 상기 제2 반도체 기판이 상기 제1 반도체 기판 상에 실장된다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method for thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로의 패키징 기술 중, 3차원 적층 기술은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며 반도체 집적 회로의 성능을 향상시킬 수 있다. 이러한 3차원 적층 기술을 이용한 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 일반적으로 스택 패키지(Stack package)라고 한다. 상기 스택 패키지는 데이터 기억 용량을 매우 용이하게 증가시킬 수 있다는 장점이 있지만, 적층되는 칩의 수 및 크기 증가에 따라 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
스택 패키지의 이러한 단점을 해결하기 위하여 관통 실리콘 비아(Through Silicon Via; TSV)를 이용한 구조가 제안되며, 최근에는 반도체 칩 내에 도전성 물질로 이루어진 관통 전극(Through electrode)을 형성하여, 상기 관통 전극을 통해 반도체 칩들 간에 전기적으로 연결시키는 방법이 이용되고 있다.
관통 전극을 이용하면 미세 피치 I/O 패드의 본딩이 가능하여 I/O 패드 수의 증가가 가능하고, 다수의 I/O 패드 형성을 통해 칩들 간의 신호 전달 속도를 향상시킬 수 있으며, 반도체 칩의 3차원 설계가 가능하여 상기 반도체 칩 자체의 성능을 더욱 향상시킬 수 있다.
한편, 상기 관통 실리콘 비아(TSV)는 비아(Via)를 언제 형성하느냐에 따라 분류된 '비아 최초(via first), 비아 중간(via middle) 또는 비아 최종(via last) 공정'들을 통해 형성된다. 여기서, 상기 '비아 최종 공정'은 제조 완료된 웨이퍼 상태에서 비아를 형성하는 방법을 총칭하며, 이러한 '비아 최종 공정'은 다시 '웨이퍼 전면으로부터 비아 최종(via last from frontside)'과 '웨이퍼 후면으로부터 비아 최종(via last from backside)'의 두 가지 공정으로 구분할 수 있다.
상기 '웨이퍼 후면으로부터 비아 최종 공정(via last from backside)'은 비아 피치(via pitch)를 줄일 수 있고 공정이 단순하며 비용이 낮아지고 설계 자유도가 높은 여러 가지 장점을 지니고 있기 때문에 주로 이용되고 있다.
그러나, 상기 '웨이퍼 후면으로부터 비아 최종 공정(via last from backside)'시 상기 비아를 형성하기 위한 마스크 패턴이 상기 웨이퍼의 후면에 형성되는데, 상기 마스크 패턴에 의해 노출되는 웨이퍼 후면 부분과 상기 웨이퍼의 전면 부분에 형성된 패드 간에 오정렬이 발생할 수 있다. 이러한 오정렬이 발생되면, 상기 웨이퍼의 후면으로부터 형성되는 비아가 웨이퍼의 전면에 형성된 패드를 노출시키도록 형성될 수 없으며, 그 결과, 상기 비아 내에 형성되는 관통 전극이 반도체 칩과 전기적으로 연결되지 못하는 문제점이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 웨이퍼에 대하여 백사이드 얼라인먼트(backside alignment) 공정을 수행할 때, 백사이드 얼라인먼트 공정을 단순화시키고, 공정 정확성을 향상 시킬 수 있도록 레이저를 이용하여 얼라인먼트 키를 칩 내부에 형성하는 반도체 장치의 제조 방법을 제공하는 것이다. 특히, 웨이퍼에 대한 백사이드 얼라인먼트 공정에 있어서 리소그래피 공정을 이용하는 것에 비하여 공정 단계를 현저히 줄일 수 있어 공정 비용을 절감할 수 있다.
본 발명이 해결하고자 하는 다른 과제는, 웨이퍼에 대한 백사이드 얼라인먼트 공정을 단순화시키고, 공정 정확성을 향상 시킬 수 있도록 레이저를 이용하여 얼라인먼트 키를 칩 내부에 형성한 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은, 제1 스크라이브 라인(scribe line) 영역 및 제1 칩 영역이 정의된 제1 반도체 기판, 상기 제1 스크라이브 라인 영역의 상기 제1 반도체 기판 내부에, 상기 제1 반도체 기판의 상면과 이격되어 형성된 제1 얼라인먼트 마크(alignment mark), 상기 제1 반도체 기판 상에 실장되고, 제2 스크라이브 라인 영역 및 제2 칩 영역이 정의된 제2 반도체 기판, 및 상기 제2 스크라이브 라인 영역의 상기 제2 반도체 기판 내부에, 상기 제2 반도체 기판의 상면과 이격되어 형성된 제2 얼라인먼트 마크를 포함하되, 상기 제1 얼라인먼트 마크와 상기 제2 얼라인먼트 마크의 위치가 대응되도록 상기 제2 반도체 기판이 상기 제1 반도체 기판 상에 실장된다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 및 제2 반도체 기판은, 실리콘을 포함할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 및 제2 얼라인먼트 마크는, 비정질(amorphous) 상태일 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 및 제2 얼라인먼트 마크는 각각, 상기 제1 및 제2 반도체 기판에 레이저를 조사하여 형성될 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제2 반도체 기판과 마주보는 상기 제1 반도체 기판 면 상에 제3 얼라인먼트 마크가 더 형성될 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제3 얼라인먼트 마크는, 상기 제1 얼라인먼트 마크와 대응되는 위치에 형성될 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제3 얼라인먼트 마크의 외곽선은, 상기 제1 얼라인먼트 마크의 대응되는 외곽선으로부터 3.75㎛ 이내의 범위 내에 위치할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제2 칩 영역의 상기 제2 반도체 기판 내부에 형성된 회로 구조체를 포함할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제2 칩 영역의 상기 제2 반도체 기판 내부에 형성된 관통 비아 구조체를 더 포함할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 또는 제2 얼라인먼트 마크는 십자(+) 형상으로 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은, 스크라이브 라인 영역을 포함하는 반도체 칩, 및 상기 스크라이브 라인 영역의 상기 반도체 칩의 내부에, 상기 반도체 칩의 상면과 이격되어 형성된 제1 얼라인먼트 마크를 포함한다.
본 발명에 따른 몇몇 실시예에서, 상기 상면의 반대편에 위치하는 상기 반도체 칩의 하면 상에, 상기 제1 얼라인먼트 마크와 대응되는 위치에 형성된 제2 얼라인먼트 마크를 더 포함할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 반도체 칩은 실리콘을 포함할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 반도체 칩은 결정질 상태이고, 상기 제1 얼라인먼트 마크는 비정질 상태일 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 얼라인먼트 마크는 십자(+) 형상으로 형성될 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제2 얼라인먼트 마크의 외곽선은, 상기 제1 얼라인먼트 마크의 대응되는 외곽선으로부터 3.75㎛ 이내의 범위 내에 위치할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은, 스크라이브 라인 영역 및 칩 영역이 정의된 반도체 기판을 준비하고, 상기 스크라이브 라인 영역에 빔을 조사하여, 상기 스크라이브 라인 영역의 상기 반도체 기판 내부에, 상기 반도체 기판의 상면과 이격되도록 제1 얼라인먼트 마크를 형성하는 것을 포함한다.
본 발명에 따른 몇몇 실시예에서, 상기 반도체 기판은 실리콘을 포함할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 얼라인먼트 마크를 형성하는 것은, 상기 반도체 기판 내의 일부를 비정질 상태로 변환시킬 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 얼라인먼트 마크를 형성하는 것은, 상기 제1 얼라인먼트 마크를 십자(+) 형상으로 완성할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 상면의 반대편에 위치하는 상기 반도체 기판의 하면 상에, 상기 제1 얼라인먼트 마크와 대응되는 위치에 제2 얼라인먼트 마크를 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 빔은 레이저일 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 칩 영역의 상기 반도체 기판 내부에 회로 구조체 또는 관통 비아 구조체를 형성하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명에 따른 얼라인먼트 마크 제조 장치를 개략적으로 도시한 것이다.
도 2는 본 발명에 따라 얼라인먼트 마크가 형성된 웨이퍼의 단면을 개략적으로 도시한 것이다.
도 3은 본 발명에 따른 얼라인먼트 마크를 이용하여 반도체 패키지를 형성하는 과정을 순차적으로 나타낸 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 단면도를 개략적으로 도시한 것이다.
도 5는 얼라인먼트 마크의 형상을 나타낸 평면도이다.
도 6은 얼라인먼트 마크가 형성되는 위치를 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도를 개략적으로 도시한 것이다.
도 8은 얼라인먼트 마크가 형성되는 영역을 설명하기 위한 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도를 개략적으로 도시한 것이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도를 개략적으로 도시한 것이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15 및 도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 설명하는 반도체 장치는, 웨이퍼의 스크라이브 라인(scribe line)에 레이저를 이용하여 얼라인먼트 마크(alignment mark)를 형성한 것에 관한 것이다. 본 발명에 따르면, WSS(Wafer Support System) 공정 단계에서 레이저 공정을 적용하여 백사이드 얼라인먼트(backside alignment) 공정을 단순화하면서, 백사이드 패드(backside pad) 공정 단계에서 셀프 얼라인 키(self align key) 형성이 가능하도록 함으로써 정렬 정확도 향상 및 공정 비용 감소를 달성할 수 있다. 또한, 레이저 배열에 따라, TWS(Thin Wafer Sawing) 공정 단계에서 GAL(Grinding After Layer) 공정을 수행할 수 있다.
도 1은 본 발명에 따른 얼라인먼트 마크 제조 장치를 개략적으로 도시한 것이다. 도 2는 본 발명에 따라 얼라인먼트 마크가 형성된 웨이퍼의 단면을 개략적으로 도시한 것이다. 도 3은 본 발명에 따른 얼라인먼트 마크를 이용하여 반도체 패키지를 형성하는 과정을 순차적으로 나타낸 흐름도이다.
도 1 및 도 2를 참조하여 본 발명에 따른 얼라인먼트 마크 제조 장치에 대해 설명한다.
도 1 및 도 2를 참조하면, 스크라이브 라인 영역(SR)과 칩 영역(CR)이 정의된 웨이퍼(W)에 대하여, 레이저(L)를 이용하여 스크라이브 라인 영역(SR)의 웨이퍼(W) 내부에 얼라인먼트 마크(AM)를 형성한다.
웨이퍼(W) 상에는 다수의 반도체 칩이 형성되는데, 다수의 칩 영역(CR)에 반도체 칩이 형성되고, 이러한 다수의 반도체 칩을 구획하는 영역이 스크라이브 라인 영역(SR)이다. 하나의 웨이퍼(W)에 최대한 많은 반도체 칩을 형성하기 위해, 다수의 반도체 칩들은, 예를 들어, 매트릭스 형태로 배열되어 형성될 수 있다. 후속 공정에서 스크라이브 라인 영역(SR)을 절단하여 다수의 반도체 칩을 분리한다.
이 때, 스크라이브 라인 영역(SR)에 형성된 얼라인먼트 마크(AM)는 일부가 제거될 수 있으나, 칩 영역(CR)에 인접하여 형성된 얼라인먼트 마크(AM)는 제거되지 않고 남아있게 된다.
종래에는 백사이드 얼라인먼트 공정을 위해, 리소그래피 공정을 수행하고 에칭 공정을 수행하여 리세스를 형성하고 얼라인먼트 키로 이용하였다. 이러한 경우에, 공정 단계가 증가하며 공정 시간 및 비용이 증가하게 된다. 본 발명에서는 이러한 문제점을 해결하기 위하여, 웨이퍼의 백사이드에 별도의 얼라인먼트 키를 형성하지 않고, 반도체 기판 내부에 얼라인먼트 마크를 형성하여 백사이드 얼라인먼트 공정 시에 얼라인먼트 키로 이용할 수 있다.
즉, 반도체 기판과 반도체 기판 내부에 형성된 얼라인먼트 마크 사이의 조도, 광도 등의 인식 차이를 이용하여 얼라인먼트 키로 이용할 수 있다.
이러한 방법을 이용한다면, 백사이드 얼라인먼트 공정을 단순화시키고, 얼라인먼트 공정의 정확성을 향상시킬 수도 있으며, 공정 시간 단축 및 비용 절감을 달성할 수 있다.
도 1 및 도 2를 참고하면, 포커싱 렌즈(FL)를 이용하여 레이저(L)를 집속시키며, 레이저(L)의 강도를 조절하여 스크라이브 라인 영역(SR)의 웨이퍼(W) 내부에 얼라인먼트 마크(AM)를 형성할 수 있다. 이 때, 얼라인먼트 마크(AM)는 웨이퍼(W)의 전면 또는 후면과 이격되어 형성될 수 있으며, 웨이퍼(W)의 하면으로부터 약 40㎛ 이격된 위치에 형성할 수 있다.
후속 공정에서, 웨이퍼(W)의 두께를 줄이기 위해 TWS(Thin Wafer Sawing) 공정을 수행하는 경우에, GAL(Grinding After Layer) 공정을 이용할 수 있으며, 다만, 이를 위해 웨이퍼(W) 핸들링 마진 확보가 필요하다.
도 3을 참조하면, 본 발명에 따른 얼라인먼트 마크를 이용하여 반도체 패키지를 형성하는 과정이 개략적으로 나타나 있다. 우선, 레이저(L) 스캔 공정을 통해, 스크라이브 라인 영역(SR)의 웨이퍼(W) 내부에 얼라인먼트 마크(AM)를 형성한다(S10).
이 때, 얼라인먼트 마크(AM)는 웨이퍼(W) 내부에 포함된 반도체 물질의 일부를 비정질(amorphous) 상태로 변형시키는 것이며, 공정 마진 확보를 통해 얼라인먼트 마크(AM)의 형상은 다양하게 형성할 수 있다. 예를 들어, 얼라인먼트 마크(AM)는 십자(+) 형상으로 형성할 수 있다. 또한, 얼라인먼트 마크(AM)는 L, H, U 자등 다양한 형상으로 형성할 수 있다.
이어서, 백사이드 그라인딩(backside grinding) 공정을 수행한다(S20). 예를 들어, 얼라인먼트 마크(AM)는 웨이퍼(W)의 후면으로부터 약 40㎛ 이격된 위치에 형성될 수 있으며, 이러한 얼라인먼트 마크(AM)가 노출되지 않도록 공정 마진을 확보하여 웨이퍼(W)의 후면을 그라인딩할 수 있다.
이 때, 웨이퍼(W)를 캐리어 웨이퍼에 부착하여 웨이퍼(W)의 후면을 그라인딩할 수 있다. 이러한 그라인딩 공정을 통해, 얼라인먼트 마크(AM)와 웨이퍼(W) 사이의 조도, 광도 등의 인식 차이가 확연히 나타나도록 할 수 있다.
또한, 백사이드 그라인딩 공정을 통해, 칩 영역(CR)에 형성된 관통 비아(TSV) 전극이 노출되도록 할 수 있다(S30). 칩 영역(CR)에 형성된 관통 비아(TSV) 전극이 노출되면서 얼라인먼트 마크(AM)는 노출되지 않도록 하기 위하여, 얼라인먼트 마크(AM)는 관통 비아(TSV) 전극 형성된 깊이보다 얕게 형성(예를 들어, 관통 비아(TSV) 전극이 형성된 깊이 방향에 대해 중간 깊이에 얼라인먼트 마크(AM)가 위치하도록 얼라인먼트 마크(AM)를 형성)될 수 있다.
만약에,‘웨이퍼 후면으로부터 비아 최종 공정’을 이용하는 경우에는, 본 발명에 따라 형성된 얼라인먼트 마크(AM)를 이용하여 웨이퍼(W)의 후면을 식각하고 관통 비아 홀을 형성하고, 상기 관통 비아 홀 내에 관통 비아 전극을 형성할 수 있다.
웨이퍼(W)의 스크라이브 라인 영역(SR)에 형성된 얼라인먼트 마크(AM)를 이용하여, 웨이퍼(W)의 후면으로부터 형성되는 관통 비아 전극과 웨이퍼(W)의 전면에 형성된 패드 간의 오정렬을 방지할 수 있다.
이를 통해, 웨이퍼(W)의 후면으로부터 형성되는 관통 비아 홀이 웨이퍼(W)의 전면에 형성된 패드를 노출시켜, 관통 비아 내에 형성되는 관통 비아 전극이 반도체 칩과 전기적으로 연결될 수 있으며, 반도체 패키지를 형성하는 경우에 제품의 신뢰성을 향상시킬 수 있다.
이어서, 웨이퍼(W)의 후면에, 반도체 패키지 형성에 이용되는 후면 패드(backside pad)를 형성한다(S40). 후면 패드는 반도체 패키지 형성을 위한 후속 공정에서, 다른 반도체 칩과 전기적 연결을 위하여 본딩 범프(예를 들어, 솔더 볼)가 실장되는 위치일 수 있다.
이어서, 하나의 반도체 칩과 다른 반도체 칩을 전기적으로 연결하고, 언더필(underfill) 공정을 수행하여 반도체 패키지를 형성한다(S50). 언더필 공정을 통해, 서로 마주보는 반도체 칩 사이의 공간에 보이드가 생기지 않도록 봉지재를 주입하여, 서로 마주보는 반도체 칩들을 결속시킨다. 이러한 공정을 통해 3차원 적층 구조의 반도체 패키지를 형성할 수 있다.
이 때, 복수의 반도체 칩을 적층하는 경우에, 위에서 설명한 얼라인먼트 마크(AM)를 이용하여 반도체 칩들 간의 오정렬을 방지할 수 있다. 각각의 반도체 칩마다 스크라이브 라인 영역(SR)에 얼라인먼트 마크(AM)가 형성될 수 있고, 이러한 얼라인먼트 마크(AM)를 이용해 얼라인(align) 공정을 수행할 수 있다.
이어서, 패키징(packaging) 공정을 수행하여, 반도체 패키지를 형성한다(S60).
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 단면도를 개략적으로 도시한 것이다. 도 5는 얼라인먼트 마크의 형상을 나타낸 평면도이다. 도 6은 얼라인먼트 마크가 형성되는 위치를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는, 제1 반도체 기판(100), 제1 얼라인먼트 마크(AM1), 제2 반도체 기판(200), 제2 얼라인먼트 마크(AM2), 본딩 범프(310, 320, 330) 등을 포함한다.
제1 반도체 기판(100)에는, 제1 스크라이브 라인 영역(SR1)과 제1 칩 영역(CR1)이 정의되어 있다. 제1 반도체 기판(100)은, 예를 들어, 내부에 관통 비아 구조체(TSV1)와 회로 구조체(CS1)가 형성된 반도체 칩일 수 있다. 제1 반도체 기판(100)은, 예를 들어, 반도체 패키지를 형성하기 위하여 베이스 기판 상에 최초로 실장되는 반도체 칩일 수 있다. 여기에서 반도체 칩이란, 다양하게 이용되는 집적 회로(IC) 칩일 수 있다.
제1 반도체 기판(100)은 실리콘(Si)을 포함할 수 있으며, 다만 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 반도체 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 본 발명의 몇몇 실시예에서, 제1 반도체 기판(100)은 SOI(silicon on insulator)으로 이루어질 수도 있다.
제1 얼라인먼트 마크(AM1)는, 제1 스크라이브 라인 영역(SR1)의 제1 반도체 기판(100) 내부에, 제1 반도체 기판(100)의 상면(102)과 이격되어 형성된다. 또한, 제1 얼라인먼트 마크(AM1)는, 제1 스크라이브 라인 영역(SR1)의 제1 반도체 기판(100) 내부에, 제1 반도체 기판(100)의 하면(101)과 이격되어 형성된다.
즉, 레이저 공정을 이용하여, 제1 스크라이브 라인 영역(SR1)의 제1 반도체 기판(100) 내부에 제1 얼라인먼트 마크(AM1)를 형성하기 때문에, 제1 반도체 기판(100)의 표면에 영향을 주지않고, 제1 얼라인먼트 마크(AM1)를 형성할 수 있다. 제1 얼라인먼트 마크(AM1)를 형성하는 것은, 제1 반도체 기판(100)의 일부를 비정질 상태로 만드는 것이다. 제1 반도체 기판(100)은 결정질 상태로 존재하며, 제1 얼라인먼트 마크(AM1)는 비정질 상태이기 때문에, 후속 공정에서 조도, 광도 등의 인식 차이로 인해 얼라인먼트 키(alignment key)로 이용할 수 있다.
제1 스크라이브 라인 영역(SR1) 절단(sawing) 공정에서, 제1 얼라인먼트 마크(AM1)는 일부가 제거될 수 있으나, 제1 칩 영역(CR1)에 인접하여 형성된 제1 얼라인먼트 마크(AM1)는 제거되지 않고 남아있게 된다.
제2 반도체 기판(200)은 제1 반도체 기판(100) 상에 실장된다. 제2 반도체 기판(200)에는, 제2 스크라이브 라인 영역(SR2)과 제2 칩 영역(CR2)이 정의되어 있다. 제2 반도체 기판(200)은, 예를 들어, 내부에 관통 비아 구조체(TSV2)와 회로 구조체(CS2)가 형성된 반도체 칩일 수 있다. 제2 반도체 기판(200)은, 예를 들어, 반도체 패키지를 형성하기 위하여 제1 반도체 기판(100) 상에 실장되는 반도체 칩일 수 있다. 여기에서 반도체 칩이란, 다양하게 이용되는 집적 회로(IC) 칩일 수 있다.
제2 반도체 기판(200)은 실리콘(Si)을 포함할 수 있으며, 다만 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제2 반도체 기판(200)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 본 발명의 몇몇 실시예에서, 제2 반도체 기판(200)은 SOI(silicon on insulator)으로 이루어질 수도 있다.
제2 반도체 기판(200)은 제1 반도체 기판(100)과 하나의 웨이퍼에서 분리되어 형성된 것일 수 있다. 즉, 하나의 웨이퍼에서 다수의 반도체 칩을 형성하므로, 제2 반도체 기판(200)과 제1 반도체 기판(100)은 하나의 웨이퍼에서 형성된 후, 스크라이브 라인 절단 공정에 따라 분리된 반도체 칩일 수 있다.
제2 얼라인먼트 마크(AM2)는, 제2 스크라이브 라인 영역(SR2)의 제2 반도체 기판(200) 내부에, 제2 반도체 기판(200)의 상면(202)과 이격되어 형성된다. 또한, 제2 얼라인먼트 마크(AM2)는, 제2 스크라이브 라인 영역(SR2)의 제2 반도체 기판(200) 내부에, 제2 반도체 기판(200)의 하면(201)과 이격되어 형성된다.
즉, 레이저 공정을 이용하여, 제2 스크라이브 라인 영역(SR2)의 제2 반도체 기판(200) 내부에 제2 얼라인먼트 마크(AM2)를 형성하기 때문에, 제2 반도체 기판(200)의 표면에 영향을 주지않고, 제2 얼라인먼트 마크(AM2)를 형성할 수 있다. 제2 얼라인먼트 마크(AM2)를 형성하는 것은, 제2 반도체 기판(200)의 일부를 비정질 상태로 만드는 것이다. 제2 반도체 기판(200)은 결정질 상태로 존재하며, 제2 얼라인먼트 마크(AM2)는 비정질 상태이기 때문에, 후속 공정에서 조도, 광도 등의 인식 차이로 인해 얼라인먼트 키(alignment key)로 이용할 수 있다.
제2 스크라이브 라인 영역(SR2) 절단(sawing) 공정에서, 제2 얼라인먼트 마크(AM2)는 일부가 제거될 수 있으나, 제2 칩 영역(CR2)에 인접하여 형성된 제2 얼라인먼트 마크(AM2)는 제거되지 않고 남아있게 된다.
제2 얼라인먼트 마크(AM2)는 제1 얼라인먼트 마크(AM1)의 위치와 대응되도록 제2 반도체 기판(200)이 제1 반도체 기판(100) 상에 실장될 수 있다. 즉, 반도체 패키지 공정에서 제2 반도체 기판(200)을 제1 반도체 기판(100) 상에 실장할 때, 제1 얼라인먼트 마크(AM1)와 제2 얼라인먼트 마크(AM2)를 얼라인먼트 키로 이용할 수 있다.
본딩 범프(310, 320, 330)는 제1 반도체 기판(100)과 제2 반도체 기판(200)을 전기적으로 연결하기 위하여 형성된다. 본딩 범프(310, 320, 330)는, 예를 들어, 솔더 볼 또는 도전성 범프일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 5에는 얼라인먼트 마크의 예시적인 형상이 도시되어 있다. 웨이퍼의 스크라이브 라인 영역 내에 형성되는 얼라인먼트 마크(AM)의 형상은, 예를 들어, 십자(+) 형상일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 얼라인먼트 마크(AM)의 형상은, L, H, U 자등 다양한 형상일 수 있다.
레이저 공정에서 공정 마진을 확보하여, 웨이퍼의 스크라이브 라인 영역 내에 사용자가 의도하는 타겟 형상으로 얼라인먼트 마크(AM)의 형상을 형성할 수 있다. 얼라인먼트 마크(AM)의 형상을 다양하게 형성하면서, 스크라이브 라인 영역 절단 후에도 남겨진 얼라인먼트 마크(AM)를 정렬 단계에서 이용할 수 있도록 스크라이브 라인 영역의 폭에 최대한 근접한 폭으로 얼라인먼트 마크(AM) 형상의 폭을 결정할 수 있다.
도 6에는 얼라인먼트 마크가 형성되는 예시적인 위치에 대해 도시되어 있다. 도 6에는 웨이퍼(W) 상에 4개의 반도체 칩(SC1, SC2, SC3, SC4)이 도시되어 있다. 4개의 반도체 칩(SC1, SC2, SC3, SC4) 각각을 구획하도록 스크라이브 라인 영역이 형성되어 있으며, 얼라인먼트 마크(AM)는 웨이퍼의 모서리의 가장자리 부분에 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 편의에 따라 얼라인먼트 마크(AM)가 형성되는 위치는 변경될 수 있다.
스크라이브 라인 영역을 따라 반도체 칩들이 절단되고 난 후, 반도체 칩이 포함된 칩 영역과 연속하여 스크라이브 라인 영역의 일부가 남아있을 수 있으며, 이러한 스크라이브 라인 영역에 포함된 얼라인먼트 마크(AM)가 분리되어 남아있을 수 있다.
이하에서는 본 발명의 다른 실시예들에 따른 반도체 장치에 대해 설명하기로 한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도를 개략적으로 도시한 것이다. 도 8은 얼라인먼트 마크가 형성되는 영역을 설명하기 위한 도면이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치(1)를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)는, 제1 반도체 기판(100), 제1 얼라인먼트 마크(AM1), 제2 반도체 기판(200), 제2 얼라인먼트 마크(AM2), 제3 얼라인먼트 마크(AM3), 본딩 범프(310, 320, 330) 등을 포함한다.
제1 반도체 기판(100), 제1 얼라인먼트 마크(AM1), 제2 반도체 기판(200), 제2 얼라인먼트 마크(AM2), 본딩 범프(310, 320, 330)에 대해서는 위에서 설명한 것과 실질적으로 동일하다.
제3 얼라인먼트 마크(AM3)는 제2 반도체 기판(200)과 마주보는 제1 반도체 기판(100)의 면(102) 상에 형성될 수 있다. 이 때, 제3 얼라인먼트 마크(AM3)는 제1 얼라인먼트 마크(AM1)와 대응되는 위치에 형성될 수 있다.
즉, 제3 얼라인먼트 마크(AM3)는, 후속 공정에서 제1 얼라인먼트 마크(AM1)의 형상 및 위치를 용이하게 파악할 수 있도록 하기 위해 형성될 수 있다.
도 8에는 제3 얼라인먼트 마크(AM3)가 형성되는 위치에 관해 나타나 있다. 제3 얼라인먼트 마크(AM3)는, 제3 얼라인먼트 마크(AM3)의 외곽선이 제1 얼라인먼트 마크(AM1)의 대응되는 외곽선으로부터 약 3.75㎛ 이내의 범위 내에 위치하도록 형성될 수 있다.
레이저 공정으로 형성된 제1 얼라인먼트 마크(AM1)에 대해, 외부에서 인식할 때 인식 영역(AM_R)의 오차 범위는 약 3.75㎛ 이다. 이러한 값은, 실험 결과에 따라 결정된 값으로서 백사이드 얼라인먼트 공정에서 제1 얼라인먼트 마크(AM)를 인식할 수 있는 오차 범위를 나타내는 값이다.
제2 반도체 기판(200)과 마주보는 제1 반도체 기판(100)의 면(102) 상에 제3 얼라인먼트 마크(AM3)가 형성됨으로써, 후속 공정에서 얼라인먼트 키로 이용할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도를 개략적으로 도시한 것이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치(1)를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(3)는, 반도체 칩(SC), 제4 얼라인먼트 마크(AM4) 등을 포함한다.
반도체 칩(SC)에는 스크라이브 라인 영역(SR)과 칩 영역(CR)이 정의되어 있다. 반도체 칩(SC)은 반도체 제품에 이용되는 다양한 집적 회로(IC) 칩일 수 있다.
반도체 칩(SC)은 반도체 기판으로서 반도체 물질을 포함할 수 있다. 특히, 반도체 칩(SC)은 실리콘(Si)을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 반도체 칩(SC)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 반도체 칩(SC)은 SOI(silicon on insulator)으로 이루어질 수도 있다.
제4 얼라인먼트 마크(AM4)는, 스크라이브 라인 영역(SR)의 반도체 칩(SC) 내부에, 반도체 칩(SC)의 상면과 이격되어 형성된다. 또한, 제4 얼라인먼트 마크(AM4)는, 스크라이브 라인 영역(SR)의 반도체 칩(SC) 내부에, 반도체 칩(SC)의 하면과 이격되어 형성된다.
레이저 공정을 이용하여, 스크라이브 라인 영역(SR)의 반도체 칩(SC) 내부에 제4 얼라인먼트 마크(AM4)를 형성하기 때문에, 반도체 칩(SC)의 표면에 영향을 주지않고, 제4 얼라인먼트 마크(AM4)를 형성할 수 있다. 제4 얼라인먼트 마크(AM4)를 형성하는 것은, 반도체 칩(SC)의 일부를 비정질 상태로 만드는 것이다. 반도체 칩(SC)의 반도체 물질은 결정질 상태로 존재하며, 제4 얼라인먼트 마크(AM4)는 비정질 상태이기 때문에, 후속 공정에서 조도, 광도 등의 인식 차이로 인해 얼라인먼트 키(alignment key)로 이용할 수 있다.
스크라이브 라인 영역(SR) 절단(sawing) 공정에서, 제4 얼라인먼트 마크(AM4)는 일부가 제거될 수 있으나, 칩 영역(CR)에 인접하여 형성된 제4 얼라인먼트 마크(AM4)는 제거되지 않고 남아있으므로, 얼라인먼트 키로 이용할 수 있다.
웨이퍼의 스크라이브 라인 영역 내에 형성되는 얼라인먼트 마크의 형상은, 예를 들어, 십자(+) 형상일 수 있다. 스크라이브 라인 영역의 절단 공정에 의해 이러한 얼라인먼트 마크의 일부가 제거되고, 제4 얼라인먼트 마크(AM4)의 형상으로 남아있게 된다. 다만, 본 발명에서 얼라인먼트 마크의 형상이 이에 한정되는 것은 아니며, 웨이퍼에 형성된 얼라인먼트 마크의 형상은, L, H, U 자등 다양한 형상일 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도를 개략적으로 도시한 것이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치(1)를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(4)는, 반도체 칩(SC), 제4 얼라인먼트 마크(AM4), 제5 얼라인먼트 마크(AM5) 등을 포함한다.
반도체 칩(SC), 제4 얼라인먼트 마크(AM4)에 대해서는 위에서 설명한 것과 실질적으로 동일하다.
제5 얼라인먼트 마크(AM5)는 반도체 칩(SC)의 상면 상에, 제4 얼라인먼트 마크(AM4)가 형성된 위치와 대응하는 위치에 형성될 수 있다. 제5 얼라인먼트 마크(AM5)는, 후속 공정에서 제4 얼라인먼트 마크(AM4)의 형상 및 위치를 용이하게 파악할 수 있도록 하기 위해 형성될 수 있다.
제5 얼라인먼트 마크(AM5)는, 제5 얼라인먼트 마크(AM5)의 외곽선이 제4 얼라인먼트 마크(AM4)의 대응되는 외곽선으로부터 약 3.75㎛ 이내의 범위 내에 위치하도록 형성될 수 있다.
레이저 공정으로 형성된 제4 얼라인먼트 마크(AM4)에 대해, 외부에서 인식할 때 인식 영역의 오차 범위는 약 3.75㎛ 이다. 이러한 값은, 실험 결과에 따라 결정된 값으로서 백사이드 얼라인먼트 공정에서 제4 얼라인먼트 마크(AM4)를 인식할 수 있는 오차 범위를 나타내는 값이다.
반도체 칩(SC)의 상면 상에 상에 제5 얼라인먼트 마크(AM5)가 형성됨으로써, 후속 공정에서 얼라인먼트 키로 이용할 수 있다.
이하에서는 본 발명에 따른 반도체 장치의 제조 방법들에 대해 설명하기로 한다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 우선, 스크라이브 라인 영역(SR) 및 칩 영역(CR)이 정의된 반도체 기판(S)을 준비한다(S100).
반도체 기판(S)은 실리콘(Si)을 포함할 수 있으며, 예를 들어, 반도체 기판(S)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 반도체 기판(S)은 SOI(silicon on insulator)으로 이루어질 수도 있다
반도체 기판(S)의 칩 영역(CR)에는, 예를 들어, 관통 비아 구조체 또는 회로 구조체가 형성될 수 있다. 즉, 반도체 기판(S)은 각종 반도체 제품에 이용되는 반도체 칩일 수 있다. 여기에서, 반도체 칩이란, 집적 회로(IC)칩일 수 있다.
이어서, 스크라이브 라인 영역(SR)에 빔을 조사하여, 스크라이브 라인 영역(SR)의 반도체 기판(S) 내부에, 반도체 기판(S)의 상면 또는 하면과 이격되도록 제1 얼라인먼트 마크(AM1)를 형성한다(S110). 여기에서 상기 빔은, 레이저일 수 있다.
레이저 공정을 이용하여, 스크라이브 라인 영역(SR)의 반도체 기판(S) 내부에 제1 얼라인먼트 마크(AM1)를 형성하기 때문에, 반도체 기판(S)의 표면에 영향을 주지않고, 제1 얼라인먼트 마크(AM1)를 형성할 수 있다.
제1 얼라인먼트 마크(AM1)를 형성하는 것은, 반도체 기판(S)의 일부를 비정질 상태로 변환시키는 것이다. 반도체 기판(S)의 다른 부분은 결정질 상태로 존재하며, 제1 얼라인먼트 마크(AM1)는 비정질 상태이기 때문에, 조도, 광도 등의 인식 차이로 인해 얼라인먼트 키로 이용할 수 있다.
특히, 스크라이브 라인 영역(SR) 절단 공정에서, 제1 얼라인먼트 마크(AM1)의 일부가 제거될 수 있으나, 칩 영역(CR)에 인접하여 형성된 제1 얼라인먼트 마크(AM1)는 제거되지 않고 남아 있으므로 얼라인먼트 키로 이용할 수 있다.
제1 얼라인먼트 마크(AM1)의 형상은, 예를 들어, 십자(+) 형상일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 얼라인먼트 마크(AM1)의 형상은, L, H, U 자등 다양한 형상일 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 12를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 우선, 스크라이브 라인 영역(SR) 및 칩 영역(CR)이 정의된 반도체 기판(S)을 준비하고(S100), 스크라이브 라인 영역(SR)에 빔을 조사하여, 스크라이브 라인 영역(SR)의 반도체 기판(S) 내부에, 반도체 기판(S)의 상면 또는 하면과 이격되도록 제1 얼라인먼트 마크(AM1)를 형성한다(S110).
이어서, 반도체 기판(S)의 하면 상에, 제1 얼라인먼트 마크(AM1)와 대응되는 위치에 제2 얼라인먼트 마크(AM2)를 형성한다(S120).
제2 얼라인먼트 마크(AM2)는 반도체 기판(S)의 하면 상에 형성될 수 있다. 반도체 기판(S) 내부에 제1 얼라인먼트 마크(AM1)를 형성하고 난 후, 백사이드 그라인딩 공정을 수행하고, 반도체 기판(S)의 하면 상에 제2 얼라인먼트 마크(AM2)를 형성할 수 있다.
제2 얼라인먼트 마크(AM2)는 제1 얼라인먼트 마크(AM1)와 대응되는 위치에 형성될 수 있으며, 제2 얼라인먼트 마크(AM2)는, 후속 공정에서 제1 얼라인먼트 마크(AM1)의 형상 및 위치를 용이하게 파악하는데 이용될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은, 우선, 스크라이브 라인 영역(SR) 및 칩 영역(CR)이 정의된 반도체 기판(S)을 준비하고(S100), 스크라이브 라인 영역(SR)에 빔을 조사하여, 스크라이브 라인 영역(SR)의 반도체 기판(S) 내부에, 반도체 기판(S)의 상면 또는 하면과 이격되도록 제1 얼라인먼트 마크(AM1)를 형성한다(S110).
이어서, 반도체 기판(S)의 하면 상에, 제1 얼라인먼트 마크(AM1)와 대응되는 위치에 제2 얼라인먼트 마크(AM2)를 형성한다(S120).
이어서, 칩 영역(CR)의 반도체 기판(S) 내부에 회로 구조체 또는 관통 비아 구조체를 형성한다(S130).
반도체 기판(S) 내부에 형성된 회로 구조체는 반도체 칩의 동작을 수행하는데 이용되며, 관통 비아 구조체는 반도체 패키지를 형성함에 있어서, 다른 반도체 칩들을 전기적으로 연결하기 위해 이용될 수 있다.
다만, 이러한 회로 구조체 또는 관통 비아 구조체는 공정 순서에 따라, 제1 얼라인먼트 마크(AM1) 또는 제2 얼라인먼트 마크(AM2)를 형성하기 이전에 형성될 수도 있다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 전자 시스템(4100)은 컨트롤러(4110), 입출력 장치(4120, I/O), 기억 장치(4130, memory device), 인터페이스(4140) 및 버스(4150, bus)를 포함할 수 있다.
컨트롤러(4110), 입출력 장치(4120), 기억 장치(4130) 및/또는 인터페이스(4140)는 버스(4150)를 통하여 서로 결합 될 수 있다. 버스(4150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(4110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다.
입출력 장치(4120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다.
기억 장치(4130)는 데이터 및/또는 명령어 등을 저장할 수 있다.
인터페이스(4140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(4140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(4140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(4100)은 컨트롤러(4110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예에 따른 반도체 장치는 기억 장치(4130) 내에 제공되거나, 컨트롤러(4110), 입출력 장치(4120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(4100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 15 및 도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 15는 태블릿 PC이고, 도 16은 노트북을 도시한 것이다. 본 발명의 실시예에 따른 반도체 장치는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 실시예에 따른 반도체 장치는 예시하지 않은 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 기판 SR1: 제1 스크라이브 라인 영역
CR1: 제1 칩 영역 AM1: 제1 얼라인먼트 마크
200: 제2 반도체 기판 SR2: 제2 스크라이브 라인 영역
CR2: 제2 칩 영역 AM2: 제2 얼라인먼트 마크

Claims (20)

  1. 제1 스크라이브 라인(scribe line) 영역 및 제1 칩 영역이 정의된 제1 반도체 기판;
    상기 제1 스크라이브 라인 영역의 상기 제1 반도체 기판 내부에, 상기 제1 반도체 기판의 상면과 이격되어 형성된 제1 얼라인먼트 마크(alignment mark);
    상기 제1 반도체 기판 상에 실장되고, 제2 스크라이브 라인 영역 및 제2 칩 영역이 정의된 제2 반도체 기판;
    상기 제2 스크라이브 라인 영역의 상기 제2 반도체 기판 내부에, 상기 제2 반도체 기판의 상면 및 상기 제2 반도체 기판의 하면과 이격되어 형성된 제2 얼라인먼트 마크; 및
    상기 제2 반도체 기판의 상기 제2 칩 영역 내부에 형성된 관통 비아 구조체를 포함하되,
    상기 제1 얼라인먼트 마크 및 상기 제2 얼라인먼트 마크가 얼라인먼트 키로 이용되도록 상기 제1 얼라인먼트 마크와 상기 제2 얼라인먼트 마크의 위치를 평면적으로 중첩시켜 상기 제2 반도체 기판이 상기 제1 반도체 기판 상에 실장되고,
    상기 제2 얼라인먼트 마크는 상기 제2 반도체 기판의 장축과 평행한 방향으로 상기 관통 비아 구조체와 옆으로 중첩되고,
    상기 제1 및 제2 얼라인먼트 마크는, 비정질(amorphous) 상태인 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 및 제2 반도체 기판은, 실리콘을 포함하는 반도체 장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 제2 반도체 기판과 마주보는 상기 제1 반도체 기판의 일면 상에 제3 얼라인먼트 마크가 더 형성된 반도체 장치.
  5. 제 4항에 있어서,
    상기 제3 얼라인먼트 마크는, 상기 제1 얼라인먼트 마크와 대응되는 위치에 형성된 반도체 장치.
  6. 삭제
  7. 제 1항에 있어서,
    상기 제2 칩 영역의 상기 제2 반도체 기판 내부에 형성된 관통 비아 구조체를 더 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 또는 제2 얼라인먼트 마크는 십자(+) 형상으로 형성된 반도체 장치.
  9. 스크라이브 라인 영역을 포함하는 반도체 칩;
    상기 반도체 칩 내부에 형성된 관통 비아 구조체;
    상기 스크라이브 라인 영역의 상기 반도체 칩의 내부에, 상기 반도체 칩의 상면 및 상기 반도체 칩의 하면과 이격되어 형성된 제1 얼라인먼트 마크 및
    상기 상면의 반대편에 위치하는 상기 반도체 칩의 하면 상에, 상기 제1 얼라인먼트 마크와 함께 얼라인먼트 키로 이용되도록 상기 제1 얼라인먼트 마크와 평면적으로 중첩된 위치에 형성된 제2 얼라인먼트 마크를 포함하되,
    상기 제1 얼라인먼트 마크는 상기 반도체 칩의 장축과 평행한 방향으로 상기 관통 비아 구조체와 옆으로 중첩되고,
    상기 반도체 칩은 결정질 상태이고, 상기 제1 얼라인먼트 마크는 비정질 상태인 반도체 장치.
  10. 삭제
  11. 제 9항에 있어서,
    상기 반도체 칩은 실리콘을 포함하는 반도체 장치.
  12. 삭제
  13. 제 9항에 있어서,
    상기 제1 얼라인먼트 마크는 십자(+) 형상으로 형성된 반도체 장치.
  14. 스크라이브 라인 영역 및 칩 영역이 정의된 반도체 기판을 준비하고,
    상기 칩 영역의 상기 반도체 기판 내부에 관통 비아 구조체를 형성하
    상기 스크라이브 라인 영역에 빔을 조사하여, 상기 스크라이브 라인 영역의 상기 반도체 기판 내부에, 상기 반도체 기판의 상면과 상기 반도체 기판의 하면과 이격되도록 제1 얼라인먼트 마크를 형성하는 것을 포함하되,
    상기 제1 얼라인먼트 마크는 상기 반도체 기판의 장축과 평행한 방향으로 상기 관통 비아 구조체와 옆으로 중첩되고,
    상기 제1 얼라인먼트 마크를 형성하는 것은, 상기 반도체 기판 내의 일부를 비정질 상태로 변환시키고,
    상기 상면의 반대편에 위치하는 상기 반도체 기판의 하면 상에, 상기 제1 얼라인먼트 마크가 평면적으로 중첩되는 위치에 제2 얼라인먼트 마크를 형성하여 상기 제1 얼라인먼트 마크 및 상기 제2 얼라인먼트 마크를 얼라인먼트 키로 이용하는 것을 포함하는 반도체 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 반도체 기판은 실리콘을 포함하는 반도체 장치의 제조 방법.
  16. 삭제
  17. 제 15항에 있어서,
    상기 제1 얼라인먼트 마크를 형성하는 것은, 상기 제1 얼라인먼트 마크를 십자(+) 형상으로 완성하는 반도체 장치의 제조 방법.
  18. 삭제
  19. 제 14항에 있어서,
    상기 빔은 레이저인 반도체 장치의 제조 방법.
  20. 제 14항에 있어서,
    상기 칩 영역의 상기 반도체 기판 내부에 회로 구조체를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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