KR20090128899A - 후면 조사 이미지 센서 및 그 제조방법 - Google Patents

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Abstract

본 발명은 웨이퍼 후면으로부터 빛을 비추는 후면 조사 이미지 센서 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 기판 내에 형성된 수광소자와, 상기 수광소자를 포함하는 상기 제1 기판 상에 형성된 층간 절연막과, 상기 수광소자와 이격되어 상기 층간 절연막과 상기 제1 기판을 관통하여 형성된 비아홀과, 상기 비아홀의 내측벽에 형성된 스페이서와, 상기 비아홀이 매립되도록 형성된 정렬키와, 상기 층간 절연막 상에 다층으로 형성되고, 최하부층의 배면이 상기 정렬키와 접속된 배선층과, 상기 배선층을 덮도록 형성된 보호층과, 상기 제1 기판의 배면 상에 국부적으로 형성되어 상기 정렬키의 배면과 접속된 패드와, 상기 수광소자와 대응되도록 상기 제1 기판의 배면에 형성된 칼라필터 및 마이크로 렌즈를 포함하는 후면 조사 이미지 센서를 제공한다.
이미지 센서, 후면 조사 이미지 센서, 정렬 키

Description

후면 조사 이미지 센서 및 그 제조방법{BACKSIDE ILLUMINATED IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 이미지 센서 및 그 제조방법, 더욱 구체적으로 후면 조사(backside illuminated) 이미지 센서 및 그 제조방법에 관한 것이다.
일반적으로, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서는 한정된 면적의 칩 내에 수광 소자부, 디지탈 제어 블럭, 아날로그-디지탈 변환기 등과 같은 주변회로를 함께 배치하기 때문에 칩 면적당 화소 어레이(pixel array)의 면적비가 40% 내외로 한정되어 있다. 또한, 고화질을 구현하기 위해 화소 크기가 감소하게 되고, 이에 따라 하나의 수광 소자에서 받아들일 수 있는 빛의 양이 감소하게 되어 잡음 증가 등에 따른 이미지 손실 등의 여러 가지 문제점이 발생되고 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 웨이퍼 후면으로부터 빛을 비추는 후면 조사 이미지 센서 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 제1 기판 내에 형성된 수광소자와, 상기 수광소자를 포함하는 상기 제1 기판 상에 형성된 층간 절연막과, 상기 수광소자와 이격되어 상기 층간 절연막과 상기 제1 기판을 관통하여 형성된 비아홀과, 상기 비아홀의 내측벽에 형성된 스페이서와, 상기 비아홀이 매립되도록 형성된 정렬키와, 상기 층간 절연막 상에 다층으로 형성되고, 최하부층의 배면이 상기 정렬키와 접속된 배선층과, 상기 배선층을 덮도록 형성된 보호층과, 상기 제1 기판의 배면 상에 국부적으로 형성되어 상기 정렬키의 배면과 접속된 패드와, 상기 수광소자와 대응되도록 상기 제1 기판의 배면에 형성된 칼라필터 및 마이크로 렌즈를 포함하는 후면 조사 이미지 센서를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 기판 내에 수광소자를 형성하는 단계와, 상기 수광소자를 포함하는 상기 제1 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막과 상기 제1 기판을 일부 식각하여 비아홀을 형성하는 단계와, 상기 비아홀의 내측벽에 스페이서를 형성하는 단계 와, 상기 비아홀이 매립되도록 정렬키를 형성하는 단계와, 상기 정렬키를 포함하는 상기 제1 기판 상에 다층의 배선층을 형성하는 단계와, 상기 배선층을 덮도록 보호층을 형성하는 단계와, 상기 보호층에 제2 기판을 접합하는 단계와, 상기 제1 기판의 배면으로 상기 정렬키의 배면을 노출시키는 단계와, 상기 정렬키의 배면과 접속되도록 상기 제1 기판의 배면에 국부적으로 패드를 형성하는 단계와, 상기 수광소자와 대응되도록 상기 제1 기판의 배면에 칼라필터 및 마이크로 렌즈를 형성하는 단계를 포함하는 후면 조사 이미지 센서의 제조방법을 제공한다.
이상에서 설명한 구성을 갖는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 기판(웨이퍼)의 배면으로부터 빛을 비추는 후면 조사 이미지 센서를 제공함으로써 종래기술에 따른 CMOS 이미지 센서(전면 조사 이미지 센서)에 비해 수광 소자로 입사되는 빛의 손실을 최소화하여 수광 수율을 개선시킬 수 있다.
둘째, 본 발명에 의하면, 백 그라인딩(back grinding) 공정을 적용하는 후면 조사 이미지 센서의 제조방법에 있어서, 기판의 배면을 그라인딩하는 백 그라인딩 공정 전에 기판 내에 비아홀 형태의 정렬 키를 형성하고, 이를 이용하여 백 그라인딩 공정시 기판의 배면 그라인딩 타겟(target)을 제어함으로써 백 그라인딩 공정 제어가 용이하다.
셋째, 본 발명에 의하면, 정렬키의 상면은 기판 전면에 형성된 배선층과 접속하고, 배면은 기판의 배면으로 노출되어 패드와 접속하여 정렬키를 패드와 배선층을 연결하는 콘택 플러그로 사용함으로써 패드를 전면이 아닌 기판 배면에 배치하는 것이 가능하여, 패키징(packaging) 공정시 다양한 설계가 가능하도록 제공한다.
넷째, 본 발명에 의하면, 비아홀 내측벽에 스페이서를 형성함으로써 패드와 배선층을 연결하는 도전성 정렬키로부터 제1 기판으로 흐르는 누설전류를 방지할 수 있다.
다섯째, 본 발명에 의하면, 비아홀의 내측벽에 제1 기판과의 식각 선택비가 높은 스페이서를 형성함으로써 후속 제1 기판 배면 식각공정시 공정 마진(margin)을 확보하는 동시에, 식각공정시 식각용액으로부터 정렬키가 손상되는 것을 방지할 수 있다.
다섯째, 본 발명에 의하면, 기판(웨이퍼)의 배면으로부터 빛을 비추는 후면 조사 이미지 센서에 있어서, 기판의 배면에 입사되는 광의 산란을 방지하는 광 산란 방지막을 형성함으로써 포토 다이오드로의 광집광율을 높여 수광수율을 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 구체적으로 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정을 통해 일부가 변형된 것을 의미한다. 또한, 제1 및 제2 도전형은 p형 또는 n형으로 서로 다른 도전형을 의미한다.
실시예
도 1은 본 발명의 실시예에 따른 후면 조사 이미지 센서를 설명하기 위하여 도시한 단면도이다. 여기서는, 설명의 편의를 위해 일례로 CMOS 이미지 센서의 단위 화소 중에서 포토 다이오드와 드라이빙 트랜지스터의 게이트 전극만을 도시하였다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 후면 조사 이미지 센서는 소자 웨이퍼(device wafer)(포토 다이오드와 같은 수광소자가 형성되는 웨이퍼)와 핸들 웨이퍼(handle wafer, 200)(디지탈 블록, 아날로그 디지탈 변환기 등 주변회로가 형성되는 웨이퍼)가 접합된 구조로 이루어진다. 이하에서는 설명의 편의를 위해 소자 웨이퍼는 제1 기판이라 명명하고, 핸들 웨이퍼는 제2 기판이라 명명하기로 한다.
구체적으로, 본 발명의 실시예에 따른 후면 조사 이미지 센서는 제1 기판(100C) 내에 형성된 수광소자(포토 다이오드)(106)와, 수광소자(106)를 포함하는 제1 기판(100C) 상에 형성된 층간 절연막(108A)과, 수광소자(106)와 이격되어 층간 절연막(108A)과 제1 기판(100C)을 관통하여 형성된 비아홀(110, 도 2b참조)과, 비아홀(110) 내측벽에 형성된 스페이서(140)와, 비아홀(110)이 매립되도록 형성된 정렬키(align key, 112)와, 층간 절연막(108A) 상에 다층으로 형성되고, 최하부층(113)의 배면이 정렬키(112)와 접속된 배선층(113, 116, 119, 122)과, 배선층(113, 116, 119, 122)을 덮도록 형성된 보호층(124)과, 제1 기판(100C)의 배면 상에 국부적으로 형성되어 정렬키(112)의 배면과 접속된 패드(125)와, 수광소자(106)와 대응되도록 제1 기판(100C)의 배면에 형성된 칼라필터 및 마이크로 렌즈(128, 130)를 포함한다.
제1 및 제2 기판(100C, 200)은 각각 벌크(bulk) 기판, 에피텍셜(epitaxial) 기판 또는 SOI(Silicon On Insulator) 기판 중 선택된 어느 하나의 기판을 사용할 수 있다. 바람직하게, 제1 기판(100C)은 소자 특성을 고려하여 반도체층/매몰 산화층/반도체층이 적층된 SOI 기판을 사용하고, 제2 기판(200)은 비교적 저렴한 벌크 기판을 사용한다.
스페이서(140)는 정렬키(112)로부터 제1 기판(100C)으로 흐르는 누설전류를 차단하는 역할을 한다. 또한, 후속 제1 기판(100C)의 백 그라인딩(back grinding) 공정 후 실시되는 제1 기판(100C)의 배면 식각공정시 식각 마진(margin)을 확보하여 공정 마진을 확보하는 동시에, 식각공정시 사용되는 식각용액으로부터 정렬키가 손상되는 것을 방지하는 역할을 한다. 이러한 스페이서(140)는 산화막 대비 제1 기판(100C)(즉, 실리콘 기판)에 대한 식각 선택비가 높은 질화막으로 형성하는 것이 바람직하다.
정렬키(112)는 복수 개로 형성되며, 복수 개의 정렬키(112)는 하나의 패드(125)와 접속된다. 또한, 정렬키(112)는 상면이 배선층(113, 116, 119, 122) 중 최하부층(113)과 접속되어, 패드(125)로부터 인가되는 신호(전압)를 배선층(113, 116, 119, 122)으로 전달한다. 이러한 정렬키(112)는 전도성 물질, 예컨대 금속 또는 합금막으로 형성될 수 있다. 또한, 정렬키(112)는 원형(타원형 포함) 또는 다각형(삼각형, 사각형, 오각형 등)으로 형성되며, 그 개수와 크기(폭)는 제한을 두지 않는다.
또한, 본 발명의 실시예에 따른 후면 조사 이미지 센서는 정렬키(112)의 외측벽을 둘러싸도록 비아홀(110)의 내부면을 따라 형성된 장벽층(141)을 더 포함할 수 있다. 이때, 장벽층(141)은 Ti, TiN, Ta, TaN, AlSiTiN, NiTi, TiBN, ZrBN, TiAlN, TiB2, Ti/TiN 또는 Ta/TaN로 이루어진 그룹 중에서 선택된 어느 하나로 이루어질 수 있다.
또한, 본 발명의 실시예에 따른 후면 조사 이미지 센서는 장벽층(141)과 스페이서(140) 사이의 비아홀(110)의 내부면에 형성된 접착층(미도시)을 더 포함할 수 있다. 이때, 접착층은 장벽층(141)과 스페이서(140) 간의 접착력을 개선시키기위한 것으로서, 스페이서(140)가 질화막으로 형성된 경우 산화막으로 형성할 수 있다.
또한, 본 발명의 실시예에 따른 후면 조사 이미지 센서는 패드(125)를 포함하는 제1 기판(100C)의 배면 상에 형성된 광 산란 방지막(126A)을 더 포함할 수 있 다. 이때, 광 산란 방지막(126A)은 굴절률이 서로 다른 물질이 적층된 다층막으로 형성할 수 있다. 예컨대, 산화막과 질화막이 적층된 적층막(산화막/질화막 또는 질화막/산화막), 산화막과 탄소(carbon)가 함유된 막(SiC)이 적층된 적층막(산화막/SiC 또는 SiC/산화막)으로 형성한다. 이때, 산화막은 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성할 수 있다. 질화막은 실리콘질화막(SixNy, 여기서, x, y는 자연수) 또는 실리콘산화질화막(SixOyNz, 여기서, x, y는 자연수)으로 형성할 수 있다. 또한, 질화막은 실리콘질화막에서 비교적 안정화 상태로 결합된 Si3N4 대비 N-H 결합이 많은 N-H 부화(rich) 질화막으로 형성할 수 있다. 또한, 질화막 또는 SiC은 얇은 두께로 형성한다. 바람직하게 산화막은 1000~10000Å의 두께로 형성하고, 질화막 또는 SiC은 100~5000Å의 두께로 형성한다.
또한, 본 발명의 실시예에 따른 후면 조사 이미지 센서는 포토 다이오드(106)에 집광된 광신호를 전달 및 처리(증폭)하기 위한 복수 개의 트랜지스터를 더 포함한다. 일례로, 복수 개의 트랜지스터 중 드라이빙 트랜지스터는 제1 기판(100C)과 층간 절연막(108A) 사이에 형성된 게이트 전극(104)과, 게이트 전극(104)의 양측으로 노출된 제1 기판(100C) 내에 형성된 소스 및 드레인 영역(107)을 포함한다.
이하, 본 발명의 실시예에 따른 후면 조사 이미지 센서의 제조방법을 설명하기로 한다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 후면 조사 이미지 센서의 제조방법을 도시한 공정 단면도이다. 여기서는 일례로 SOI 기판을 예로 들어 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 제1 기판(100), 예컨대 SOI 기판을 준비한다. SOI 기판은 제1 반도체층(100-1), 매몰 산화층(100-2) 및 제2 반도체층(100-3)으로 이루어진다. 이때, 제2 반도체층(100-3)은 제1 도전형 또는 제2 도전형으로 도핑할 수 있다. 예컨대, 제1 도전형으로 도핑한다. 또한, 매몰 산화층(100-2)은 500~10000Å 두께로 형성하고, 제2 반도체층(100-3)은 1~10㎛ 정도의 두께로 형성할수 있다.
이어서, 제1 기판(100) 내에 국부적으로 소자 분리막(101)을 형성한다. 이때, 소자 분리막(101)은 STI(Shallow Trench Isolation) 공정 또는 LOCOS(LOCal Oxidation of Silicon) 공정으로 형성할 수도 있으나, 동도면에서와 같이 고집적화에 유리한 STI 공정으로 형성하는 것이 바람직하다. STI 공정을 적용하는 경우 높은 종횡비에서도 매립 특성이 우수한 고밀도 플라즈마(High Density Plasma, 이하 HDP라 함)막 또는 HDP막과 SOD(Spin On Dielectric)막의 적층막으로 형성할 수 있다.
이어서, 제1 기판(100) 상에 게이트 절연막(102) 및 게이트 도전막(103)을 형성한 후 이들을 식각하여 드라이빙 트랜지스터의 게이트 전극(104)을 형성한다. 이와 동시에 도시되진 않았지만 CMOS 이미지 센서의 단위 화소를 구성하는 트랜스퍼 트랜지스터, 리셋 트랜지스터, 셀렉트 트랜지스터의 게이트 전극 또한 함께 형성할 수 있다.
이어서, 게이트 전극(104)의 양측벽에 스페이서(spacer, 105)를 형성할 수 있다. 이때, 스페이서(105)는 산화막, 질화막 또는 이들이 적층된 적층막으로 형성할 수 있다.
한편, 스페이서(105) 형성 전에 게이트 전극(104) 양측으로 노출되는 제1 기판(100) 내에 제2 도전형으로 도핑된 LDD(Lightly Doped Drain) 영역(미도시)을 형성할 수도 있다.
이어서, 제1 기판(100) 내에 이온주입공정을 실시하여 수광소자인 포토 다이오드(106)를 형성한다. 이때, 포토 다이오드(106)는 제2 도전형으로 저농도로 도핑한다.
이어서, 스페이서(105) 양측으로 노출되는 제1 기판(100) 내에 제2 도전형으로 고농도로 도핑된 소스 및 드레인 영역(107)을 형성한다. 이때, 소스 및 드레인 영역(107)은 LDD 영역과 포토 다이오드(106)보다 높은 도핑 농도를 갖도록 형성한다.
이어서, 포토 다이오드(106)의 표면잡음을 방지하기 위하여 포토 다이오드(106)의 상부 표면을 덮도록 제1 도전형으로 도핑된 도핑영역(미도시)을 더 형성할 수도 있다.
한편, 상기 제조방법에서는 게이트 전극(104), 스페이서(105), 포토 다이오 드(106), 소스 및 드레인 영역(107)을 순차적으로 형성하는 방법을 예로 들어 설명하였으나 이들이 형성되는 순서는 제한을 두지 않으며 제조공정에 따라 적절히 변경할 수 있다.
이어서, 게이트 전극(104), 스페이서(105), 포토 다이오드(106), 소스 및 드레인 영역(107)을 포함하는 제1 기판(100)을 덮도록 층간 절연막(108)을 형성한다. 이때, 층간 절연막(108)은 산화막, 예컨대 실리콘이 함유된 산화막(SiO2)으로 형성할 수 있으며, 더욱 구체적으로 BPSG, PSG, BSG, USG, TEOS, HDP막 중 선택된 어느 하나의 막으로 형성하거나 이들의 적층막으로 형성할 수 있다. 이외에도, SOD(Spin On Dielectric)막과 같이 스핀 코팅(spin coating) 방식으로 도포되는 막으로 형성할 수도 있다.
이어서, 도 2b에 도시된 바와 같이, 식각공정을 실시하여 국부적으로 층간 절연막(108A)을 식각하고, 이를 통해 소스 및 드레인 영역(107)이 노출되는 콘택홀(109)을 형성한다. 이때, 식각공정은 건식식각 또는 습식식각공정 모두 가능하다. 바람직하게는 절단면이 수직하도록 건식식각공정으로 실시하는 것이 바람직하다.
이어서, 국부적으로 층간 절연막(108A)과 제1 기판(100A)을 식각하고, 이를 통해 층간 절연막(108A)에서 제1 반도체층(100-1A)까지 확장되는 비아홀(110)을 형성한다. 이때, 비아홀(110)은 매트릭스 형태(matrix type)로 배열된 복수 개로 형성할 수 있다.
더욱 구체적으로, 비아홀(110)의 수직 각도는 88~90°가 되도록 형성하고, 그 깊이는 층간 절연막(108A)의 상부면을 기준으로 20000Å 이하, 바람직하게는 4000~20000Å의 깊이로 형성한다. 더욱 바람직하게는 제2 반도체층(100-3A)의 상부면을 기준으로 1000~10000Å의 깊이로 형성한다. 또한, 그 폭(임계치수(critical Dimension, CD))은 2.0㎛ 이하, 바람직하게는 1.0~2.0㎛가 되도록 형성한다. 또한, 비아홀(110)의 바닥부 폭은 1.6㎛ 이하, 바람직하게는 1.0~1.6㎛가 되도록 형성한다. 또한, 비아홀(110)을 복수 개로 구현하는 경우 이들 간의 각도, 깊이 및 폭의 편차가 4% 이하가 되도록 형성하는 것이 바람직하다. 또한, 비아홀(110)의 개수와 형태는 제한을 두지 않는다. 특히 그 형태에 있어서 제한을 두지않고, 다양한 형태, 예컨대 원형 또는 다각형(삼각형, 사각형, 오각형, 팔각형 등) 구조로 구현 가능하다.
한편, 콘택홀(109)과 비아홀(110)의 형성 순서는 제한을 두지 않으며 비아홀(110)을 먼저 형성한 후 콘택홀(109)을 형성할 수도 있다. 또한, 이들(109, 110)은 동일 플라즈마 식각장비를 이용하여 인-시튜(in-situ)로 실시하여 형성할 수 있다.
예컨대, 비아홀(110)은 건식식각공정을 이용하여 2단계로 나누어서 실시한다.
먼저, 1단계는 층간 절연막(108A)까지 식각하는 단계이다. 감광막 패턴(미도시)에 대한 층간 절연막(108A)의 식각율(선택비)이 5:1~2:1(층간절연막:감광막 패턴), 바람직하게는 2.4:1(층간절연막:감광막 패턴)이 되는 조건으로 실시한다. 또 한, 식각량은 7000~8000Å/min, 바람직하게는 7200Å/min이 되도록 실시한다. 예컨대, 식각조건으로는 100~200mTorr의 압력과, 100~2000W의 소스 파워(source power)를 사용하고, 소스 가스로 불화탄소 화합물, 예컨대 CHF3, CF4를 사용하며, 식각속도와 이방성을 향상시키기 위해 Ar를 소스 가스에 더 첨가하여 사용한다. 이때, CHF3의 유량은 5~200sccm, CF4의 유량은 20~200sccm, Ar의 유량은 100~2000sccm으로 한다.
2단계는 제1 기판(100A)을 식각하는 단계이다. 2단계에서는 식각량이 1000~3000Å/min, 바람직하게는 2000Å/min이 되도록 실시한다. 예컨대, 식각조건으로는 15~30mTorr의 압력과, 400~600W의 소스 파워(RF 파워)와, 80~120W의 바이어스 파워(bias power)(이온 직진성을 향상시키기 위한 파워)를 사용하고, 소스 가스로 SF6와 O2를 사용한다. 이때, SF6의 유량은 5~200sccm, O2의 유량은 1~100sccm으로 한다.
2단계에서, 식각공정은 매몰 산화층(100-2A)이 일부 식각되도록 실시하거나 매몰 산화층(100-2A)이 완전히 식각되어 제1 반도체층(100-1A)이 일부 식각되도록 실시할 수 있다. 전자의 경우에는 매몰 산화층(100-2A)을 100~4000Å 정도 과도식각할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 비아홀(110, 도 2b참조)의 내측벽에 스페이서(140)를 형성한다. 스페이서(140)는 비아홀(110)의 내부면을 따라 층간 절연막(108A) 상에 질화막을 증착한 후 에치백(etch back) 공정을 실시하여 비아 홀(110)의 내측벽에만 선택적으로 형성한다. 이때, 콘택홀(109, 도 2b참조) 내부에는 스페이서(140)가 형성되지 않도록 공정을 진행하는 것이 바람직하다. 이를 위해, 콘택홀(109) 형성 전에 비아홀(110)을 먼저 형성한 후 스페이서(140)를 형성하거나, 콘택홀(109) 형성 후에는 콘택홀(109)을 덮도록 감광막 패턴을 형성하는 후 스페이서(140)를 형성한다.
이어서, 콘택홀(109)과 비아홀(110)의 내부면에 각각 장벽층(141)을 형성할 수 있다. 이때, 장벽층(141)은 Ti, TiN, Ta, TaN, AlSiTiN, NiTi, TiBN, ZrBN, TiAlN, TiB2 또는 이들의 적층막, 예컨대 Ti/TiN, Ta/TaN 중 어느 하나로 형성할 수 있다. 장벽층(141)은 콘택홀(109), 특히 비아홀(110)의 폭이 감소되는 것을 최소화하기 위해 피복성이 우수한 ALD(Atomic Layer Deposition) 공정을 이용하여 100Å 이하의 두께, 바람직하게는 50~100Å 정도의 두께로 형성한다. 이외에도, MOCVD(Metal Organic Chemical Vapor Deposition), PVD(Physical Vapor Deposition) 공정으로도 형성할 수도 있다.
한편, 장벽층(141)을 형성하기 전에, 비아홀(110)의 내부면을 따라 스페이서(140) 상에 접착층(미도시)을 더 형성할 수도 있다. 이때, 접착층은 산화막으로 형성한다.
이어서, 콘택홀(109)과 비아홀(110)에 각각 전도성 물질을 매립시켜 콘택 플러그(111)와 정렬키(112)를 형성한다. 이때, 전도성 물질로는 Cu, Pt, W, Al 또는 이들 물질을 포함하는 합금막 중 어느 하나를 사용할 수 있다. 하지만, 전도성 물 질은 이들 물질에 제한되는 것은 아니며 전도성을 갖는 모든 금속 또는 합금막을 사용할 수 있다. 예컨대, 전도성 물질로 W을 사용하는 경우 CVD(Chemical Vapor Depostion) 공정 또는 ALD 공정으로 형성하고, Al을 사용하는 경우 CVD 공정으로 형성한다. 또한, Cu를 사용하는 경우에는 전기 도금법 또는 CVD 공정으로 형성한다.
한편, 콘택 플러그(111)와 정렬키(112)는 전술한 바와 같이 동시에 형성하거나 또는 콘택 플러그(111)를 먼저 형성한 후 정렬키(112)를 형성하거나, 또는 정렬키(112)를 형성한 후 콘택 플러그(111)를 형성할 수도 있다. 콘택 플러그(111)와 정렬키(112)를 동시에 형성하지 않는 경우에는 콘택 플러그(111)와 정렬키(112)를 서로 다른 물질로 형성할 수 있다. 예컨대, 콘택 플러그(111)는 불순물 이온이 도핑된 다결정실리콘막으로 형성하고, 정렬키(112)는 전술한 전도성 물질로 형성한다.
일례로, 콘택 플러그(111)와 정렬키(112) 형성방법을 설명하면 다음과 같다. 먼저, 콘택홀(109)이 매립되도록 불순물 이온이 도핑된 다결정실리콘막 또는 전술한 전도성 물질을 증착한 후 에치백(etch back) 공정 또는 CMP(Chemical Mechanical Polishing) 공정을 실시하여 콘택홀(109) 내부에 고립된 콘택 플러그(111)를 형성한다. 그런 다음, 비아홀(110)이 매립되도록 전도성 물질을 증착한 후 에치백 또는 CMP 공정을 실시하여 비아홀(110) 내부에 고립된 정렬키(112)를 형성한다.
이어서, 도 2d에 도시된 바와 같이, 복수 개의 금속 배선층(113, 116, 119, 122), 콘택 플러그(115, 118, 121), 층간 절연막(114, 117, 120, 123)을 형성한다. 예컨대, 복수 개의 배선층(113, 116, 119, 122) 중 최하부층(113)의 일부는 서로 전기적으로 분리되어 콘택 플러그(111)와 접속되고, 일부는 정렬키(112)와 접속된다.
배선층(113, 116, 119, 122)은 증착공정 및 식각공정을 통해 형성한다. 전도성 물질, 예컨대 금속 또는 적어도 2종류의 금속이 혼합된 합금막으로 형성한다. 바람직하게는 Al으로 형성한다. 콘택 플러그(115, 118, 121)는 해당 층간 절연막(114, 117, 120, 123) 내에 각각 다마신(damascene) 공정을 통해 형성하며, 상하로 적층된 배선층(113, 116, 119, 122)을 전기적으로 접속시키기 위해 전도성 물질, 예컨대 불순물 이온이 도핑된 다결정실리콘막, 금속 또는 적어도 2종류의 금속이 혼합된 합금막 중 선택된 어느 하나로 형성한다. 바람직하게는 W으로 형성한다. 층간 절연막(114, 117, 120, 123)은 BPSG, PSG, BSG, USG, TEOS 또는 HDP막 중 선택된 어느 하나의 산화막으로 형성하거나 이들이 2층 이상 적층된 적층막으로 형성할 수 있다. 또한, 층간 절연막(114, 117, 120)은 증착 후 CMP 공정을 통해 평탄화할 수 있다.
한편, 배선층(113, 116, 119, 122)과 콘택 플러그(115, 118, 121)의 층 수와 구조는 제한을 두지 않으며, 소자 설계에 따라 다양한 층 수 및 구조로 적용 가능하다.
이어서, 층간 절연막(123) 상에 보호층(passivation layer, 124)을 형성한다. 이때, 보호층(124)은 BPSG, PSG, BSG, USG, TEOS 또는 HDP막 중 선택된 막으로 형성할 수 있다. 바람직하게는 TEOS막 또는 HDP막을 이용하여 1000~40000Å의 두께로 형성한다. 또한, 보호층(124)은 질화막 또는 산화막과 질화막의 적층막으로 형성할 수도 있다.
이어서, 보호층(124)을 평탄화한다. 이때, 평탄화 공정은 CMP 공정으로 실시할 수 있다.
이어서, 보호층(124)의 치밀화를 도모하기 위해 열처리 공정을 실시할 수 있다. 이때, 열처리 공정은 퍼니스(furnace) 장비를 이용한 어닐링(annealing) 공정으로 실시할 수 있다.
이어서, 도 2e에 도시된 바와 같이, 도 2a 내지 도 2d까지의 공정을 통해 제조된 제1 기판(100A)과 제2 기판(200)을 접합(bonding)한다. 이때, 접합공정은 산화막-산화막 접합, 산화막-실리콘 접합, 산화막-금속막 접합, 산화막-접착부재-산화막 접합 또는 산화막-접착부재-실리콘 접합 방식 중 선택된 어느 하나의 방식을 사용한다.
예컨대, 산화막-산화막(제2 기판(200)상에 형성됨) 접합과 산화막-실리콘(실리콘 기판) 접합은 양쪽의 플라즈마 처리(plasma treatment)-O2 또는 N2 사용-와, 워터 처리(water treatment) 후 접합한다. 또한, 워터 처리 후 접합하는 방식 외에 아민 등의 화학 처리 후에 접합하는 방식의 적용도 가능하다. 산화막-금속막(제2 기판(200) 상에 형성됨) 접합 방법에서 금속막으로는 티타늄(Ti), 알루미늄(Al), 구리(Cu) 등의 금속을 사용할 수 있다. 산화막-접착부재-산화막 접합과 산화막-접 착부재-실리콘 접합 방법에서 접착부재로는 BCB(Benzo Cyclo Butene)를 사용할 수 있다.
이어서, 도 2f에 도시된 바와 같이, 백 그라인딩 공정을 실시하여 제1 기판(100A, 도 2e참조)의 배면을 그라인딩한다. 이때, 정렬키(112)가 매몰 산화층(100-2A)을 관통하는 구조로 형성된 경우 백 그라인딩 공정은 매몰 산화층(100-2A)이 노출될 때까지 실시하여 정렬키(112)를 노출시킨다. 이 과정에서 매몰 산화층(100-2A)이 일정 두께 제거될 수도 있다. 한편, 정렬키(112)가 매몰 산화층(100-2A)을 관통하지 않는 구조(매몰 산화층(100-2A) 내부로 일정 깊이 확장된 구조)로 형성된 경우 정렬키(112)가 노출되도록 매몰 산화층(100-2A) 또한 일정 두께 또는 전부를 제거하거나 별도의 식각공정을 실시하여 매몰 산화층(100-2A)을 식각할수도 있다.
이어서, 백 그라인딩 공정 후 매몰 산화층(100-2A) 상부에 잔류되는 반도체층(100-1A)을 제거하기 위한 식각공정을 실시한다. 이때, 식각공정은 건식식각공정 또는 습식식각공정으로 실시할 수 있다. 바람직하게는 습식식각공정으로 실시한다. 습식식각공정의 경우 스페이서(140)를 식각 장벽층으로 이용하여 실시한다. 이를 위해, 스페이서(140)와 반도체층(100-1A) 간의 식각 선택비가 높은 식각조건으로 실시한다.
이어서, 도 2g에 도시된 바와 같이, 정렬키(112)의 배면과 전기적으로 접속되도록 매몰 산화층(100-2A)의 배면에 복수 개의 패드(125)를 형성한다. 이때, 패드(125)는 전도성 물질, 예컨대 금속 또는 적어도 2종류의 금속이 혼합된 합금막 중 어느 하나로 형성할 수 있다. 바람직하게는 Al으로 형성한다. 또한, 패드(125) 각각은 매트릭스 형태로 배열된 복수 개의 정렬키(112)와 접속되도록 형성할 수 있다.
이어서, 도 2h에 도시된 바와 같이, 매몰 산화층(100-2B) 중 포토 다이오드(106)와 중첩되는 영역을 식각하여 제거한다. 즉, 포토 다이오드(106)와 중첩되는 영역에 매몰 산화층(100-2B)이 존재하지 않도록 매몰 산화층(100-2B)을 국부적으로 제거한다. 이로써, 포토 다이오드(106)와 중첩되는 영역의 제2 반도체층(100-3A)이 노출된다.
이어서, 도 2i에 도시된 바와 같이, 패드(125), 제2 반도체층(100-3A), 매몰 산화층(100-2B) 상부에 광 산란 방지막(126)을 형성한다. 이때, 광 산란 방지막(126)은 굴절률이 서로 다른 물질이 적층된 다층막으로 형성할 수 있다. 예컨대, 산화막과 질화막이 적층된 적층막(산화막/질화막 또는 질화막/산화막), 산화막과 탄소(carbon)가 함유된 막(SiC)이 적층된 적층막(산화막/SiC 또는 SiC/산화막)으로 형성한다.
그리고, 산화막은 TEOS, USG, HDP, BSG, PSG 또는 BPSG 중 어느 하나로 형성할 수 있다. 질화막은 실리콘질화막(SixNy, 여기서, x, y는 자연수) 또는 실리콘산화질화막(SixOyNz, 여기서, x, y는 자연수)으로 형성할 수 있다. 또한, 질화막은 실리콘질화막에서 비교적 안정화 상태로 결합된 Si3N4 대비 N-H 결합이 많은 N-H 부화(rich) 질화막으로 형성할 수 있다. 이때, N-H 부화 질화막은 실란(SiH4) 가스와 암모니아(NH3) 가스의 유량비(SiH4:NH3)를 1:1~1:20, 바람직하게는 1:10으로 실시하여 형성한다.
그리고, 질화막 또는, SiC은 얇은 두께로 형성한다. 바람직하게 산화막은 1000~10000Å의 두께로 형성하고, 질화막 또는 SiC은 100~5000Å의 두께로 형성한다.
한편, 광 산란 방지막(126)(다층막의 경우)은 제조공정의 안정성과 공정시간을 절감하기 위해 막 증착공정을 챔버의 이동없이 동일 챔버 내에서 인-시튜(in-situ) 방식으로 실시하는 것이 바람직하다. 하지만, 인-시튜 방식이 허락되지 않는 경우 막 증착공정시 서로 다른 챔버 내에서 익스-시튜(ex-situ) 방식으로 실시할 수도 있다.
이어서, 도 2j에 도시된 바와 같이, 광 산란 방지막(126) 상에 보호층(126)을 형성할 수 있다. 이때, 보호층(126)은 절연물질, 예컨대 산화막으로 형성할 수 있다.
이어서, 패드(125) 상부의 광 산란 방지막(126)이 일부 노출되도록 보호층(126)을 국부적으로 식각할 수도 있다.
이어서, 포토 다이오드(106)와 중첩되는 보호층(127) 상부에 칼라필터(128)와 마이크로 렌즈(130)를 순차적으로 형성한다. 이때, 보호층(127)과 칼라필터(128) 사이, 칼라필터(128)와 마이크로 렌즈(130) 사이에 각각 OCL(Over Coating Layer)로서 평탄화막(129)을 형성할 수 있다. 이때, 평탄화막은 유기물질로 형성할 수 있다.
이어서, 마이크로 렌즈(130), 광 산란 방지막(126) 및 보호층(127) 상에 LTO(Low Teperature Oxide)로 불리어지고 있는 저온 산화막(131)을 형성할 수 있다.
이어서, 도 2k에 도시된 바와 같이, 저온 산화막(131A)과 광 산란 방지막(126A)을 국부적으로 식각하여 와이어 본딩을 위해 패드(125)를 일부 또는 전부 노출시킨다.
이어서, 패키징 공정을 실시하여 제1 기판(100C)과 제2 기판(200)을 패키징한다. 이때, 패키징 공정은 와이어 본딩 공정과 절단(sawing) 공정을 포함한다. 여기서, 와이어 본딩은 패드(125)와 외부 칩을 와이어로 접속하는 방식으로 이루어진다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 CMOS 이미지 센서를 일례로 들어 설명하였으나, 후면 조사 방식을 이용한 이미지 센서, 그리고 3D 구조의 집적 소자에 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 후면 조사 이미지 센서를 도시한 단면도.
도 2a 내지 도 2k는 본 발명의 실시예1에 따른 후면 조사 이미지 센서의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 100A, 100B : 제1 기판(소자 웨이퍼) 101 : 소자 분리막
102 : 게이트 절연막 103 : 게이트 도전막
104 : 게이트 전극 105, 140 : 스페이서
106 : 수광소자(포토 다이오드) 107 : 소스 및 드레인 영역
108, 108A, 114, 117, 120, 123 : 층간 절연막
109 : 콘택홀 110 : 비아홀
111, 115, 118, 121 : 콘택 플러그 112 : 정렬 키
113, 116, 119, 122 : 배선층 124, 126 : 보호층
125 : 패드 126 : 광 산란 방지막
128 : 칼라필터 129 : 평탄화막
130 : 마이크로 렌즈 131 : 저온 산화막
200 : 제2 기판(핸들 웨이퍼)

Claims (32)

  1. 제1 기판 내에 형성된 수광소자;
    상기 수광소자를 포함하는 상기 제1 기판 상에 형성된 층간 절연막;
    상기 수광소자와 이격되어 상기 층간 절연막과 상기 제1 기판을 관통하여 형성된 비아홀;
    상기 비아홀의 내측벽에 형성된 스페이서;
    상기 비아홀이 매립되도록 형성된 정렬키;
    상기 층간 절연막 상에 다층으로 형성되고, 최하부층의 배면이 상기 정렬키와 접속된 배선층;
    상기 배선층을 덮도록 형성된 보호층;
    상기 제1 기판의 배면 상에 국부적으로 형성되어 상기 정렬키의 배면과 접속된 패드;
    상기 수광소자와 대응되도록 상기 제1 기판의 배면에 형성된 칼라필터 및 마이크로 렌즈
    를 포함하는 후면 조사 이미지 센서.
  2. 제 1 항에 있어서,
    상기 비아홀의 내부면을 따라 상기 스페이서와 상기 정렬키 사이에 형성된 장벽층을 더 포함하는 후면 조사 이미지 센서.
  3. 제 2 항에 있어서,
    상기 장벽층과 상기 스페이서 사이에 형성된 접착층을 더 포함하는 후면 조사 이미지 센서.
  4. 제 2 항에 있어서,
    상기 장벽층은 Ti, TiN, Ta, TaN, AlSiTiN, NiTi, TiBN, ZrBN, TiAlN, TiB2, Ti/TiN 또는 Ta/TaN로 이루어진 그룹 중에서 선택된 어느 하나로 이루어진 후면 조사 이미지 센서.
  5. 제 4 항에 있어서,
    상기 접착층은 산화막으로 이루어진 후면 조사 이미지 센서.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 스페이서는 상기 제1 기판과 식각 선택비가 높은 질화막으로 이루어진 후면 조사 이미지 센서.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제1 기판의 배면과 상기 칼라필터 사이에 형성된 광 산란 방지막을 더 포함하는 후면 조사 이미지 센서.
  8. 제 7 항에 있어서,
    상기 광 산란 방지막은 굴절률이 서로 다른 물질이 적층된 다층막으로 이루어진 후면 조사 이미지 센서.
  9. 제 8 항에 있어서,
    상기 다층막은 산화막과 질화막이 적층된 적층막으로 이루어지거나, 산화막과 탄소(carbon)가 함유된 막이 적층된 적층막으로 이루어진 후면 조사 이미지 센서.
  10. 제 9 항에 있어서,
    상기 탄소가 함유된 막은 SiC막인 후면 조사 이미지 센서.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 정렬키는 전도성 물질로 형성된 후면 조사 이미지 센서.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 정렬키는 복수 개로 형성된 후면 조사 이미지 센서.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 보호층과 접합된 제2 기판을 더 포함하는 후면 조사 이미지 센서.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제1 기판은 벌크(bulk) 기판, 에피텍셜(epitaxial) 기판 또는 SOI(Silicon On Insulator) 기판 중 선택된 어느 하나의 기판을 사용하는 후면 조사 이미지 센서.
  15. 제 14 항에 있어서,
    상기 정렬키는 상기 SOI 기판의 매몰 산화층을 관통하여 형성된 후면 조사 이미지 센서.
  16. 제1 기판 내에 수광소자를 형성하는 단계;
    상기 수광소자를 포함하는 상기 제1 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막과 상기 제1 기판을 일부 식각하여 비아홀을 형성하는 단계;
    상기 비아홀의 내측벽에 스페이서를 형성하는 단계;
    상기 비아홀이 매립되도록 정렬키를 형성하는 단계;
    상기 정렬키를 포함하는 상기 제1 기판 상에 다층의 배선층을 형성하는 단계;
    상기 배선층을 덮도록 보호층을 형성하는 단계;
    상기 보호층에 제2 기판을 접합하는 단계;
    상기 제1 기판의 배면으로 상기 정렬키의 배면을 노출시키는 단계;
    상기 정렬키의 배면과 접속되도록 상기 제1 기판의 배면에 국부적으로 패드를 형성하는 단계; 및
    상기 수광소자와 대응되도록 상기 제1 기판의 배면에 칼라필터 및 마이크로 렌즈를 형성하는 단계
    를 포함하는 후면 조사 이미지 센서의 제조방법.
  17. 제 16 항에 있어서,
    상기 스페이서를 형성하는 단계 후,
    상기 비아홀의 내부면을 따라 장벽층을 형성하는 단계를 더 포함하는 후면 조사 이미지 센서의 제조방법.
  18. 제 17 항에 있어서,
    상기 장벽층을 형성하는 단계 전,
    상기 비아홀의 내부면을 따라 접착층을 형성하는 단계를 더 포함하는 후면 조사 이미지 센서의 제조방법.
  19. 제 16 항에 있어서,
    상기 장벽층은 Ti, TiN, Ta, TaN, AlSiTiN, NiTi, TiBN, ZrBN, TiAlN, TiB2, Ti/TiN 또는 Ta/TaN로 이루어진 그룹 중에서 선택된 어느 하나로 이루어진 후면 조사 이미지 센서의 제조방법.
  20. 제 19 항에 있어서,
    상기 접착층은 산화막으로 이루어진 후면 조사 이미지 센서의 제조방법.
  21. 제 20 항에 있어서,
    상기 스페이서는 상기 제1 기판과 식각 선택비가 높은 질화막으로 이루어진 후면 조사 이미지 센서의 제조방법.
  22. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 패드를 형성하는 단계 후,
    상기 제1 기판의 배면 상에 광 산란 방지막을 형성하는 단계를 더 포함하는 후면 조사 이미지 센서의 제조방법.
  23. 제 22 항에 있어서,
    상기 광 산란 방지막은 굴절률이 서로 다른 물질이 적층된 다층막으로 이루어진 후면 조사 이미지 센서의 제조방법.
  24. 제 23 항에 있어서,
    상기 다층막은 산화막과 질화막이 적층된 적층막으로 이루어지거나, 산화막과 탄소(carbon)가 함유된 막이 적층된 적층막으로 이루어진 후면 조사 이미지 센서의 제조방법.
  25. 제 24 항에 있어서,
    상기 탄소가 함유된 막은 SiC막인 후면 조사 이미지 센서의 제조방법.
  26. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 정렬키는 전도성 물질로 형성하는 후면 조사 이미지 센서의 제조방법.
  27. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 정렬키는 복수 개로 형성하는 후면 조사 이미지 센서의 제조방법.
  28. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 제1 기판은 벌크(bulk) 기판, 에피텍셜(epitaxial) 기판 또는 SOI(Silicon On Insulator) 기판 중 선택된 어느 하나의 기판을 사용하는 후면 조사 이미지 센서의 제조방법.
  29. 제 28 항에 있어서,
    상기 정렬키는 상기 SOI 기판의 매몰 산화층을 관통하여 형성하는 후면 조사 이미지 센서의 제조방법.
  30. 제 28 항에 있어서,
    상기 정렬키의 배면을 노출시키는 단계는,
    상기 SOI 기판의 배면을 백 그라인딩(back grinding)하는 단계; 및
    상기 정렬키의 배면이 노출되도록 상기 매몰 산화층을 식각하는 단계
    를 포함하는 후면 조사 이미지 센서의 제조방법.
  31. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 패드를 형성하는 단계 후,
    상기 수광소자와 중첩되는 영역에 형성된 상기 매몰 산화층을 제거하는 단계를 더 포함하는 이미지 센서의 제조방법.
  32. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 칼라필터와 상기 마이크로 렌즈를 형성하는 단계 후,
    상기 제1 및 제2 기판을 패키징하는 단계를 더 포함하는 후면 조사 이미지 센서의 제조방법.
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