KR102500813B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 웨이퍼 레벨로 적층된 반도체 칩을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 구체적으로, 제1 기판, 상기 제1 기판 상의 제1 금속층들, 및 제1 비아 그룹을 포함하는 제1 서브 칩, 상기 제1 비아 그룹은 상기 제1 금속층들 사이에서 이들을 전기적으로 연결하는 비아들로 이루어지고; 제2 기판, 상기 제2 기판 상의 제2 금속층들, 및 제2 비아 그룹을 포함하는 제2 서브 칩, 상기 제2 비아 그룹은 상기 제2 금속층들 사이에서 이들을 전기적으로 연결하는 비아들로 이루어지며; 상기 제1 및 제2 서브 칩들 사이에서, 상기 제1 금속층들과 상기 제2 금속층들을 전기적으로 연결하는 연결부; 및 상기 제2 기판을 관통하여, 상기 제2 금속층들과 전기적으로 연결되는 관통 비아를 포함한다. 평면적 관점에서, 상기 제1 비아 그룹, 상기 제2 비아 그룹 및 상기 연결부 중 적어도 하나는, 상기 관통 비아와 이격된다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 웨이퍼 레벨로 적층된 반도체 칩을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
한편, 이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다.
본 발명이 해결하고자 하는 과제는 구조적으로 안정성이 높은 입출력단의 배선 구조를 갖는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구조적으로 안정성이 높은 입출력단의 배선 구조를 갖는 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 기판, 상기 제1 기판 상의 제1 금속층들, 및 제1 비아 그룹을 포함하는 제1 서브 칩, 상기 제1 비아 그룹은 상기 제1 금속층들 사이에서 이들을 전기적으로 연결하는 비아들로 이루어지고; 제2 기판, 상기 제2 기판 상의 제2 금속층들, 및 제2 비아 그룹을 포함하는 제2 서브 칩, 상기 제2 비아 그룹은 상기 제2 금속층들 사이에서 이들을 전기적으로 연결하는 비아들로 이루어지며; 상기 제1 및 제2 서브 칩들 사이에서, 상기 제1 금속층들과 상기 제2 금속층들을 전기적으로 연결하는 연결부; 및 상기 제2 기판을 관통하여, 상기 제2 금속층들과 전기적으로 연결되는 관통 비아를 포함할 수 있다. 평면적 관점에서, 상기 제1 비아 그룹, 상기 제2 비아 그룹 및 상기 연결부 중 적어도 하나는, 상기 관통 비아와 이격될 수 있다.
상기 반도체 소자는, 상기 제2 기판의 제1 면 상에 배치된 입출력(I/O) 패드를 더 포함하되, 상기 관통 비아의 일단은 상기 입출력 패드와 전기적으로 연결되고, 상기 제2 금속층들은, 상기 제1 면과 대향하는 상기 제2 기판의 제2 면 상에 배치될 수 있다.
평면적 관점에서, 상기 연결부는 상기 관통 비아와 이격될 수 있다.
평면적 관점에서, 상기 제1 비아 그룹 및 상기 제2 비아 그룹은 서로 실질적으로 중첩될 수 있다.
상기 제1 비아 그룹 및 상기 제2 비아 그룹 중 적어도 하나는 상기 연결부와 실질적으로 중첩될 수 있다.
상기 제1 비아 그룹 및 상기 제2 비아 그룹 중 적어도 하나는 상기 관통 비아와 실질적으로 중첩될 수 있다.
평면적 관점에서, 상기 제1 비아 그룹, 상기 제2 비아 그룹, 상기 연결부 및 상기 관통 비아는 모두 서로 이격될 수 있다.
상기 제1 비아 그룹의 상기 비아들은 서로 엇갈리며 배열되고, 상기 제2 비아 그룹의 상기 비아들은 서로 엇갈리게 배열될 수 있다.
상기 연결부의 직경은, 각각의 상기 비아들의 직경보다 크고, 상기 관통 비아의 직경보다 작을 수 있다.
상기 제1 및 제2 서브 칩들은 반도체 칩을 구성하고, 상기 반도체 칩은, 제3 면, 및 상기 제3 면에 대향하는 제4 면을 포함하고, 상기 제1 및 제2 기판들은 각각 상기 제3 및 제4 면들에 인접할 수 있다.
상기 반도체 소자는, 어느 하나의 상기 제1 금속층들 및 어느 하나의 상기 제2 금속층들 사이에 개재된 절연막을 더 포함하되, 상기 연결부는 상기 절연막을 관통하며 배치되고, 상기 어느 하나의 제1 금속층들 및 상기 어느 하나의 제2 금속층들은 각각 상기 제1 기판 및 상기 제2 기판으로부터 수직적으로 가장 멀리 이격될 수 있다.
상기 연결부는, 상기 제1 서브 칩에 인접하는 제1 연결 패턴, 및 상기 제2 서브 칩에 인접하는 제2 연결 패턴을 포함하며, 상기 제1 및 제2 연결 패턴들은 서로 직접 접촉할 수 있다.
상기 제1 및 제2 연결 패턴들은 각각 구리(Cu) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
상기 제1 서브 칩은 로직 칩(logic chip)이고, 상기 제2 서브 칩은 메모리 칩(memory chip)일 수 있다.
상기 제1 서브 칩은 로직 칩(logic chip)이고, 상기 제2 서브 칩은 픽셀 어레이 칩(pixel array chip)일 수 있다.
상기 제2 서브 칩은 적어도 하나의 광전 변환 소자를 포함할 수 있다.
상기 반도체 소자는, 상기 제2 기판의 제1 면 상에 배치된 입출력 패드; 및 상기 제1 면 상에 배치되며, 상기 입출력 패드와 수평적으로 이격된 적어도 하나의 마이크로 렌즈를 더 포함하되, 상기 관통 비아의 일단은 상기 입출력 패드와 전기적으로 연결되고, 상기 제2 금속층들은, 상기 제1 면과 대향하는 상기 제2 기판의 제2 면 상에 배치될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 기판, 및 상기 제1 기판 상의 제1 금속층들을 포함하는 제1 서브 칩; 제2 기판, 및 상기 제2 기판 상의 제2 금속층들을 포함하는 제2 서브 칩; 상기 제1 및 제2 서브 칩들 사이에서, 상기 제1 금속층들과 상기 제2 금속층들을 전기적으로 연결하는 연결부; 및 상기 제2 기판을 관통하여, 상기 제2 금속층들과 전기적으로 연결되는 관통 비아를 포함할 수 있다. 상기 제1 기판은, 상기 제1 금속층들, 상기 연결부, 및 상기 제2 금속층들을 사이에 두고 상기 제2 기판과 수직적으로 이격되며, 평면적 관점에서, 상기 연결부는 상기 관통 비아와 이격될 수 있다.
상기 제1 서브 칩은, 상기 제1 금속층들 사이에서 이들을 전기적으로 연결하는 비아들로 이루어진 제1 비아 그룹을 더 포함하고, 상기 제2 서브 칩은, 상기 제2 금속층들 사이에서 이들을 전기적으로 연결하는 비아들로 이루어진 제2 비아 그룹을 더 포함할 수 있다.
평면적 관점에서, 상기 제1 비아 그룹 및 상기 제2 비아 그룹은 서로 실질적으로 중첩될 수 있다.
평면적 관점에서, 상기 제1 비아 그룹, 상기 제2 비아 그룹, 상기 연결부 및 상기 관통 비아는 모두 서로 이격될 수 있다.
상기 반도체 소자는, 상기 관통 비아를 통해 상기 제2 금속층들과 전기적으로 연결되는 입출력(I/O) 패드를 더 포함하되, 상기 제2 기판은 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하고, 상기 입출력 패드는 상기 제1 면 상에 배치되며, 상기 제2 금속층들은 상기 제2 면 상에 배치될 수 있다.
상기 반도체 소자는, 상기 제1 서브 칩 및 상기 제2 서브 칩 사이에 개재된 절연막을 더 포함하되, 상기 연결부는 상기 절연막을 관통하며 배치될 수 있다.
상기 반도체 소자는, 상기 절연막의 상부 및 하부 중 적어도 하나에 배치되는 금속 확산 방지막을 더 포함할 수 있다.
상기 반도체 소자는, 상기 절연막의 내부에 배치되는 금속 확산 방지막을 더 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 제1 기판, 및 상기 제1 기판 상의 제1 층간 절연막을 포함하는 제1 서브 칩; 상기 제1 서브 칩 상에 수직 적층되는 제2 서브 칩, 상기 제2 서브 칩은 제2 기판, 및 상기 제2 기판 상의 제2 층간 절연막을 포함하고; 상기 제2 기판을 관통하는 관통 비아; 및 상기 제1 서브 칩 및 상기 제2 서브 칩 사이에서, 이들을 연결하는 삽입층을 포함할 수 있다. 상기 삽입층은: 상기 제1 층간 절연막 및 상기 제2 층간 절연막 사이에 개재된 절연막; 및 상기 절연막을 관통하며, 상기 관통 비아와 전기적으로 연결되는 연결부를 포함하고, 평면적 관점에서, 상기 연결부는 상기 관통 비아와 이격될 수 있다.
상기 제2 서브 칩은, 상기 관통 비아와 상기 연결부 사이에 배치된 복수개의 금속층들 및 비아들을 포함하고, 상기 연결부는 상기 금속층들 및 상기 비아들을 통해 상기 관통 비아와 전기적으로 연결될 수 있다.
상기 반도체 소자는, 상기 제2 서브 칩 상에 수직 적층되는 제3 서브 칩을 더 포함하되, 상기 관통 비아는 상기 제2 기판으로부터 연장되어 상기 제3 서브 칩을 관통할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 제1 기판 상에 제1 금속층들 및 제1 비아 그룹을 형성하는 것, 상기 제1 비아 그룹을 형성하는 것은 상기 제1 금속층들 사이에서 이들을 전기적으로 연결하는 비아들을 형성하는 것을 포함하고; 가장 위의 상기 제1 금속층 상에 제1 연결 패턴을 형성하는 것; 제2 기판 상에 제2 금속층들 및 제2 비아 그룹을 형성하는 것, 상기 제2 비아 그룹을 형성하는 것은 상기 제2 금속층들 사이에서 이들을 전기적으로 연결하는 비아들을 형성하는 것을 포함하며; 가장 위의 상기 제2 금속층 상에 제2 연결 패턴을 형성하는 것; 상기 제1 연결 패턴과 상기 제2 연결 패턴을 서로 마주보도록 결합하여, 연결부를 형성하는 것; 상기 제2 기판을 관통하여, 상기 제2 금속층들 중 일부를 노출하는 관통 홀을 형성하는 것, 상기 관통 홀은, 평면적 관점에서, 상기 제1 비아 그룹, 상기 제2 비아 그룹 및 상기 연결부 중 적어도 하나와 이격되도록 형성되고; 및 상기 관통 홀을 채우는 관통 비아를 형성하는 것을 포함할 수 있다.
상기 제조 방법은, 상기 제2 기판의 제1 면 상에, 상기 관통 비아의 일단과 전기적으로 연결되는 입출력(I/O) 패드를 형성하는 것을 더 포함하되, 상기 제2 금속층들은, 상기 제1 면과 대향하는 상기 제2 기판의 제2 면 상에 형성될 수 있다.
평면적 관점에서, 상기 관통 홀은 상기 연결부와 이격되도록 형성될 수 있다.
본 발명에 따른 반도체 소자는, 두 개 이상의 서브 칩들이 적층된 반도체 칩을 포함할 수 있다. 이때, 반도체 칩의 입출력단의 배선들, 연결부 및 관통 비아의 배치를 조절하여, 이들로부터 발생하는 스트레스를 효과적으로 분산시킬 수 있다. 결과적으로, 반도체 소자의 열화를 방지하고 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 칩을 설명하기 위한 것으로, 도 1의 M 영역을 확대한 단면도이다.
도 3은 본 발명의 비교예에 따른 반도체 칩을 설명하기 위한 것으로, 도 1의 M 영역을 확대한 단면도이다.
도 4a 내지 도 4d는 본 발명의 실시예들에 따른 반도체 칩을 제조하는 방법을 단면도들이다.
도 5 내지 도 8은 본 발명의 실시예들에 따른 반도체 칩을 설명하기 위한 것으로, 도 1의 M 영역을 확대한 단면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 칩을 설명하기 위한 것으로, 도 9의 M 영역을 확대한 단면도이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 12는 본 발명의 실시예들에 따른 픽셀 어레이에 포함된 단위 픽셀의 예를 나타내는 회로도이다.
도 13은 본 발명의 실시예들에 따른 이미지 센서 칩이 실장된 반도체 패키지에 관한 단면도이다.
도 14는 본 발명의 실시예들에 따른 이미지 센서 칩을 설명하기 위한 것으로, 도 13의 M 영역을 확대한 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 1을 참조하면, 패키지 기판(10) 상에 반도체 칩(20)이 실장될 수 있다. 일 예로, 상기 패키지 기판(10)은 인쇄회로기판(PCB)일 수 있다. 상기 패키지 기판(10)은, 이의 상면 및 바닥면에 각각 회로 패턴들(미도시)을 포함할 수 있다. 상기 회로 패턴들 중 일부는, 상기 패키지 기판(10)의 바닥면의 제1 외부 패드들(2)과 전기적으로 연결될 수 있다. 상기 패키지 기판(10)을 외부장치에 전기적으로 연결할 수 있는 솔더범프 또는 솔더볼과 같은 외부 단자들(4)이 상기 제1 외부 패드들(2)에 각각 부착될 수 있다. 한편, 상기 회로 패턴들 중 다른 일부는, 상기 패키지 기판(10)의 상면의 제2 외부 패드들(6)과 전기적으로 연결될 수 있다.
상기 반도체 칩(20)은 상기 패키지 기판(10)과 마주보는 제1 면(20a) 및 상기 제1 면(20a)에 대향하는 제2 면(20b)을 가질 수 있다. 구체적으로, 상기 반도체 칩(20)은 수직적으로 적층된 제1 서브 칩(CH1) 및 제2 서브 칩(CH2)을 포함할 수 있다. 상기 제1 및 제2 서브 칩들(CH1, CH2)은 웨이퍼 레벨에서 서로 물리 및 전기적으로 결합되어, 상기 반도체 칩(20)을 구성할 수 있다. 상기 제1 서브 칩(CH1)은 이의 내부에 제1 집적회로(IC1)를 포함할 수 있고, 상기 제2 서브 칩(CH2)은 이의 내부에 제2 집적회로(IC2)를 포함할 수 있다.
상기 반도체 칩(20)의 상기 제2 면(20b) 상에 본딩 패드들(8)이 배치될 수 있다. 상기 본딩 패드들(8)은 상기 제1 및 제2 집적회로들(IC1, IC2)과 전기적으로 연결될 수 있다. 즉, 상기 본딩 패드들(8)을 통해 상기 제1 및 제2 집적회로들(IC1, IC2)로 신호를 인가하거나 신호를 수신할 수 있다.
상기 반도체 칩(20)은 접착층(15)을 통해 상기 패키지 기판(10)에 부착될 수 있다. 상기 접착층(15)은, 상기 반도체 칩(20)의 상기 제1 면(20a) 및 상기 패키지 기판(10)의 상면 사이에 개재될 수 있다. 상기 접착층(15)은 에폭시, 실리콘 재질의 절연성 막, 또는 테이프일 수 있다.
와이어들(7)이 상기 반도체 칩(20)의 상기 본딩 패드들(8)과 상기 패키지 기판(10)의 상기 제2 외부 패드들(6)을 각각 전기적으로 연결할 수 있다. 상기 반도체 칩(20)은 상기 와이어들(7)를 통하여 외부의 콘트롤러(미도시)와 통신할 수 있다. 상기 콘트롤러로부터의 어드레스 및 커맨드 등을 포함하는 제어신호, 전압신호 및 기록 데이터 등은 상기 와이어들(7)을 통하여 상기 반도체 칩(20)으로 제공될 수 있다.
상기 패키지 기판(10) 상의 몰딩막(9)이 상기 반도체 칩(20) 및 상기 와이어들(7)을 덮을 수 있다. 상기 몰딩막(9)은 외부 환경으로부터 상기 반도체 칩(20) 및 상기 와이어들(7)을 보호할 수 있다. 상기 몰딩막(9)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 칩을 설명하기 위한 것으로, 도 1의 M 영역을 확대한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 칩(20)은 제1 서브 칩(CH1), 제2 서브 칩(CH2), 및 상기 제1 및 제2 서브 칩들(CH1, CH2) 사이의 삽입층(300)을 포함할 수 있다. 상기 제1 서브 칩(CH1) 및 상기 제2 서브 칩(CH2)은 서로 수직하게 적층될 수 있고, 상기 삽입층(300)은 상기 제1 및 제2 서브 칩들(CH1, CH2)을 물리 및 전기적으로 연결할 수 있다.
상기 제1 서브 칩(CH1)은 제1 집적회로(IC1)를 포함할 수 있고, 상기 제2 서브 칩(CH2)은 제2 집적회로(IC2)를 포함할 수 있다. 일 예로, 상기 제1 서브 칩(CH1)은 로직 칩일 수 있다. 상기 제1 집적회로(IC1)는 데이터를 연산하기 위한 로직 셀들, 상기 로직 셀들의 동작을 제어하기 위한 제어회로 및/또는 전원회로를 포함할 수 있다. 상기 제2 서브 칩(CH2)은 DRAM이나 플래시와 같은 메모리 칩일 수 있다. 상기 제2 집적회로(IC2)는 데이터를 저장하기 위한 메모리 셀들, 상기 메모리 셀들의 동작을 제어하기 위한 제어회로 및/또는 전원회로를 포함할 수 있다.
상기 제1 서브 칩(CH1)은, 제1 기판(100), 하부 층간 절연막들(110~180), 하부 금속층들(M11~M14), 및 하부 비아 그룹(V11~V13)을 포함할 수 있다. 상기 제1 기판(100)은 전면(100a) 및 후면(100b)을 가질 수 있다. 상기 후면(100b)은 도 1에 나타난 상기 반도체 칩(20)의 제1 면(20a)과 동일한 면일 수 있다. 상기 제1 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
상기 제1 집적회로(IC1)가 상기 제1 기판(100)의 상기 전면(100a) 상에 배치될 수 있다. 상기 제1 집적회로(IC1)는 복수개의 제1 트랜지스터들(TR1)을 포함할 수 있다. 상기 제1 트랜지스터들(TR1)은 상기 로직 셀들을 구성할 수 있다. 각각의 상기 제1 트랜지스터들(TR1)은 게이트 전극, 및 이의 양 측에 배치된 불순물 영역들을 포함할 수 있다. 상기 불순물 영역들은 상기 제1 기판(100) 내에 불순물로 도핑된 영역들일 수 있다. 나아가, 상기 제1 기판(100) 내에 형성된 소자 분리막들이 상기 제1 트랜지스터들(TR1)과 인접할 수 있다.
상기 하부 층간 절연막들(110~180)이 상기 제1 기판(100)의 상기 전면(100a) 상에 적층될 수 있다. 상기 하부 층간 절연막들(110~180)은 실리콘 산화물을 포함할 수 있다. 상기 제1 하부 층간 절연막(110)은 상기 제1 트랜지스터들(TR1)을 덮을 수 있다. 적어도 하나의 제1 콘택(CNT1)이 상기 제1 하부 층간 절연막(110)을 관통하여 상기 제1 트랜지스터들(TR1)의 상기 불순물 영역들 중 어느 하나와 연결될 수 있다.
제1 하부 금속층(M11), 제2 하부 금속층(M12), 제3 하부 금속층(M13), 및 제4 하부 금속층(M14)이 각각 상기 제2 하부 층간 절연막(120), 상기 제4 하부 층간 절연막(140), 상기 제6 하부 층간 절연막(160), 및 제8 하부 층간 절연막(180) 내에 배치될 수 있다. 상기 하부 비아 그룹(V11~V13)은 제1 내지 제3 하부 비아들(V11, V12, V13)을 포함할 수 있다. 상기 제1 내지 제3 하부 비아들(V11, V12, V13)은 각각 상기 제3 하부 층간 절연막(130), 상기 제5 하부 층간 절연막(150), 및 제7 하부 층간 절연막(170) 내에 배치될 수 있다. 상기 제1 내지 제3 하부 비아들(V11, V12, V13)은 상기 하부 금속층들(M11~M14)을 수직적으로 연결할 수 있다.
본 발명의 실시예들에 있어서, 상기 하부 비아 그룹(V11~V13)은, 후술할 연결부(310)와 상기 제1 트랜지스터들(TR1)을 수직적으로 연결시킬 수 있는 비아들(예를 들어, 상기 제1 내지 제3 하부 비아들(V11, V12, V13))의 묶음으로 정의될 수 있다. 즉, 상기 연결부(310)로부터 인가되는 입출력(I/O) 신호는 상기 하부 비아 그룹(V11~V13)을 통해 상기 제1 트랜지스터들(TR1)로 전달될 수 있다.
상기 제1 내지 제3 하부 비아들(V11, V12, V13)은 서로 엇갈리게 배열될 수 있다. 즉, 서로 수직적으로 인접하는 두 개의 하부 비아들은 서로 수직적으로 중첩되지 않을 수 있다. 예를 들어, 상기 제1 및 제2 하부 비아들(V11, V12)은 서로 수직적으로 중첩되지 않으며, 상기 제2 및 제3 하부 비아들(V12, V13)은 서로 수직적으로 중첩되지 않을 수 있다.
상기 제1 하부 금속층(M11)은 상기 제1 콘택(CNT1)과 전기적으로 연결될 수 있다. 이로써, 상기 하부 금속층들(M11~M14)은 상기 제1 트랜지스터들(TR1)과 전기적으로 연결될 수 있다. 일 예로, 상기 하부 금속층들(M11~M14) 및 상기 하부 비아 그룹(V11~V13)은 구리(Cu) 또는 텅스텐(W)과 같은 금속을 포함할 수 있다.
일 예로, 도시되진 않았지만, 상기 하부 층간 절연막들(110~180) 내에는 적어도 하나의 금속 확산 방지막이 배치될 수 있다. 상기 금속 확산 방지막은 SiN, SiCN, SiOCN, SiON 또는 SiC를 포함할 수 있다. 상기 금속 확산 방지막에 의해, 상기 하부 층간 절연막들(110~180) 내에 배치된 상기 하부 금속층들(M11~M14) 및 상기 하부 비아 그룹(V11~V13)으로부터 금속이 확산되는 것을 방지할 수 있다.
상기 제2 서브 칩(CH2)은, 제2 기판(200), 상부 층간 절연막들(210~280), 상부 금속층들(M21~M24), 및 상부 비아 그룹(V21~V23)을 포함할 수 있다. 상기 제2 기판(200)은 전면(200a) 및 후면(200b)을 가질 수 있다. 상기 후면(200b)은 도 1에 나타난 상기 반도체 칩(20)의 제2 면(20b)과 동일한 면일 수 있다. 상기 제2 기판(200)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
상기 제2 집적회로(IC2)가 상기 제2 기판(200)의 상기 전면(200a) 상에 배치될 수 있다. 상기 제2 집적회로(IC2)는 복수개의 제2 트랜지스터들(TR2)을 포함할 수 있다. 상기 제2 트랜지스터들(TR2)은 상기 메모리 셀들을 구성할 수 있다. 각각의 상기 제2 트랜지스터들(TR2)은 게이트 전극, 및 이의 양 측에 배치된 불순물 영역들을 포함할 수 있다. 상기 불순물 영역들은 상기 제2 기판(200) 내에 불순물로 도핑된 영역들일 수 있다. 나아가, 상기 제2 기판(200) 내에 형성된 소자 분리막이 상기 제2 트랜지스터들(TR2)과 인접할 수 있다.
상기 상부 층간 절연막들(210~280)이 상기 제2 기판(200)의 상기 전면(200a) 상에 적층될 수 있다. 상기 상부 층간 절연막들(210~280)은 실리콘 산화물을 포함할 수 있다. 상기 제1 상부 층간 절연막(210)은 상기 제2 트랜지스터들(TR2)을 덮을 수 있다. 적어도 하나의 제2 콘택(CNT2)이 상기 제1 상부 층간 절연막(210)을 관통하여 상기 제2 트랜지스터들(TR2)의 상기 불순물 영역들 중 어느 하나와 연결될 수 있다.
제1 상부 금속층(M21), 제2 상부 금속층(M22), 제3 상부 금속층(M23), 및 제4 상부 금속층(M24)이 각각 상기 제2 상부 층간 절연막(220), 상기 제4 상부 층간 절연막(240), 상기 제6 상부 층간 절연막(260), 및 제8 상부 층간 절연막(280) 내에 배치될 수 있다. 상기 상부 비아 그룹(V21~V23)은 제1 내지 제3 상부 비아들(V21, V22, V23)을 포함할 수 있다. 상기 제1 내지 제3 상부 비아들(V21, V22, V23)은 각각 상기 제3 상부 층간 절연막(230), 상기 제5 상부 층간 절연막(250), 및 제7 상부 층간 절연막(270) 내에 배치될 수 있다. 상기 제1 내지 제3 상부 비아들(V21, V22, V23)은 상기 상부 금속층들(M21~M24)을 수직적으로 연결할 수 있다.
본 발명의 실시예들에 있어서, 상기 상부 비아 그룹(V21~V23)은, 후술할 관통 비아(TSV)와 연결부(310)를 수직적으로 연결시킬 수 있는 비아들(예를 들어, 상기 제1 내지 제3 상부 비아들(V21, V22, V23))의 묶음으로 정의될 수 있다. 즉, 상기 관통 비아(TSV)로부터 인가되는 입출력(I/O) 신호는 상기 상부 비아 그룹(V21~V23)을 통해 상기 연결부(310)로 전달될 수 있다.
상기 제1 내지 제3 상부 비아들(V21, V22, V23)은 서로 엇갈리게 배열될 수 있다. 즉, 서로 수직적으로 인접하는 두 개의 상부 비아들은 서로 수직적으로 중첩되지 않을 수 있다. 예를 들어, 상기 제1 및 제2 상부 비아들(V21, V22)은 서로 수직적으로 중첩되지 않으며, 상기 제2 및 제3 상부 비아들(V22, V23)은 서로 수직적으로 중첩되지 않을 수 있다.
상기 제1 상부 금속층(M21)은 상기 제2 콘택(CNT2)과 전기적으로 연결될 수 있다. 이로써, 상기 상부 금속층들(M21~M24)은 상기 제2 트랜지스터들(TR2)과 전기적으로 연결될 수 있다. 일 예로, 상기 상부 금속층들(M21~M24) 및 상기 상부 비아 그룹(V21~V23)은 구리(Cu) 또는 텅스텐(W)과 같은 금속을 포함할 수 있다.
일 예로, 도시되진 않았지만, 상기 상부 층간 절연막들(210~280) 내에는 적어도 하나의 금속 확산 방지막이 배치될 수 있다. 상기 금속 확산 방지막에 의해, 상기 상부 층간 절연막들(210~280) 내에 배치된 상기 상부 금속층들(M21~M24) 및 상기 상부 비아 그룹(V21~V23)으로부터 금속이 확산되는 것을 방지할 수 있다.
상기 삽입층(300)은 상기 하부 금속층들(M11~M14)과 상기 상부 금속층들(M21~M24)을 전기적으로 연결하는 연결부(310)를 포함할 수 있다. 상기 연결부(310)는 구리(Cu) 및 텅스텐(W)과 같은 금속을 포함할 수 있다.
구체적으로, 상기 연결부(310)는 적어도 하나의 상기 하부 금속층들(M11~M14)과 전기적으로 연결되는 제1 연결 패턴(310a), 및 적어도 하나의 상기 상부 금속층들(M21~M24)과 전기적으로 연결되는 제2 연결 패턴(310b)을 포함할 수 있다. 일 예로, 상기 제1 연결 패턴(310a)은 최상부의 상기 제4 하부 금속층(M14)과 연결될 수 있고, 상기 제2 연결 패턴(310b)은 최하부의 상기 제4 상부 금속층(M24)과 연결될 수 있다. 상기 제1 연결 패턴(310a) 및 상기 제2 연결 패턴(310b)은 서로 직접 접촉하여, 전기적으로 연결될 수 있다.
상기 삽입층(300)은 절연막(350)을 더 포함할 수 있다. 상기 연결부(310)는 상기 절연막(350)을 관통하여 배치될 수 있다. 구체적으로, 상기 절연막(350)은 제1 절연막(350a) 및 제2 절연막(350b)을 포함할 수 있다. 상기 제1 연결 패턴(310a)은 상기 제1 절연막(350a) 내에 배치될 수 있고, 상기 제2 연결 패턴(310b)은 상기 제2 절연막(350b) 내에 배치될 수 있다. 일 예로, 상기 절연막(350)은 실리콘 산화막을 포함할 수 있다.
상기 절연막(350) 내에 적어도 하나의 금속 확산 방지막(360)이 삽입될 수 있다. 일 예로, 상기 금속 확산 방지막(360)은 상기 제1 절연막(350a) 아래에 배치되는 제1 금속 확산 방지막(360a), 상기 제2 절연막(350b) 상에 배치되는 제3 금속 방지막(360c) 및 상기 제1 및 제2 절연막들(350a, 350b) 사이에 배치되는 제2 금속 방지막(360b)을 포함할 수 있다. 상기 금속 확산 방지막(360)은 SiN, SiCN, SiOCN, SiON 또는 SiC를 포함할 수 있다. 상기 금속 확산 방지막(360)에 의해 상기 연결부(310)로부터 금속 성분이 확산되는 것을 억제할 수 있다.
상기 반도체 칩(20)은 상기 제2 기판(200)을 관통하는 적어도 하나의 관통 비아(TSV)를 더 포함할 수 있다. 상기 관통 비아(TSV)는 상기 제2 기판(200)의 상기 후면(200b) 및 상기 전면(200a)을 모두 관통할 수 있다. 나아가, 상기 관통 비아(TSV)는 상기 상부 층간 절연막들(210~280) 중 일부, 예를 들어 제1 상부 층간 절연막(210)을 더 관통할 수 있다. 이로써, 상기 관통 비아(TSV)는 적어도 하나의 상기 상부 금속층들(M21~M24)과 전기적으로 연결될 수 있다. 일 예로, 상기 관통 비아(TSV)는 최상부의 상기 제1 상부 금속층(M21)과 연결될 수 있다. 한편, 상기 관통 비아(TSV)는 구리(Cu) 및 텅스텐(W)과 같은 금속을 포함할 수 있다.
상기 관통 비아(TSV)는, 상기 하부 비아 그룹(V11~V13), 상기 상부 비아 그룹(V21~V23) 및 상기 연결부(310)와 비교하여 더 큰 부피를 가질 수 있다. 일 예로, 상기 관통 비아(TSV)의 직경은 상기 연결부(310)의 직경보다 더 클 수 있다.
본 발명의 실시예들에 있어서, 평면적 관점에서, 상기 하부 비아 그룹(V11~V13), 상기 상부 비아 그룹(V21~V23) 및 상기 연결부(310) 중 적어도 하나는, 상기 관통 비아(TSV)와 이격될 수 있다. 다시 말하면, 상기 하부 비아 그룹(V11~V13), 상기 상부 비아 그룹(V21~V23) 및 상기 연결부(310) 중 적어도 하나는, 상기 관통 비아(TSV)와 수직적으로 중첩되지 않을 수 있다.
일 예로, 평면적 관점에서, 상기 하부 비아 그룹(V11~V13), 상기 상부 비아 그룹(V21~V23), 상기 연결부(310), 및 상기 관통 비아(TSV)는 모두 서로 이격될 수 있다. 구체적으로, 상기 관통 비아(TSV)는 상기 상부 비아 그룹(V21~V23)을 구성하는 비아들(예를 들어, 상기 제1 내지 제3 상부 비아들(V21, V22, V23)) 모두와 수직적으로 중첩되지 않을 수 있다. 상기 연결부(310)는 상기 상부 비아 그룹(V21~V23)을 구성하는 비아들 모두와 수직적으로 중첩되지 않을 수 있다. 나아가, 상기 연결부(310)는 상기 하부 비아 그룹(V11~V13)을 구성하는 비아들(예를 들어, 상기 제1 내지 제3 하부 비아들(V11, V12, V13)) 모두와 수직적으로 중첩되지 않을 수 있다. 특히, 상기 관통 비아(TSV)는 상기 연결부(310)와 수직적으로 중첩되지 않을 수 있다.
도 3은 본 발명의 비교예에 따른 반도체 칩을 설명하기 위한 것으로, 도 1의 M 영역을 확대한 단면도이다. 도 1 및 도 3을 참조하면, 하부 비아 그룹(V11~V13), 상부 비아 그룹(V21~V23), 연결부(310), 및 관통 비아(TSV)는 모두 서로 수직적으로 중첩될 수 있다. 나아가, 제1 내지 제3 하부 비아들(V11, V12, V13)은 서로 정렬되어 배열될 수 있고, 제1 내지 제3 상부 비아들(V21, V22, V23)은 서로 정렬되어 배열될 수 있다.
여기서, 상기 상부 비아 그룹(V21~V23)이 상기 관통 비아(TSV)와 수직적으로 중첩되었다는 의미는, 상기 상부 비아 그룹(V21~V23)을 구성하는 비아들 중 적어도 하나 이상이 상기 관통 비아(TSV)와 수직적으로 중첩됨을 말할 수 있다. 하부 비아 그룹(V21~V23)의 경우도 동일할 수 있다.
한편, 반도체 칩(20)의 동작 시, 상기 반도체 칩(20) 내부의 온도가 상승하면서 상기 내부의 금속들이 팽창할 수 있다. 상대적으로 부피가 큰 상기 관통 비아(TSV)와 상기 연결부(310)는 더욱 크게 팽창하여, 주변에 스트레스(stress)를 인가할 수 있다. 도 3에 나타난 바와 같이, 만약 상기 하부 비아 그룹(V11~V13), 상기 상부 비아 그룹(V21~V23), 상기 연결부(310), 및 상기 관통 비아(TSV)가 모두 서로 수직적으로 중첩되도록 배치될 경우, 스트레스가 수직적으로 중첩되어 상기 반도체 칩(20)의 내부에 열화가 발생할 수 있다.
다시 도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 반도체 칩(20)은, 앞서 설명한 도 3과 달리 상기 하부 비아 그룹(V11~V13), 상기 상부 비아 그룹(V21~V23) 및 상기 연결부(310) 중 적어도 하나는, 가장 부피가 큰 상기 관통 비아(TSV)와 수직적으로 중첩되지 않을 수 있다. 이로써, 이들로부터 발생한 스트레스가 분산되어, 상기 반도체 칩(20)의 구조적 안정성이 향상될 수 있다. 결과적으로, 반도체 소자의 열화를 방지하고 신뢰성을 향상시킬 수 있다.
상기 제2 기판(200)의 상기 후면(200b) 상에 본딩 패드(8)가 배치될 수 있다. 일 예로, 상기 본딩 패드(8)는 입출력(I/O) 신호가 인가되는 입출력(I/O) 패드일 수 있다. 상기 본딩 패드(8)는 상기 후면(200b)을 관통하는 상기 관통 비아(TSV)와 전기적으로 연결될 수 있다. 결과적으로, 상기 본딩 패드(8)로 인가된 입출력(I/O) 신호는, 상기 관통 비아(TSV) 및 상기 상부 금속층들(M21~M24)을 통해 상기 제2 집적회로(IC2)에 인가될 수 있다. 나아가, 상기 본딩 패드(8)로 인가된 입출력(I/O) 신호는, 상기 관통 비아(TSV), 상기 상부 금속층들(M21~M24), 상기 상부 비아 그룹(V21~V23), 상기 연결부(310), 상기 하부 금속층들(M11~M14), 및 상기 하부 비아 그룹(V11~V13)을 통해 상기 제1 집적회로(IC1)에 인가될 수 있다.
도 4a 내지 도 4d는 본 발명의 실시예들에 따른 반도체 칩을 제조하는 방법을 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 반도체 칩과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 4a를 참조하면, 제1 서브 칩(CH1)을 준비할 수 있다. 구체적으로, 제1 기판(100) 상에 제1 집적회로(IC1)를 형성할 수 있다. 이어서, 상기 제1 집적회로(IC1)를 덮는 하부 층간 절연막들(110~180)을 형성할 수 있다. 이때, 상기 하부 층간 절연막들(110~180) 내에 하부 금속층들(M11~M14), 및 하부 비아 그룹(V11~V13)을 형성할 수 있다.
상기 제1 서브 칩(CH1)은 전면(CH1a) 및 상기 전면(CH1a)과 대향하는 후면(CH1b)을 가질 수 있다. 상기 제1 서브 칩(CH1)의 상기 전면(CH1a) 상에 제1 절연막(350a)이 형성될 수 있다. 이어서, 상기 제1 절연막(350a)을 관통하는 제1 연결 패턴(310a)이 형성될 수 있다. 상기 제1 연결 패턴(310a)은 상기 하부 금속층들(M11~M14)과 전기적으로 연결될 수 있다. 추가적으로, 상기 제1 절연막(350a)의 하부 및 상부에 각각 제1 금속 확산 방지막(360a) 및 제2 금속 방지막(360b)이 형성될 수 있다.
도 4b를 참조하면, 제2 서브 칩(CH2)을 준비할 수 있다. 구체적으로, 제2 기판(200) 상에 제2 집적회로(IC2)를 형성할 수 있다. 이어서, 상기 제2 집적회로(IC2)를 덮는 상부 층간 절연막들(210~280)을 형성할 수 있다. 이때, 상기 상부 층간 절연막들(210~280) 내에 상부 금속층들(M21~M24), 및 상부 비아 그룹(V21~V23)을 형성할 수 있다.
상기 제2 서브 칩(CH2)은 전면(CH2a) 및 상기 전면(CH2a)과 대향하는 후면(CH2b)을 가질 수 있다. 상기 제2 서브 칩(CH2)의 상기 전면(CH2a) 상에 제2 절연막(350b)이 형성될 수 있다. 이어서, 상기 제2 절연막(350b)을 관통하는 제2 연결 패턴(310b)이 형성될 수 있다. 상기 제2 연결 패턴(310b)은 상기 상부 금속층들(M21~M24)과 전기적으로 연결될 수 있다. 추가적으로, 상기 제2 절연막(350b)의 하부 및 상부에 각각 제3 금속 확산 방지막(360c) 및 제2 금속 방지막(360b)이 형성될 수 있다.
도 4c를 참조하면, 상기 제1 서브 칩(CH1)의 상기 전면(CH1a) 및 상기 제2 서브 칩(CH2)의 상기 전면(CH2a)이 서로 마주보도록 상기 제1 및 제2 서브 칩들(CH1, CH2)을 적층할 수 있다. 이때, 상기 제1 연결 패턴(310a) 및 상기 제2 연결 패턴(310b)은 서로 물리 및 전기적으로 결합되어, 연결부(310)를 형성할 수 있다. 상기 연결부(310), 상기 하부 및 상부 금속층들(M11~M14, M21~M24), 및 상기 하부 및 상부 비아 그룹들(V11~V13, V21~V23)을 통해, 상기 제1 집적회로(IC1) 및 상기 제2 집적회로(IC2)는 전기적으로 연결될 수 있다.
도 4d를 참조하면, 상기 제2 기판(200)을 관통하는 관통 홀(TH)이 형성될 수 있다. 상기 관통 홀(TH)은 상기 제2 기판(200)의 후면(200b) 및 전면(200a)을 모두 관통하도록 형성될 수 있다. 나아가, 상기 관통 홀(TH)은 제1 상부 층간 절연막(210)도 관통하도록 형성될 수 있다. 이로써, 상기 관통 홀(TH)에 의해 제1 상부 금속층(M21)이 외부로 노출될 수 있다.
평면적 관점에서, 상기 관통 홀(TH)은 상기 하부 비아 그룹(V11~V13), 상기 상부 비아 그룹(V21~V23) 및 상기 연결부(310) 중 적어도 하나와 이격되도록 형성될 수 있다. 일 예로, 상기 관통 홀(TH)은 상기 하부 비아 그룹(V11~V13), 상기 상부 비아 그룹(V21~V23) 및 상기 연결부(310) 모두와 수직적으로 중첩되지 않을 수 있다.
다시 도 2를 참조하면, 상기 관통 홀(TH)을 도전 물질(예를 들어, 구리(Cu) 또는 텅스텐(W))로 채워, 관통 비아(TSV)가 형성될 수 있다. 이어서, 상기 관통 비아(TSV) 상에 본딩 패드(8)가 형성될 수 있다. 즉, 상기 본딩 패드(8)는 상기 제2 기판(200)의 상기 후면(200b) 상에 형성되어, 상기 관통 비아(TSV)와 전기적으로 연결될 수 있다.
도 5 내지 도 8은 본 발명의 실시예들에 따른 반도체 칩을 설명하기 위한 것으로, 도 1의 M 영역을 확대한 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 반도체 칩과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 1 및 도 5를 참조하면, 평면적 관점에서, 상부 비아 그룹(V21~V23) 및 하부 비아 그룹(V11~V13)은 실질적으로 서로 중첩될 수 있다. 다만, 상기 하부 및 상부 비아 그룹들(V11~V13, V21~V23)은, 관통 비아(TSV) 및 연결부(310)와 모두 수직적으로 중첩되지 않을 수 있다.
여기서, 상기 상부 비아 그룹(V21~V23)이 상기 하부 비아 그룹(V11~V13)과 수직적으로 중첩되었다는 의미는, 상기 상부 비아 그룹(V21~V23)을 구성하는 비아들 중 적어도 하나가 상기 하부 비아 그룹(V11~V13)을 구성하는 비아들 중 적어도 하나와 수직적으로 중첩됨을 말할 수 있다.
도 1 및 도 6을 참조하면, 평면적 관점에서, 상부 비아 그룹(V21~V23), 연결부(310) 및 하부 비아 그룹(V11~V13)은 실질적으로 서로 중첩될 수 있다. 그러나, 이들은 관통 비아(TSV)와 수직적으로 중첩되지 않을 수 있다.
도 1 및 도 7을 참조하면, 평면적 관점에서, 관통 비아(TSV), 상부 비아 그룹(V21~V23) 및 하부 비아 그룹(V11~V13)은 실질적으로 서로 중첩될 수 있다. 그러나, 이들은 연결부(310)와 수직적으로 중첩되지 않을 수 있다.
도 1 및 도 8을 참조하면, 평면적 관점에서, 상부 비아 그룹(V21~V23) 및 하부 비아 그룹(V11~V13)은 실질적으로 서로 중첩될 수 있다. 한편, 평면적 관점에서, 관통 비아(TSV) 및 연결부(310)는 실질적으로 서로 중첩될 수 있다. 다만, 상기 하부 및 상부 비아 그룹들(V11~V13, V21~V23)은, 상기 관통 비아(TSV) 및 상기 연결부(310)와 모두 수직적으로 중첩되지 않을 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다. 도 10은 본 발명의 실시예들에 따른 반도체 칩을 설명하기 위한 것으로, 도 9의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 반도체 패키지 및 반도체 칩과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 9 및 도 10을 참조하면, 패키지 기판(10) 상에 반도체 칩(20)이 실장될 수 있다. 구체적으로, 상기 반도체 칩(20)은 수직적으로 적층된 제1 내지 제3 서브 칩(CH3)들(CH1, CH2, CH3)을 포함할 수 있다. 상기 제1 내지 제3 서브 칩(CH3)들(CH1, CH2, CH3)은 웨이퍼 레벨에서 서로 물리 및 전기적으로 결합되어, 상기 반도체 칩(20)을 구성할 수 있다. 상기 제1 서브 칩(CH1)은 이의 내부에 제1 집적회로(IC1)를 포함할 수 있고, 상기 제2 서브 칩(CH2)은 이의 내부에 제2 집적회로(IC2)를 포함할 수 있고, 상기 제3 서브 칩(CH3)은 이의 내부에 제3 집적회로(IC3)를 포함할 수 있다. 일 예로, 상기 제3 서브 칩(CH3)은 DRAM이나 플래시와 같은 메모리 칩일 수 있다. 상기 제3 집적회로(IC3)는 데이터를 저장하기 위한 메모리 셀들, 상기 메모리 셀들의 동작을 제어하기 위한 제어회로 및/또는 전원회로를 포함할 수 있다.
구체적으로, 상기 제2 서브 칩(CH2)의 제2 기판(200) 상에 상기 제3 서브 칩(CH3)이 배치될 수 있다. 상기 제3 서브 칩(CH3)은, 제3 기판(400), 추가 층간 절연막들(410~470), 추가 금속층들(M31~M33), 및 추가 비아 그룹(V31, V32)을 포함할 수 있다. 상기 제3 집적회로(IC3)가 상기 제3 기판(400)의 전면(400a) 상에 배치될 수 있다. 상기 제3 집적회로(IC3)는 복수개의 제3 트랜지스터들(TR3)을 포함할 수 있다. 적어도 하나의 제3 콘택(CNT3)이 상기 제1 추가 층간 절연막(410)을 관통하여 적어도 하나의 상기 제3 트랜지스터들(TR3)과 전기적으로 연결될 수 있다. 최하부의 상기 추가 층간 절연막(470)이 상기 제2 기판(200)과 직접 결합될 수 있다.
상기 반도체 칩(20)은, 상기 제3 서브 칩(CH3) 및 상기 제2 기판(200)을 관통하는 적어도 하나의 관통 비아(TSV)를 더 포함할 수 있다. 상기 관통 비아(TSV)는 상기 제3 서브 칩(CH3)을 완전히 관통하면서, 적어도 하나의 상기 추가 금속층들(M31~M33)과 전기적으로 연결될 수 있다. 일 예로, 상기 관통 비아(TSV)는 최상부의 제1 추가 금속층(M31)과 연결될 수 있다. 나아가, 상기 관통 비아(TSV)는 상기 제2 기판(200) 및 제1 상부 층간 절연막(210)을 더 관통하여, 적어도 하나의 상부 금속층들(M21~M24)과 전기적으로 연결될 수 있다. 이로써, 상기 관통 비아(TSV)를 통해 상기 제3 서브 칩(CH3)과 상기 제2 서브 칩(CH2)은 서로 전기적으로 연결될 수 있다.
상기 제3 기판(400)의 후면(400b) 상에 본딩 패드(8)가 배치될 수 있다. 일 예로, 상기 본딩 패드(8)는 입출력(I/O) 신호가 인가되는 입출력(I/O) 패드일 수 있다. 상기 본딩 패드(8)는 상기 후면(400b)을 관통하는 상기 관통 비아(TSV)와 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 칩은 3개의 서브 칩들(CH1, CH2, CH3)이 적층된 것을 예시하나, 추가적인 서브 칩들이 상기 제3 서브 칩(CH3) 상에 더 적층될 수도 있다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다. 도 11의 이미지 센서는 씨모스 이미지 센서(CMOS image sensor)를 예시적으로 설명한다.
도 11을 참조하면, 상기 이미지 센서는 픽셀 어레이(PA) 및 신호 처리부(CC)를 포함할 수 있다.
상기 픽셀 어레이(PA)는 입사광을 변환하여 전기 신호를 발생할 수 있다. 상기 픽셀 어레이(PA)는 매트릭스 형태로 배치된 복수의 단위 픽셀들(도시되지 않음)을 포함할 수 있다. 상기 픽셀 어레이(PA)는 상기 신호 처리부(CC)로부터 다양한 구동 신호들에 의해 구동될 수 있으며, 변환된 전기적 신호를 상기 신호 처리부(CC)에 제공할 수 있다.
상기 신호 처리부(CC)는 상기 전기 신호를 처리하여 이미지 데이터를 생성할 수 있다. 상기 신호 처리부(CC)는 로우 드라이버(row driver), 상관 이중 샘플러(correlated double sampler: CDS), 아날로그-디지털 컨버터(analog-to-digital converter: ADC) 및 타이밍 컨트롤러(timing controller)를 포함할 수 있다.
상기 로우 드라이버는 상기 픽셀 어레이(PA)의 각 로우(row)에 연결되고, 상기 각 로우를 구동하는 구동 신호를 생성할 수 있다. 예를 들어, 상기 로우 드라이버는 상기 픽셀 어레이(PA)에 포함된 상기 복수의 단위 픽셀들을 로우 단위로 구동할 수 있다.
상기 CDS부는 커패시터, 스위치 등을 이용하여 상기 단위 픽셀들의 리셋(reset) 상태를 나타내는 기준 전압과 입사광에 상응하는 신호 성분을 나타내는 출력 전압의 차이를 구하여 상관 이중 샘플링을 수행하고, 유효한 신호 성분에 상응하는 아날로그 샘플링 신호를 출력할 수 있다. 상기 CDS부는 상기 픽셀 어레이(PA)의 컬럼 라인들과 각각 연결된 복수의 CDS 회로들을 포함하고, 상기 유효한 신호 성분에 상응하는 아날로그 샘플링 신호를 각 컬럼마다 출력할 수 있다.
상기 ADC부는 상기 유효한 신호 성분에 상응하는 아날로그 이미지 신호를 디지털 이미지 신호로 변환할 수 있다. 상기 ADC부는 기준 신호 생성기(REF), 비교부(comparator), 카운터(counter) 및 버퍼부(buffer)를 포함할 수 있다. 상기 기준 신호 예컨대, 일정한 기울기를 갖는 램프 신호를 생성하고, 상기 램프 신호를 상기 비교부의 기준 신호로서 제공할 수 있다. 상기 비교부는 상기 CDS부로부터 각 컬럼마다 출력되는 아날로그 샘플링 신호와 기준 신호 생성기로부터 발생되는 램프 신호를 비교하여 유효한 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 출력할 수 있다. 상기 카운터는 카운팅 동작을 수행하여 카운팅 신호를 생성하고, 상기 카운팅 신호를 버퍼부에 제공할 수 있다. 상기 버퍼부는 상기 컬럼 라인들과 각각 연결된 복수의 래치 회로들을 포함하고, 각 비교 신호의 천이에 응답하여 상기 카운터로부터 출력되는 카운팅 신호를 각 컬럼마다 래치하여, 래치된 카운팅 신호를 상기 이미지 데이터로서 출력할 수 있다.
상기 타이밍 컨트롤러는 상기 로우 드라이버, 상기 CDS부, 및 상기 ADC부의 동작 타이밍을 제어할 수 있다. 상기 타이밍 컨트롤러는 상기 로우 드라이버, 상기 CDS부, 및 상기 ADC부에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
도 11을 참조하면, 상기 이미지 센서가 아날로그 더블 샘플링을 수행하는 것을 설명하였으나, 실시예에 따라서 상기 이미지 센서는 디지털 더블 샘플링(Digital Double Sampling; DDS)을 수행할 수 있다. 상기 디지털 더블 샘플링은 픽셀을 초기화하였을 때의 리셋 성분에 대한 아날로그 신호 및 신호 성분에 대한 아날로그 신호를 각 각 디지털 신호로 변환한 후에 두 개의 디지털 신호의 차이를 유효한 신호 성분으로 추출하는 것일 수 있다.
도 12는 본 발명의 실시예들에 따른 픽셀 어레이에 포함된 단위 픽셀의 예를 나타내는 회로도이다.
도 12를 참조하면, 단위 픽셀은, 광 감지 소자(Photo Sensitive Device)로서 포토다이오드(PD)를 포함하고, 독출 회로(Readout Circuit)로서 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다.
상기 포토다이오드(PD)는 외부로부터 광(예를 들어, 가시광선 또는 적외선)을 수신하고, 수신된 광에 기초하여 광 전하(Photo Charge)를 생성할 수 있다. 실시예에 따라, 상기 단위 픽셀은 상기 포토다이오드(PD)와 함께, 또는 상기 포토다이오드(PD)를 대신하여 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 등을 포함할 수 있다.
상기 포토다이오드(PD)에서 생성된 광 전하는 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 노드(FD)로 전송될 수 있다. 예를 들어, 전송 제어 신호(TG)가 제1 레벨(예컨대, 하이 레벨)을 가질 때에 상기 전송 트랜지스터(TX)가 턴온(turn-on)되고, 상기 포토다이오드(PD)에서 생성된 광 전하는 턴온된 상기 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 노드(FD)로 전송될수 있다.
상기 드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(Source Follower buffer Amplifier) 역할을 하여 플로팅 디퓨전 노드(FD)에 충전된 전하에 대응하는 신호를 증폭할 수 있다. 상기 선택 트랜지스터(SX)는 선택 신호(SEL)에 응답하여 상기 증폭된 신호를 컬럼 라인(COL)에 전송할 수 있다. 상기 플로팅 디퓨전 노드(FD)는 상기 리셋 트랜지스터(RX)에 의해 리셋될 수 있다. 예를 들어, 상기 리셋 트랜지스터(RX)는 리셋 신호(RS)에 응답하여 상기 플로팅 디퓨전 영역(FD)에 저장되어 있는 광 전하를 CDS 동작을 위한 일정한 주기로 방전시킬 수 있다.
도 12에서는 하나의 포토다이오드(PD)와 4개의 모스 트랜지스터들(TX, RX, DX, SX)을 구비하는 단위 픽셀을 예시하고 있지만, 본 발명에 따른 실시예가 이에 한정되는 것은 아니다.
도 13은 본 발명의 실시예들에 따른 이미지 센서 칩이 실장된 반도체 패키지에 관한 단면도이다. 도 14는 본 발명의 실시예들에 따른 이미지 센서 칩을 설명하기 위한 것으로, 도 13의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 반도체 패키지 및 반도체 칩과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 13 및 도 14를 참조하면, 패키지 기판(10) 상에 이미지 센서 칩(20)이 실장될 수 있다. 나아가, 상기 이미지 센서 칩(20)의 표면으로부터 이격된 상면을 가지는 홀더(30)가 배치될 수 있다. 상기 홀더(30)의 상면에 인접하도록 투명 기판(40)이 배치될 수 있다.
상기 이미지 센서 칩(20)은 상기 패키지 기판(10)과 마주보는 제1 면(20a) 및 상기 제1 면(20a)에 대향하는 제2 면(20b)을 가질 수 있다. 구체적으로, 상기 이미지 센서 칩(20)은 수직적으로 적층된 제1 서브 칩(CH1) 및 제2 서브 칩(CH2)을 포함할 수 있다. 상기 이미지 센서 칩(20)의 상기 제2 면(20b) 상에 복수개의 마이크로 렌즈들(ML)이 배치될 수 있다.
일 예로, 상기 제1 서브 칩(CH1)은 로직 칩일 수 있다. 따라서, 상기 제1 서브 칩(CH1)은 도 11을 참조하여 설명한 신호 처리부(CC)를 포함할 수 있다. 상기 제2 서브 칩(CH2)은 픽셀 어레이 칩일 수 있다. 따라서, 상기 제2 서브 칩(CH2)은 도 11을 참조하여 설명한 픽셀 어레이(PA)를 포함할 수 있다.
상기 제2 서브 칩(CH2)은, 제2 기판(200)에 형성된 광전 변환 소자들(PCD), 플로팅 확산 영역들(FDA) 및 독출 회로 소자들을 포함할 수 있다. 상기 독출 회로 소자들은 전송 트랜지스터들(TXT)을 포함할 수 있다. 상기 제2 기판(200)은 에피택시얼(epitaxial) 공정을 통해 형성된 반도체층을 포함할 수 있으며, 예를 들어 p형 불순물들이 도핑된 반도체 기판일 수 있다.
단위 픽셀들은 상기 제2 기판(200)의 후면(200b)을 통해 입사되는 입사광에 응답하여 이미지 데이터를 생성할 수 있다. 즉, 본 발명의 일 실시예에 따른 상기 이미지 센서 칩(20)은 후면 수광 방식의 이미지 센서(backside illuminated image sensor: BIS)일 수 있다.
일 예로, 상기 단위 픽셀들을 포함하는 후면 수광 방식의 이미지 센서에 있어서, 상기 입사광에 상응하는 전기 신호(예를 들어, 광전하)를 전송 및 증폭하는 복수의 트랜지스터들이 상기 제2 기판(200)(110)의 전면(200a) 상에 배치될 수 있다. 또한, 상기 입사광을 상기 광전 변환 소자들(PCD)에 제공하기 위한 컬러 필터들(CF) 및 상기 마이크로 렌즈들(ML)이 상기 제2 기판(200)(110)의 상기 후면(200b) 상에 배치될 수 있다.
상기 광전 변환 소자들(PCD)은 상기 입사광에 상응하는 광전하들을 발생하도록 상기 제2 기판(200) 내에 배치될 수 있다. 예를 들어, 각각의 상기 광전 변환 소자들(PCD)에서는 상기 입사광에 상응하는 전자-정공 쌍(electron-hole pair)이 생성될 수 있으며, 상기 광전 변환 소자(PCD)는 이러한 전자 또는 정공을 각각 수집할 수 있다. 상기 광전 변환 소자들(PCD)은 상기 제2 기판(200)에 도핑된 불순물과 다른 타입의 불순물(예를 들면, n형 불순물)이 도핑될 수 있다.
도 14에서는 각각의 상기 광전 변환 소자들(PCD)을 포토 다이오드로 도시하였다. 그러나, 다른 예로 각각의 상기 광전 변환 소자들(PCD)은 포토다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 또는 이들의 조합을 포함할 수 있다.
상기 광전 변환 소자들(PCD)에서 생성된 상기 광전하들을 상기 제2 기판(200) 내의 상기 플로팅 확산 영역들(FDA)에 전달하기 위한 전송 트랜지스터들(TXT)이 상기 제2 기판(200)의 상기 전면(200a) 상에 배치될 수 있다. 상기 전송 트랜지스터들(TXT)은 전송 신호를 수신할 수 있다. 상기 전송 신호가 활성화된 경우, 상기 광전하들이 상기 플로팅 확산 영역들(FDA)에 전달될 수 있다.
상기 플로팅 확산 영역들(FDA)은 상기 전송 트랜지스터들(TXT)를 통하여 상기 광전하들을 전달 받을 수 있다. 상기 플로팅 확산 영역들(FDA)에 전달된 상기 광전하들의 전하량에 기초하여, 상기 이미지 데이터가 생성될 수 있다.
상기 컬러 필터들(CF)은 상기 광전 변환 소자들(PCD)에 각각 대응하여 배치될 수 있다. 상기 컬러 필터들(CF)은 매트릭스 형태로 배열된 컬러 필터 어레이에 포함될 수 있다. 일 실시예에서, 상기 컬러 필터 어레이는 레드 필터(red filter), 그린 필터(green filter) 및 블루 필터(blue filter)를 포함하는 베이어 패턴(Bayer pattern)을 가질 수 있다. 각각의 상기 컬러 필터들(CF)은 상기 레드 필터, 상기 그린 필터 및 상기 블루 필터 중 하나일 수 있다. 다른 예로, 상기 컬러 필터 어레이는 옐로우 필터(yellow filter), 마젠타 필터(magenta filter) 및 시안 필터(cyan filter)를 포함할 수 있다. 각각의 상기 컬러 필터들(CF)은 상기 옐로우 필터, 상기 마젠타 필터 및 상기 시안 필터 중 하나일 수 있다. 또한, 상기 컬러 필터 어레이는 화이트 필터를 추가적으로 구비할 수 있다.
상기 마이크로 렌즈들(ML)은, 상기 컬러 필터들(CF) 상에 상기 광전 변환 소자들(PCD)에 각각 대응하여 배치될 수 있다. 상기 마이크로 렌즈들(ML)은, 이들에게 입사되는 입사광이 상기 광전 변환 소자들(PCD)에 집광될 수 있도록 상기 입사광의 경로를 조절할 수 있다. 또한, 상기 마이크로 렌즈들(ML)은 매트릭스 형태로 배열된 마이크로 렌즈 어레이에 포함될 수 있다.
한편, 상기 제2 기판(200)의 상기 후면(200b) 및 상기 컬러 필터들(CF) 사이에 반사 방지층(205)이 제공될 수 있다. 상기 반사 방지층(205)은, 상기 입사광이 상기 제2 기판(200)의 상기 후면(200b)에서 반사되는 것을 방지할 수 있다. 일 예로, 상기 반사 방지층(205)은 굴절률이 서로 다른 물질들이 교번적으로 적층된 다층 구조일 수 있다. 이 경우, 굴절률이 서로 다른 물질들이 많이 적층될수록 상기 반사 방지층(205)의 투과율이 향상될 수 있다.
상부 층간 절연막들(210~280)이 상기 제2 기판(200)의 상기 전면(200a) 상에 적층될 수 있다. 상기 상부 층간 절연막들(210~280) 내에 상부 금속층들(M21~M24) 및 상부 비아 그룹(V21~V23)이 배치될 수 있다. 상기 제1 내지 제3 상부 비아들(V21, V22, V23)은 상기 상부 금속층들(M21~M24)을 수직적으로 연결할 수 있다. 일 예로, 상기 상부 금속층들(M21~M24)은 추가적인 배선들을 통하여 상기 독출 회로 소자들(예를 들어, 전송 트랜지스터들(TXT))과 전기적으로 연결될 수 있다.
상기 제1 서브 칩(CH1)은, 제1 기판(100)에 형성된 추가적인 독출 회로 소자들 및 상기 신호 처리부(CC)를 이루는 복수의 제1 트랜지스터들(TR1)을 포함할 수 있다. 예를 들어, 도시되진 않았지만, 상기 독출 회로 소자들은 리셋 트랜지스터, 드라이브 트랜지스터 및 선택 트랜지스터를 포함할 수 있다. 다른 예로, 상기 리셋 트랜지스터, 상기 드라이브 트랜지스터 및 상기 선택 트랜지스터를 포함하는 상기 독출 회로 소자들은, 상기 제2 기판(200)에 형성될 수도 있으며, 이는 특별히 제한되지 않는다.
상기 리셋 트랜지스터는 리셋 신호를 수신할 수 있다. 상기 리셋 트랜지스터는 상기 플로팅 확산 영역들(FD)을 리셋하기 위한 전압을 수신할 수 있다. 예를 들어, 상기 리셋 신호가 활성화된 경우, 상기 전압에 기초하여 상기 플로팅 확산 영역들(FDA)에 축정된 전하들이 방전됨으로써 플로팅 확산 영역들(FDA)이 리셋될 수 있다.
상기 제1 서브 칩(CH1)과 상기 제2 서브 칩(CH2)은 연결부(310)를 통해 서로 전기적으로 연결될 수 있다. 나아가, 상기 제2 기판(200)을 관통하는 관통 비아(TSV)가 배치될 수 있다. 상기 관통 비아(TSV)는 상기 제2 서브 칩(CH2) 내의 상기 단위 픽셀들과 수평적으로 이격될 수 있다. 상기 관통 비아(TSV)는 적어도 하나의 상기 상부 금속층들(M21~M24)과 전기적으로 연결될 수 있다.
상기 제2 기판(200)의 후면(200b) 상에 본딩 패드(8)가 배치될 수 있다. 일 예로, 상기 본딩 패드(8)는 입출력(I/O) 신호가 인가되는 입출력(I/O) 패드일 수 있다. 상기 본딩 패드(8)는 상기 후면(200b)을 관통하는 상기 관통 비아(TSV)와 전기적으로 연결될 수 있다.
본 실시예에 있어서, 앞서 도 2를 참조하여 설명한 것과 유사하게, 하부 비아 그룹(V11~V13), 상기 상부 비아 그룹(V21~V23) 및 상기 연결부(310) 중 적어도 하나는, 상기 관통 비아(TSV)와 수직적으로 중첩되지 않을 수 있다.

Claims (20)

  1. 제1 기판, 상기 제1 기판 상의 제1 금속층들, 및 제1 비아 그룹을 포함하는 제1 서브 칩, 상기 제1 비아 그룹은 상기 제1 금속층들 사이에서 이들을 전기적으로 연결하는 비아들로 이루어지고;
    제2 기판, 상기 제2 기판 상의 제2 금속층들, 및 제2 비아 그룹을 포함하는 제2 서브 칩, 상기 제2 비아 그룹은 상기 제2 금속층들 사이에서 이들을 전기적으로 연결하는 비아들로 이루어지며;
    상기 제1 및 제2 서브 칩들 사이에서, 상기 제1 금속층들과 상기 제2 금속층들을 전기적으로 연결하는 연결부; 및
    상기 제2 기판을 관통하여, 상기 제2 금속층들과 전기적으로 연결되는 관통 비아를 포함하되,
    상기 제1 비아 그룹, 상기 연결부, 상기 제2 비아 그룹 및 상기 관통 비아는 순차적으로 전기적으로 연결되며,
    평면적 관점에서, 상기 제1 비아 그룹, 상기 제2 비아 그룹, 상기 연결부 및 상기 관통 비아는 모두 서로 이격되고,
    상기 연결부는, 상기 제1 금속층 상의 제1 절연막, 상기 제1 절연막 내에 배치되어 상기 제1 금속층으로부터 곧게 연장되는 제1 연결 패턴, 상기 제2 금속층 상의 제2 절연막, 및 상기 제2 절연막 내에 배치되어 상기 제2 금속층으로부터 곧게 연장되는 제2 연결 패턴을 포함하고,
    상기 제1 및 제2 연결 패턴들은 서로 직접 접촉하여 상기 제1 및 제2 절연막들을 관통하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 기판의 제1 면 상에 배치된 입출력(I/O) 패드를 더 포함하되,
    상기 관통 비아의 일단은 상기 입출력 패드와 전기적으로 연결되고,
    상기 제2 금속층들은, 상기 제1 면과 대향하는 상기 제2 기판의 제2 면 상에 배치된 반도체 소자.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 비아 그룹의 상기 비아들은 서로 엇갈리며 배열되고,
    상기 제2 비아 그룹의 상기 비아들은 서로 엇갈리게 배열되는 반도체 소자.
  9. 제1항에 있어서,
    상기 연결부의 직경은, 각각의 상기 비아들의 직경보다 크고, 상기 관통 비아의 직경보다 작은 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 및 제2 서브 칩들은 반도체 칩을 구성하고,
    상기 반도체 칩은, 제3 면, 및 상기 제3 면에 대향하는 제4 면을 포함하고,
    상기 제1 및 제2 기판들은 각각 상기 제3 및 제4 면들에 인접하는 반도체 소자.
  11. 삭제
  12. 삭제
  13. 제1항에 있어서,
    상기 제1 및 제2 연결 패턴들은 각각 구리(Cu) 및 텅스텐(W) 중 적어도 하나를 포함하는 반도체 소자.
  14. 제1항에 있어서,
    상기 제1 서브 칩은 로직 칩(logic chip)이고,
    상기 제2 서브 칩은 메모리 칩(memory chip)인 반도체 소자.
  15. 제1항에 있어서,
    상기 제1 서브 칩은 로직 칩(logic chip)이고,
    상기 제2 서브 칩은 픽셀 어레이 칩(pixel array chip)인 반도체 소자.
  16. 제15항에 있어서,
    상기 제2 서브 칩은 적어도 하나의 광전 변환 소자를 포함하는 반도체 소자.
  17. 제15항에 있어서,
    상기 제2 기판의 제1 면 상에 배치된 입출력 패드; 및
    상기 제1 면 상에 배치되며, 상기 입출력 패드와 수평적으로 이격된 적어도 하나의 마이크로 렌즈를 더 포함하되,
    상기 관통 비아의 일단은 상기 입출력 패드와 전기적으로 연결되고,
    상기 제2 금속층들은, 상기 제1 면과 대향하는 상기 제2 기판의 제2 면 상에 배치된 반도체 소자.
  18. 제1 기판, 및 상기 제1 기판 상의 제1 금속층들을 포함하는 제1 서브 칩;
    제2 기판, 및 상기 제2 기판 상의 제2 금속층들을 포함하는 제2 서브 칩;
    상기 제1 및 제2 서브 칩들 사이에서, 상기 제1 금속층들과 상기 제2 금속층들을 전기적으로 연결하는 연결부; 및
    상기 제2 기판을 관통하여, 상기 제2 금속층들과 전기적으로 연결되는 관통 비아를 포함하되,
    상기 제1 기판은, 상기 제1 금속층들, 상기 연결부, 및 상기 제2 금속층들을 사이에 두고 상기 제2 기판과 수직적으로 이격되며,
    상기 제1 서브 칩은, 상기 제1 금속층들 사이에서 이들을 전기적으로 연결하는 비아들로 이루어진 제1 비아 그룹을 더 포함하고,
    상기 제2 서브 칩은, 상기 제2 금속층들 사이에서 이들을 전기적으로 연결하는 비아들로 이루어진 제2 비아 그룹을 더 포함하며,
    상기 제1 비아 그룹, 상기 연결부, 상기 제2 비아 그룹 및 상기 관통 비아는 순차적으로 전기적으로 연결되며,
    평면적 관점에서, 상기 제1 비아 그룹, 상기 제2 비아 그룹, 상기 연결부 및 상기 관통 비아는 모두 서로 이격되고,
    상기 연결부는, 상기 제1 금속층 상의 제1 절연막, 상기 제1 절연막 내에 배치되어 상기 제1 금속층으로부터 곧게 연장되는 제1 연결 패턴, 상기 제2 금속층 상의 제2 절연막, 및 상기 제2 절연막 내에 배치되어 상기 제2 금속층으로부터 곧게 연장되는 제2 연결 패턴을 포함하고,
    상기 제1 및 제2 연결 패턴들은 서로 직접 접촉하여 상기 제1 및 제2 절연막들을 관통하는 반도체 소자.
  19. 삭제
  20. 삭제
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