CN110546762A - 键合的统一半导体芯片及其制造和操作方法 - Google Patents

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刘峻
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Yangtze Memory Technologies Co Ltd
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/80048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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Abstract

公开了键合的统一半导体芯片及其制造和操作方法的实施例。在示例中，统一半导体芯片包括第一半导体结构，其包括一个或多个处理器、嵌入式DRAM单元阵列以及包括多个第一键合触点的第一键合层。统一半导体芯片还包括第二半导体结构，该第二半导体结构包括NAND存储器单元阵列和第二键合层，该第二键合层包括多个第二键合触点。统一半导体芯片还包括第一键合层和第二键合层之间的键合界面。第一键合触点在键合界面处与第二键合触点接触。

Description

键合的统一半导体芯片及其制造和操作方法
相关申请的交叉引用
本申请要求于2019年4月30日提交的，题为“THREE-DIMENSIONAL MEMORY DEVICEWITH EMBEDDED DYNAMIC RANDOM-ACCESS MEMORY”的国际申请No.PCT/CN2019/085237的优先权权益，通过引用的方式将上述国际申请的完整内容并入本文。
技术领域
本公开内容的实施例涉及半导体器件及其制造和操作方法。
背景技术
在现代移动设备(例如，智能电话、平板电脑等)中，使用多个复杂的片上系统(SOC)来实现各种功能，例如应用处理器，动态随机存取存储器(DRAM)，闪存，用于蓝牙、Wi-Fi、全球定位系统(GPS)、调频(FM)无线电、显示器等的各种控制器，以及基带处理器，它们形成为分立芯片。例如，应用处理器通常尺寸较大，包括中央处理单元(CPU)、图形处理单元(GPU)、片上存储器、加速功能硬件以及其它模拟组件。
发明内容
本文中公开了键合的统一半导体芯片及其制造和操作方法的实施例。
在一个示例中，统一半导体芯片包括第一半导体结构，其包括一个或多个处理器、嵌入式DRAM单元阵列和第一键合层，该第一键合层包括多个第一键合触点。统一半导体芯片还包括第二半导体结构，该第二半导体结构包括NAND存储器单元阵列和第二键合层，该第二键合层包括多个第二键合触点。统一半导体芯片还包括第一键合层和第二键合层之间的键合界面。第一键合触点在键合界面处与第二键合触点接触。
在另一个示例中，公开了一种用于形成统一半导体芯片的方法。形成第一半导体结构。第一半导体结构包括一个或多个处理器、嵌入式DRAM单元阵列以及第一键合层，该第一键合层包括多个第一键合触点。形成第二半导体结构。第二半导体结构包括NAND存储器单元阵列以及第二键合层，该第二键合层包括多个第二键合触点。第一半导体结构和第二半导体结构以面对面的方式键合，使得第一键合触点在键合界面处与第二键合触点接触。
在又一个示例中，公开了一种用于操作统一半导体芯片的方法。统一半导体芯片包括一个或多个处理器、嵌入式DRAM单元阵列，以及同一个键合芯片中的NAND存储器单元阵列。数据从一个或多个处理器传输到嵌入式DRAM单元阵列。在嵌入式DRAM单元阵列中缓冲数据。将来自嵌入式DRAM单元阵列的数据存储在NAND存储器单元阵列中。
在又一个示例中，移动设备包括显示器、一个或多个收发机、以及可操作地耦合显示器和一个或多个收发机的统一半导体芯片。统一半导体芯片包括第一半导体结构，第一半导体结构包括应用处理器、基带处理器、嵌入式DRAM单元阵列，以及第一键合层，该第一键合层包括多个第一键合触点。统一半导体芯片还包括第二半导体结构，第二半导体结构包括NAND存储器单元阵列和第二键合层，该第二键合层包括多个第二键合触点。统一半导体芯片还包括第一键合层和第二键合层之间的键合界面。第一键合触点在键合界面处与第二键合触点接触。应用处理器被配置为生成要由显示器呈现的数据。基带处理器被配置为：对由一个或多个收发机中的至少一个收发机接收到的数据和由该至少一个收发机发送的数据进行处理。
附图说明
并入本文中并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开的原理并使相关领域的技术人员能够制作和使用本公开内容。
图1A根据一些实施例示出了示例性统一半导体芯片的横截面的示意图。
图1B根据一些实施例示出了另一个示例性统一半导体芯片的横截面的示意图。
图2根据一些实施例示出了具有处理器、控制器和嵌入式DRAM的示例性半导体结构的示意平面图。
图3A根据一些实施例示出了具有三维(3D)NAND存储器的示例性统一半导体芯片的横截面。
图3B根据一些实施例示出了具有二维(2D)NAND存储器的示例性统一半导体芯片的横截面。
图4A根据一些实施例示出了具有3D NAND存储器的另一个示例性统一半导体芯片的横截面。
图4B根据一些实施例示出了具有2D NAND存储器的另一个示例性统一半导体芯片的横截面。
图5A-图5C根据一些实施例示出了用于形成具有一个或多个处理器和嵌入式DRAM的示例性半导体结构的制造工艺。
图6A和图6B根据一些实施例示出了用于形成具有3D NAND存储器串的示例性半导体结构的制造工艺。
图6C和图6D根据一些实施例示出了用于形成具有2D NAND存储器单元的示例性半导体结构的制造工艺。
图7A和图7B根据一些实施例示出了用于形成示例性统一半导体芯片的制造工艺。
图7C和图7D根据一些实施例示出了用于形成另一个示例性统一半导体芯片的制造工艺。
图8示出了印刷电路板(PCB)上的分立处理器、DRAM和NAND存储器及其操作的示意图。
图9根据一些实施例示出了PCB上的示例性统一半导体芯片及其操作的示意图。
图10根据一些实施例示出了具有统一半导体芯片的示例性移动设备的示意图。
图11A是根据一些实施例的用于形成统一半导体芯片的示例性方法的流程图。
图11B是根据一些实施例的用于形成统一半导体芯片的另一种示例性方法的流程图。
图12是根据一些实施例的用于操作统一半导体芯片的示例性方法的流程图。
将参考附图对本发明的实施例进行描述。
具体实施方式
虽然讨论了特定的配置和布置，但应当理解，这是仅为了说明的目的。相关领域的技术人员将认识到的是：在不脱离本公开内容的精神和范围的情况下可以使用其它配置和布置。对于相关领域的技术人员来说显而易见的是，本公开内容还可以用于各种其它应用。
应该指出的是：说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但是每个实施例可以不一定包括特定的特征、结构或特性。此外，这些短语不一定指的是相同的实施例。另外,当结合实施例来描述特定特征、结构或特性时，无论是否明确描述，结合其它实施例实现这样的特征、结构或特性将会在相关领域的技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，本文中所使用的术语“一个或多个”，至少部分取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义来描述特征、结构或特性的组合。类似地，诸如“一”、“一个”或“这个”之类的术语可以被理解为传达单数用法或传达复数用法，这至少部分取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达因素的排他性集合，而是可以至少部分根据上下文，允许存在不一定明确描述的其它因素。
应该容易理解的是，本公开中“上”，“上方”和“上面”的含义应该以最广泛的方式解释，使得“在......上”不仅意味着“直接在某物上”，而且还包括在具有中间特征或其间的层的情况下“在某物上”的含义，并且“上方”或“上面”不仅意味着“在某物上方”或“在某物上面”的含义，而且还可以包括其在没有中间特征或其间的层的情况下“在某物上方”或“在某物上面”的含义(即，直接在某物上)。
此外，本文中可以使用空间相对术语，例如“下方”、“下面”、“下部”，“上方”，“上部”等以便于描述，以描述一个元件或特征与另一个元件或特征如图所示的关系。除了图中所描绘的方位之外，空间相对术语旨在包括使用或操作中的设备的不同方位。装置可以以其它方式来进行取向(旋转90度或在其它方位上)，并且同样可以相应地解释在本文中使用的空间相对描述符。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部的材料可以被图案化或者可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶片。
如本文中所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个底层或上层结构上延伸，或者可以具有小于底层或上层结构的范围的范围。此外，层可以是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶部表面和底部表面之间的或者连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿锥面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下具有一个或多个层。层可以包含多个层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或通孔接触)以及一个或多个介电层。
如本文中所使用的，术语“标称/名义上”是指在产品或工艺的设计阶段期间设定的组件或工艺操作的特征或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的微小变化。如本文中所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以表示给定量的值，其在例如值的10-30％内变化(例如，值的±10％，±20％或±30％)。
如本文中所使用的，术语“3D NAND存储器串”指的是在横向取向的衬底上垂直取向的串联连接的存储器单元晶体管串，使得存储器单元晶体管串相对于衬底在垂直方向上延伸。如本文中所使用的，术语“垂直/垂直地”意味着名义上垂直于衬底的侧表面。
在现有智能电话(和其它移动设备)中，应用处理器和存储器(例如，DRAM和NAND)被放置在PCB上，通过PCB上的长且慢的互连来分别通信。结果导致数据吞吐量受损。此外，由于单独的应用处理器以及DRAM和NAND存储器芯片的面积消耗，PCB的尺寸很大，从而限制了智能电话中电池和其它分立元件的可用空间。此外，应用处理器具有片上存储器，这进一步增加了其芯片尺寸。
根据本公开内容的各种实施例提供了一种统一半导体芯片，其具有一个或多个处理器(例如，应用处理器和基带处理器)以及易失性和非易失性存储器(例如，嵌入式DRAM和NAND存储器)，处理单元和数据存储器之间以及易失性和非易失性存储器之间具有提升的双向数据传输吞吐量，从而实现整体更快的系统速度，同时减少PCB占用空间。在一些实施例中，存储器的外围电路与处理单元(例如，处理器和控制器)在同一衬底上形成。在一些实施例中，嵌入式DRAM也与处理单元形成在同一衬底上，作为高速存储缓冲器，以去除片上存储器并减小芯片尺寸。NAND存储器单元阵列(2D或3D的)可以在另一个衬底上形成，然后键合到其上形成有处理器的衬底上。在一个示例中，由于其高速非易失性数据存储能力，本文中公开的统一半导体芯片可以在移动设备(例如，智能电话)上实现即时启动特征以节省功耗。
图1A根据一些实施例示出了示例性统一半导体芯片100的横截面的示意图。统一半导体芯片100代表键合芯片的示例。统一半导体芯片100的组件(例如，处理器/嵌入式DRAM和NAND存储器)可以分别形成在不同的衬底上，然后结合以形成键合芯片。统一半导体芯片100可以包括第一半导体结构102，其包括一个或多个处理器以及嵌入式DRAM单元的阵列。在一些实施例中，第一半导体结构102中的处理器和嵌入式DRAM单元阵列使用互补金属氧化物半导体(CMOS)技术。处理器和嵌入式DRAM单元阵列二者都可以用先进的逻辑工艺实现(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)以实现高速度。
处理器可以包括专用处理器，包括但不限于CPU、GPU、数字信号处理器(DSP)、张量处理单元(TPU)、视觉处理单元(VPU)、神经处理单元(NPU)、协同处理单元(SPU)、物理处理单元(PPU)和图像信号处理器(ISP)。处理器还可以包括组合多个专用处理器(例如应用处理器、基带处理器等)的SoC。在统一半导体芯片100用于移动设备(例如，智能电话、平板电脑、眼镜、腕表、虚拟现实/增强现实头戴式耳机、膝上型计算机等)的一些实施例中，应用处理器处理在操作系统环境中运行的应用，基带处理器处理蜂窝通信，例如第二代(2G)、第三代(3G)、第四代(4G)、第五代(5G)、第六代(6G)蜂窝通信等等。
除了处理器之外的其它处理单元也可以形成在第一半导体结构102中，例如一个或多个控制器和NAND存储器的外围电路。控制器可以处理嵌入式系统中的特定操作。在统一半导体芯片100用于移动设备的一些实施例中，每个控制器可以处理移动设备的特定操作，例如，除蜂窝通信以外的通信(例如，蓝牙通信、Wi-Fi通信、FM无线电等)、电源管理、显示驱动、定位和导航、触摸屏、摄像头等。统一半导体芯片100的第一半导体结构102因此还可以包括蓝牙控制器、Wi-Fi控制器、FM无线电控制器、电源控制器、显示控制器、GPS控制器、触摸屏控制器、摄像头控制器等等，其中的每个都被配置用于控制移动设备中相应组件的操作。
在一些实施例中，统一半导体芯片100的第一半导体结构102还包括NAND存储器的外围电路。外围电路(也被称为控制和感测电路)可以包括用于便利NAND存储器的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括下列各项中的一项或多项：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考，或者电路的任何有源或无源元件(例如，晶体管、二极管、电阻器或电容器)。
嵌入式DRAM是集成在逻辑电路(例如，处理器)的同一衬底上的DRAM，其允许更宽的总线和更高的操作速度。与所有类型的DRAM一样，嵌入式DRAM需要存储器单元的定期刷新。用于刷新嵌入式DRAM的存储器控制器可以作为上述控制器的另一个示例嵌入。在一些实施例中，每个嵌入式DRAM单元包括用于将数据比特存储为正电荷或负电荷的电容器以及控制对其的访问的一个或多个晶体管。在一个示例中，每个嵌入式DRAM单元是单晶体管单电容器(1T1C)单元。
统一半导体芯片100还可以包括第二半导体结构104，其包括NAND存储器单元阵列。也就是说，第二半导体结构104可以是NAND闪存器件，其中存储器单元以3D NAND存储器串阵列和/或2D NAND存储器单元阵列的形式提供。可以将NAND存储器单元组织成页，然后将这些页组织成块，其中每个NAND存储器单元电连接到被称为位线(BL)的单独线。NAND存储器单元中具有相同垂直位置的所有单元可以由字线(WL)通过控制栅极电连接。在一些实施例中，平面包含通过相同位线电连接的一定数量的块。第二半导体结构104可以包括一个或多个平面，并且执行所有读/写/擦除操作所需的外围电路可以包括在如上所述的第一半导体结构102中。
在一些实施例中，NAND存储器单元阵列是2D NAND存储器单元阵列，其中每个都包括浮栅晶体管。根据一些实施例，2D NAND存储器单元阵列包括多个2D NAND存储器串，其中的每个都包括串联连接(类似于NAND门)的多个存储器单元(例如，32至128个存储器单元)和两个选择晶体管。根据一些实施例，每个2D NAND存储器串布置在衬底上的同一平面中(2D)。在一些实施例中，NAND存储器单元阵列是3D NAND存储器串的阵列，其中的每个都通过存储堆叠层在衬底上方(在3D中)垂直延伸。取决于3D NAND技术(例如，存储堆叠层中的层/级的数量)，3D NAND存储器串通常包括32到256个NAND存储器单元，每个NAND存储器单元包括浮栅晶体管或电荷陷阱晶体管。
如图1A所示，统一半导体芯片100还包括在第一半导体结构102和第二半导体结构104之间垂直的键合界面106。如下文详细描述的，可以单独(并且在一些实施例中并行)制造第一和第二半导体结构102和104，使得制造第一和第二半导体结构102和104中的一个的热预算不限制制造第一和第二半导体结构102和104中的另一个的工艺。此外，可以通过键合界面106形成大量互连(例如，键合触点)，以便在第一半导体结构102和第二半导体结构104之间形成直接的短距离电连接，而不是电路板(例如PCB)上的长距离芯片到芯片数据总线，从而消除芯片接口延时并在降低功耗的情况下实现高速I/O吞吐量。第二半导体结构104中的NAND存储器与第一半导体结构102中的嵌入式DRAM之间以及第二半导体结构104中的NAND存储器与第一半导体结构102中的处理器之间的数据传输可以通过跨越键合界面的互连(例如，键合触点)来执行。通过垂直地集成第一和第二半导体结构102和104，可以减小芯片尺寸，并且可以增加存储器单元密度。此外，作为“统一”芯片，通过将多个分立芯片(例如，各种处理器、控制器和存储器)集成到单个键合芯片(例如，统一半导体芯片100)中，也可以实现更快的系统速度和更小的PCB尺寸。例如，移动设备的所有或大多数功能组件可以集成到统一的半导体芯片100中以实现“片上移动设备”。
应当理解，堆叠的第一和第二半导体结构102和104的相对位置不受限制。图1B根据一些实施例示出了另一个示例性统一半导体芯片101的横截面的示意图。与图1A中包括NAND存储器单元阵列的第二半导体结构104位于包括处理器和嵌入式DRAM单元阵列的第一半导体结构102上方的统一半导体芯片100不同，在图1B中的统一半导体芯片101中，包括处理器和嵌入式DRAM单元阵列的第一半导体结构102位于包括NAND存储器单元阵列的第二半导体结构104上方。然而，根据一些实施例，键合界面106在统一半导体芯片101中的第一和第二半导体结构102和104之间垂直形成，并且第一和第二半导体结构102和104通过键合(例如，混合键合)垂直连接。第二半导体结构104中的NAND存储器与第一半导体结构102中的嵌入式DRAM之间的数据传输以及第二半导体结构104中的NAND存储器与第一半导体结构102中的处理器之间的数据传输可以通过跨越键合界面106的互连(例如，键合触点)来执行。
图2根据一些实施例示出了具有处理器、控制器和嵌入式DRAM的示例性半导体结构200的示意平面图。半导体结构200可以是第一半导体结构102的一个示例。半导体结构200可以包括外围控制电路和感测NAND存储器，包括字线驱动器202、页缓冲器204和任何其它合适的器件。半导体结构200还可以包括与外围电路在同一衬底上的嵌入式DRAM 206，并且使用与外围电路相同的逻辑工艺来制造。图2示出了外围电路(例如，字线驱动器202、页缓冲器204)和嵌入式DRAM 206的示例性布局，其中外围电路(例如，字线驱动器202、页缓冲器204)和嵌入式DRAM 206在同一平面上的不同区域中形成。例如，嵌入式DRAM 206可以形成在外围电路(例如，字线驱动器202、页缓冲器204)之外。
半导体结构200还可以包括与外围电路和嵌入式DRAM 206在同一衬底上的多个处理器，并且使用与外围电路和嵌入式DRAM 206相同的逻辑工艺来制造。在图2所示的示例性布局中，处理器可以包括应用处理器208、基带处理器210和DSP 212。在一些实施例中，应用处理器208包括例如一个或多个CPU、GPU、高速缓存器、连接、接口(I/F)、音频以及安全模块。在一些实施例中，基带处理器210包括例如滤波器、功率放大器、模数转换器(ADC)、数模转换器(DAC)和调制解调器。根据一些实施例，DSP212是针对数字信号处理的操作需求(例如测量、滤波或压缩连续模拟信号)而优化的专用处理器。
半导体结构200还可以包括与外围电路和嵌入式DRAM 206在同一衬底上的多个控制器(也被称为微控制器单元“MCU”)，并且使用与外围电路和嵌入式DRAM 206相同的逻辑工艺来制造。在图2所示的示例性布局中，控制器可以包括显示控制器214、电源控制器216、各种通信控制器，例如蓝牙控制器218和Wi-Fi控制器220，以及GPS控制器222。每个控制器214、216、218、220和/或222被配置为控制相应组件的操作。例如，显示控制器214可以接收由应用处理器208(例如，通过其GPU)生成的显示数据，并提供控制信号(例如，扫描信号、帧数据、定时信号等)以驱动显示器。在另一个示例中，功率控制器216(也被称为功率管理单元“PMU”)可以控制功率相关的操作，例如监测功率连接和电池充电、对电池充电、调节到其它组件的功率以及管理功耗。在又一个示例中，每个通信控制器218或220可以控制相应的收发机基于相应的通信标准和协议(例如蓝牙3.x、蓝牙4.x、蓝牙低功耗(BLE)、蓝牙5.x、Wi-Fi 4、Wi-Fi 5、Wi-Fi 6等)来发送和接收无线信号。在又一个示例中，GPS控制器222可以控制全球导航收发机以使用GPS、全球导航卫星系统(GLONASS)、伽利略或北斗系统来发送和接收用于定位和导航的信号。
应当理解，半导体结构200的布局不限于图2中的示例性布局。在一些实施例中，外围电路(例如，字线驱动器202、页缓冲器204)、处理器(例如，应用处理器208、基带处理器210、DSP 212)、控制器(例如，显示控制器214、功率控制器216、蓝牙控制器218、Wi-Fi控制器220、GPS控制器222)以及嵌入式DRAM 206(例如，嵌入式DRAM单元阵列)中的至少一部分是彼此堆叠的，即在不同的平面中。例如，嵌入式DRAM 206(例如，嵌入式DRAM单元阵列)可以形成在外围电路和处理器上方或下方，以进一步减小芯片尺寸。
图3A根据一些实施例示出了具有3D NAND存储器的示例性统一半导体芯片300的横截面。作为上文针对图1A描述的统一半导体芯片100的一个示例，统一半导体芯片300是包括第一半导体结构302以及堆叠在第一半导体结构302上的第二半导体结构304的键合芯片。根据一些实施例，第一和第二半导体结构302和304在它们之间的键合界面306处结合。如图3A所示，第一半导体结构302可包括衬底308，其可包括硅(例如，单晶硅，c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、硅绝缘体(SOI)或任何其它合适的材料。
统一半导体芯片300的第一半导体结构302可以包括衬底308上方的器件层310。注意，在图3A中添加x轴和y轴以进一步示出统一半导体芯片300中的组件的空间关系。衬底308包括在x方向(横向方向或宽度方向)上横向延伸的两个侧表面(例如，顶部表面和底部表面)。如本文所使用的，当衬底在y方向上位于半导体器件的最低平面中时，相对于半导体器件的衬底(例如，衬底308)在y方向(垂直方向或厚度方向)上确定一个组件(例如，层或设备)是否在半导体器件(例如，统一的半导体芯片300)的另一个组件(例如，层或器件)“上”，“上方”或“下方”。在整个本公开内容中应用了用于描述空间关系的相同概念。
在一些实施例中，器件层310包括衬底308上的一个或多个处理器312以及衬底308上和处理器312外部的嵌入式DRAM单元阵列314。在一些实施例中，处理器312包括形成如上文详细描述的任何合适的专用处理器和/或SoC(例如应用处理器(例如，包括一个或多个CPU和GPU)和基带处理器)的多个逻辑晶体管316。在一些实施例中，逻辑晶体管316还形成如上文详细描述的任何合适的控制器，例如显示控制器、功率控制器、GPS控制器以及一个或多个通信控制器(例如，蓝牙控制器、Wi-Fi控制器)。在一些实施例中，逻辑晶体管316还形成外围电路，即，用于便利3D NAND存储器的操作的任何合适的数字、模拟和/或混合信号控制和感测电路，包括但不限于：页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考。也就是说，器件层310也可以包括也在衬底308上的一个或多个控制器和/或3D NAND存储器的外围电路。
逻辑晶体管316可以形成在“衬底308上”，其中整个或部分逻辑晶体管316形成在衬底308中(例如，在衬底308的顶部表面下方)和/或直接形成在衬底308上。隔离区域(例如，浅沟槽隔离(STI))和掺杂区(例如，逻辑晶体管316的源区和漏区)也可以形成在衬底308中。根据一些实施例，逻辑晶体管316是高速的，具有高级逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)。
在一些实施例中，每个嵌入式DRAM单元314包括DRAM选择晶体管318和电容器320。嵌入式DRAM单元314可以是由一个晶体管和一个电容器组成的1T1C单元。应当理解，嵌入式DRAM单元314可以具有任何合适的配置，例如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管318形成在“衬底308上”，其中整个或部分DRAM选择晶体管318形成在衬底308中(例如，在衬底308的顶部表面下方)和/或直接形成在衬底308上。隔离区(例如，STI)和掺杂区(例如，DRAM选择晶体管318的源区和漏区)也可以形成在衬底308中。如图3A所示，DRAM选择晶体管318和逻辑晶体管316可以形成在同一平面上(例如，在衬底308上)的不同区域中。也就是说，DRAM选择晶体管318可以形成在处理器312在衬底308上形成的区域之外。在一些实施例中，电容器320形成在DRAM选择晶体管318上方。根据一些实施例，每个电容器320包括两个电极，其中一个电极电连接到相应DRAM选择晶体管318的一个节点。根据一些实施例，每个DRAM选择晶体管318的另一个节点电连接到嵌入式DRAM的位线319。每个电容器320的另一个电极可以电连接到公共板321，例如公共地线。应当理解，嵌入式DRAM单元314的结构和配置不局限于图3A中的示例，并且可以包括任何合适的结构和配置。例如，电容器320可以是平面电容器、叠层电容器、多鳍电容器、圆柱电容器、沟槽电容器或衬底平板电容器。
在一些实施例中，统一半导体芯片300的第一半导体结构302还包括位于器件层310上方的互连层322，以便将电信号传输到处理器312和嵌入式DRAM单元314阵列以及从处理器312和嵌入式DRAM单元314阵列传输电信号。互连层322可以包括多个互连(在本文中也被称为“触点”)，包括横向互连线和垂直互连接入(通孔)触点。如本文中所使用的，术语“互连”可以广泛地包括任何合适类型的互连，例如线路中端(MEOL)互连和线路后端(BEOL)互连。互连层322还可以包括一个或多个层间介电(ILD)层(也被称为“金属间介电(IMD)层”)，其中可以形成互连线和通孔触点。也就是说，互连层322可以包括多个ILD层中的互连线和通孔触点。互连层322中的互连线和通孔接触可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或者它们的任意组合。互连层322中的ILD层可以包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或者它们的任意组合。在一些实施例中，器件层310中的器件通过互连层322中的互连彼此电连接。例如，嵌入式DRAM单元阵列314可以通过互连层322电连接到处理器312。
如图3A所示，统一半导体芯片300的第一半导体结构302还可以包括位于键合界面306处以及位于互连层322和器件层310上方的键合层324(包括处理器312和嵌入式DRAM单元314的阵列)。键合层324可包括多个键合触点326和电隔离键合触点326的电介质。键合触点326可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或者它们的任意组合。键合层324的剩余区域可以用电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或者它们的任意组合。键合触点326和键合层324中的周围电介质可用于混合键合。
类似地，如图3A所示，统一半导体芯片300的第二半导体结构304也可以包括位于第一半导体结构302的键合界面306处和键合层324上方的键合层328。键合层328可包括多个键合触点330和电隔离键合触点330的电介质。键合触点330可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或者它们的任意组合。键合层328的剩余区域可以用电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或者它们的任意组合。可以使用键合触点330和键合层328中的周围电介质。
如上所述，第二半导体结构304可以在键合界面306处以面对面的方式键合在第一半导体结构302的顶部上。在一些实施例中，由于混合键合(也被称为“金属/电介质混合键合”)，键合界面306设置在键合层324和328之间，这是直接键合技术(例如，在不使用中间层(例如焊料或粘合剂)的情况下在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面306是键合层324和328相遇并被键合的位置。在实践中，键合界面306可以是具有一定厚度的层，其包括第一半导体结构302的键合层324的顶部表面和第二半导体结构304的键合层328的底部表面。
在一些实施例中，统一半导体芯片300的第二半导体结构304还包括位于键合层328上方用于传输电信号的互连层332。互连层332可包括多个互连，例如MEOL互连和BEOL互连。互连层332还可以包括一个或多个ILD层，其中可以形成互连线和通孔触点。互连层332中的互连线和通孔接触可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或者它们的任意组合。互连层332中的ILD层可以包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或者它们的任意组合。
在一些实施例中，统一半导体芯片300的第二半导体结构304包括NAND闪存器件，其中存储器单元以位于互连层332和键合层328上方的3D NAND存储器串338的阵列的形式提供。根据一些实施例，每个3D NAND存储器串338垂直延伸通过多个对，每个对包括导体层334和介电层336。堆叠和交织的导体层334和介电层336在本文中也被称为存储堆叠层333。根据一些实施例，存储堆叠层333中的交织导体层334和介电层336在垂直方向上交替。换句话说，除了存储堆叠层333的顶部或底部的导体层之外，每个导体层334可以在两侧与两个介电层336邻接，并且每个介电层336可以在两侧与两个导体层334邻接。导体层334可以各自具有相同的厚度或不同的厚度。类似地，介电层336可以各自具有相同的厚度或不同的厚度。导体层334可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或者它们的任意组合。介电层336可以包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅或者它们的任意组合。
在一些实施例中，每个3D NAND存储器串338是“电荷陷阱”类型的NAND存储器串，包括半导体沟道342和存储器膜340。在一些实施例中，半导体沟道342包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜340是复合介电层，其包括隧穿层、存储层(也被称为“电荷陷阱/存储层”)和阻挡层。每个3D NAND存储器串338可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道342、存储器膜340的隧穿层、存储层和阻挡层按照从柱的中心朝向外表面的方向依次布置。隧穿层可以包括氧化硅、氮氧化硅或者它们的任意组合。存储层可以包括氮化硅、氮氧化硅、硅或者它们的任意组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者它们的任意组合。在一个示例中，阻挡层可以包括氧化硅/氧氮化硅/氧化硅(ONO)的复合层。在另一个示例中，阻挡层可以包括高k介电层，例如氧化铝(Al2O3)，氧化铪(HfO2)或氧化钽(Ta2O5)层等。
在一些实施例中，3D NAND存储器串338还包括多个控制栅极(每个控制栅极是字线的一部分)。存储堆叠层333中的每个导体层334可以用作3D NAND存储器串338的每个存储器单元的控制栅极。在一些实施例中，每个3D NAND存储器串338包括在垂直方向上的相应端部处的两个插塞344和346。插塞344可包括从半导体层348外延生长的半导体材料，例如单晶硅。插塞344可以用作由3D NAND存储器串338的源选择栅极控制的通道。插塞344可以位于3D NAND存储器串338的上端并且与半导体沟道342接触。如本文中所使用的，当衬底308位于统一半导体芯片300的最低平面中时，组件(例如，3D NAND存储器串338)的“上端”是在y方向上更远离衬底308的端部，并且组件(例如，3D NAND存储器串338)的“下端”是在y方向上更靠近衬底308的端部。另一个插塞346可以包括半导体材料(例如，多晶硅)或导体材料(例如，金属)。在一些实施例中，插塞346包括填充有钛/氮化钛(Ti/TiN，作为阻挡和粘合层)和钨(作为导体)的开口。通过在制造第二半导体结构304期间覆盖3D NAND存储器串338的上端，插塞346可以用作蚀刻停止层以防止对填充在3D NAND存储器串338中的电介质(例如氧化硅和氮化硅)的蚀刻。在一些实施例中，插塞346用作3D NAND存储器串338的漏极。
在一些实施例中，第二半导体结构304还包括设置在存储堆叠层333和3D NAND存储器串338上方的半导体层348。半导体层348可以是减薄的衬底，在该衬底上形成存储堆叠层333和3D NAND存储器串338。在一些实施例中，半导体层348包括单晶硅，插塞344可以从该单晶硅外延生长。在一些实施例中，半导体层348可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它合适的材料。半导体层348还可以包括隔离区和掺杂区(例如，用作3D NAND存储器串338的阵列公共源，未示出)。隔离区(未示出)可以在半导体层348的整个厚度或厚度的一部分上延伸，以电隔离掺杂区。在一些实施例中，包括氧化硅的衬垫氧化物层布置在存储堆叠层333和半导体层348之间。
应当理解，3D NAND存储器串338不局限于“电荷陷阱”类型的3D NAND存储器串，并且在其它实施例中可以是“浮栅”类型的3D NAND存储器串。半导体层348可以包括多晶硅作为“浮栅”型3D NAND存储器串的源极板。
如图3A所示，统一半导体芯片300的第二半导体结构304还可以包括在半导体层348上方的垫出互连层(pad-out interconnect layer)350。垫出互连层350包括一个或多个ILD层中的互连，例如接触衬垫352。垫出互连层350和互连层332可以形成在半导体层348的相对侧。在一些实施例中，垫出互连层350中的互连可以在统一半导体芯片300和外部电路之间传输电信号，例如，用于垫出目的。
在一些实施例中，第二半导体结构304还包括延伸穿过半导体层348的一个或多个触点354，以电连接垫出互连层350以及互连层332和322。结果，嵌入式DRAM单元314的阵列可以通过互连层322和332以及键合触点326和330电连接到3D NAND存储器串338的阵列。一个或多个处理器312(以及控制器和外围电路，如果有的话)也可以通过互连层322和332以及键合触点326和330电连接到3D NAND存储器串338的阵列。此外，处理器312、嵌入式DRAM单元314的阵列和3D NAND存储器串338的阵列可以通过触点354和垫出互连层350电连接到外部电路。
图3B根据一些实施例示出了具有2D NAND存储器的示例性统一半导体芯片301的横截面。与图3A中上文描述的统一半导体芯片300类似，统一半导体芯片301表示包括具有一个或多个处理器312和嵌入式DRAM单元314的第一半导体结构302的键合芯片的示例。与图3A中上文描述的包括具有3D NAND存储器串338的第二半导体结构304的统一半导体芯片300不同，图3B中的统一半导体芯片301包括具有2D NAND存储器单元337的第二半导体结构305。与图3A中上文描述的统一半导体芯片300类似，统一半导体芯片301的第一和第二半导体结构302和305二者都在键合界面306处以面对面方式键合，如图3B所示。应当理解，下文可以不再重复统一半导体芯片300和301二者中的类似结构(例如，材料、制造工艺、功能等)的细节。
类似地，如图3B所示，统一半导体芯片301的第二半导体结构305也可以包括位于第一半导体结构302的键合界面306处和键合层324上方的键合层329。键合层329可包括多个键合触点331和电隔离键合触点331的电介质。键合触点331和键合层329中的周围电介质可用于混合键合。在一些实施例中，统一半导体芯片301的第二半导体结构305还包括位于键合层329上方用于传输电信号的互连层335。互连层335可包括多个互连，例如MEOL互连和BEOL互连。互连层335还可以包括一个或多个ILD层，其中可以形成互连线和通孔触点。
在一些实施例中，统一半导体芯片301的第二半导体结构305包括NAND闪存器件，其中存储器单元以位于互连层335和键合层329上方的2D NAND存储器单元337的阵列的形式提供。2D NAND存储器单元337的阵列可以包括多个2D NAND存储器串，其中每个存储器串包括通过源极/漏极339(类似于NAND栅极)串联连接的多个存储器单元337和分别位于2DNAND存储器串端部的两个选择晶体管341。在一些实施例中，除了选择晶体管341之外，每个2D NAND存储器串还包括一个或多个选择栅极和/或伪栅极。在一些实施例中，每个2D NAND存储器单元337包括浮栅晶体管，该浮栅晶体管具有垂直堆叠的浮栅343和控制栅345。浮栅343可包括半导体材料，例如多晶硅。控制栅极345可以是NAND闪存器件的字线的一部分，并且包括导电材料，包括但不限于W、Co、Cu、Al、掺杂的多晶硅、硅化物或者它们的任意组合。在一些实施例中，浮栅晶体管还包括介电层，例如垂直设置在控制栅极345和浮栅343之间的阻挡层以及设置在浮栅343上方的隧穿层。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或者它们的任意组合。隧穿层可以包括氧化硅、氮氧化硅或者它们的组合。沟道可以在源极/漏极339之间和栅极堆叠上方(包括隧穿层、浮栅343、阻挡层和控制栅极345)横向形成。根据一些实施例，每个沟道由通过控制栅极345施加到相应栅极堆叠的电压信号控制。应当理解，2D NAND存储器单元337可以包括电荷陷阱晶体管，其将浮栅343替换为存储层，如上文详细描述的。在一些实施例中，存储层包括氮化硅、氮氧化硅或者它们的任意组合，并且具有小于浮栅343的厚度的厚度。
在一些实施例中，第二半导体结构305还包括设置在2D NAND存储器单元337的阵列上方并与之接触的半导体层347。半导体层347可以是减薄的衬底，在该衬底上形成2DNAND存储器单元337。在一些实施例中，半导体层347包括单晶硅。在一些实施例中，半导体层347包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它合适的材料。半导体层347还可以包括隔离区和掺杂区(例如，用作2D NAND存储器单元337的源极/漏极339)。
如图3B所示，统一半导体芯片301的第二半导体结构305还可以包括在半导体层347上方的垫出互连层349。根据一些实施例，垫出互连层349包括一个或多个ILD层中的互连，例如接触衬垫351。垫出互连层349和互连层335可以形成在半导体层347的相对侧。垫出互连层349中的互连可以在统一半导体芯片301和外部电路之间传输电信号，例如，用于垫出目的。
在一些实施例中，第二半导体结构305还包括垂直延伸穿过半导体层347的一个或多个触点353，以电连接垫出互连层349以及互连层335和322。结果，嵌入式DRAM单元314可以通过互连层322和335以及键合触点326和331电连接到2D NAND存储器单元337。一个或多个处理器312(以及控制器和外围电路，如果有的话)也可以通过互连层322和335以及键合触点326和331电连接到2D NAND存储器单元337。此外，处理器312、嵌入式DRAM单元314和2DNAND存储器单元337的阵列可以通过触点353和垫出互连层349电连接到外部电路。
图4A根据一些实施例示出了具有3D NAND存储器的另一个示例性统一半导体芯片400的横截面。与图3A中上文描述的统一半导体芯片300类似，统一半导体芯片400表示键合芯片的示例，其中包括3D NAND存储器串的第一半导体结构402和包括一个或多个处理器和嵌入式DRAM单元的第二半导体结构404分别形成，并以面对面的方式键合在键合界面406处。与图3A中上文描述的统一半导体芯片300不同，其中包括处理器和嵌入式DRAM单元的第一半导体结构302在包括3D NAND存储器串的第二半导体结构304下方，图4A中的统一半导体芯片400包括第二半导体结构404，第二半导体结构404包括设置在包括3D NAND存储器串的第一半导体结构402上方的一个或多个处理器和嵌入式DRAM单元。应当理解，下文可以不再重复统一半导体芯片300和400二者中的类似结构(例如，材料、制造工艺、功能等)的细节。
统一半导体芯片400的第一半导体结构402可包括衬底408和存储堆叠层410，存储堆叠层410包括在衬底408上方的交织导体层412和介电层414。在一些实施例中，3D NAND存储器串416的阵列各自垂直延伸穿过衬底408上方的存储堆叠层410中的交织导体层412和介电层414。每个3D NAND存储器串416可包括半导体沟道420和存储器膜418。每个3D NAND存储器串416还包括分别在其下端和上端的两个插塞422和424。3D NAND存储器串416可以是“电荷陷阱”类型的3D NAND存储器串或“浮动栅极”类型的3D NAND存储器串。在一些实施例中，包括氧化硅的衬垫氧化物层布置在存储堆叠层410和衬底408之间。
在一些实施例中，统一半导体芯片400的第一半导体结构402还包括存储堆叠层410上方的互连层426和3D NAND存储器串416，以便将电信号传输到3D NAND存储器串416以及从3D NAND存储器串416传输电信号。互连层426可包括多个互连，包括互连线和通孔接触。在一些实施例中，互连层426中的互连还包括局部互连，例如位线触点和字线触点。在一些实施例中，统一半导体芯片400的第一半导体结构402还包括位于键合界面406处以及互连层426和存储堆叠层410上方的键合层428。键合层428可包括多个键合触点430和围绕并电隔离键合触点430的电介质。
如图4A所示，统一半导体芯片400的第二半导体结构404包括在键合界面406处和键合层428上方的另一个键合层432。键合层432可包括多个键合触点434和围绕并电隔离键合触点434的电介质。在一些实施例中，统一半导体芯片400的第二半导体结构404还包括位于键合层432上方用于传输电信号的互连层436。互连层436可包括多个互连，包括互连线和通孔接触。
统一半导体芯片400的第二半导体结构404还可以包括位于互连层436和键合层432上方的器件层438。在一些实施例中，器件层438包括位于互连层436和键合层432上方的一个或多个处理器442，以及位于互连层436和键合层432上方并且位于处理器442外部的嵌入式DRAM单元阵列444。在一些实施例中，器件层438中的器件通过互连层436中的互连彼此电连接。例如，嵌入式DRAM单元阵列444可以通过互连层436电连接到处理器442。
在一些实施例中，处理器442包括形成任何合适的专用处理器和/或SoC(例如应用处理器(例如，包括一个或多个CPU和GPU)和基带处理器)的多个逻辑晶体管446。器件层438也可以包括如上所述由逻辑晶体管446形成的一个或多个控制器和/或3D NAND存储器的外围电路。逻辑晶体管446可以形成在“半导体层440上”，其中整个或部分逻辑晶体管446形成在半导体层440中和/或直接形成在半导体层440上。隔离区(例如，STI)和掺杂区(例如，逻辑晶体管446的源区和漏区)也可以形成在半导体层440中。
在一些实施例中，每个嵌入式DRAM单元444包括DRAM选择晶体管448和电容器450。嵌入式DRAM单元444可以是由一个晶体管和一个电容器组成的1T1C单元。应当理解，嵌入式DRAM单元444可以具有任何合适的配置，例如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管316形成在“半导体层440上”，其中整个或部分DRAM选择晶体管448形成在半导体层440中和/或直接形成在半导体层440上。隔离区(例如，STI)和掺杂区(例如，DRAM选择晶体管448的源区和漏区)也可以形成在半导体层440中。如图4A所示，DRAM选择晶体管448和逻辑晶体管446可以形成在同一平面上(例如，在半导体层440上)的不同区域中。也就是说，DRAM选择晶体管448可以形成在处理器442在半导体层440上形成的区域之外。在一些实施例中，电容器450置于DRAM选择晶体管448下方。根据一些实施例，每个电容器450包括两个电极，其中一个电极电连接到相应DRAM选择晶体管448的一个节点。根据一些实施例，每个DRAM选择晶体管448的另一个节点电连接到嵌入式DRAM的位线449。每个电容器450的另一个电极可以电连接到公共板451，例如公共地。应当理解，嵌入式DRAM单元444的结构和配置不局限于图4A中的示例，并且可以包括任何合适的结构和配置。例如，电容器450可以是平面电容器、叠层电容器、多鳍电容器、圆柱电容器、沟槽电容器或衬底平板电容器。
在一些实施例中，第二半导体结构404还包括设置在器件层438上方的半导体层440。半导体层440可以是减薄的衬底，在该衬底上形成逻辑晶体管446和DRAM选择晶体管448。在一些实施例中，半导体层440包括单晶硅。在一些实施例中，半导体层440可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它合适的材料。半导体层440还可以包括隔离区和掺杂区。
如图4A所示，统一半导体芯片400的第二半导体结构404还可以包括在半导体层440上方的垫出互连层452。垫出互连层452包括一个或多个ILD层中的互连，例如接触衬垫454。在一些实施例中，垫出互连层452中的互连可以在统一半导体芯片400和外部电路之间传输电信号，例如，用于垫出目的。在一些实施例中，第二半导体结构404还包括延伸穿过半导体层440的一个或多个触点456，以电连接垫出互连层452以及互连层436和426。结果，嵌入式DRAM单元阵列444可以通过互连层426和436以及键合触点430和434电连接到3D NAND存储器串416的阵列。一个或多个处理器442(以及控制器和外围电路，如果有的话)也可以通过互连层426和436以及键合触点430和434电连接到3D NAND存储器串416的阵列。此外，处理器442、嵌入式DRAM单元444的阵列和3D NAND存储器串416的阵列可以通过触点456和垫出互连层452电连接到外部电路。
图4B根据一些实施例示出了具有2D NAND存储器的另一个示例性统一半导体芯片401的横截面。与图4A中上文描述的统一半导体芯片400类似，统一半导体芯片401表示包括具有一个或多个处理器442和嵌入式DRAM单元444的第二半导体结构404的键合芯片的示例。与图4A中上文描述的包括具有3D NAND存储器串416的第一半导体结构402的统一半导体芯片400不同，图4B中的统一半导体芯片401包括具有2D NAND存储器单元405的第一半导体结构403。与图4A中上文描述的统一半导体芯片400类似，统一半导体芯片401的第一和第二半导体结构403和404二者都在键合界面406处以面对面方式键合，如图4B所示。应当理解，下文可以不再重复统一半导体芯片400和401二者中的类似结构(例如，材料、制造工艺、功能等)的细节。
在一些实施例中，统一半导体芯片401的第一半导体结构403包括NAND闪存器件，其中存储器单元以位于衬底408上的2D NAND存储器单元405的阵列的形式提供。2D NAND存储器单元405的阵列可以包括多个2D NAND存储器串，其中每个存储器串包括通过源极/漏极407(类似于NAND栅极)串联连接的多个存储器单元和分别位于2D NAND存储器串端部的两个选择晶体管409。在一些实施例中，每个2D NAND存储器单元405包括浮栅晶体管，该浮栅晶体管具有垂直堆叠的浮栅411和控制栅413。在一些实施例中，浮栅晶体管还包括介电层，例如垂直设置在控制栅极413和浮栅411之间的阻挡层以及设置在浮栅411下方的隧穿层。沟道可以在源极/漏极407之间和栅极堆叠下方(包括隧穿层、浮栅411、阻挡层和控制栅极413)横向形成。根据一些实施例，每个沟道由通过控制栅极413施加到相应栅极堆叠的电压信号控制。应当理解，2D NAND存储器单元405可以包括电荷陷阱晶体管，其将浮栅411替换为存储层，如上文详细描述的。
在一些实施例中，统一半导体芯片401的第一半导体结构403还包括2D NAND存储器单元405上方的互连层419，以便将电信号传输到2D NAND存储器串405以及从2D NAND存储器串405传输电信号。互连层419可包括多个互连，包括互连线和通孔接触。在一些实施例中，互连层419中的互连还包括局部互连，例如位线触点和字线触点。在一些实施例中，统一半导体芯片401的第一半导体结构403还包括在键合界面406处以及在互连层419和2D NAND存储器单元405上方的键合层415。键合层415可包括多个键合触点417和围绕并电隔离键合触点417的电介质。
图5A-图5C根据一些实施例示出了用于形成具有一个或多个处理器和嵌入式DRAM的示例性半导体结构的制造工艺。图6A和图6B根据一些实施例示出了用于形成具有3DNAND存储器串的示例性半导体结构的制造工艺。图7A和图7B根据一些实施例示出了用于形成示例性统一半导体芯片的制造工艺。图11A是根据一些实施例的用于形成统一半导体芯片的示例性方法1100的流程图。图5A-图5C、图6A、图6B、图7A、图7B和图11A中描绘的统一半导体芯片的示例包括图3A中描绘的统一半导体芯片300和图4A中描绘的统一半导体芯片400。将一起描述图5A–图5C、图6A、图6B、图7A、图7B和图11A。应当理解，方法1100中示出的操作不是穷举的，并且可以在任何图示操作之前、之后或之间执行其它操作。此外，这些操作中的一些操作可以同时执行，或者以与图11A中所示不同的顺序执行。
如图5A-图5C所示，形成包括下列各项的第一半导体结构：一个或多个处理器、嵌入式DRAM单元阵列以及包括多个第一键合触点的第一键合层。如图6A和图6B所描绘的，形成第二半导体结构，其包括3D NAND存储器串阵列和第二键合层，该第二键合层包括多个第二键合触点。如图7A和图7B中所描绘的，第一半导体结构和第二半导体结构以面对面的方式键合，使得第一键合触点在键合界面处与第二键合触点接触。
参考图11A，方法1100开始于操作1102，其中一个或多个处理器和嵌入式DRAM单元阵列形成在第一衬底上。第一衬底可以是硅衬底。在一些实施例中，为了形成处理器和嵌入式DRAM单元阵列，在第一衬底上形成多个晶体管，并且在其中的一些晶体管上方形成多个电容器并与之接触。在一些实施例中，一个或多个控制器形成在第一衬底上。在一些实施例中，NAND存储器单元阵列的外围电路形成在第一衬底上。
如图5A所示，在硅衬底502上形成多个晶体管(例如，逻辑晶体管504和DRAM选择晶体管506)。晶体管504和506可以通过多种工艺形成，包括但不限于光刻、干/湿蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)以及任何其它合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底502中形成掺杂区，其例如用作晶体管504和506的源区和/或漏区。在一些实施例中，还通过湿/干蚀刻和薄膜沉积在硅衬底502中形成隔离区域(例如，STI)。
如图5B中所示，多个电容器508形成在DRAM选择晶体管506上方并与之接触。每个电容器508可以通过摄影来图案化来与相应的DRAM选择晶体管506对齐以形成1T1C存储器单元，例如，通过将电容器508的一个电极与相应的DRAM选择晶体管506的一个节点电连接。在一些实施例中，还形成位线507和公共板509，用于电连接DRAM选择晶体管506和电容器508。电容器504和508可以通过多种工艺形成，包括但不限于光刻、干/湿蚀刻、薄膜沉积、热生长、注入、CMP以及任何其它合适的工艺。由此形成包括一个或多个处理器(具有逻辑晶体管504)和嵌入式DRAM单元阵列(每个具有DRAM选择晶体管506和电容器508)的器件层510。在一些实施例中，器件层510还包括由逻辑晶体管504形成的NAND存储器单元阵列的一个或多个控制器和/或外围电路。
方法1100进行到操作1104，如图11A所示，其中在处理器和嵌入式DRAM单元阵列上方形成第一互连层。第一互连层可以包括一个或多个ILD层中的第一多个互连。如图5C所示，互连层512可以形成在器件层510上方，器件层510包括处理器(具有逻辑晶体管504)和嵌入式DRAM单元阵列(每个具有DRAM选择晶体管506和电容器508)。互连层512可以包括多个ILD层中的MEOL和/或BEOL的互连以便与器件层510进行电连接。在一些实施例中，互连层512包括在多个工艺中形成的多个ILD层和互连。例如，互连层512中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，这些薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀或者它们的任意组合。形成互连的制造工艺还可以包括光刻、CMP、湿/干蚀刻或者任何其它合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的介电材料，包括但不限于CVD、PVD、ALD或者它们的任意组合。图5C中示出的ILD层和互连可以被统称为互连层512。
方法1100进行到操作1106，如图11所示，其中在第一互连层上方形成第一键合层。第一键合层可以包括多个第一键合触点。如图5C所示，在互连层512上方形成键合层514。键合层514可以包括由电介质围绕的多个键合触点516。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层512的顶部表面上沉积介电层，这些薄膜沉积工艺包括但不限于CVD、PVD、ALD或者它们的任意组合。然后，通过使用图案化工艺(例如，介电层中的介电材料的光刻和干/湿蚀刻)首先对穿过介电层的接触孔进行图案化，可以形成穿过介电层并且与互连层512中的互连接触的键合触点516。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积阻挡层、粘附层和/或种子层。
方法1100进行到操作1108，如图11A所示，其中在第二衬底上方形成存储堆叠层。第二衬底可以是硅衬底。如图6A所示，交织的牺牲层(未示出)和介电层608形成在硅衬底602上方。交织的牺牲层和介电层608可以形成介电堆叠(未示出)。在一些实施例中，每个牺牲层包括氮化硅层，并且每个介电层608包括氧化硅层。交织的牺牲层和介电层608可以包括通过一种或多种薄膜沉积工艺沉积的介电材料，这些薄膜沉积工艺包括但不限于CVD、PVD、ALD或者它们的任意组合。在一些实施例中，存储堆叠层604可以通过栅极替换工艺形成，例如，使用对介电层608选择性的牺牲层的湿/干蚀刻并且用导体层606填充所造成的凹陷，用导体层606来替换牺牲层。结果，存储堆叠层604可以包括交织导体层606和介电层608。在一些实施例中，每个导体层606包括金属层，例如钨层。应当理解，在其它实施例中，可以通过交替地沉积导体层(例如，掺杂的多晶硅层)和介电层(例如，氧化硅层)来形成存储堆叠层604而无需栅极替换工艺。在一些实施例中，包括氧化硅的衬垫氧化物层形成在存储堆叠层604和硅衬底602之间。
方法1100进行到操作1110，如图11A所示，其中形成垂直延伸穿过存储堆叠层的3DNAND存储器串的阵列。如图6A所示，3D NAND存储器串610形成在硅衬底602上方，其中的每个3D NAND存储器串垂直延伸穿过存储堆叠层604的交织导体层606和介电层608。在一些实施例中，形成3D NAND存储器串610的制造工艺包括使用干蚀刻/和/或湿蚀刻(例如深反应离子蚀刻(DRIE))形成穿过存储堆叠层604并进入硅衬底602的沟道孔，然后从硅衬底602在沟道孔的下部外延生长插塞612。在一些实施例中，形成3D NAND存储器串610的制造工艺还包括：随后使用诸如ALD、CVD、PVD的薄膜沉积工艺或者它们的任意组合，以多个层来填充沟道孔(例如存储器膜614(例如，隧穿层、存储层和阻挡层)和半导体层616)。在一些实施例中，形成3D NAND存储器串610的制造工艺还包括：通过在3D NAND存储器串610的上端处蚀刻凹部在沟道孔的上部中形成另一个插塞618，接着使用诸如ALD、CVD、PVD的薄膜沉积工艺或者它们的任意组合以薄膜用半导体材料来填充该凹部。
方法1100进行到操作1112，如图11A所示，其中在3D NAND存储器串阵列上方形成第二互连层。第二互连层可以包括一个或多个ILD层中的第二多个互连。如图6B所示，互连层620可以形成在存储堆叠层604和3D NAND存储器串610阵列上方。互连层620可以包括多个ILD层中的MEOL和/或BEOL的互连以便与3D NAND存储器串610进行电连接。在一些实施例中，互连层620包括在多个工艺中形成的多个ILD层和互连。例如，互连层620中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，这些薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或者它们的任意组合。形成互连的制造工艺还可以包括光刻、CMP、湿/干蚀刻或者任何其它合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的介电材料，包括但不限于CVD、PVD、ALD或者它们的任意组合。图6B中示出的ILD层和互连可以被统称为互连层620。
方法1100进行到操作1114，如图11A所示，其中在第二互连层上方形成第二键合层。第二键合层可以包括多个第二键合触点。如图6B所示，在互连层620上方形成键合层622。键合层622可以包括由电介质围绕的多个键合触点624。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层620的顶部表面上沉积介电层，这些薄膜沉积工艺包括但不限于CVD、PVD、ALD或者它们的任意组合。然后，通过使用图案化工艺(例如，介电层中的介电材料的光刻和干/湿蚀刻)首先对穿过介电层的接触孔进行图案化，可以形成穿过介电层并且与互连层620中的互连接触的键合触点624。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘附(粘胶)层、阻挡层和/或种子层。
方法1100进行到操作1116，如图11A所示，其中第一衬底和第二衬底以面对面的方式键合，使得第一键合触点在键合界面处与第二键合触点接触。键合可以是混合键合。在一些实施例中，在键合之后，其上形成有处理器和嵌入式DRAM单元的第一衬底(例如，第一半导体结构)设置在其上形成有3D NAND存储器串的第二衬底上方(例如，第二半导体结构)。在一些实施例中，在键合之后，其上形成有3D NAND存储器串的第二衬底(例如，第二半导体结构)设置在其上形成有处理器和嵌入式DRAM单元的第一衬底上方(例如，第一半导体结构)。
如图7A所示，硅衬底602和在其上形成的组件(例如，3D NAND存储器串610)上下翻转。面朝下的键合层622与面朝上的键合层514键合，即以面对面的方式键合，从而形成键合界面702(如图7B所示)。在一些实施例中，在键合之前，将处理工艺(例如等离子体处理、湿处理和/或热处理)施加到键合表面上。尽管未在图7A中示出，但是硅衬底502和在其上形成的组件(例如，器件层510)可以上下翻转，并且面朝下的键合层514可以与面朝上的键合层622键合，即以面对面的方式键合，从而形成键合界面702。在键合之后，键合层622中的键合触点624和键合层514中的键合触点516彼此对齐并且彼此接触，使得器件层510(例如，其中的处理器和嵌入式DRAM单元)可以电连接到3D NAND存储器串610。应当理解，在键合芯片中，3D NAND存储器串610可以在器件层510上方或下方(例如，其中的处理器和嵌入式DRAM单元)。然而，如图7B所示，可以在键合之后在3D NAND存储器串610和器件层510(例如，其中的处理器和嵌入式DRAM单元)之间形成键合界面702。
方法1100进行到操作1118，如图11A所示，其中减薄第一衬底或第二衬底以形成半导体层。在一些实施例中，对在键合之后位于第二半导体结构的第二衬底上方的第一半导体结构的第一衬底进行减薄以形成半导体层。在一些实施例中，对在键合之后位于第一半导体结构的第一衬底上方的第二半导体结构的第二衬底进行减薄以形成半导体层。
如图7B所示，对键合芯片顶部的衬底(例如，如图7A所示的硅衬底602)进行减薄，使得减薄的顶部衬底可以用作半导体层704，例如，单晶硅层。减薄的衬底的厚度可以在约200nm和约5μm之间，例如在200nm和5μm之间，或者在约150nm和约50μm之间，例如在150nm和50μm之间。硅衬底602可以通过包括但不限于晶片研磨、干蚀刻、湿蚀刻、CMP的工艺，任何其它合适的工艺或者它们的任意组合来减薄。应当理解，当硅衬底502是键合芯片顶部的衬底时，可以通过对硅衬底502进行减薄来形成另一个半导体层。
方法1100进行到操作1120，如图11A所示，其中在半导体层上方形成垫出互连层。如图7B所示，在半导体层704(减薄的顶部衬底)上方形成垫出互连层706。垫出互连层706可以包括在一个或多个ILD层中形成的互连，例如衬垫触点708。衬垫触点708可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或者它们的任意组合。ILD层可以包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或者它们的任意组合。在一些实施例中，在键合和减薄之后，形成垂直延伸穿过半导体层704的触点710，例如通过湿/干蚀刻，然后沉积导电材料。触点710可以与垫出互连层706中的互连接触。
如上所述，2D NAND存储器单元而不是3D NAND存储器串可以形成在单独的衬底上并且键合到统一半导体芯片中。图6C和图6D根据一些实施例示出了用于形成具有2D NAND存储器单元的示例性半导体结构的制造工艺。图7C和图7D根据一些实施例示出了用于形成另一个示例性统一半导体芯片的制造工艺。图11B是根据一些实施例的用于形成统一半导体芯片的另一种示例性方法1101的流程图。图6C、图6D、图7C、图7D和图11B中描绘的统一半导体芯片的示例包括图3B中描绘的统一半导体芯片301和图4B中描绘的统一半导体芯片401。将一起描述图6C、图6D、图7C、图7D和图11B。应当理解，方法1101中示出的操作不是穷举的，并且可以在任何图示操作之前、之后或之间执行其它操作。此外，这些操作中的一些操作可以同时执行，或者以与图11B中所示不同的顺序执行。
上文针对图11A中的方法1100描述了图11B中的方法1101的操作1102、1104和1106，因此不再重复。方法1101进行到操作1111，如图11B所示，其中在第二衬底上形成2DNAND存储器单元阵列。如图6C所示，2D NAND存储器单元603以2D NAND存储器串的形式在硅衬底602上形成，其中每个存储器串包括通过源极/漏极605(类似于NAND栅极)串联连接的多个存储器单元和分别位于2D NAND存储器串端部的两个选择晶体管607。存储器单元603和选择晶体管607可以通过多种工艺形成，包括但不限于光刻、干/湿蚀刻、薄膜沉积、热生长、注入、CMP以及任何其它合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底602中形成掺杂区，其例如用作源极/漏极605。在一些实施例中，还通过湿/干蚀刻和薄膜沉积在硅衬底602中形成隔离区域(例如，STI，未示出)。
在一些实施例中，针对每个2D NAND存储器单元603形成栅极堆叠。对于“浮栅”类型的2D NAND存储器单元603，栅极堆叠可以包括从底部到顶部以以下次序排列的隧穿层、浮栅609、阻挡层和控制栅极611。在一些实施例中，浮栅609由用于“电荷陷阱”类型的2DNAND存储器单元的存储层代替。栅极堆叠的隧穿层、浮栅609(或存储层)、阻挡层和控制栅极611可以通过一种或多种薄膜沉积工艺形成，这些工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或者它们的任意组合。
方法1100进行到操作1113，如图11B所示，其中在2D NAND存储器单元阵列上方形成第二互连层。第二互连层可以包括一个或多个ILD层中的第二多个互连。如图6D所示，互连层613可以形成在2D NAND存储器单元603阵列上方。互连层613可以包括多个ILD层中的MEOL和/或BEOL的互连以便与2D NAND存储器单元603进行电连接。在一些实施例中，互连层613包括在多个工艺中形成的多个ILD层和互连。例如，互连层613中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，这些薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或者它们的任意组合。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的介电材料，包括但不限于CVD、PVD、ALD或者它们的任意组合。图6D中示出的ILD层和互连可以被统称为互连层613。
方法1100进行到操作1115，如图11B所示，其中在第二互连层上方形成第二键合层。第二键合层可以包括多个第二键合触点。如图6D所示，在互连层613上方形成键合层615。键合层615可以包括由电介质围绕的多个键合触点617。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层613的顶部表面上沉积介电层，这些薄膜沉积工艺包括但不限于CVD、PVD、ALD或者它们的任意组合。然后，通过使用图案化工艺(例如，介电层中的介电材料的光刻和干/湿蚀刻)首先对穿过介电层的接触孔进行图案化，可以形成穿过介电层并且与互连层613中的互连接触的键合触点617。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘附层、阻挡层和/或种子层。
上文针对图11A中的方法1100描述了图11B中的方法1101的操作1116、1118和1120，因此不再重复。如图7C所示，硅衬底602和在其上形成的组件(例如，2D NAND存储器单元603)上下翻转。面朝下的键合层615与面朝上的键合层514键合，即以面对面的方式键合，从而形成键合界面703(如图7D所示)。尽管未在图7C中示出，但是硅衬底502和在其上形成的组件(例如，器件层510)可以上下翻转，并且面朝下的键合层514可以与面朝上的键合层615键合，即以面对面的方式键合，从而形成键合界面702。在键合之后，键合层615中的键合触点617和键合层514中的键合触点516彼此对齐并且彼此接触，使得器件层510(例如，其中的处理器和嵌入式DRAM单元)可以电连接到2D NAND存储器单元603。应当理解，在键合芯片中，2D NAND存储器单元603可以在器件层510上方或下方(例如，其中的处理器和嵌入式DRAM单元)。
如图7D所示，对键合芯片顶部的衬底(例如，如图7C所示的硅衬底602)进行减薄，使得减薄的顶部衬底可以用作半导体层705，例如，单晶硅层。硅衬底602可以通过包括但不限于晶片研磨、干蚀刻、湿蚀刻、CMP的工艺，任何其它合适的工艺或者它们的任意组合来减薄。应当理解，当硅衬底502是键合芯片顶部的衬底时，可以通过对硅衬底502进行减薄来形成另一个半导体层。如图7D所示，在半导体层705(减薄的顶部衬底)上方形成垫出互连层707。垫出互连层707可以包括在一个或多个ILD层中形成的互连，例如衬垫触点709。在一些实施例中，在键合和减薄之后，形成垂直延伸穿过半导体层705的触点711，例如通过湿/干蚀刻，然后沉积导电材料。触点711可以与垫出互连层707中的互连接触。
如上所述，在现有的移动设备中，处理单元(例如，各种处理器和控制器)和存储器(例如，DRAM和NAND存储器)作为分立芯片置于PCB上，其通过PCB上的相对长且慢的互连链路(例如，各种数据总线)彼此通信，从而遭受相对低的数据吞吐量。此外，大量分立芯片占用大的PCB面积，限制了移动设备尺寸的进一步减小和具有较长电池寿命的较大电池的配备。例如，图8示出了PCB 802上的分立处理器804、DRAM 806和NAND存储器808及其操作的示意图。处理器804、DRAM 806和NAND存储器808中的每一个是具有其自己的封装并安装在PCB802上的分立芯片。处理器804是应用处理器或基带处理器。通过互连链路(例如存储器总线)在处理器804和DRAM 806之间发送数据。NAND存储器808是3D NAND存储器或者2D NAND存储器，其通过另一个互连链路(例如外围组件互连快速(PCIe)总线或串行连接(SATA)总线)与DRAM 806传输数据。由于处理器804与存储器806和808之间的数据吞吐量相对较低，处理器804还包括片上存储器(例如，高速缓存)作为用于快速访问的高速缓冲器，这进一步增加了处理器804的PCB占用面积。
图9根据一些实施例示出了PCB 902上的示例性统一半导体芯片904及其操作的示意图。图12是根据一些实施例的用于操作统一半导体芯片的示例性方法1200的流程图。图12中描绘的统一半导体芯片的示例包括图9中描绘的统一半导体芯片904。将一起描述图9和图12。应当理解，方法1200中示出的操作不是穷举的，并且可以在任何图示操作之前、之后或之间执行其它操作。此外，这些操作中的一些操作可以同时执行，或者以与图12中所示不同的顺序执行。如图9所示，统一半导体芯片904包括处理器906、具有嵌入式DRAM单元阵列的嵌入式DRAM 908，以及具有NAND存储器单元阵列的NAND存储器910。处理器906、嵌入式DRAM 908和NAND存储器910(3D NAND存储器或2D NAND存储器)可以形成在如上文详细所述的相同的键合芯片中，例如统一的半导体芯片100、101、300、301、400和401。
参考图12，方法1200开始于操作1202，其中数据从一个或多个处理器传输到嵌入式DRAM单元阵列。如图9所示，由处理器906生成的任何合适类型的数据可以传送到统一半导体芯片904的嵌入式DRAM 908，例如，由应用处理器中的GPU生成的显示数据将由显示器呈现，或者由基带应用中的调制解调器生成的数据将由蜂窝收发机发送。
方法1200进行到操作1206，如图12所示，其中数据缓冲在嵌入式DRAM单元阵列中。如图9所示，嵌入式DRAM 908可以用作统一半导体芯片904的集成高速片上缓冲器，用于对从处理器906传输的数据进行缓冲。
方法1200进行到操作1206，如图12所示，其中将来自嵌入式DRAM单元阵列的数据存储在NAND存储器单元阵列中。如图9所示，嵌入式DRAM单元908中缓冲的数据可以存储在NAND存储器910中。在一些实施例中，处理器906和NAND存储器910之间的双向、直接数据传输变得可用，使得数据可以在嵌入式DRAM 908中缓冲并且并行存储在NAND存储器910中。
方法1200进行到操作1208，如图12所示，其中通过多个键合触点在一个或多个处理器与NAND存储器单元阵列之间传输数据。例如，如上文详细描述的，数据可以通过多个键合触点(例如，并行的数百万个键合触点)的直接电连接在处理器906和NAND存储器910之间双向传输，其与传统的板载芯片到芯片数据总线相比具有缩短的距离、更高的吞吐量以及更低的功耗，例如，如图8所示。
方法1200进行到操作1210，如图12所示，其中通过多个键合触点在嵌入式DRAM单元阵列与NAND存储器单元阵列之间传输数据。例如，如上文详细描述的，数据可以通过多个键合触点(例如，并行的数百万个键合触点)的直接电连接在嵌入式DRAM 908和NAND存储器910之间双向传输，其与传统的板载芯片到芯片数据总线相比具有缩短的距离、更高的吞吐量以及更低的功耗，例如，如图8所示。
嵌入式DRAM 908以及直接电连接可以用作高速存储缓冲器以消除对片上存储器的需要，从而减小芯片尺寸并实现附加特征，例如即时启动特征。在一些实施例中，响应于统一半导体器件904的通电或断电，触发嵌入式DRAM 908和NAND存储器910之间的数据传输。例如，统一半导体芯片904的即时启动特征可以通过在嵌入式DRAM 908和NAND存储器910之间传输的数据来实现。在一些实施例中，响应于统一半导体芯片904的断电，缓冲在嵌入式DRAM 908中的用户数据和/或操作系统数据的快照被立即传送到NAND存储器910，其可以在断电之后被保留。响应于统一半导体芯片904的通电，存储在NAND存储器910中的用户数据和/或操作系统数据的快照可以立即传送回嵌入式DRAM 908，以便在断电之前恢复统一半导体芯片904的最后状态。
图10根据一些实施例示出了具有统一半导体芯片1001的示例性移动设备1000的示意图。移动设备1000可以是任何便携式或手持式计算设备，包括但不限于：VR/AR头戴式耳机、智能电话、平板电脑、眼镜、腕表、便携式游戏控制台、膝上型计算机等。移动设备1000包括显示器1002和多个收发机，包括用于蜂窝通信的蜂窝收发机1004，用于蓝牙通信的蓝牙收发机1006，用于Wi-Fi通信的Wi-Fi收发机1008，以及用于定位和导航的GPS收发机1010。显示器1002可以是有机发光二极管(OLED)显示器、微LED显示器、液晶显示器(LCD)、电子墨水显示器、电致发光显示器(ELD)，或者任何其它合适类型的显示器。应当理解，移动设备1000可以包括图10中未示出的附加组件，例如电池、相机、各种传感器等。
统一半导体芯片1001可以是本文中公开的任何统一半导体芯片(例如，统一半导体芯片100、101、300、301、400、401和904)，其通过任何合适的接口和互连链路可操作地耦合到显示器1002和收发机1004、1006、1008和1010。如上文详细描述的，统一半导体芯片1001可以是包括键合在一起的两个半导体结构(未示出)的单个芯片。在一些实施例中，第一半导体结构包括应用处理器、基带处理器、嵌入式DRAM单元阵列、以及第一键合层，该第一键合层包括第一键合触点，并且第二半导体结构包括NAND存储器单元阵列和第二键合层，该第二键合层包括第二键合触点。键合界面存在于第一键合层和第二键合层之间，第一键合触点在该键合界面处与第二键合触点接触。
在一些实施例中，统一半导体芯片1001中的应用处理器被配置为：生成要由显示器1002呈现的数据，并且基带处理器被配置为：对由蜂窝收发机1004接收的数据和将由蜂窝收发机1004发送的数据进行处理。根据一些实施例，将在应用处理器和显示器1002之间或在基带处理器和蜂窝收发机1004之间传输的数据缓冲在嵌入式DRAM单元阵列中。因此，在一些实施例中，应用处理器没有片上存储器。在一些实施例中，统一半导体芯片1001中的应用处理器还被配置为：通过第一和第二键合触点从NAND存储器单元阵列传输数据或向NAND存储器单元阵列传输数据。
统一半导体芯片1001的第一半导体结构还可以包括各种控制器(未示出)，其包括显示控制器、GPS控制器以及通信控制器，例如蓝牙控制器和Wi-Fi控制器。在一些实施例中，显示控制器被配置为：控制显示器1002的操作。在一些实施例中，蓝牙控制器被配置为：控制蓝牙收发机1006的操作，并且Wi-Fi控制器被配置为：控制Wi-Fi收发机1008的操作。在一些实施例中，GPS控制器被配置为：控制GPS收发机1010的操作。
根据本公开内容的一个方面，统一半导体芯片包括第一半导体结构，其包括一个或多个处理器、嵌入式DRAM单元阵列以及第一键合层，该第一键合层包括多个第一键合触点。统一半导体芯片还包括第二半导体结构，该第二半导体结构包括NAND存储器单元阵列和第二键合层，该第二键合层包括多个第二键合触点。统一半导体芯片还包括第一键合层和第二键合层之间的键合界面。第一键合触点在键合界面处与第二键合触点接触。
在一些实施例中，第一半导体结构包括衬底、位于衬底上的一个或多个处理器、位于衬底上并且位于一个或多个处理器外部的嵌入式DRAM单元阵列、以及位于一个或多个处理器和嵌入式DRAM单元阵列上方的第一键合层。
在一些实施例中，第二半导体结构包括位于第一键合层上方的第二键合层、位于第二键合层上方的存储堆叠层、垂直延伸穿过存储堆叠层的3D NAND存储器串阵列、以及位于3D NAND存储器串阵列上方并与之接触的半导体层。
在一些实施例中，第二半导体结构包括位于第一键合层上方的第二键合层、位于第二键合层上方的2D NAND存储器单元阵列、以及位于2D NAND存储器单元阵列上方并与之接触的半导体层。
在一些实施例中，统一半导体芯片还包括半导体层上方的垫出互连层。在一些实施例中，半导体层包括多晶硅。在一些实施例中，半导体层包括单晶硅。
在一些实施例中，第二半导体结构包括衬底、位于衬底上方的存储堆叠层、垂直延伸通过存储堆叠层的3D NAND存储器串阵列、以及位于存储堆叠层和3D NAND存储器串阵列上方的第二键合层。
在一些实施例中，第二半导体结构包括衬底、位于衬底上的2D NAND存储器单元阵列，以及位于存储堆叠层和2D NAND存储器单元阵列上方的第二键合层。
在一些实施例中，第一半导体结构包括位于第二键合层上方的第一键合层、位于第一键合层上方的一个或多个处理器、位于第一键合层上方并且位于一个或多个处理器外部的嵌入式DRAM单元阵列、以及位于一个或多个处理器和嵌入式DRAM单元阵列上方并与该一个或多个处理器和该嵌入式DRAM单元阵列接触的半导体层。在一些实施例中，统一半导体芯片还包括半导体层上方的垫出互连层。
在一些实施例中，一个或多个处理器和嵌入式DRAM单元阵列彼此堆叠。
在一些实施例中，每个嵌入式DRAM单元包括晶体管和电容器。
在一些实施例中，第一半导体结构包括垂直位于第一键合层和一个或多个处理器之间的第一互连层，并且第二半导体结构包括垂直位于第二键合层和NAND存储器单元阵列之间的第二互连层。
在一些实施例中，一个或多个处理器通过第一和第二互连层以及第一和第二键合触点电连接到NAND存储器单元阵列。
在一些实施例中，嵌入式DRAM单元阵列通过第一和第二互连层以及第一和第二键合触点电连接到NAND存储器单元阵列。
在一些实施例中，一个或多个处理器包括应用处理器和基带处理器。
在一些实施例中，第一半导体结构还包括一个或多个控制器。在一些实施例中，第一半导体结构还包括NAND存储器单元阵列的外围电路。
在一些实施例中，嵌入式DRAM单元阵列通过第一互连层电连接到一个或多个处理器。
根据本公开内容的另一个方面，公开了一种用于形成统一半导体芯片的方法。形成第一半导体结构。第一半导体结构包括一个或多个处理器、嵌入式DRAM单元阵列以及第一键合层，该第一键合层包括多个第一键合触点。形成第二半导体结构。第二半导体结构包括NAND存储器单元阵列以及第二键合层，该第二键合层包括多个第二键合触点。第一半导体结构和第二半导体结构以面对面的方式键合，使得第一键合触点在键合界面处与第二键合触点接触。
在一些实施例中，为了形成第一半导体结构，在第一衬底上形成一个或多个处理器和嵌入式DRAM单元阵列，在一个或多个处理器和嵌入式DRAM单元阵列上方形成第一互连层，并且在第一互连层上方形成第一键合层。
在一些实施例中，为了形成一个或多个处理器和嵌入式DRAM单元阵列，在第一衬底上形成多个晶体管，并且形成多个电容器，其位于在晶体管中的一些晶体管上方并与该一些晶体管接触。
在一些实施例中，为了形成第二半导体结构，在第二衬底上方形成存储堆叠层，形成垂直延伸穿过存储堆叠层的3D NAND存储器串阵列，在3D NAND存储器串上方形成第二互连层，并且在第二互连层上方形成第二键合层。
在一些实施例中，为了形成第二半导体结构，在第二衬底上形成2D NAND存储器单元阵列，在2D NAND存储器单元阵列上方形成第二互连层，并且在第二互连层上方形成第二键合层。
在一些实施例中，第二半导体结构在键合之后位于第一半导体结构上方。在一些实施例中，在键合之后减薄第二衬底以形成半导体层，并且在半导体层上方形成垫出互连层。
在一些实施例中，第一半导体结构在键合之后在第二半导体结构上方。在一些实施例中，减薄第一衬底以在键合之后形成半导体层，并且在半导体层上方形成垫出互连层。
在一些实施例中，键合包括混合键合。
在一些实施例中，一个或多个处理器包括应用处理器和基带处理器。
在一些实施例中，一个或多个控制器形成在第一衬底上。在一些实施例中，NAND存储器单元阵列的外围电路形成在第一衬底上。
根据本公开内容的又一个方面，公开了一种用于操作统一半导体芯片的方法。统一半导体芯片包括一个或多个处理器、嵌入式DRAM单元阵列、以及同一个键合芯片中的NAND存储器单元阵列。数据从一个或多个处理器传输到嵌入式DRAM单元阵列。在嵌入式DRAM单元阵列中缓冲数据。将来自嵌入式DRAM单元阵列的数据存储在NAND存储器单元阵列中。
在一些实施例中，通过多个键合触点在一个或多个处理器与NAND存储器单元阵列之间传输数据。
在一些实施例中，通过多个键合触点在嵌入式DRAM单元阵列和NAND存储器单元阵列之间传输数据。
在一些实施例中，响应于统一半导体芯片的通电或断电，触发在嵌入式DRAM单元阵列与NAND存储器单元阵列之间传输数据。
在一些实施例中，应用处理器没有片上存储器。
根据本公开内容的又一个方面，移动设备包括显示器、一个或多个收发机、以及可操作地耦合显示器和一个或多个收发机的统一半导体芯片。统一半导体芯片包括第一半导体结构，第一半导体结构包括应用处理器、基带处理器、嵌入式DRAM单元阵列、以及第一键合层，该第一键合层包括多个第一键合触点。统一半导体芯片还包括第二半导体结构，第二半导体结构包括NAND存储器单元阵列和第二键合层，该第二键合层包括多个第二键合触点。统一半导体芯片还包括第一键合层和第二键合层之间的键合界面。第一键合触点在键合界面处与第二键合触点接触。应用处理器被配置为生成要由显示器呈现的数据。基带处理器被配置为：对由一个或多个收发机中的至少一个收发机接收到的数据和将要由该至少一个收发机发送的数据进行处理。
在一些实施例中，应用处理器还被配置为：通过第一和第二键合触点从NAND存储器单元阵列传输数据或向NAND存储器单元阵列传输数据。
在一些实施例中，第一半导体结构还包括显示控制器，其被配置为控制显示器的操作。
在一些实施例中，第一半导体结构还包括通信控制器，其被配置为控制一个或多个收发机中的至少一个收发机的操作。在一些实施例中，一个或多个收发机包括蓝牙收发机、Wi-Fi收发机或GPS收发机中的至少一项，并且通信控制器包括蓝牙控制器、Wi-Fi控制器或GPS控制器中的至少一项。
具体实施方式的前述描述将揭示本公开内容的一般性质，其它人可以在不脱离本公开内容的一般概念的情况下，通过应用本领域技术范围内的知识，容易地修改和/或适应这些具体实施方式的各种应用，而无需过度实验。因此，基于本文给出的教导和指导，这些改造和修改旨在落入所公开实施例的等价物的含义和范围内。应当理解，本文中的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上文已经借助于示出特定功能及其关系的实现的功能构建块描述了本公开内容的实施例。为了描述方便，已经在本文中任意定义了这些功能构造模块的边界。只要适当地执行所规定的功能及其关系，就可以定义其它边界。
发明内容和摘要部分可以阐述发明人所预期的本公开内容的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上述示例性实施例中的任何一个实施例限制，而是应当仅根据所附权利要求及其等同物来定义。

Claims (43)

1.一种统一半导体芯片，包括
第一半导体结构，其包括一个或多个处理器、嵌入式动态随机存取存储器(DRAM)单元阵列和第一键合层，所述第一键合层包括多个第一键合触点；
第二半导体结构，其包括NAND存储器单元阵列和第二键合层，所述第二键合层包括多个第二键合触点；以及
所述第一键合层与所述第二键合层之间的键合界面，其中，所述第一键合触点在所述键合界面处与所述第二键合触点接触。
2.根据权利要求1所述的统一半导体芯片，其中，所述第一半导体结构包括：
衬底；
所述衬底上的所述一个或多个处理器；
在所述衬底上并且位于所述一个或多个处理器外部的所述嵌入式DRAM单元阵列；以及
位于所述一个或多个处理器和所述嵌入式DRAM单元阵列上方的所述第一键合层。
3.根据权利要求2所述的统一半导体芯片，其中，所述第二半导体结构包括：
位于所述第一键合层上方的所述第二键合层；
位于所述第二键合层上方的存储堆叠层；
垂直延伸穿过所述存储堆叠层的三维(3D)NAND存储器串阵列；以及
位于所述3D NAND存储器串阵列上方并且与所述3D NAND存储器串阵列接触的半导体层。
4.根据权利要求2所述的统一半导体芯片，其中，所述第二半导体结构包括：
位于所述第一键合层上方的所述第二键合层；
位于所述第二键合层上方的二维(2D)NAND存储器单元阵列；以及
位于所述2D NAND存储器单元阵列上方并且与所述2D NAND存储器单元阵列接触的半导体层。
5.根据权利要求3或4所述的统一半导体芯片，还包括：位于所述半导体层上方的垫出互连层。
6.根据权利要求3-5中任意一项所述的统一半导体芯片，其中，所述半导体层包括多晶硅。
7.根据权利要求3-5中任意一项所述的统一半导体芯片，其中，所述半导体层包括单晶硅。
8.根据权利要求1所述的统一半导体芯片，其中，所述第二半导体结构包括：
衬底；
位于所述衬底上方的存储堆叠层；
垂直延伸穿过所述存储堆叠层的3D NAND存储器串阵列；以及
位于所述存储堆叠层和所述3D NAND存储器串阵列上方的所述第二键合层。
9.根据权利要求1所述的统一半导体芯片，其中，所述第二半导体结构包括：
衬底；
所述衬底上的2D NAND存储器单元阵列；以及
位于所述2D NAND存储器单元阵列上方的所述第二键合层。
10.根据权利要求8或9所述的统一半导体芯片，其中，所述第一半导体结构包括：
位于所述第二键合层上方的所述第一键合层；
位于所述第一键合层上方的所述一个或多个处理器；
位于所述第一键合层上方并且位于所述一个或多个处理器外部的所述嵌入式DRAM单元阵列；以及
位于所述一个或多个处理器和所述嵌入式DRAM单元阵列上方并且与所述一个或多个处理器和所述嵌入式DRAM单元阵列接触的半导体层。
11.根据权利要求10所述的统一半导体芯片，还包括：位于所述半导体层上方的垫出互连层。
12.根据权利要求1所述的统一半导体芯片，其中，所述一个或多个处理器和所述嵌入式DRAM单元阵列彼此堆叠。
13.根据权利要求1-12中的任意一项所述的统一半导体芯片，其中，每个嵌入式DRAM单元包括晶体管和电容器。
14.根据权利要求1-13中的任意一项所述的统一半导体芯片，其中，所述第一半导体结构包括垂直位于所述第一键合层和所述一个或多个处理器之间的第一互连层，并且所述第二半导体结构包括垂直位于所述第二键合层和所述NAND存储器单元阵列之间的第二互连层。
15.根据权利要求14所述的统一半导体芯片，其中，所述一个或多个处理器通过所述第一互连层和所述第二互连层以及所述第一键合触点和所述第二键合触点电连接到所述NAND存储器单元阵列。
16.根据权利要求14或15所述的统一半导体芯片，其中，所述嵌入式DRAM单元阵列通过所述第一互连层和所述第二互连层以及所述第一键合触点和所述第二键合触点电连接到所述NAND存储器单元阵列。
17.根据权利要求14-16中的任意一项所述的统一半导体芯片，其中，所述嵌入式DRAM单元阵列通过所述第一互连层电连接到所述一个或多个处理器。
18.根据权利要求1-17中的任意一项所述的统一半导体芯片，其中，所述一个或多个处理器包括应用处理器和基带处理器。
19.根据权利要求1-18中的任意一项所述的统一半导体芯片，其中，所述第一半导体结构还包括一个或多个控制器。
20.根据权利要求1-19中的任意一项所述的统一半导体芯片，其中，所述第一半导体结构还包括所述NAND存储器单元阵列的外围电路。
21.一种用于形成统一半导体芯片的方法，包括：
形成第一半导体结构，其包括一个或多个处理器、嵌入式动态随机存取存储器(DRAM)单元阵列和第一键合层，所述第一键合层包括多个第一键合触点；
形成第二半导体结构，其包括NAND存储器单元阵列和第二键合层，所述第二键合层包括多个第二键合触点；以及
将所述第一半导体结构和所述第二半导体结构以面对面的方式键合，使得所述第一键合触点在键合界面处与所述第二键合触点接触。
22.根据权利要求21所述的方法，其中，形成所述第一半导体结构包括：
在第一衬底上形成所述一个或多个处理器和所述嵌入式DRAM单元阵列；
在所述一个或多个处理器和所述嵌入式DRAM单元阵列上方形成第一互连层；以及
在所述第一互连层上方形成所述第一键合层。
23.根据权利要求22所述的方法，其中，形成所述一个或多个处理器和所述嵌入式DRAM单元阵列包括：
在所述第一衬底上形成多个晶体管；以及
形成多个电容器，其位于所述晶体管中的一些晶体管上方并且与所述一些晶体管接触。
24.根据权利要求21-23中的任意一项所述的方法，其中，形成所述第二半导体结构包括：
在第二衬底上方形成存储堆叠层；
形成垂直延伸穿过所述存储堆叠层的三维(3D)NAND存储器串阵列；
在所述3D NAND存储器串阵列上方形成第二互连层；以及
在所述第二互连层上方形成所述第二键合层。
25.根据权利要求21-23中的任意一项所述的方法，其中，形成所述第二半导体结构包括：
在第二衬底上形成二维(2D)NAND存储器单元阵列；
在所述2D NAND存储器单元阵列上方形成第二互连层；以及
在所述第二互连层上方形成所述第二键合层。
26.根据权利要求21-25中的任意一项所述的方法，其中，所述第二半导体结构在所述键合之后位于所述第一半导体结构上方。
27.根据权利要求26所述的方法，还包括：
减薄所述第二衬底以在所述键合之后形成半导体层；以及
在所述半导体层上方形成垫出互连层。
28.根据权利要求21-25中的任意一项所述的方法，其中，所述第一半导体结构在所述键合之后位于所述第二半导体结构上方。
29.根据权利要求28所述的方法，还包括：
减薄所述第一衬底以在所述键合之后形成半导体层；以及
在所述半导体层上方形成垫出互连层。
30.根据权利要求21-29中的任意一项所述的方法，其中，所述键合包括混合键合。
31.根据权利要求21-30中的任意一项所述的方法，其中，所述一个或多个处理器包括应用处理器和基带处理器。
32.根据权利要求21-31中的任意一项所述的方法，其中，形成所述第一半导体结构还包括在所述第一衬底上形成一个或多个控制器。
33.根据权利要求21-32中的任意一项所述的方法，其中，形成所述第一半导体结构还包括：在所述第一衬底上形成所述NAND存储器单元阵列的外围电路。
34.一种用于操作统一半导体芯片的方法，所述统一半导体芯片包括一个或多个处理器、嵌入式动态随机存取存储器(DRAM)单元阵列，和同一个键合芯片中的NAND存储器单元阵列，所述方法包括：
将数据从所述一个或多个处理器传输到所述嵌入式DRAM单元阵列；
在所述嵌入式DRAM单元阵列中缓冲所述数据；以及
将来自所述嵌入式DRAM单元阵列的所述数据存储在所述NAND存储器单元阵列中。
35.根据权利要求34所述的方法，还包括：通过多个键合触点在所述一个或多个处理器与所述NAND存储器单元阵列之间传输所述数据。
36.根据权利要求35所述的方法，还包括：通过所述多个键合触点在所述嵌入式DRAM单元阵列与所述NAND存储器单元阵列之间传输所述数据。
37.根据权利要求36所述的方法，其中，在所述嵌入式DRAM单元阵列和所述NAND存储器单元阵列之间传输所述数据是响应于所述统一半导体芯片的通电或断电来触发的。
38.一种移动设备，包括：
显示器；
一个或多个收发机；以及
统一半导体芯片，其可操作地耦合所述显示器和所述一个或多个收发机，并且包括：
第一半导体结构，其包括应用处理器、基带处理器、嵌入式动态随机存取存储器(DRAM)单元阵列和第一键合层，所述第一键合层包括多个第一键合触点；
第二半导体结构，其包括NAND存储器单元阵列和第二键合层，所述第二键合层包括多个第二键合触点；以及
所述第一键合层与所述第二键合层之间的键合界面，其中，所述第一键合触点在所述键合界面处与所述第二键合触点接触，其中，
所述应用处理器被配置为生成要由所述显示器呈现的数据；并且
所述基带处理器被配置为：对由所述一个或多个收发机中的至少一个收发机接收到的数据以及将要由所述至少一个收发机发送的数据进行处理。
39.根据权利要求38所述的移动设备，其中，所述应用处理器还被配置为通过所述第一键合触点和所述第二键合触点从所述NAND存储器单元阵列传输数据或向所述NAND存储器单元阵列传输数据。
40.根据权利要求38或39所述的移动设备，其中，所述第一半导体结构还包括显示控制器，其被配置为控制所述显示器的操作。
41.根据权利要求38-40中的任意一项所述的移动设备，其中，所述第一半导体结构还包括通信控制器，所述通信控制器被配置为控制所述一个或多个收发机中的至少一个收发机的操作。
42.根据权利要求41所述的移动设备，其中，
所述一个或多个收发机包括蓝牙收发机、Wi-Fi收发机或全球定位系统(GPS)收发机的其中至少之一；并且
所述通信控制器包括蓝牙控制器、Wi-Fi控制器或GPS控制器的其中至少之一。
43.根据权利要求38-42中的任意一项所述的移动设备，其中，所述应用处理器没有片上存储器。
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