JP6335616B2

JP6335616B2 - 半導体装置

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Publication number: JP6335616B2
Application number: JP2014092259A
Authority: JP
Inventors: 耕平豊高
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2013-04-30
Filing date: 2014-04-28
Publication date: 2018-05-30
Anticipated expiration: 2034-04-28
Also published as: JP2018163666A; US20140325249A1; JP6505910B2; US10141053B2; JP2014232525A

Description

本発明は、半導体装置およびその動作方法に関する。本発明は、特に、メモリおよびプロセッサを備えた半導体装置に関する。

なお、本明細書において、半導体装置とは半導体素子（トランジスタ、ダイオード等）を含む回路、および同回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、照明装置および電子機器等は全て半導体装置である。

ＣＰＵの性能向上と相まって、パーソナルコンピュータ、携帯情報端末等の電子機器の多機能化、高性能化が進み、ＣＰＵ（中央演算処理装置：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）のメインメモリの大容量化が進んでいる。大容量のメインメモリとしては、性能とコストの点から、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）が用いられている。

ＤＲＡＭは揮発性メモリであるため、データ保持には電力の供給が必要であり、さらに、メモリセルに電荷を補充するためのリフレッシュ動作が定期的に必要になる。そのため、メインメモリの大容量化に伴い、消費電力の増加が問題となる。そこで、ＤＲＡＭの省電力化の技術として、揮発性メモリと不揮発性メモリとを組み合わせることが提案されている（特許文献１、２参照）。

不揮発性メモリの代表例は、フラッシュメモリであるが、その他、不揮発性メモリとしては、磁気抵抗メモリ、強誘電体メモリ、相変化メモリ等が知られている。また、ＤＲＡＭと同じメモリセル構造であり、メモリセルのトランジスタが酸化物半導体層を用いたトランジスタであるメモリは、不揮発性メモリとして機能することが知られている（特許文献３参照）。

特開２０１２−０３８２３３号公報特開２００８−２８７４９２号公報特開２０１１−１５１３５４号公報

本発明の一形態の課題の１つは、ＣＰＵに代表されるプロセッサが動作状態（ワーキング・ステート）であっても、メインメモリとして使用される揮発性メモリの消費電力を抑えることが可能な半導体装置を提供することである。また、動作状態にあるプロセッサの処理速度を低下させずに、消費電力を低減することが可能な半導体装置を提供することである。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。また、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項等の記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一形態は、命令を実行するプロセッサと、揮発性メモリおよび不揮発性メモリを有するメインメモリとを有し、メインメモリは、動作モードとして、プロセッサのアクセス要求が揮発性メモリに対して行われる第１の動作モードと、不揮発性メモリに対して行われる第２の動作モードを有し、プロセッサのメインメモリへのアクセス要求、および揮発性メモリの使用領域の容量を監視し、監視結果に基づきメインメモリの動作モードが変更され、第２の動作モードの実行中は、第１の動作モードよりも低い電源電圧を揮発性メモリに供給することで揮発性メモリに格納されたデータを保持する半導体装置である。

本発明の一形態により、ＣＰＵに代表されるプロセッサが動作状態（ワーキング・ステート）であっても、メインメモリとして使用される揮発性メモリの消費電力を抑えることができる。

処理装置の構成の一例を示すブロック図。処理装置の動作方法の一例を示すフローチャート。処理装置の動作方法の一例を示すフローチャート。処理装置の動作方法の一例を示すフローチャート。ＯＳメモリ（ＤＯＳＲＡＭ）の構成の一例を示す図。Ａ：メモリセルアレイのブロック図。Ｂ：メモリセルの回路図。ＯＳメモリ（ＮＯＳＲＡＭ）の構成の一例を示す図。Ａ：メモリセルアレイのブロック図。Ｂ、Ｃ：メモリセルの回路図。ＯＳメモリのダイの構成の一例を示す断面図。処理装置として機能するＩＣチップの構成の一例を示す図。Ａ−Ｆ：電子機器の一例を説明するための外観図。

以下、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１−図６を参照して、本実施の形態の半導体装置を説明する。本実施の形態では、半導体装置として、プロセッサおよびメモリを備えた処理装置について説明する。

＜処理装置１０の構成例＞
図１は、処理装置１０の構成の一例を示すブロック図である。処理装置１０は、演算処理を行うプロセッサ２０、メインメモリ２１、クロック信号管理ユニット（ＣＬＫＭＵ）２２、および電源管理ユニット（ＰＭＵ）２３を有する。

プロセッサ２０は、命令を実行する演算機能、処理装置１０を構成する装置の動作を制御する制御機能を備える。プロセッサ２０の代表例は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）である。他、ＧＰＵ（ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等の回路もプロセッサ２０に適用することができる。

ＣＬＫＭＵ２２は、処理装置１０で使用されるクロック信号の供給を管理する装置であり、プロセッサ２０、およびメインメモリ２１の動作に適切な周波数のクロック信号を生成する機能を備える。

ＰＭＵ２３は、プロセッサ２０、メインメモリ２１およびＣＬＫＭＵ２２への電源電圧の供給を管理する装置である。例えば、ＰＭＵ２３では、プロセッサ２０からの制御信号、および処理装置１０外部からの制御信号により、プロセッサ２０、メインメモリ２１およびＣＬＫＭＵ２２への電源電圧の供給の開始および停止ならびに供給する電源電圧等が決定される。

メインメモリ２１は、プロセッサ２０が実行する命令、命令の実行に必要なデータ、およびプロセッサ２０の処理によるデータ等を記憶する記憶装置である。メインメモリ２１は、揮発性メモリ（ＲＡＭ）３１および不揮発性メモリ（ＮＶＭ）３２を有する。

プロセッサ２０は、キャッシュメモリを内蔵する。なお、キャッシュメモリは、プロセッサ２０とは別の回路として設けることも可能であるが、プロセッサ２０に内蔵するのが好ましい。

揮発性メモリ３１としてはランダムアクセスメモリが好ましく、ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）、ＤＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）等が使用できる。ＤＲＡＭは、ＳＲＡＭよりも低コストで揮発性メモリ３１の大容量化が可能である。また、揮発性メモリ３１は不揮発性メモリ３２よりも応答速度の速いメモリであることが好ましく、この点でもＤＲＡＭが好ましい。

電源電圧が供給されていない状態でのデータ保持期間が揮発性メモリ３１よりも長いメモリが、不揮発性メモリ３２として用いられる。また、不揮発性メモリ３２もランダムアクセスメモリであることが好ましい。不揮発性メモリ３２として、フラッシュメモリ、抵抗変化メモリ（ＲｅＲＡＭとも呼ぶ。）、相変化メモリ（ＰＲＡＭとも呼ぶ。）、および磁気抵抗メモリ（ＭＲＡＭとも呼ぶ。）、強誘電体メモリ（ＦｅＲＡＭとも呼ぶ。）等が適用できる。また、不揮発性メモリ３２として、実施の形態２で説明するＯＳ（酸化物半導体）メモリも適用できる。なお、ＯＳメモリとは、チャネルが酸化物半導体層で形成されるトランジスタをメモリセルに有するメモリである。

なお、以下、揮発性メモリ３１をＲＡＭ３１と呼び、不揮発性メモリ３２をＮＶＭ３２と呼ぶ場合がある。

また、処理装置１０には、外部記憶装置、および他の処理装置等が接続される。処理装置１０に接続される外部記憶装置としては、メインメモリ２１よりも大容量な記憶装置が適している。例えば、ハードディスクやフラッシュメモリを用いた外部記憶装置が、適している。プロセッサ２０は、メインメモリ２１の空き容量が不足した場合、外部記憶装置にデータを退避するスワップアウトを行う。

メインメモリ２１は、データの保持方式が異なる複数のメモリユニットを備えることにより、複数の動作モードを有する。メインメモリ２１の動作モードは、電源電圧の供給の状態、およびメインメモリとして動作しているメモリにより分類することができる。メインメモリ２１の動作モードは、揮発性メモリ（ＲＡＭ）３１、および不揮発性メモリ（ＮＶＭ）３２のそれぞれの動作モードに対応する。

ＲＡＭ３１への電源供給が行われ、ＲＡＭ３１がメインメモリとして動作し得る状態を、”通常モード”と呼ぶ。また、”通常モード”よりも低い電源電圧でＲＡＭ３１が動作しているモードを”省電力モード”と呼び、ＲＡＭ３１に電源電圧が供給されていない状態を”停止モード”と呼ぶ。

メインメモリ２１の動作モードの変更は、プロセッサ２０からの制御信号により実行される。プロセッサ２０は、プロセッサ２０のメインメモリ２１へのアクセス要求を監視する機能を有し、アクセス要求の種類（読込み、書き込み）、アクセス回数、アクセス頻度、データ転送速度、書き込みまたは読み出しデータのサイズ等のデータを得る。また、プロセッサ２０は、メインメモリ２１（揮発性メモリ３１、不揮発性メモリ３２）の空き領域（または使用領域）の容量を監視する機能を有する。また、プロセッサ２０は、アクセス要求の監視結果により得られたデータ、および、メインメモリ２１の空き容量等のデータに基づいて、メインメモリ２１の動作モードを決定する機能を有する。

プロセッサ２０は、メインメモリ２１に対するアクセス要求を監視することで取得されたデータに基づいて、メインメモリ２１の動作モードを変更する。取得されるデータとして、例えば、アクセス頻度がある。アクセス頻度が高いときは、応答速度の速い揮発性メモリ３１をメインメモリとして動作させる動作モードが選択され、メインメモリ２１へのアクセス頻度が低くなると、不揮発性メモリ３２をメインメモリとして動作させる動作モードが選択される。

以下に、図２−図４のフローチャートを用いて、処理装置１０の３つの動作例を説明する。これらの動作例では、プロセッサ２０のメインメモリ２１へのアクセス頻度に応じて、メインメモリとして動作させるメモリとして、ＲＡＭ３１またはＮＶＭ３２が選択される。以下に説明するように、このような制御によって、プロセッサ２０の処理速度を低下させることなく、ＲＡＭ３１、ＮＶＭ３２のうち適切なメモリをメインメモリとして動作させることができる。

＜処理装置の動作例１＞
図２には、プロセッサ２０が演算処理を実行している等、プロセッサ２０の状態が通常の動作状態（ワーキング・ステート）である場合の処理装置１０の動作例を示している。図２には、具体的には、プロセッサ２０によるメインメモリ２１の制御方法を示している。

動作例１では、プロセッサ２０のメインメモリ２１へのアクセス頻度に応じて、メインメモリとして動作させるメモリとして、ＲＡＭ３１またはＮＶＭ３２が選択される。また、ＲＡＭ３１が通常モードのとき（メインメモリとして動作しているとき）、ＮＶＭ３２を、ＲＡＭ３１のバックアップ用のメモリとして動作させる。ＲＡＭ３１の空き容量が少なくなると、ＲＡＭ３１に記憶されているデータの一部がＮＶＭ３２に退避される。

（ＲＡＭ：通常モード）
まず、プロセッサ２０は、ＲＡＭ３１を通常モードで動作させる（ステップＳ１１）。プロセッサ２０は、メインメモリとしてＲＡＭ３１にアクセスして、命令および命令の実行に必要なデータを読み出す。また、必要に応じて、プロセッサ２０は命令の実行結果をＲＡＭ３１に書き込む。

ＲＡＭ３１が通常モードで動作している間、プロセッサ２０は、ＲＡＭ３１へのアクセス要求を監視して、そのアクセス頻度を測定し（ステップＳ１２）、ＲＡＭ３１へのアクセス頻度が高いかどうかを判断する（ステップＳ１３）。プロセッサ２０は、ＲＡＭ３１へのアクセス頻度が高ければ、メインメモリ２１の動作モードの変更は行わず、低ければ、メインメモリ２１の動作モードを変更し、ＮＶＭ３２をメインメモリとして動作させる制御を行う。

ステップＳ１３では、例えば、アクセス頻度が設定値Ｒ０１以上（または超える）であるかどうかを判断する。アクセス頻度が設定値Ｒ０１以上（またはＲ０１を超える）であれば、メインメモリ２１の動作モードを変更せず、プロセッサ２０は、メインメモリとしてＲＡＭ３１にアクセスする。

アクセス頻度とは、例えば、単位時間当たりのアクセス回数、およびプロセッサ２０がアクセス要求をしてから次のアクセス要求までの時間間隔等が該当する。アクセス頻度として単位時間当たりのアクセス回数を監視する場合は、設定値Ｒ０１はアクセス回数となる。例えば、プロセッサ２０は、一定期間ごとにアクセス回数をカウントし、カウント期間中にその回数が設定した回数以上となる（または超える）と、アクセス頻度が高いと判断する。アクセス頻度として、アクセス要求してから次のアクセス要求までの経過時間を監視する場合は、設定値Ｒ０１は時間になる。プロセッサ２０では、アクセス要求を実行してから設定した時間の経過前（または経過時点を含む）に、次のアクセス要求があれば、アクセス頻度が高いと判断する。

ＲＡＭ３１へのアクセス頻度を計測するために、プロセッサ２０では、ＲＡＭ３１への読み出し要求および書き込み要求の双方を監視してもよいし、一方のみを監視してもよい。また、設定値Ｒ０１は、一定値ではなく、例えば、プロセッサ２０やＲＡＭ３１等の動作環境（例えば、温度）等によって変動させてもよい。

ＲＡＭ３１がＤＲＡＭの場合、例えば、アクセス頻度をアクセス要求の時間間隔とし、設定値Ｒ０１としてＤＲＡＭの仕様として定められているリフレッシュの間隔を用いることができる。この場合、ＤＲＡＭのアクセス要求の間隔が、リフレッシュの間隔よりも短い場合、ＤＲＡＭを通常モードで動作させ、他方、アクセス要求の間隔が長くなると、ＤＲＡＭを省電力モードに移行させる。このような制御を行うことで、ＤＲＡＭがメインメモリとして動作している間は、リフレッシュ間隔よりも短い間隔で読み出しおよび書き込み要求がされているので、リフレッシュ回数を仕様で要求されている回数よりも少なくすることが可能になる。よって、ＤＲＡＭの消費電力が低減され、結果として処理装置１０全体の省電力化となる。

ＮＶＭ３２は、処理速度がＲＡＭ３１よりも遅いが、データの保持に電圧を必要としないという利点がある。ＮＶＭ３２を効果的に機能させるため、ここでは、ＲＡＭ３１を通常モードで動作させている間、ＲＡＭ３１の空き容量の不足を補うため、ＮＶＭ３２をＲＡＭ３１のスワップ領域として使用する。ステップＳ１４、Ｓ１５はそのためのプロセッサ２０の処理を示す。ステップＳ１４およびＳ１５を行うことで、ＲＡＭ３１の容量不足によるプロセッサ２０の処理の中断を回避することができる。

空き容量が設定値Ｂ０１を超える（または以上）であれば、ステップＳ１２に戻る。空き容量が設定値Ｂ０１以下（または未満）であれば、プロセッサ２０は、ＲＡＭ３１の一部のデータをＮＶＭ３２に退避する制御を行う（ステップＳ１５）。例えば、ステップＳ１４において、ＲＡＭ３１の空き容量が、その容量の１０％以下であれば、ステップＳ１５を実行する。ステップＳ１４とステップＳ１５を繰り返して、ＲＡＭ３１の空き容量を設定値Ｂ０１よりも大きくする（または設定値Ｂ０１以上にする）。

なお、設定値Ｂ０１は、一定値ではなく、プロセッサ２０やＲＡＭ３１の動作環境（例えば、温度）等によって変動してもよい。

ステップＳ１５において、ＲＡＭ３１からＮＶＭ３２に退避するデータの選択基準は、例えばアクセス履歴や、アクセス回数等を用いればよい。アクセス履歴が古いデータから順に、ＮＶＭ３２に書き込む。また、アクセス回数が所定の回数以下のデータをＮＶＭ３２に書き込む。

（ＮＶＭ：通常モード）
ステップＳ１３において、プロセッサ２０が、ＲＡＭ３１へのアクセス頻度が設定値Ｒ０１未満（または以下）であると判定すると、メインメモリをＲＡＭ３１からＮＶＭ３２に変更する処理を実行する。

ステップＳ１６では、ＮＶＭ３２を通常モードで動作させるための準備として、プロセッサ２０は、メインメモリ２１を制御して、ＲＡＭ３１に保持されているデータの一部をＮＶＭ３２に書き込む。ステップＳ１６では、プロセッサ２０が実行中の命令、およびその命令の実行に必要なデータ等をＮＶＭ３２に書き込む。さらに、アクセス頻度が高いデータ、およびアクセス履歴が新しいデータ等をＮＶＭ３２に書き込んでもよい。

ステップＳ１６の実行後、プロセッサ２０は、通常モードでＮＶＭ３２を動作させ（ステップＳ１７）、ＲＡＭ３１を省電力モードにする（ステップＳ１８）。

ステップＳ１８では、プロセッサ２０は、クロック信号管理ユニット２２を制御し、ＲＡＭ３１の通常モードよりも低い周波数のクロック信号をＲＡＭ３１に出力させる。また、プロセッサ２０は、電源管理ユニット２３を制御し、通常モードよりも低い電源電圧をＲＡＭ３１に供給させる。省電力モードでは、揮発性メモリであるＲＡＭ３１ではデータ保持に必要な動作のみが行われ、それに必要なクロック信号および電源電圧がＲＡＭ３１に入力される。例えば、ＲＡＭ３１がＤＲＡＭであれば、ステップＳ１８では、ＤＲＡＭのリフレッシュが定期的に実行される。

ＲＡＭ３１が省電力モードの間、プロセッサ２０はＮＶＭ３２へのアクセス要求を監視する（ステップＳ１９）。そして、プロセッサ２０は、ステップＳ１９での監視結果に基づいて、ＲＡＭ３１を通常モードに復帰させるか否かを判断する（ステップＳ２０、Ｓ２１）。

ステップＳ２０では、プロセッサ２０は、読み出し要求のあったデータがＮＶＭ３２に書き込まれているかを判断し、対象データがＮＶＭ３２に書き込まれていないと判断すると、ＲＡＭ３１を通常モードに復帰させ（ステップＳ２２）、書き込まれていると判断すると、ステップＳ２１を実行する。

ステップＳ２１では、プロセッサ２０は、書き込み要求の監視結果からＲＡＭ３１を通常モードに復帰させるかを判断する。ここでは、書き込み要求のあったデータのサイズを取得し、そのサイズが設定値Ｂ０２を超える（もしくは以上）場合、ＲＡＭ３１を通常モードに復帰させ（ステップＳ２２）、設定値Ｂ０２以下（もしくは未満）の場合、ステップＳ１９に戻り、ＮＶＭ３２を通常モードで動作させる。

設定値Ｂ０２は、例えば、ＮＶＭ３２の書き込み処理でのデータ転送速度の仕様値から決定することができる。一般に、不揮発性メモリは揮発性メモリよりも書き込み時のデータ転送速度が遅い。そのため、大容量のデータをＮＶＭ３２に書き込ませると、プロセッサ２０のスループットが低下してしまう。そこで、ステップＳ２１を実行することで、大容量のデータのメインメモリ２１への書き込みは、ＲＡＭ３１が通常モードであるときに実行されるようになるため、プロセッサ２０のスループットの低下を回避することができる。

ＲＡＭ３１を通常モードに復帰させるか否かを判断するデータは、書き込みデータのサイズに限定するものではない。例えば、ステップＳ１９で、ＮＶＭ３２の書き込みおよび／または読み出し処理のデータ転送速度を計測し、その計測値が、或る値を超えたら（または或る値以上となったら）、ＲＡＭ３１を通常モードに復帰させるようにしてもよい。

また、ＮＶＭ３２の空き容量が少なくなり、処理装置１０に接続されている外部記憶装置にデータを退避するスワップアウトが或る回数以上発生した場合に、ＲＡＭ３１を通常モードに復帰させるようにするとよい。

ステップＳ２２は、ＲＡＭ３１を通常モードに復帰するための処理である。プロセッサ２０は、クロック信号管理ユニット２２、電源管理ユニット２３を制御し、通常モードのクロック信号、電源電圧をＲＡＭ３１に入力させる。また、プロセッサ２０は、ＮＶＭ３２を通常モードで動作させている間（ステップＳ１９−Ｓ２１の実行中）に、ＮＶＭ３２に書き込まれたデータをＲＡＭ３１に書き込む。

そして、プロセッサ２０は、ＲＡＭ３１をメインメモリとして使用して、処理を継続する（ステップＳ１１）。

以上のように、動作例１では、プロセッサ２０のメインメモリ２１へのアクセス頻度が低いときは、ＲＡＭ３１を省電力モードにし、処理速度が遅いが不揮発性のＮＶＭ３２をメインメモリとして動作させることができるため、プロセッサ２０のスループットの低下を抑えて、メインメモリ２１での電力消費を削減することが可能である。

＜処理装置の動作例２＞
ＮＶＭ３２の容量をＲＡＭ３１の容量以上とすることで、ＮＶＭ３２を通常モードで動作させている間、ＲＡＭ３１への電力供給を停止する停止モードにすることもできる。以下、図３および図４のフローチャートを用いて、このように、メインメモリ２１を動作させるための処理装置１０の動作例を説明する。

図３および図４のフローも、図２同様、プロセッサ２０の状態が通常の動作状態（ワーキング・ステート）であるときのプロセッサ２０の処理を示す。

（ＲＡＭ：通常モード）
図３の処理（ステップＳ３１−Ｓ３５）は、ＲＡＭ３１を通常モードで動作させるためのプロセッサ２０の処理であり、動作例１のステップＳ１１−Ｓ１５と同様の処理である。なお、ＮＶＭ３２の使用領域に余裕があるので、ステップＳ３４での設定値Ｂ０１を、動作例１のＳ１４の設定値Ｂ０１よりも大きくすることができる、例えば、設定値Ｂ０１をＲＡＭ３１の容量の３０％とする。ステップＳ３４で、ＲＡＭ３１の空き容量が容量の３０％未満（または以下）であれば、ステップＳ３５を実行する。

ステップＳ３３で、プロセッサ２０のＲＡＭ３１へのアクセス頻度が設定値Ｒ０１未満（または以下）であると判断すると、ステップＳ３６以降を実行し、ＮＶＭ３２を通常モードとする。動作例２では、ＮＶＭ３２が通常モードである期間、ＲＡＭ３１は停止モードまたは休止モードとされる。ステップＳ３６は、ＲＡＭ３１のモードを選択するための判断処理である。

ステップＳ３６では、ＲＡＭ３１の使用領域の容量が判断に使用される。ＲＡＭ３１の使用領域の容量がＮＶＭ３２の空き容量以下（好ましくは、図３に示すように、未満）であれば、ステップＳ３７−Ｓ３９を実行し、ＲＡＭ３１を停止モードとする。また、そうでない場合は、ステップＳ４３−Ｓ４５（図４）を実行し、ＲＡＭ３１を省電力モードにする。

（ＲＡＭ：停止モード）
ＲＡＭ３１を停止モードにするため、プロセッサ２０はメインメモリ２１を制御し、ＲＡＭ３１に記憶されている全てのデータをＮＶＭ３２に書き込み（ステップＳ３７）。そして、プロセッサ２０は、ＮＶＭ３２を通常モードで動作させ（ステップＳ３８）、ＲＡＭ３１を停止モードにする（ステップＳ３９）。ステップＳ３９では、プロセッサ２０は、クロック信号管理ユニット２２および電源管理ユニット２３を制御し、ＲＡＭ３１へのクロック信号の入力および電源電圧の供給を停止する。

動作例１と同様に、ＲＡＭ３１が省電力モードの間、プロセッサ２０はＮＶＭ３２へのアクセス要求を監視し（ステップＳ４０）、ステップＳ４０の監視結果に基づいて、ＲＡＭ３１を通常モードに復帰させるか否かを判断する（ステップＳ４１）。

ステップＳ４０は、動作例１のステップＳ１９と同様の処理である。ここでは、ステップＳ４１の判断に使用されるデータとして、ＮＶＭ３２のデータ転送速度が計測される。データ転送速度は、書き込み処理、読み出し処理の一方、または双方を計測してもよい。ここでは、書き込み処理でのデータ転送速度を測定することにする。

ステップＳ４１において、書き込み処理でのデータ転送速度が設定値ＳＰ０１以下（又は設定値ＳＰ０１未満）であれば、ステップＳ４０に戻り、通常モードでの動作を継続する。転送速度が設定値ＳＰ０１を超えている（または設定値ＳＰ０１以上である）場合は、ＲＡＭ３１を通常モードに復帰させる（ステップＳ４２）。

なお、設定値ＳＰ０１は、プロセッサ２０やＮＶＭ３２等の動作環境（例えば、温度）等により、変動させてもよい。

（ＲＡＭ：省電力モード）
また、ステップＳ３６で、ＮＶＭ３２の空き容量が不足していると判断がされた場合、ステップＳ４３−Ｓ４８（図４）が実行される。

ステップＳ４３−Ｓ４６は、動作例１のステップＳ１６−Ｓ１９と同様に実行される。そして、ステップＳ４７−Ｓ４８では、ステップＳ４６での監視結果に基づいて、ＲＡＭ３１を通常モードに復帰させるか否かの判断処理が行われる。

ステップＳ４７は、動作例１のステップＳ２０と同様の処理である。プロセッサ２０は、読み出し要求のあったデータがＮＶＭ３２に書き込まれているかを判断し、対象データがＮＶＭ３２に書き込まれていないと判断すると、ＲＡＭ３１を通常モードに復帰させ（ステップＳ４２）、書き込まれていると判断すると、別の判断処理が行われる（ステップＳ４８）。

ステップＳ４８は、動作例１のステップＳ２１と同様の処理であり、書き込み要求のあったデータのサイズが設定値Ｂ０２以下（もしくは未満）の場合、ステップＳ４６に戻り、ＮＶＭ３２の通常モードでの動作が継続される。データのサイズが設定値Ｂ０２を超える（もしくは設定値Ｂ０２以上）場合、ＲＡＭ３１を通常モードに復帰させる（ステップＳ４２）。

なお、ステップＳ４８の後に、ステップＳ４１のような別の判断処理を追加することもできる。

また、動作例２でも、ＮＶＭ３２が通常モードで動作している間、ＮＶＭ３２の空き容量が少なくなり、処理装置１０と接続される外部記憶装置にデータを退避するスワップアウトが或る回数以上発生した場合に、ＲＡＭ３１を通常モードに復帰させるようにするとよい。

＜処理装置の動作例３＞
動作例２では、ステップＳ３６で、ＮＶＭ３２の空き容量が不足していると判断した場合、ＮＶＭ３２が通常モードで動作している間、ＲＡＭ３１を省電力モードとする。他方、動作例３では、ＲＡＭ３１を停止モードにして、処理装置１０の消費電力を更に削減する。

それには、ステップＳ４３で、ＮＶＭ３２に退避できなかったデータを、処理装置１０と接続される外部記憶装置に退避させる。退避処理の完了後、ステップＳ４０を実行してもよいし、ステップＳ４７を実行してもよい。

以上のように、動作例２、３により、プロセッサ２０のメインメモリ２１へのアクセス頻度が低いときは、ＲＡＭ３１を省電力モードまたは停止モードにして、処理速度が遅いが不揮発性のＮＶＭ３２をメインメモリとして動作させることができる。これにより、プロセッサ２０のスループットの低下を抑えて、メインメモリ２１での電力消費を削減することが可能になる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、不揮発性メモリ３２（ＮＶＭ３２）の構成例を説明する。

実施の形態１で述べたように、ＮＶＭ３２には、フラッシュメモリ、抵抗変化メモリ（ＲｅＲＡＭ）、相変化メモリ（ＰＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）等を用いることができる。本実施の形態では、ＮＶＭ３２としてトランジスタの製造技術を用いて作製すること可能なＯＳ（酸化物半導体）メモリについて説明する。

ここでは、ＯＳメモリとは、酸化物半導体層を用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）がメモリセルに設けられているメモリのことをいう。ＯＳトランジスタは、チャネルが酸化物半導体で構成されるため、リーク電流が非常に少ないという特性を有する。そのため、ＯＳトランジスタが、データ（電圧）を保持するノードからの電荷のリークパスを形成しないため、メモリセルを不揮発性とすることが可能になる。

ＯＳトランジスタのリーク電流をできうる限り少なくするため、チャネルが形成される酸化物半導体層は、アルカリ金属、水素又は水等の不純物を可能な限り低減し、また酸素を供給して酸素欠損を可能な限り低減することが、非常に効果的である。例えば、チャネル形成領域において、二次イオン質量分析法（ＳＩＭＳ）の測定値でドナー不純物といわれる水素の量を１×１０^１９／ｃｍ^３以下、好ましくは１×１０^１８／ｃｍ^３以下に低減することが好ましい。ＯＳトランジスタのオフ状態のリーク電流（オフ電流）は、２５℃で、チャネル幅１μｍあたりの値が１×１０^−１９Ａ（１００ｚＡ）以下であることが好ましく、１×１０^−２２Ａ（１００ｙＡ）以下がより好ましい。電荷のリークパスとなるトランジスタのオフ電流は、低ければ低いほどよいが、ＯＳトランジスタのオフ電流の下限値は、約１×１０^−３０Ａ／μｍであると見積もられる。

ＯＳトランジスタの酸化物半導体層は、例えばＩｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、又はＩｎ−Ｇａ−Ｚｎ酸化物で形成すればよい。

以下、図５−図６を参照して、ＮＶＭ３２に適用可能なＯＳメモリの３つの構成例を説明する。なお、本明細書において、ＯＳトランジスタはｎチャネル型のトランジスタである。

上述したように、酸化物半導体トランジスタはオフ電流が極めて小さいという優れた電気特性を有する。このようなＯＳトランジスタの電気特性を効果的に利用した２種類のＯＳメモリについて説明する。ここでは、それぞれのメモリを”ＤＯＳＲＡＭ”、”ＮＯＳＲＡＭ”と呼ぶことにする。

“ＤＯＳＲＡＭ”とは、ＤｙｎａｍｉｃＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙに由来する名称である。また、”ＮＯＳＲＡＭ”とは、Ｎｏｎ−ｖｏｌａｔｉｌｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙに由来する名称である。

＜ＤＯＳＲＡＭ＞
図５ＡはＤＯＳＲＡＭのメモリセルアレイの構成例を示すブロック図であり、図５Ｂは、メモリセルの構成例を示す回路図である。

図５Ａに示すように、メモリセルアレイ１０１は、メモリセル１１０、ビット線（ＢＬ）１２１、ワード線（ＷＬ）１２２、および電源線（ＣＬ）１２３を有する。複数のメモリセル１１０はアレイ状に配置されている。同じ列のメモリセル１１０は、対応する列のＢＬ１２１に接続され、同じ行のメモリセル１１０は、対応する行のＷＬ１２２に接続されている。各ＢＬ１２１は、列選択ドライバに接続され、各ＷＬ１２２は、行選択ドライバに接続されている。全てのメモリセル１１０は、ＣＬ１２３に接続されており、ＣＬ１２３には一定の電圧が供給される。

図５Ｂに示すように、メモリセル１１０は、トランジスタＭ１１、およびキャパシタＣｐ１１を有する。

トランジスタＭ１１は、ゲートがＷＬ１２２に接続され、ソースはＢＬ１２１に接続され、ドレインはキャパシタＣｐ１１の一方の端子に接続される。キャパシタＣｐ１１は、トランジスタＭ１１のドレインとＣＬ１２３間に接続されている。このように、メモリセル１１０は、トランジスタＭ１１がＯＳトランジスタである他は、一般的なＤＲＡＭのメモリセルと同様な構成であり、また、同様に動作する。

トランジスタＭ１１のリーク電流によって、キャパシタＣｐ１１に保持された電圧は、時間が経つと徐々に低減していくが、トランジスタＭ１１のオフ電流が極めて小さいため、データ保持期間を極めて長くすることができる。例えば、オフ電流が１×１０^−２１Ａから１×１０^−２５ＡであるトランジスタＭ１１を用いることで、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能になる。

＜ＮＯＳＲＡＭ＞
図６Ａは、ＮＯＳＲＡＭのメモリセルアレイの構成例を示すブロック図であり、図６Ｂ、図６Ｃはメモリセルの構成例を示す回路図である。

図６Ａに示すように、メモリセルアレイ１０２は、メモリセル１３０、ビット線（ＢＬ）１４１、書き込み用ワード線（ＷＷＬ）１４２、読み出し用ワード線（ＲＷＬ）１４３、および電源線（ＳＬ）１４４を有する。複数のメモリセル１３０はアレイ状に配置されている。同じ列のメモリセル１３０は、対応する列のＢＬ１４１に接続され、同じ行のメモリセル１３０は、対応する行のＷＷＬ１４２およびＲＷＬ１４３に接続されている。全てのメモリセル１３０は、ＳＬ１４４に接続されている。

ＢＬ１４１およびＳＬ１４４は、列選択ドライバに接続され、ＷＷＬ１４２およびＲＷＬ１４３は行選択ドライバに接続されている。また、ＢＬ１４１の出力は、アナログ−デジタル変換装置等を含む読み出し回路に接続されている。

図６Ｂの構成例では、メモリセル１３０は、トランジスタＭ３１、トランジスタＭ３２、およびキャパシタＣｐ３１を有する。

キャパシタＣｐ３１は、ＲＷＬ１４３とトランジスタＭ３２のゲート（ノードＦＮ３１）間に接続されている。トランジスタＭ３１は、ゲートがＷＷＬ１４２に接続され、ソースはＢＬ１４１に接続され、ドレインはノードＦＮ３１に接続されている。トランジスタＭ３２は、ソースがＳＬ１４４に接続され、ドレインがＢＬ１４１に接続されている。

トランジスタＭ３１は、ＯＳトランジスタである。トランジスタＭ３２は、単結晶シリコンでチャネルが形成されるトランジスタであり、ここでは、ｐチャネル型トランジスタとしている。トランジスタＭ３２は、読み出し時に、ノードＦＮ３１をＢＬ１４１に接続するスイッチとして機能する。

なお、トランジスタＭ３２のように、シリコンでチャネルが形成されるトランジスタをＳｉトランジスタと呼ぶことにする。

書き込み時に、トランジスタＭ３１は、ノードＦＮ３１をＢＬ１４１に接続するスイッチとして機能する。メモリセル１３０にデータを書き込む場合は、ＷＷＬ１４２にハイレベルの電圧を供給して、トランジスタＭ３１をオンにする。また、ＲＷＬ１４３の電圧はローレベルとされる。ノードＦＮ３１の電圧は、ＢＬ１４１の電圧に応じた電圧となる。多値のデータに対応する電圧をビット線ＢＬに入力することで、メモリセル１３０で多値のデータの保持が可能になる。

トランジスタＭ３１のリーク電流によって、ノードＦＮ３１に保持された電圧は、時間が経つと徐々に低減していくが、トランジスタＭ３１のオフ電流が極めて小さいため、データ保持期間を極めて長くすることができる。

読み出し時では、ＲＷＬ１４３をローレベルにして、トランジスタＭ３２をオン状態とする。トランジスタＭ３２のソース−ドレイン間には、書き込み時のノードＦＮ３１の電圧に応じた大きさの電流が流れる。この電流により、ＢＬ１４１が充電または放電される。ＢＬ１４１の電圧をサンプリングすることで、メモリセル１３０に保持されているデータを読み出すことができる。

図６Ｃは、メモリセル１３０の他の構成例を示す回路図である。図６Ｃのメモリセル１３０は、３つのトランジスタＭ４１−Ｍ４３、およびキャパシタＣｐ４１を有する。トランジスタＭ４１は、ＯＳトランジスタである。トランジスタＭ４２、Ｍ４３はｎチャネル型のＳｉトランジスタである。

以下、読み出し動作および書き込み動作について説明する。メモリセル１３０にデータを書き込むには、ＲＷＬ１４３の電圧をローレベルにし、ＷＷＬ１４２の電圧をハイレベルにして、トランジスタＭ４１のみをオン状態にする。ノードＦＮ４１には、ＢＬ１４１の電圧に応じた電荷が蓄積される。ＷＷＬ１４２の電圧を一定期間ハイレベルに維持した後、ローレベルに戻すことで、書き込み動作が完了する。

メモリセル１３０からデータを読み出す場合は、ＢＬ１４１の電圧をハイレベルにする（プリチャージ）。そして、ＷＷＬ１４２の電圧をローレベルにし、ＲＷＬ１４３の電圧をハイレベルにして、トランジスタＭ４２をオンにする。ノードＦＮ４１の電圧に応じてトランジスタＭ４３のソース−ドレイン間に電流が流れるため、ＢＬ１４１が放電（又は充電される）。ＢＬ１４１の電圧をサンプリングすることで、メモリセル１３０に保持されているデータを読み出すことができる。

以下、図７を参照して、ＯＳメモリのダイについて説明する。ここでは、図５Ａ、図５ＢのＤＯＳＲＡＭを例に、ダイの構造を説明する。

図７は、ＤＯＳＲＡＭのダイの積層構造の一例を示す断面図である。なお、図７は、ダイを特定の切断線で切った断面図ではなく、ダイの積層構造を説明するための図面である。また、図７には、ＤＯＳＲＡＭを構成する素子として、Ｓｉトランジスタ５０１、Ｓｉトランジスタ５０２、ＯＳトランジスタ５０３、およびキャパシタ５０４を示す。

Ｓｉトランジスタ５０１、５０２は、ＯＳメモリ（ＤＯＳＲＡＭ）のメモリセルアレイ１０１以外の回路（行選択ドライバ、列選択ドライバ等）を構成するトランジスタである。ここでは、Ｓｉトランジスタ５０１はｐチャネル型トランジスタであり、Ｓｉトランジスタ５０２はｎチャネル型トランジスタである。また、ＯＳトランジスタ５０３、キャパシタ５０４は、それぞれ、メモリセル１１０のトランジスタＭ１１、キャパシタＣｐ１１に対応する。

図７に示すように、このように、行選択ドライバ、列選択ドライバ等の回路上に、メモリセルアレイ１０１を積層することで、ダイ５００のサイズを縮小することができる。

Ｓｉトランジスタ５０１、５０２は、単結晶Ｓｉ層を有するＳＯＩ基板から作製されている。図７において、６００は、ＳＯＩ基板の支持基板である単結晶Ｓｉウエハであり、６０１は、埋め込み酸化物層等を含むＳＯＩ基板の絶縁層である。なお、Ｓｉトランジスタ５０１、５０２をバルク状の単結晶Ｓｉウエハから作製してもよい。

Ｓｉトランジスタ５０１は、単結晶Ｓｉ層６１１、ゲート絶縁層６２１、およびゲート電極６２３を有する。単結晶Ｓｉ層６１１には、チャネル形成領域６１２、一対のｐ型不純物領域６１３、および一対のｐ型低濃度不純物領域６１４が形成されている。また、ゲート電極６２３にはサイドウォール６２５が形成されている。

Ｓｉトランジスタ５０２はＳｉトランジスタ５０１と同様の構成を有する。Ｓｉトランジスタ５０２は、単結晶Ｓｉ層６１５、ゲート絶縁層６２２、およびゲート電極６２４を有する。単結晶Ｓｉ層６１５には、チャネル形成領域６１６、一対のｎ型不純物領域６１７、および一対のｎ型低濃度不純物領域６１８が形成されている。また、ゲート電極６２４にはサイドウォール６２６が形成されている。

なお、回路構成によって、ゲート電極６２３は、配線として設けられていてもよい。この点は、他の電極も同様である。

Ｓｉトランジスタ５０１、５０２を覆って、絶縁層６３１が形成され、絶縁層６３１を覆って絶縁層６３２が形成されている。絶縁層６３２上には、電極６５１−６５５が形成されている。また、絶縁層６３１、絶縁層６３２には、ｐ型不純物領域６１３、およびｎ型不純物領域６１７に達する開口が形成されている。これらの開口に、プラグ６４１−６４４が形成されている。プラグ６４１、６４２により、Ｓｉトランジスタ５０１に電極６５１、６５２が接続され、プラグ６４３、６４４により、Ｓｉトランジスタ５０２に電極６５３、６５４が接続される。

絶縁層６３２を覆って、絶縁層６３３が形成され、絶縁層６３３上に電極６５６が形成されている。絶縁層６３３には、電極６５５に達する開口が形成されており、この開口には、プラグ６４５が形成されている。プラグ６４５により、電極６５５と電極６５６が接続されている。

なお、電極６５６と同じ層に、ＯＳトランジスタ５０３のバックゲートとして機能する配線を形成してもよい。

絶縁層６３３を覆って、絶縁層６３４が形成されている。絶縁層６３４上に、ＯＳトランジスタ５０３、およびキャパシタ５０４が形成されている。

ＯＳトランジスタ５０３は、酸化物半導体層（ＯＳ層）６６０、配線６６１、電極６６２、絶縁層６３５および配線６７１を有する。配線６６１は、ＢＬ１２１を構成し、配線６７１は、ＯＳトランジスタ５０３のゲート電極およびＷＬ１２２を構成する。また、絶縁層６３５は、ゲート絶縁層を構成する。

キャパシタ５０４は、電極６６２、配線６７２および絶縁層６３５を有する。配線６７２は、ＣＬ１２３を構成する。

また、絶縁層６３４上には、電極６６３が形成されている。絶縁層６３４には、電極６５６に達する開口が形成されており、この開口において、電極６６３は電極６５６に接続されている。この開口の形成は、配線・電極（６６１−６６３）を構成する導電膜を形成する前に、行えばよい。

ＯＳトランジスタ５０３およびキャパシタ５０４を覆って、絶縁層６３６が形成され、絶縁層６３６を覆って絶縁層６３７が形成されている。絶縁層６３７上に電極６５７が形成されている。絶縁層６３５−６３７には、電極６６３に達する開口が形成され、この開口にプラグ６４６が形成されている。プラグ６４６により電極６６３と電極６５７が接続されている。電極６５７は、ダイ５００（ＯＳメモリ）の取り出し端子を構成する。

絶縁層６３１−６３７は、単層の絶縁膜で、または２層以上の絶縁膜で形成することができる。これら絶縁層６３１−６３７を構成する絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられる。また、これらの絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。また、絶縁層６３１−６３７を構成する膜として、ポリイミドやアクリル等の樹脂膜を形成することもできる。

なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。

ゲート電極（６２３、６２４）、プラグ（６４１−６４６）、電極（６５１−６５７）、配線・電極（６６１−６６３）、および配線（６７１、６７２）は、単層の導電膜で、または２層以上の導電膜で形成することができる。このような導電膜としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属膜を用いることができる。また、これら金属を成分とする合金膜および化合物膜、リン等の不純物元素を含有させた多結晶シリコン膜等を用いることができる。

ＯＳトランジスタ５０３のＯＳ層６６０は単層の酸化物膜で形成してもよいし、２以上の多層の酸化物半導体膜で形成してもよい。酸化物半導体膜は、少なくとも少なくともＩｎ、Ｇａ、ＳｎおよびＺｎのうちの１種以上の元素を含有する酸化物半導体で形成されることが好ましい。このような酸化物としては、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物半導体、Ｚｎ−Ｍｇ酸化物半導体、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等を用いることができる。また、これら酸化物にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含む酸化物半導体を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−酸化物とは、Ｉｎ、Ｇａ、およびＺｎを含む酸化物、という意味であり、Ｉｎ、Ｇａ、ＺｎおよびＯの原子数の比は問わない。

また、ＯＳ層６６０を構成する酸化物半導体膜の結晶構造として、単結晶、微結晶、多結晶、および非晶質が代表的である。ＯＳ層６６０は、チャネルとして機能する領域が、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜で構成されていることが好ましい。

以下では、酸化物半導体膜の結晶構造について説明する。酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜などをいう。また、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

なお、以下の結晶構造の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理等の結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチング等によって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該ＯＳトランジスタは、信頼性が高い。

＜ＩＣチップの構成例＞
次に、処理装置１０として機能するＩＣチップの一例を示す。処理装置１０は、複数のダイをパッケージ用の基板上に実装することで、１つのＩＣチップとすることができる。複数のダイを積層することで、処理装置１０を３次元集積回路（３ＤＩＣ）とすることができる。図８に、その構成の一例を示す。

ＩＣ８００において、パッケージ基板８０１上に複数種類のダイ（８１０、８１１、８１２）が積層されている。パッケージ基板８０１には、ＩＣ８００をプリント基板等と接続するためのソルダーボール８０２が設けられている。ダイ（８１０、８１１、８１２）およびパッケージ基板８０１との接続は、貫通電極８２０とバンプ８２１により行われる。

プロセッサダイ８１０は、プロセッサ２０として機能する回路が形成されているダイである。プロセッサダイ８１０は、更に、クロック信号管理ユニット２２および／又は電源管理ユニット２３を構成する回路を含んでいてもよい。

メモリダイ８１１、８１２は、メインメモリ２１として機能する回路を含む。メモリダイ８１１は、揮発性メモリ３１を構成するダイである。メモリダイ８１２は、不揮発性メモリ３２を構成する。ここでは、揮発性メモリ３１をＤＲＡＭとし、不揮発性メモリ３２をＯＳメモリとする。以下、メモリダイ８１１をＤＲＡＭダイ８１１と呼び、メモリダイ８１２をＯＳメモリダイ８１２と呼ぶ場合がある。

なお、図８の例では、３つのＤＲＡＭダイ８１１と１つのＯＳメモリダイ８１２により、メインメモリ２１を構成しているが、ダイの数は、図８の例に限定されるものではない。またプロセッサダイ８１０を複数設けることもできる。

ＯＳトランジスタは、Ｓｉトランジスタよりも電気特性の温度依存が少ない。他方、Ｓｉトランジスタでメモリセルが構成されるＤＲＡＭは、温度の上昇に伴い、リフレッシュレートを上げる必要があるが、リフレッシュの頻度が高くなるとＤＲＡＭの消費電力が増加する。そこで、プロセッサダイ８１０の発熱によるＤＲＡＭダイ８１１の温度上昇を抑えるため、プロセッサダイ８１０の最も近くに積層されるダイには、熱の影響を受けにくいＯＳメモリダイ８１２とする。

図８に示すように、ＤＲＡＭダイ８１１をプロセッサダイ８１０に直接接続しないことで、熱の影響によるＤＲＡＭのリフレッシュレートの上昇を緩和することができる。また、貫通電極８２０によりＯＳメモリダイ８１２とプロセッサダイ８１０を接続することで、ＯＳメモリの応答速度の遅さは、ボンディングワイヤよりも太い配線により補うことができる。

（実施の形態３）
図１の処理装置１０は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の処理装置に用いることができる。

このような電子機器の例として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図９に示す。

図９Ａは携帯型ゲーム機の構成例を示す外観図である。携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９０８等を有する。

図９Ｂは携帯情報端末の構成例を示す外観図である。携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３、表示部９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に設けられており、表示部９１４は筐体９１２に設けられている。そして、筐体９１１と筐体９１２とは、接続部９１５により接続されており、筐体９１１と筐体９１２の間の角度は、接続部９１５により変更可能となっている。表示部９１３における映像の切り替えを、接続部９１５における筐体９１１と筐体９１２との間の角度に従って、行う構成としてもよい。また、表示部９１３および表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図９Ｃはノート型パーソナルコンピュータの構成例を示す外観図である。パーソナルコンピュータ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。

図９Ｄは、電気冷凍冷蔵庫の構成例を示す外観図である。電気冷凍冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。

図９Ｅは、ビデオカメラの構成例を示す外観図である。ビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを行うことができる。

図９Ｆは、自動車の構成例を示す外観図である。自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およびライト９５４等を有する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

１０処理装置
２０プロセッサ
２１メインメモリ
２２クロック信号管理ユニット
２３電源管理ユニット
３１揮発性メモリ（ＲＡＭ）
３２不揮発性メモリ（ＮＶＭ）

Claims

命令を実行するプロセッサと、
揮発性メモリおよび不揮発性メモリを有するメインメモリと、
を有し、
前記メインメモリは、動作モードとして、前記プロセッサのアクセス要求が前記揮発性メモリに対して行われる第１の動作モードと、前記不揮発性メモリに対して行われる第２の動作モードを有し、
前記プロセッサの前記メインメモリへのアクセス要求が監視され、前記監視結果に基づき前記メインメモリの前記動作モードが変更され、
前記第２の動作モードの実行中は、前記第１の動作モードよりも低い電源電圧を前記揮発性メモリに供給することで前記揮発性メモリに格納されたデータを保持することを特徴とする半導体装置。
命令を実行するプロセッサと、
揮発性メモリおよび不揮発性メモリを有するメインメモリと、
を有し、
前記メインメモリは、動作モードとして、前記プロセッサのアクセス要求が前記揮発性メモリに対して行われる第１の動作モードと、前記不揮発性メモリに対して行われる第２の動作モードを有し、
前記プロセッサの前記メインメモリへのアクセス要求が監視され、前記監視結果に基づき前記メインメモリの前記動作モードが変更され、
前記第２の動作モードの実行中は、前記第１の動作モードよりも低い電源電圧を前記揮発性メモリに供給することで前記揮発性メモリに格納されたデータを保持する、または前記揮発性メモリへの電源電圧の供給を停止することを特徴とする半導体装置。
請求項１または２において、
前記揮発性メモリは、ＤＲＡＭであり、
前記第１の動作モードの実行中において、前記プロセッサの前記ＤＲＡＭへのアクセス要求の頻度が、前記ＤＲＡＭのリフレッシュレートよりも低い場合は、前記メインメモリの動作モードを前記第２の動作モードに変更することを特徴とする半導体装置。