WO2020245688A1 - 半導体装置、半導体ウエハ、及び電子機器 - Google Patents

半導体装置、半導体ウエハ、及び電子機器 Download PDF

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山崎舜平
石津貴彦
大貫達也
國武寛司
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株式会社半導体エネルギー研究所
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Definitions

  • One aspect of the present invention relates to semiconductor devices, semiconductor wafers, and electronic devices.
  • one aspect of the present invention relates to an object, a driving method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter).
  • One aspect of the present invention relates to a method for driving one of them or a method for producing one of them.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics.
  • a storage device, a display device, an electro-optic device, a power storage device, a semiconductor circuit, and an electronic device may have a semiconductor device.
  • ICs integrated Circuits
  • CPUs Central Processing Units
  • static power increases by increasing the operating frequency for higher performance.
  • Most of the static power is the power consumed by the leakage current of the transistor.
  • Leakage currents include sub-shreshled leak currents, gate tunnel leak currents, gate-induced drain leak (GIDL) currents, and junction tunnel leak currents. Since these leakage currents increase with the miniaturization of transistors, the increase in power consumption is a major barrier to the high performance and high integration of ICs.
  • circuits that do not need to be operated are stopped by power gating or clock gating.
  • power gating the power supply is stopped, which has the effect of eliminating standby power.
  • Non-Patent Document 1 discloses an OS-SRAM (Static Random Access Memory) provided with a backup circuit using an OS transistor.
  • Non-Patent Document 1 discloses that a microprocessor equipped with an OS-SRAM can perform power gating with a short break-even time (BET) without affecting normal operation.
  • BET short break-even time
  • SRAM is built in a logic circuit such as a CPU as a temporary data holding.
  • a power management unit for driving or stopping the CPU may be included in the peripheral circuit of the CPU.
  • the structure of the transistors included in the CPU and its peripheral circuits, or its semiconductor layer depends on their specifications. It is preferable to determine.
  • One of the problems of one form of the present invention is to provide a semiconductor device with reduced power consumption.
  • one of the problems of the present invention is to provide a semiconductor device having a small circuit area.
  • one aspect of the present invention is to provide a novel semiconductor device.
  • One aspect of the present invention includes a power management unit, a CPU core, and a storage device
  • the power management unit has a power switch and a power controller
  • the power switch has a CPU core and a storage device.
  • the device has a function of controlling the supply of the power supply voltage to the device
  • the power controller has a function of controlling the operation of the power switch
  • the storage device has a working memory and a long-term storage storage unit.
  • the CPU core has a function of transmitting the timing to stop the supply of the power supply voltage to the power controller, and the storage device is held in the working memory before stopping the supply of the power supply voltage by the power switch.
  • It is a semiconductor device having a function of storing data in a long-term storage unit.
  • each of the power management unit, the CPU core, and the storage device has a transistor, and each of the transistors has silicon in the channel forming region. , A semiconductor device.
  • one aspect of the present invention is a semiconductor device in the configuration of (1) above, wherein the power management unit has a transistor, and the transistor has silicon in a channel forming region.
  • one aspect of the present invention is a semiconductor device in which the CPU core has a transistor and the transistor has silicon in a channel forming region in the configuration of the above (1).
  • one embodiment of the present invention is a semiconductor device in the configuration of (1) above, wherein the storage device has a transistor, and the transistor has silicon in the channel forming region.
  • each of the power management unit, the CPU core, and the storage device has a transistor, and each of the transistors has a metal oxide in a channel forming region. It is a semiconductor device having.
  • one embodiment of the present invention is a semiconductor device in the configuration of (1) above, wherein the power management unit has a transistor, and the transistor has a metal oxide in a channel forming region.
  • one embodiment of the present invention is a semiconductor device in the configuration of (1) above, wherein the CPU core has a transistor, and the transistor has a metal oxide in a channel forming region.
  • one embodiment of the present invention is a semiconductor device in the configuration of (1) above, wherein the storage device has a transistor, and the transistor has a metal oxide in a channel forming region.
  • the metal oxide is In—M—Zn oxide (M is aluminum, gallium, yttrium, tin, copper). , Vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium).
  • one embodiment of the present invention is a semiconductor wafer having a plurality of semiconductor devices according to any one of (1) to (10) above and having a separation region.
  • one embodiment of the present invention is an electronic device having the semiconductor device according to any one of (1) to (10) above and a battery.
  • a semiconductor device with reduced power consumption.
  • a semiconductor device having a small circuit area can be provided.
  • a novel semiconductor device can be provided by one embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration example of a processor (CPU).
  • FIG. 2 is a block diagram showing a configuration example of a processor (RFIC).
  • FIG. 3 is a block diagram showing a configuration example of the storage device.
  • FIG. 4 is a circuit diagram showing a configuration example of a memory cell.
  • FIG. 5 is a timing chart showing an operation example of the storage device.
  • FIG. 6 is a circuit diagram showing a configuration example of a memory cell.
  • FIG. 7 is a block diagram showing a structural example of the memory cell array.
  • FIG. 8 is a circuit diagram showing a structural example of a memory cell.
  • FIG. 9 is a circuit diagram showing a structural example of a memory cell.
  • FIG. 10 is a circuit diagram showing a structural example of a memory cell.
  • FIG. 11 is a circuit diagram showing a structural example of a memory cell.
  • FIG. 12 is a circuit diagram showing a memory cell, a voltage holding circuit, and a voltage generating circuit.
  • 13A and 13B are circuit diagrams showing a configuration example of a voltage generation circuit.
  • FIG. 14 is a circuit diagram showing a structural example of a memory cell.
  • FIG. 15 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 16A and 16B are schematic cross-sectional views showing a configuration example of a semiconductor device.
  • 17A to 17C are schematic cross-sectional views showing a configuration example of the semiconductor device.
  • FIG. 18 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 15 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 16A and 16B are schematic cross-sectional views showing a configuration example of a semiconductor device.
  • 17A to 17C are schematic cross-sectional
  • FIG. 19 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 20 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 21A is a schematic top view showing a configuration example of a semiconductor device
  • FIGS. 21B and 21C are schematic cross-sectional views showing a configuration example of the semiconductor device.
  • FIG. 22A is a diagram for explaining the classification of the crystal structure of IGZO
  • FIG. 22B is a diagram for explaining the XRD spectrum of crystalline IGZO
  • FIG. 22C is a diagram for explaining the microelectron diffraction pattern of crystalline IGZO.
  • .. 23A and 23B are top views of the semiconductor wafer.
  • FIG. 24A is a flowchart showing a manufacturing process of the semiconductor device
  • FIG. 24B is a perspective view of the semiconductor device.
  • FIG. 25 is a diagram showing the hierarchical structure of the IoT network and the tendency of the required specifications.
  • FIG. 26 is an image diagram of factory automation.
  • 27A to 27F are perspective views showing an example of an electronic device.
  • FIG. 28 is a block diagram showing a configuration example of the prototype chip.
  • FIG. 29 is a block diagram showing a configuration example of the prototype DOSRAM.
  • 30A and 30B are schematic views showing a configuration example of a DOSRAM.
  • FIG. 31 is a diagram showing a calculation result of the active energy of the DOS RAM.
  • FIG. 32 is a layout of a prototype DOSRAM.
  • FIG. 33 is a circuit diagram of a prototype OS flip-flop.
  • FIG. 34 is an optical micrograph of the prototype chip.
  • FIG. 35 is a diagram showing the holding characteristics of the prototype chip.
  • FIG. 36 is a diagram showing a backup-recovery waveform of the prototype chip.
  • FIG. 37 is an optical micrograph of the prototype chip.
  • Figure 38 is a diagram showing temperature dependence of the cutoff frequency f T.
  • the on-current means the drain current when the transistor is in the on-state.
  • the on-state unless otherwise specified, the n-channel transistor, the voltage between the gate and the source (V G) is the threshold voltage (V th) or more states, the p-channel transistor, the V G It means the state of V th or less.
  • the on-current of the n-channel transistor, V G refers to a drain current when the above V th.
  • the on-current of the transistor may be dependent on the voltage (V D) between the drain and the source.
  • the off current means the drain current when the transistor is in the off state.
  • the OFF state unless otherwise specified, the n-channel type transistor, V G is lower than V th states, in p-channel type transistor, V G means a state higher than V th.
  • the off-current of the n-channel transistor refers to the drain current when V G is lower than V th.
  • Off-state current of the transistor may be dependent on the V G. Accordingly, the off current of the transistor is less than 10 -21 A, and may refer to the value of V G to off-current of the transistor is less than 10 -21 A are present.
  • the off current of the transistor may depend on V D.
  • off-state current unless otherwise, 0.1 V the absolute value of V D is, 0.8V, 1V, 1.2V, 1.8V , 2.5V, 3V, 3.3V, 10V , 12V, 16V, or 20V may represent off-current. Or it may represent an off current at V D for use in a semiconductor device or the like includes the transistor.
  • the high power supply voltage may be referred to as H level (or VDD ), and the low power supply voltage may be referred to as L level (or GND).
  • a processor also referred to as a "processing unit"
  • the storage device stores data (including instructions) necessary for processing by the processor.
  • the storage device is preferably the storage device described in the second embodiment.
  • the processor includes a CPU, GPU (Graphics Processing Unit), PLD (Programmable Logic Device), DSP (Digital Signal Processor), MCU (Microcontroller Unit), custom LSI, RFIC and the like.
  • FIG. 1 is a block diagram showing a configuration example of a CPU.
  • the CPU 1300 shown in FIG. 1 includes a CPU core 1330, a power management unit (PMU) 1331, and a peripheral circuit 1332.
  • PMU power management unit
  • the CPU core 1330 includes a control device 1307, a program counter (PC) 1308, a pipeline register 1309, a pipeline register 1310, an arithmetic logic unit (ALU) 1311, a register file 1312, and a data bus 1333. Data transfer between the CPU core 1330 and the peripheral circuit 1332 is performed via the data bus 1333.
  • PC program counter
  • ALU arithmetic logic unit
  • PMU1331 has a power controller 1302 and a power switch 1303.
  • the peripheral circuit 1332 has a cache memory 1304, a bus interface (BUS I / F) 1305, and a debug interface (Debug I / F) 1306.
  • the configuration of the storage device described in the second embodiment can be applied. As a result, it is possible to increase the capacity of the cache memory 1304 by suppressing an increase in area and power consumption. Further, since the standby power of the cache memory 1304 can be reduced, it is possible to provide a compact CPU 1300 with low power consumption.
  • the control device 1307 comprehensively controls the operations of the program counter 1308, the pipeline register 1309, the pipeline register 1310, the ALU 1311, the register file 1312, the cache memory 1304, the bus interface 1305, the debug interface 1306, and the power controller 1302. It has a function to decode and execute an instruction included in a program such as an input application.
  • ALU1311 has a function of performing various arithmetic processes such as four rules and logical operations.
  • the cache memory 1304 has a function of temporarily storing frequently used data.
  • the program counter 1308 is a register having a function of storing the address of the instruction to be executed next.
  • the cache memory 1304 is provided with a control circuit for controlling the operation of the cache memory 1304.
  • the pipeline register 1309 has a function of temporarily storing instruction data.
  • the register file 1312 has a plurality of registers including a general-purpose register, and can store data read from the main memory, data obtained as a result of arithmetic processing of ALU 1311, and the like.
  • the pipeline register 1310 has a function of temporarily storing data used for the arithmetic processing of the ALU 1311 or data obtained as a result of the arithmetic processing of the ALU 1311.
  • the bus interface 1305 has a function as a data path between the CPU 1300 and various devices outside the CPU 1300.
  • the debug interface 1306 has a function as a signal path for inputting an instruction for controlling debugging to the CPU 1300.
  • the power switch 1303 has a function of controlling the supply of power supply voltage to various circuits of the CPU 1300 other than the power controller 1302.
  • the CPU 1300 has several power domains, and the power gating circuit belongs to any one of the power domains. For circuits belonging to the same power domain, the supply of power supply voltage is controlled by the power switch 1303.
  • the power controller 1302 has a function of controlling the operation of the power switch 1303.
  • the PMU1331 may be provided with a circuit for generating a power supply voltage. By having such a power management system, the CPU 1300 can perform power gating. The flow of power gating will be described with an example.
  • the timing at which the CPU core 1330 stops supplying the power supply voltage is set in the register of the power controller 1302.
  • the CPU core 1330 sends a command to the power controller 1302 to start power gating.
  • various registers and cache memory 1304 included in the CPU 1300 start saving data.
  • the supply of the power supply voltage to various circuits other than the power controller 1302 of the CPU 1300 is stopped by the power switch 1303.
  • a counter may be provided in the power controller 1302, and the counter may be used to determine the timing at which the supply of the power supply voltage is started regardless of the input of the interrupt signal.
  • various registers start returning data.
  • the cache memory 1304 for example, when operating in the write-back method, the data of the NVM 20 is loaded into the SMC 10. Then, the execution of the instruction in the control device 1307 is restarted.
  • the transistors included in the CPU core 1330, the power management unit (PMU) 1331, and the peripheral circuit 1332 are, for example, transistors in which silicon is contained in the channel formation region (hereinafter referred to as Si transistors). Can be applied. Further, as the silicon, for example, single crystal silicon, microcrystalline silicon, polycrystalline silicon, hydrogenated amorphous silicon and the like can be used.
  • RFIC will be described as an example of a processor.
  • RFIC is also called an RF tag, a wireless chip, a wireless ID chip, or the like.
  • the RFIC has a storage circuit inside, stores information required by the storage circuit, and exchanges information with the outside by using non-contact means, for example, wireless communication. Due to these characteristics, RFIC can be used in an individual authentication system or the like that identifies an article by reading individual information of the article or the like.
  • FIG. 2 is a block diagram showing a configuration example of RFIC.
  • the RFIC 1400 has an antenna 1404, a rectifier circuit 1405, a constant voltage circuit 1406, a demodulation circuit 1407, a modulation circuit 1408, a logic circuit 1409, a RAM 1410, a ROM (read-only memory) 1411, and a battery 1412. These circuits can be discarded if necessary.
  • the RFIC1400 is an active type, but can be a passive type without a battery 1412.
  • the RFIC 1400 is a semiconductor device in a mode including the antenna 1404, but a semiconductor device not including the antenna 1404 can also be referred to as an RFIC 1400.
  • the storage device described in the second embodiment can be applied. Since the storage device has a high affinity with the CMOS circuit, the RFIC 1400 can incorporate a circuit other than the antenna 1404 into one chip without complicating the manufacturing process. An antenna 1404 having a performance corresponding to a communication band is mounted on the chip. Data transmission formats include an electromagnetic coupling method in which a pair of coils are arranged facing each other and communication is performed by mutual induction, an electromagnetic induction method in which communication is performed by an induced electromagnetic field, and a radio wave method in which communication is performed using radio waves.
  • the RFIC 1400 shown in this embodiment can be used in any method.
  • the antenna 1404 is for transmitting and receiving a radio signal 1422 to and from the antenna 1421 connected to the communication device 1420. Further, the rectifier circuit 1405 rectifies the input AC signal generated by receiving the radio signal at the antenna 1404, for example, half-wave double voltage rectification, and the signal rectified by the capacitive element provided in the subsequent stage is used. It is a circuit for generating an input voltage by smoothing. A limiter circuit may be provided on the input side or the output side of the rectifier circuit 1405. The limiter circuit is a circuit for controlling so that power exceeding a certain power is not input to the subsequent circuit when the amplitude of the input AC signal is large and the internally generated voltage is large.
  • the constant voltage circuit 1406 is a circuit for generating a stable power supply voltage from the input voltage and supplying it to each circuit.
  • the constant voltage circuit 1406 may have a reset signal generation circuit inside.
  • the reset signal generation circuit is a circuit for generating a reset signal of the logic circuit 1409 by utilizing a stable rise in the power supply voltage.
  • the demodulation circuit 1407 is a circuit for generating a demodulated signal by demodulating the input AC signal by detecting the envelope. Further, the modulation circuit 1408 is a circuit for performing modulation according to the data output from the antenna 1404.
  • the logic circuit 1409 is a circuit for decoding the demodulated signal and performing processing.
  • the RAM 1410 is a circuit that holds the input information, and has a row decoder, a column decoder, a driver, a storage area, and the like.
  • ROM 1411 is a circuit for storing a unique number (ID) and the like and outputting according to processing.
  • the storage device of the present embodiment uses a memory unit A in which a memory cell capable of high-speed processing is used although it is non-volatile, and a memory cell capable of holding data for a long time even when the power is off. It has a memory unit B which is used.
  • the memory unit A corresponds to the working memory, and data is exchanged between the host device and the storage device in the first memory.
  • the memory unit B corresponds to a storage unit for long-term memory, and holds the information written in the memory unit A for a long time.
  • the memory unit B is inferior in processing speed to the memory unit A, but has a larger capacity than the memory unit A. Further, the memory unit B can hold the data for a long time in the power-off state.
  • FIG. 3 is a block diagram showing a configuration example of the storage device.
  • the storage device 100 shown in FIG. 3 includes a memory cell array 110, a peripheral circuit 111, a control circuit 112, a voltage generation circuit 127, a power switch (PSW) 141, and a PSW 142.
  • FIG. 3 shows the peripheral circuit 115 as a circuit including the peripheral circuit 111, the control circuit 112, and the voltage generation circuit 127.
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • the signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • the signal CLK is a clock signal.
  • the signal CE, the signal GW, and the signal BW are control signals.
  • the signal CE is a chip enable signal
  • the signal GW is a global write enable signal
  • the signal BW is a byte write enable signal.
  • the signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • the signal PON1 and the signal PON2 are power gating control signals.
  • the signal PON1 and the signal PON2 may be generated by the control circuit 112.
  • the control circuit 112 is a logic circuit having a function of controlling the overall operation of the storage device 100. For example, the control circuit 112 logically performs a signal CE, a signal GW, and a signal BW to determine an operation mode (for example, a write operation and a read operation) of the storage device 100. Alternatively, the control circuit 112 generates a control signal for the peripheral circuit 111 so that this mode of operation is executed.
  • the memory cell array 110 has a plurality of memory cells 130, and a plurality of wiring WLs, wiring NWLs, wiring BLs, and wiring BLBs.
  • the plurality of memory cells 130 are arranged in a matrix.
  • the memory cell 130 in the same row is electrically connected to the wiring WL and the wiring NWL in that row.
  • the wiring WL and the wiring NWL are word wires, respectively, and the wiring BL and the wiring BLB are bit line pairs for transmitting complementary data.
  • the wiring BLB is a bit line into which data in which the logic of the wiring BL is inverted is input, and may be called a bit supplement line or an inverted bit line.
  • the memory cell 130 has two types of memory circuits 10 and 20.
  • the memory circuit 10 (hereinafter, referred to as “SMC10”) is a memory circuit capable of storing 1-bit complementary data.
  • the memory circuit 20 (hereinafter referred to as “NVM20”) is a memory circuit capable of storing n-bit (n is an integer larger than 1) complementary data, and retains the data for a long period of time even when the power is off. It is possible. That is, the SMC 10 is a memory cell that constitutes the above-mentioned memory unit A (working memory), and the NVM 20 is a memory cell that constitutes the above-mentioned memory unit B (long-term storage storage unit).
  • the voltage generation circuit 127 has a function of generating a negative voltage ( VBG ).
  • V BG is applied to the transistors in the NVM20.
  • the signal WAKE functions as a signal for controlling the input of the signal CLK to the voltage generation circuit 127. For example, when an H level signal is given as the signal WAKE, the signal CLK is input to the voltage generation circuit 127, and the voltage generation circuit 127 generates VBG .
  • the details of the voltage generation circuit 127 will be described later with reference to FIGS. 12 and 13.
  • the SMC 10 and the NVM 20 are electrically connected by a local bit line pair (wiring LBL, wiring LBLB).
  • the wiring LBL is a local bit line with respect to the wiring BL
  • the wiring LBLB is a local bit line with respect to the wiring BLB.
  • the SMC 10 and the NVM 20 are electrically connected by the wiring LBL and the wiring LBLB.
  • the memory cell 130 has a circuit 30 (hereinafter, referred to as “LPC30”).
  • the LPC 30 is a local bri-charge circuit for precharging the wiring LBL and the wiring LBLB.
  • the control signal of the LPC 30 is generated by the peripheral circuit 111.
  • the peripheral circuit 111 is a circuit for writing and reading data to and from the memory cell array 110.
  • the peripheral circuit 111 has a function of driving the wiring WL, the wiring NWL, the wiring BL, and the wiring BLB.
  • the peripheral circuit 111 includes a row decoder 121, a column decoder 122, a row driver 123, a column driver 124, an input circuit 125, and an output circuit 126.
  • the row decoder 121 and the column decoder 122 have a function of decoding the signal ADDR.
  • the row decoder 121 is a circuit for designating the row to be accessed
  • the column decoder 122 is a circuit for designating the column to be accessed.
  • the row driver 123 has a function of selecting the wiring WL and the wiring NWL of the row specified by the row decoder 121. Specifically, the row driver 123 has a function of generating a signal for selecting a wiring WL and a wiring NWL.
  • the column driver 124 has a function of writing data to the memory cell array 110, a function of reading data from the memory cell array 110, a function of holding the read data, a function of precharging the wiring BL and the wiring BLB, and the like.
  • the input circuit 125 has a function of holding the signal WDA.
  • the data held by the input circuit 125 is output to the column driver 124.
  • the output data (Din) of the input circuit 125 is the data to be written to the memory cell array 110.
  • the data (Dout) read from the memory cell array 110 by the column driver 124 is output to the output circuit 126.
  • the output circuit 126 has a function of holding the Dout.
  • the output circuit 126 outputs the held data to the outside of the storage device 100.
  • the output data is the signal RDA.
  • the PSW 141 has a function of controlling the supply of VDD to a circuit other than the memory cell array 110 (for example, a peripheral circuit 115).
  • the PSW 142 has a function of controlling the supply of VHM to the row driver 123.
  • the high power supply voltage of the storage device 100 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to raise the wiring NWL to a high level, which is higher than VDD.
  • the on / off of PSW141 is controlled by the signal PON1, and the on / off of PSW142 is controlled and stabbed by the signal PON2.
  • the number of power supply domains to which VDD is supplied is set to 1, but it can be set to a plurality. In this case, a power switch may be provided for each power supply domain.
  • the switches included in the PSW 141 and PSW 142 can be, for example, an electrical switch, a mechanical switch, or the like.
  • an electric switch when applied as the switch included in the PSW 141 and PSW 142, for example, an OS transistor, a Si transistor, or the like can be used as the electric switch.
  • FIG. 4 shows an example of a circuit configuration of the memory cell 130.
  • the SMC 10 is electrically connected to the wiring BL, the wiring BLB, the wiring LBL, the wiring LBLB, the wiring VHH, and the wiring VLL.
  • the SMC 10 has the same circuit configuration as a CMOS type (6-transistor type) SRAM cell, and has a transistor Tld1, a transistor Tld2, a transistor Tdr1, a transistor Tdr2, a transistor Tac1, and a transistor Tac2.
  • Transistor Tld1 and transistor Tld2 are load transistors (pull-up transistors)
  • transistor Tdr1 and transistor Tdr2 are drive transistors (pull-down transistors)
  • transistors Tac1 and transistor Tac2 are access transistors (transfer transistors).
  • the conduction state between the wiring BL and the wiring LBL is controlled by the transistor Tac1.
  • the conduction state between the wiring BLB and the wiring LBLB is controlled by the transistor Tac2.
  • the on / off of the transistor Tac1 and the transistor Tac2 is controlled by the potential of the wiring WL.
  • the inverter is composed of the transistor Tld1 and the transistor Tdr1, and the inverter is composed of the transistor Tld2 and the transistor Tdr2.
  • One input terminal of each of these two inverters is electrically connected to the other output terminal to form a latch circuit. Power supply voltage is supplied to the two inverters by wiring VHH and wiring VLL.
  • the NVM20 shown in FIG. 4 has n (n is an integer of 1 or more) circuit NMCs.
  • the n circuits NMC are electrically connected to different wiring NWLs. Further, the n circuits NMC are electrically connected to one wiring VCS. Codes such as [0] and [1] are used to distinguish n circuit NMCs, and codes such as _0 and _1 are used to distinguish n wiring NWLs.
  • the circuit NMC is a memory circuit (also called a memory cell) that can hold 1-bit complementary data.
  • the circuit NMC has a circuit MC1 and a circuit MC2.
  • the circuit MC1 is a memory cell for holding the data written in the wiring LBL
  • the circuit MC2 is a memory cell for holding the data written in the wiring LBLB.
  • the circuit MC1 and the circuit MC2 have the same circuit configuration as the memory cell of the one-transistor one-capacity dynamic random access memory (DRAM).
  • the circuit MC1 has a transistor Tr1 and a capacitive element C1.
  • the circuit MC2 has a transistor Tr2 and a capacitive element C2.
  • the capacitive element C1 functions as the holding capacitance of the circuit MC1
  • the capacitive element C2 functions as the holding capacitance of the circuit MC2.
  • the wiring VCS is a power supply line for the holding capacitance of the circuit MC1 and the circuit MC2, and the ground potential (GND) is input here.
  • the gates (first gate) of the transistor Tr1 and the transistor Tr2 are electrically connected to the wiring NWL, respectively.
  • One of the source or drain of the transistor Tr1 is electrically connected to the wiring LBL, and one of the source or drain of the transistor Tr2 is electrically connected to the wiring LBLB.
  • the first terminal of the capacitive element C1 is electrically connected to the other of the source or drain of the transistor Tr1, and the second terminal of the capacitive element C1 is electrically connected to the wiring VCS.
  • the first terminal of the capacitive element C2 is electrically connected to the other of the source and drain of the transistor Tr2, and the second terminal is electrically connected to the wiring VCS.
  • Transistor Tr1 and transistor Tr2 each have a second gate.
  • the second gates of the transistor Tr1 and the transistor Tr2 are electrically connected to the wiring BGL, respectively.
  • the wiring BGL is a signal line to which a signal for controlling the potential of the second gate of the transistor Tr1 and the transistor Tr2 is input, or a power supply line to which a constant potential is input.
  • the threshold voltage of the transistor Tr1 and the transistor Tr2 can be controlled by the potential of the wiring BGL. As a result, it is possible to prevent the transistor Tr1 and the transistor Tr2 from becoming normally on.
  • the holding time of the circuit NMC can be lengthened.
  • the extremely small off-current means, for example, that the off-current per 1 ⁇ m of the channel width is 100 zA (zeptoampere) or less. Since the smaller the off current is, the more preferable it is. Therefore, the standardized off current is preferably 10 zA / ⁇ m or less, or 1 zA / ⁇ m or less, and more preferably 10 yA (yoctoampere) / ⁇ m or less. 1zA is 1 ⁇ 10 -21 A, 1yA is 1 ⁇ 10 -24 A.
  • the channel formation region of the transistor may be formed of a semiconductor having a wide bandgap.
  • semiconductors include oxide semiconductors. Since the band gap of the oxide semiconductor is 3.0 eV or more, the leakage current due to thermal excitation of the OS transistor is small, and the off current is extremely small. The details of the OS transistor and the oxide semiconductor will be described in the third embodiment described later.
  • the holding time of the circuit NMC can be lengthened, so that the circuit NMC can be used as a non-volatile memory circuit.
  • the temperature dependence of the off-current characteristic is small. Therefore, the normalized off current of the OS transistor can be set to 100 zA or less even at a high temperature (for example, 100 ° C. or higher). Therefore, by applying the OS transistor to the circuit NMC, the circuit NMC can hold the data without losing it even in a high temperature environment. Therefore, it is possible to obtain a storage device 100 having high reliability even in a high temperature environment.
  • the circuit NMC can hold complementary data by providing a pair of memory cells (circuit MC1 and circuit MC2), and can hold complementary data for a long time by using transistors Tr1 and transistor Tr2 as OS transistors. be able to. Since the circuit NMC holds the complementary data, the SMC 10 can function as a differential amplifier circuit when reading the complementary data held by the circuit NMC. Therefore, even if the voltage difference between the voltage held by the capacitance element C1 of the circuit MC1 and the voltage held by the capacitance element C2 of the circuit MC2 is small, a highly reliable read operation can be performed. Further, the circuit NMC is capable of high-speed read operation and high-speed write operation, similar to the DRAM memory cell.
  • the second gate of the transistor Tr1 and the transistor Tr2 of the NVM 20 may be omitted depending on the case. Since the transistor Tr1 and the transistor Tr2 do not have the second gate, the storage device 100 can simplify the manufacturing process. Further, the voltage generation circuit 127 shown in FIG. 3 can also be omitted.
  • a Si transistor can be used other than the OS transistor. Since the Si transistor can have a higher on-current than the OS transistor, it is possible to write data to MC1 and MC2 and read data from circuit MC1 and circuit MC2 at high speed.
  • the LPC 30 is electrically connected to the wiring PCL and the wiring VPC.
  • the wiring PCL is a signal line for supplying a signal for controlling the precharge operation of the wiring LBL and the wiring LBLB.
  • the wiring VPC is a power supply line for supplying a precharge voltage.
  • the LPC 30 has a transistor Teq1, a transistor Tpc1, and a transistor Tpc2.
  • the gates of the transistor Teq1, the transistor Tpc1 and the transistor Tpc2 are electrically connected to the wiring PCL.
  • the transistor Teq1 controls the conduction state between the wiring LBL and the wiring LBLB.
  • the transistor Tpc1 controls the conduction state between the wiring LBL and the wiring VPC.
  • the transistor Tpc2 controls the conduction state between the wiring LBLB and the wiring VPC.
  • the transistor Teq1, the transistor Tpc1, and the transistor Tpc2 are n-channel transistors, but these may be p-channel transistors. Alternatively, it is not necessary to provide the transistor Teq1 in the LPC 30. In this case, the transistor Tpc1 and the transistor Tpc2 may be either an n-channel transistor or a p-channel transistor. Alternatively, the LPC 30 may be composed of only the transistor Teq1. In this case as well, the transistor Teq1 may be an n-channel transistor or a p-channel transistor. The LPC30 composed of the transistor Teq1 precharges the wiring LBL and the wiring LBLB by smoothing the potentials of the wiring LBL and the wiring LBLB.
  • the transistor Teq1 the transistor Tpc1 and the transistor Tpc2, for example, a Si transistor can be applied.
  • the peripheral circuit 111 has a function of supplying an electric potential to various power supply lines (wiring VHH, wiring VLL, wiring VPC) provided in the memory cell array 110. Therefore, when the PSW 141 is turned off and the supply of VDD to the peripheral circuit 111 is stopped, the supply of potential to these power supply lines is also stopped.
  • the static power increases due to the increase in the leakage current flowing through the SMC 10 in the standby state.
  • a voltage lower than VDD may be supplied to the wiring VHH, but when a new voltage is supplied to the wiring VHH, a circuit (voltage generation circuit) for generating the voltage is newly added. It needs to be provided, which causes an increase in area overhead.
  • the standby state referred to here means that all word lines (wiring WL and wiring NWL_0 to wiring NWL_ [n-1]) in the memory cell 130 are in a non-selected state.
  • the storage device 100 can reduce the static power.
  • Operation example of storage device 100 An operation example of the storage device 100 will be described with reference to the timing chart of FIG.
  • the access target is only the SMC 10 while the host device is processing the task.
  • the data is transferred from the SMC 10 to the NVM 20, and the data is written to the circuit NMC of any one of the NVM 20 (store operation). Further, when executing another task, data is transferred from any one circuit NMC of the NVM 20 to the SMC 10 (load operation).
  • an operation example of the storage device 100 will be described assuming that the data transfer destination and the data transfer source are the circuit NMC [1].
  • Time t1 to time t8 shown in FIG. 5 represent the timing of each operation.
  • the wiring VDDM is a power supply line for supplying VDD provided in the storage device 100.
  • the PSW 141 controls the supply of VDD to the wiring VDDM.
  • the waveform represented by the thick broken line indicates that the potential is uncertain.
  • the low level (L level) of the wiring VDDM or the like is GND.
  • the high level (H level) of the wiring PCL and the wiring WL is VDD
  • the high level of the wiring NWL_0 to the wiring NWL_ [n-1] is VHM.
  • the high level of the wiring NWL_0 to the wiring NWL_ [n-1] is VHM because it is assumed that the threshold voltage of the transistor Tr1 and the transistor Tr2 is higher than that of other transistors such as the transistor Tac1. Is. If the data of the NVM 20 can be written and read by applying VDD to the wiring NWL_0 to the wiring NWL_ [n-1], the high level of the wiring NWL_0 to the wiring NWL_ [n-1] can be set to VDD. it can. In this case, the storage device 100 may not be provided with the PSW 142 (see FIG. 3).
  • the power gating operation of the storage device 100 will be described. Before the time t1, the storage device 100 is in a power-off state in which the supply of VDD is cut off. After the time t1, the storage device 100 is in the power-on state in which VDD is supplied.
  • the storage device 100 turns off PSW141 and is in a power-off state.
  • the wiring VDDM is GND. Further, when the PSW 141 is turned off, the supply of VDD to the peripheral circuit 111 is also cut off, so that the wiring WL, the wiring NWL_0 to the wiring NWL_ [n-1], the wiring PCL, and the wiring VPC are also GND.
  • the PSW 142 When PSW141 is turned on at time t1, the wiring VDDM is charged, and the potential of the wiring VDDM eventually rises to VDD. Time t1 to time t2 are the times required to restore the power supply. In the timing chart of FIG. 5, the PSW 142 may be turned on / off in conjunction with the on / off of the PSW 141.
  • the initialization operation for initializing the storage device 100 is performed.
  • the bit line pair and the local bit line pair are precharged.
  • the wiring VPC, the wiring VHH, and the wiring VLL are VDD / 2.
  • the bit line pair (wiring BL, wiring BLB) and the local bit line pair (wiring LBL, wiring LBLB) are each precharged to be VDD / 2.
  • the bit line pair is precharged by the column driver 124 and the local bit line pair is precharged by the LPC 30.
  • the wiring PCL By setting the wiring PCL to a high level (H level), the transistor Teq1, the transistor Tpc1 and the transistor Tpc2 are turned on, and the wiring LBL and the wiring LBLB are precharged and the potential is smoothed.
  • the storage device 100 is performing a load operation.
  • Data is loaded into the SMC 10 from the circuit NMC [1] of the NVM 20.
  • the circuit NMC [1] stores the data DB1.
  • the wiring PCL is set to the L level, and the wiring LBL and the wiring LBLB are put into a floating state.
  • the wiring NWL_1 is set to H level, and the transistor Tr1 of the circuit MC1 [1] and the transistor Tr2 of the circuit MC2 [1] are turned on.
  • Data DB1 is written in the wiring LBL and the wiring LBLB.
  • the wiring VHH is set to VDD
  • the wiring VLL is set to GND
  • the SMC 10 is activated.
  • the SMC 10 amplifies and holds the wiring LBL and the data DB1 written in the wiring LBLB.
  • MC1 [1] holds "1"
  • the wiring LBL becomes VDD
  • the wiring LBLB becomes GND.
  • the storage device 100 performs a data writing operation.
  • the data to be written to the SMC 10 is referred to as the data DB2.
  • the column driver 124 writes the data DB 2 to the bit line pair.
  • the wiring BL is VDD
  • the wiring BLB is GND.
  • the row address is decoded by the row decoder 121, and the wiring WL of the row specified by the row driver 123 becomes the H level.
  • the transistor Tac1 and the transistor Tac2 are turned on, and the data DB2 is written to the local bit line pair.
  • the column driver 124 precharges the bit line pair to VDD / 2, and then puts it in a floating state. This completes the writing operation.
  • the storage device 100 performs a data read operation.
  • the row decoder 121 decodes the row address, and the row driver 123 sets the wiring WL of the row specified by the row address to the H level.
  • the transistor Tac1 and the transistor Tac2 are turned on, and the data DB2 of the local bit line pair is written to the bit line pair.
  • the data DB 2 written in the bit line pair is read by the column driver 124.
  • the storage device 100 is in a standby state in which there is no access request from the host device. By activating the SMC 10 at this time, the storage device 100 can quickly respond to the next access request. Further, at this time, by lowering the wiring VHH from VDD to VDD / 2, the storage device 100 can lower the static power of the SMC 10. In FIG. 5, the storage device 100 reduces the static power by setting the wiring VHH to VDD / 2 and the wiring VLL to GND, but the static power is reduced by setting the wiring VHH to VDD and the wiring VLL to VDD / 2. You may lower it.
  • the precharge voltage is VDD / 2, but the precharge voltage is not limited to this.
  • the value of the precharge voltage can be selected in a range larger than GND and smaller than VDD.
  • the above-mentioned operation of lowering the static power may be performed for each memory cell 130. That is, when the memory cell 130 having an access request and the memory cell 130 in the standby state coexist in the storage device 100, the above-mentioned operation of lowering the static power is performed only for the memory cell 130 in the standby state. You may go.
  • the storage device 100 is performing a data store operation.
  • the storage device 100 receives an instruction to execute another task or an instruction to end the task from the host device, the storage device 100 performs a store operation.
  • the wiring VHH is returned to VDD, and the wiring NWL_1 is set to H level.
  • the data DB2 written in the local bit line pair is written in the circuit NMC [1].
  • MC1 [1] holds “1”
  • MC2 [1] holds "0".
  • the storage device 100 After setting the wiring NWL_1 to H level for a certain period of time, set it to L level. This completes the store operation. Next, the storage device 100 sets the wiring VHH to VDD / 2 and waits for an instruction from the host device. After that, the storage device 100 performs a data read operation or a data write operation according to the access request of the host device.
  • the NVM 21 shown in FIG. 6 is a memory circuit having n circuits NMC2.
  • the circuit NMC2 has a circuit MC3 and a circuit MC4.
  • the circuit MC3 is a modification of the circuit MC1, and the transistor Tr3 is provided instead of the transistor Tr1.
  • the circuit MC4 is a modification of the circuit MC2, and the transistor Tr4 is provided instead of the transistor Tr2.
  • the transistor Tr3 is provided with a second gate, and the second gate and the first gate are electrically connected.
  • the transistor Tr4 is provided with a second gate, and the second gate and the first gate are electrically connected to each other. By electrically connecting the second gate and the first gate, the on-current of the transistor Tr3 and the transistor Tr4 can be improved.
  • the transistor Tr1 and the transistor Tr2 of the NVM 20 can be OS transistors, and the other transistors can be, for example, Si transistors.
  • the memory cell array 110 can have a device structure in which a circuit composed of OS transistors is laminated on a circuit composed of Si transistors.
  • FIG. 7 schematically shows an example of a device structure of the memory cell array 110.
  • the memory cell array 110B is stacked on the memory cell array 110A.
  • the memory cell array 110A is provided with SMC 10 and LPC 30 in a matrix.
  • the NVM 20 is provided in a matrix in the memory cell array 110B.
  • the memory cell array 110A constitutes a memory unit A having a high response speed, and the memory cell array 110B constitutes a memory unit B for long-term storage of data.
  • FIG. 8 is a circuit diagram schematically showing an example of a device structure of the memory cell 130.
  • FIG. 8 shows an example in which the NVM 20 has a circuit configuration for storing 8-bit complementary data. Therefore, the NVM 20 has a circuit NMC [0] to a circuit NMC [7].
  • a circuit NMC [0] to a circuit NMC [7] is provided on the region where the SMC 10 and the LPC 30 are formed.
  • the configuration of the memory cell 130 described so far (a configuration in which two complementary memory cells (circuit MC1 and circuit MC2) are connected to one wiring NWL) will be referred to as a twin cell type.
  • the number of circuit NMCs is preferably a multiple of 8. That is, the number of data bits that can be held by the NVM 20 is preferably a multiple of 8.
  • the memory cell 130 can handle data for each unit such as 1 byte (8 bits), 1 word (32 bits), and half word (16 bits). ..
  • the memory cell array 110B can have a device structure in which two or more layers of circuits are stacked.
  • FIG. 9 shows an example of the device structure of the memory cell 130 when the memory cell array 110B has a two-layer structure.
  • the NVM 20 has a circuit NMC [0] to a circuit NMC [7].
  • Circuit NMC [0] to circuit NMC [3] are laminated on the region where SMC 10 and LPC 30 are formed, and circuit NMC [4] is formed on the region where circuit NMC [0] to circuit NMC [3] are formed.
  • To circuit NMC [7] is laminated.
  • the capacity of the memory cell array 110 can be increased and the size can be reduced.
  • the area per bit of the memory cell array 110 is the area of one circuit NMC. That is, the area per bit is the area of the area where the two transistors and the two capacitive elements are provided. Further, when the memory cell 130 has the device structure of FIG. 9, the area per bit of the memory cell array 110 is 1/2 of the example of FIG.
  • the memory cell array 110B composed of NVM 20 has a very high affinity with CMOS circuits as compared with other non-volatile memories such as flash memory, MRAM (magnetoresistive random access memory), and PRAM (phase change random access memory).
  • Flash memory requires a high voltage to drive. Since the MRAM and PRAM are current-driven memories, elements and circuits for driving the current are required.
  • the NVM 20 operates by controlling the on / off of the transistor Tr1 and the transistor Tr2. That is, the NVM 20 is a circuit composed of voltage-driven transistors like a CMOS circuit, and can be driven at a low voltage. Therefore, it is easy to incorporate the processor and the storage device 100 into one chip. Further, the storage device 100 can reduce the area per bit without deteriorating the performance. Further, the storage device 100 can reduce the power consumption. Further, since the storage device 100 can store data even when the power is off, power gating of the storage device 100 is possible.
  • SRAM Since SRAM is fast, it is used for on-chip cache memory of standard processors. SRAM has the disadvantages that it consumes power even during standby and that it is difficult to increase the capacity. For example, in a processor for mobile devices, the standby power consumption of the on-chip cache memory is said to reach 80% of the average power consumption of the entire processor.
  • the storage device 100 is a RAM in which the disadvantages of the SRAM are eliminated while taking advantage of the advantages of the SRAM that the reading and writing are fast. Therefore, applying the storage device 100 to the on-chip cache memory is useful for reducing the power consumption of the entire processor. Since the storage device 100 has a small area per bit, it is easy to increase the capacity, and thus it is suitable for a cache memory such as level 2 or level 3.
  • FIG. 10 shows an example in which the folding type is applied to the memory cell 130.
  • the circuit NMC is composed of two transistors and two capacitance elements, but in the folded-type memory cell 130 of FIG. 10, the circuit NMC is one transistor and one. It is composed of capacitive elements.
  • the circuit NMC is classified into one connected to the wiring LBBL and one connected to the wiring LBLB. By applying the folded type, the memory cell 130 can reduce the noise output to the wiring LBL or the wiring LBLB due to the change in the potential of the wiring NWL.
  • FIG. 11 shows an example in which the open type is applied to the memory cell 130.
  • the circuit NMC is composed of one transistor and one capacitive element.
  • NWL the number of circuit NMCs
  • the circuit NMC is classified into one connected to the wiring LBBL and one connected to the wiring LBLB.
  • the circuit NMC can be highly integrated, and the amount of data that can be stored in the storage device 100 can be increased as compared with the twin cell type and the folded type.
  • the twin-cell type memory cell 130 treats the complementary data held in the two capacitance elements as one bit, while the folded type and open type memory cells 130 treat the data held in one capacitance element as one bit. Treat as. Other than that, the folding and open movements can take into account the description of the twin cell movements.
  • GND is supplied to the wiring VLL and the precharge voltage is supplied to the wiring VHH (or the precharge voltage is supplied to the wiring VLL and VDD is supplied to the wiring VHH in the standby state. Supply) is preferable. By doing so, the storage device 100 can reduce the static power.
  • FIG. 12 shows the NVM 20, the voltage holding circuit 128 connected to the NVM 20, and the voltage generation circuit 127 connected to the voltage holding circuit 128.
  • the voltage holding circuit 128 has a transistor OS1 and a capacitance element C0.
  • the first terminal of the transistor OS1 is electrically connected to the first gate of the transistor OS1, the second gate of the transistor OS1, the first terminal of the capacitance element C0, and the wiring BGL.
  • the second terminal of the transistor OS1 is electrically connected to the voltage generation circuit 127 and is given a voltage VBG .
  • the transistor OS1 will be described as an n-channel transistor.
  • the voltage holding circuit 128 has a function of writing a potential to the second gate of the transistor Tr1 and the transistor Tr2 and further holding the potential. For example, when the voltage holding circuit 128 writes a negative potential to the second gate of the transistor Tr1 and the transistor Tr2, the transistor Tr1 and the transistor Tr2 are V while the negative potential of the second gate of the transistor Tr1 and the transistor Tr2 is held. Th can be kept high. By keeping the Vth of the transistor Tr1 and the transistor Tr2 high, it is possible to prevent normalization and reduce the power consumption of the storage device 100.
  • the first gate and the second gate preferably have regions that overlap each other with a semiconductor layer in between. Further, it is preferable to use the above-mentioned OS transistor as the transistor OS1.
  • the drain current hereinafter referred to as the cutoff current
  • the channel length of the transistor OS1 is preferably longer than the channel length of the transistor Tr1 and the transistor Tr2.
  • the channel length of the transistor OS1 is 1 ⁇ m or more, more preferably 3 ⁇ m or more, still more preferably 5 ⁇ m or more, still more preferably 10 ⁇ m or more.
  • the transistor OS1 By lengthening the channel length of the transistor OS1, the transistor OS1 is not affected by the short channel effect, and the cutoff current can be suppressed to a low level. Further, the transistor OS1 can increase the withstand voltage between the source and the drain. It is preferable that the withstand voltage between the source and the drain of the transistor OS1 is high because the connection between the voltage generation circuit 127 that generates a high voltage and the transistor OS1 can be facilitated.
  • the transistor OS1 is used in a circuit such as a memory cell that requires a high degree of integration, it is preferable that the channel lengths of the transistor Tr1 and the transistor Tr2 are short. On the other hand, since the voltage holding circuit 128 is formed outside the memory cell, there is no problem even if the channel length of the transistor OS1 is long. Further, when the channel length of the transistor is lengthened, the on-current of the transistor decreases, but since the transistor OS1 is often used mainly in the off state, a high on-current is not required.
  • the voltage generation circuit 127 has a function of generating a negative potential ( VBG ).
  • the circuit diagram shown in FIG. 13 shows an example of the voltage generation circuit 127.
  • These circuits are step-down charge pumps, and GND is input to the input terminal IN, and VBG is output from the output terminal OUT.
  • the number of stages of the basic circuit of the charge pump circuit is four, but the number of stages is not limited to this, and the charge pump circuit may be configured with any number of stages.
  • the voltage generation circuit 127a shown in FIG. 13A includes transistors M21 to M24 and capacitive elements C21 to capacitive elements C24.
  • the transistors M21 to M24 will be described as n-channel transistors.
  • Transistors M21 to M24 are connected in series between the input terminal IN and the output terminal OUT, and the respective gates and the first terminal are connected so as to function as diodes.
  • Capacitive elements C21 to capacitive elements C24 are connected to the gates of the transistors M21 to M24, respectively.
  • the signal CLK is input to the first electrodes of the odd-numbered stage capacitance element C21 and the capacitance element C23, and the signal CLKB is input to the first electrodes of the even-numbered stage capacitance element C22 and the capacitance element C24.
  • the signal CLKB is an inverted clock signal in which the phase of the signal CLK is inverted.
  • Voltage generating circuit 127a has a function of stepping down the input to the input terminal IN GND, generates a V BG.
  • the voltage generation circuit 127a can generate a negative potential only by supplying the signal CLK and the signal CLKB.
  • the above-mentioned transistors M21 to M24 may be formed of OS transistors. It is preferable to use an OS transistor because the reverse current of the diode-connected transistors M21 to M24 can be reduced.
  • the voltage generation circuit 127b shown in FIG. 13B is composed of transistors M31 to M34, which are p-channel transistors. For other components, the description of the voltage generation circuit 127a is incorporated.
  • the storage device 100 which is one embodiment of the present invention, can reduce the power consumption and the circuit area by using the above-described configuration.
  • the memory cell 130A shown in FIG. 14 may be used as the memory cell 130 of the storage device 100 of FIG.
  • the memory cell 130A is an example of a RAM called NOSRAM (Nonvolatile Oxiside Semiconductor Random Access Memory) (registered trademark), and is a gain cell type memory cell.
  • NOSRAM Nonvolatile Oxiside Semiconductor Random Access Memory
  • the memory cell 130A is electrically connected to the wiring NWL, the wiring RWL, the wiring WBL, the wiring RBL, and the wiring SL. Since the memory cell 130A has a different circuit configuration from the memory cell 130, the wiring shown in FIG. 3 and the wiring shown in FIG. 14 may have different functions from each other.
  • the memory cell 130A has a circuit MC5.
  • the circuit MC5 includes a transistor Tr5, a transistor Tr6, and a capacitive element C3.
  • the first terminal of the transistor Tr5 is electrically connected to the gate of the transistor Tr6 and the first terminal of the capacitive element C3.
  • the second terminal of the transistor Tr5 is electrically connected to the wiring WBL, and the gate of the transistor Tr5 is electrically connected to the wiring NWL.
  • the first terminal of the transistor Tr6 is electrically connected to the wiring SL, and the second terminal of the transistor Tr6 is electrically connected to the wiring RBL.
  • the second terminal of the capacitive element C3 is electrically connected to the wiring RWL.
  • the wiring NWL has a function as a writing word line. By applying a high level potential or a low level potential to the wiring NWL, it is possible to switch between the on state and the off state of the transistor Tr5. Further, the wiring NWL can be electrically connected to the row driver 123 as an example. At this time, it is preferable that the line driver 123 is a line driver for writing.
  • the wiring RWL has a function as a read word line. Further, the wiring RWL can be electrically connected to the row driver 123 as an example. At this time, it is preferable that the row driver 123 is a row driver for reading.
  • the wiring WBL has a function as a write bit line. Further, the wiring WBL can be electrically connected to the column driver 124 as an example. At this time, it is preferable that the column driver 124 is a column driver for writing.
  • the wiring RBL has a function as a read bit line. Further, the wiring RBL can be electrically connected to the column driver 124 as an example. At this time, it is preferable that the column driver 124 is a column driver for reading.
  • the wiring SL functions as a wiring having a function of supplying a voltage.
  • a high level potential is first input to the wiring NWL to turn on the transistor Tr5. Further, a high level potential is input to the wiring RWL to make the potential of the second terminal of the capacitive element C3 a high level potential.
  • a potential corresponding to the data written in the circuit MC5 is written from the wiring WBL to the first terminal of the capacitive element C3 via between the first terminal and the second terminal of the transistor Tr5.
  • a low level potential is input to the wiring NWL to turn off the transistor Tr5.
  • a low level potential is input to the wiring RWL to set the potential of the second terminal of the capacitive element C3 to the low level potential.
  • the constant potential may be a low level potential, a ground potential, or the like.
  • the potential of the wiring RBL is precharged to a high level potential. Then, by changing the potential of the wiring RWL from the low level potential to the high level potential, the potential of the first terminal of the capacitive element C3 rises, so that the potential of the gate of the transistor Tr6 also rises.
  • the transistor Tr6 is turned on. Then, since the transistor Tr6 is turned on, the wiring RBL and the wiring SL are in a conductive state. Here, since the wiring RBL is precharged to a high level potential, the potential of the wiring RBL drops until the transistor Tr6 is turned off. Since the potential of the wiring RBL is finally determined according to the potential of the capacitive element C3, the data written in the circuit MC5 can be read by reading the potential of the wiring RBL at this time.
  • the storage device 100 of FIG. 3 can use the memory cell 130A shown in FIG. 14 as the memory cell 130.
  • the memory cell 130A is not provided with the inverter of the SMC 10, so that the memory cell 130A can reduce the power consumption and the circuit area as compared with the memory cell 130. In some cases.
  • a memory unit 470 (memory unit 470 [1] to memory unit 470 [m] (m is a natural number of 2 or more)) is laminated on the element layer 411 having a circuit provided on the semiconductor substrate 311. It is a figure which shows the example of the semiconductor device provided.
  • a plurality of memory units 470 are laminated on the element layer 411 and the element layer 411, and the plurality of memory units 470 have corresponding transistor layers 413 (transistor layers 413 [1] to transistor layers 413).
  • each transistor layer 413 an example in which a plurality of memory device layers 415 (memory device layer 415 [1] to memory device layer 415 [n] (n is a natural number of 2 or more)) are provided on each transistor layer 413. Is shown. In each memory unit 470, an example in which the memory device layer 415 is provided on the transistor layer 413 is shown, but the present embodiment is not limited to this.
  • the transistor layer 413 may be provided on the plurality of memory device layers 415, or the memory device layers 415 may be provided above and below the transistor layer 413.
  • the element layer 411 has a transistor 300 provided on the semiconductor substrate 311 and can function as a circuit of a semiconductor device (sometimes called a peripheral circuit).
  • a semiconductor device sometimes called a peripheral circuit.
  • NVM20, LPC30, etc. which can be applied to the storage device 100 of FIG. 3 described in the above embodiment, can be used.
  • examples of another circuit include a row decoder 121, a column decoder 122, a row driver 123, a column driver 124, an input circuit 125, an output circuit 126, and the like.
  • the transistor layer 413 has a transistor 200T and can function as a circuit for controlling each memory unit 470.
  • the memory device layer 415 has a memory device 420.
  • the memory device 420 shown in this embodiment has a transistor 200M and a capacity 292.
  • the memory device 420 can be one of the circuits NMC [0] to NMC [n-1] of FIG. 4, which can be applied to the storage device 100 of FIG. 3 described in the above embodiment, for example.
  • the transistor 200M shown in FIG. 15 is the transistor Tr1 in FIG.
  • the capacitance 292 shown in FIG. 15 can be the capacitance element C1 of FIG.
  • m is not particularly limited, but is 2 or more and 100 or less, preferably 2 or more and 50 or less, and more preferably 2 or more and 10 or less.
  • n is not particularly limited, but is 2 or more and 100 or less, preferably 2 or more and 50 or less, and more preferably 2 or more and 10 or less.
  • the product of m and n is 4 or more and 256 or less, preferably 4 or more and 128 or less, and more preferably 4 or more and 64 or less.
  • FIG. 15 shows a cross-sectional view of the transistor 200T included in the memory unit and the transistor 200M in the channel length direction.
  • a transistor 300 is provided on the semiconductor substrate 311, and a transistor layer 413 and a memory device layer 415 of the memory unit 470 are provided on the transistor 300, and the transistor layer 413 is provided in one memory unit 470.
  • the transistor 200T included in the memory device layer 415 and the memory device 420 included in the memory device layer 415 are electrically connected by a plurality of conductors 424. Is electrically connected by. Further, it is preferable that the conductor 426 is electrically connected to the transistor 200T via a conductor 428 which is electrically connected to any one of the source, drain and gate of the transistor 200T.
  • the conductor 424 is preferably provided in each layer of the memory device layer 415. Further, the conductor 426 is preferably provided in each layer of the transistor layer 413 and the memory device layer 415.
  • an insulator such as water or hydrogen or an insulator that suppresses the permeation of oxygen on the side surface of the conductor 424 and the side surface of the conductor 426.
  • an insulator for example, silicon nitride, aluminum oxide, silicon nitride or the like may be used.
  • the transistor 200M included in the memory device 420 can have the same structure as the transistor 200T included in the transistor layer 413. Further, the transistor 200T and the transistor 200M are collectively referred to as a transistor 200.
  • the transistor 200 uses a metal oxide (hereinafter, also referred to as an oxide semiconductor) that functions as an oxide semiconductor as a semiconductor that includes a region in which a channel is formed (hereinafter, also referred to as a channel formation region). ..
  • an oxide semiconductor that functions as an oxide semiconductor as a semiconductor that includes a region in which a channel is formed
  • oxide semiconductors for example, In-M-Zn oxide (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium). , Neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used. Further, as the oxide semiconductor, indium oxide, In-M oxide, In-Zn oxide, or M-Zn oxide may be used. By using an oxide semiconductor having a composition having a high proportion of indium, it is possible to increase the on-current of the transistor, the mobility of the field effect, and the like.
  • the transistor 200 using an oxide semiconductor in the channel formation region has an extremely small leakage current in a non-conducting state, it is possible to provide a semiconductor device with low power consumption. Further, since the oxide semiconductor can be formed into a film by using a sputtering method or the like, it can be used for the transistor 200 constituting the highly integrated semiconductor device.
  • a transistor using an oxide semiconductor has its electrical characteristics fluctuating due to impurities and oxygen deficiency in the oxide semiconductor, and has normal-on characteristics (channels exist even if no voltage is applied to the gate electrode, and the transistor (Characteristics in which current flows).
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurity concentration in the oxide semiconductor is reduced as much as possible.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • oxygen vacancies in the oxide semiconductor may form a.
  • defects containing hydrogen to an oxygen vacancy (hereinafter may be referred to as V O H.) May generate electrons serving as carriers.
  • a part of hydrogen may react with oxygen bonded to a metal atom to generate an electron as a carrier.
  • a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normal-on characteristics. Further, since hydrogen in the oxide semiconductor easily moves due to stress such as heat and electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
  • the oxide semiconductor used for the transistor 200 it is preferable to use a high-purity intrinsic oxide semiconductor in which impurities such as hydrogen and oxygen deficiency are reduced.
  • ⁇ Sealing structure> Therefore, in order to suppress the mixing of impurities from the outside, it is preferable to seal the transistor 200 with a material that suppresses the diffusion of impurities (hereinafter, also referred to as a barrier material against impurities).
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also called gettering).
  • silicon nitride or silicon nitride oxide has a high barrier property against hydrogen, and is therefore preferably used as a sealing material.
  • metal oxides such as aluminum oxide, hafnium oxide, gallium oxide, and indium gallium zinc oxide.
  • an insulator 211, an insulator 212, and an insulator 214 are provided between the transistor 300 and the transistor 200 as a layer having a barrier property.
  • impurities such as hydrogen for at least one of the insulator 211, the insulator 212, and the insulator 214, impurities such as hydrogen and water contained in the semiconductor substrate 311 and the transistor 300 and the like are used. Can be suppressed from diffusing into the transistor 200.
  • oxygen contained in the channel forming region of the transistor 200 or the transistor layer 413 can be contained in the element layer 411. Can be suppressed from spreading to.
  • a material that suppresses the permeation of impurities such as hydrogen and water as the insulator 211 and the insulator 212, and a material that suppresses the permeation of oxygen as the insulator 214.
  • a material having a property of absorbing and storing hydrogen as the insulator 214.
  • nitrides such as silicon nitride and silicon nitride can be used.
  • insulator 214 for example, metal oxides such as aluminum oxide, hafnium oxide, gallium oxide, and indium gallium zinc oxide can be used. In particular, it is preferable to use aluminum oxide as the insulator 214.
  • an insulator 287 is provided on the side surface of the transistor layer 413 and the memory device layer 415, that is, the side surface of the memory unit 470, and it is preferable that the insulator 282 is provided on the upper surface of the memory unit 470.
  • the insulator 282 is preferably in contact with the insulator 287, and the insulator 287 is preferably in contact with at least one of the insulator 211, the insulator 212, and the insulator 214.
  • the insulator 287 and the insulator 282 it is preferable to use a material that can be used for the insulator 214.
  • the insulator 283 and the insulator 284 are provided so as to cover the insulator 282 and the insulator 287, and the insulator 283 includes at least one of the insulator 211, the insulator 212, and the insulator 214. It is preferable to touch them.
  • the insulator 287 is in contact with the side surface of the insulator 214, the side surface of the insulator 212, and the upper surface and the side surface of the insulator 211
  • the insulator 283 is in contact with the side surface and the upper surface of the insulator 287 and the upper surface of the insulator 211.
  • the present embodiment is not limited to this.
  • the insulator 287 may be in contact with the side surface of the insulator 214 and the upper surface and side surface of the insulator 212, and the insulator 283 may be in contact with the side surface and upper surface of the insulator 287 and the upper surface of the insulator 212.
  • the insulator 282 and the insulator 287 it is preferable to use materials that can be used for the insulator 211 and the insulator 212.
  • a material that suppresses the permeation of oxygen as the insulator 287 and the insulator 282.
  • a material having a property of capturing and fixing hydrogen as the insulator 287 and the insulator 282.
  • hydrogen in the transistor 200 or in the memory unit 470 is transferred to the insulator 214, the insulator 287, and the insulator 282. , Capturing, and fixing, so that the hydrogen concentration in the transistor 200 can be reduced.
  • the memory unit 470 is surrounded by the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284. More specifically, the memory unit 470 is surrounded by an insulator 214, an insulator 287, and an insulator 282 (sometimes referred to as a first structure), the memory unit 470, and the first structure. Is surrounded by an insulator 211, an insulator 212, an insulator 283, and an insulator 284 (sometimes referred to as a second structure).
  • a structure in which the memory unit 470 is surrounded by a plurality of structures having two or more layers in this way may be referred to as a nested structure.
  • the fact that the memory unit 470 is surrounded by a plurality of structures may be described as the memory unit 470 being sealed by a plurality of insulators.
  • the second structure seals the transistor 200 via the first structure. Therefore, the hydrogen existing outside the second structure is suppressed from diffusing into the inside of the second structure (transistor 200 side) by the second structure. That is, the first structure can efficiently capture and fix hydrogen existing in the internal structure of the second structure.
  • a metal oxide such as aluminum oxide can be used for the first structure, and a nitride such as silicon nitride can be used for the second structure. More specifically, it is preferable to arrange an aluminum oxide film between the transistor 200 and the silicon nitride film.
  • the material used for the structure can reduce the hydrogen concentration in the film by appropriately setting the film forming conditions.
  • a film formed by using the CVD method has a higher coverage than a film formed by using the sputtering method.
  • the compound gas used in the CVD method often contains hydrogen, and the film formed by the CVD method has a higher hydrogen content than the film formed by the sputtering method.
  • a film having a reduced hydrogen concentration in the film specifically, a film formed by using a sputtering method
  • a film having a high film property but a relatively high hydrogen concentration in the film specifically, a film formed by the CVD method
  • the transistor 200 is used. It is preferable to arrange a film having a function of capturing and fixing hydrogen and having a reduced hydrogen concentration between the film having a relatively high hydrogen concentration and a high film property.
  • the film having a relatively low hydrogen concentration in the film may be arranged remotely from the transistor 200.
  • the transistor 200 when the transistor 200 is sealed with silicon nitride formed by the CVD method, the transistor 200 is placed between the silicon nitride film formed by the CVD method.
  • the aluminum oxide film formed by using the sputtering method More preferably, it is preferable to dispose the silicon nitride film formed by the sputtering method between the silicon nitride film formed by the CVD method and the aluminum oxide film formed by the sputtering method.
  • the concentration of hydrogen contained in the formed film can be reduced by forming a film using a compound gas that does not contain hydrogen atoms or has a low content of hydrogen atoms. You may.
  • the insulator 282 and the insulator 214 are provided between each transistor layer 413 and the memory device layer 415, or also between each memory device layer 415. Further, it is preferable that the insulator 296 is provided between the insulator 282 and the insulator 214.
  • the insulator 296, the same materials as the insulator 283 and the insulator 284 can be used. Alternatively, silicon oxide or silicon oxide nitride can be used. Alternatively, a known insulating material may be used.
  • the insulator 282, the insulator 296, and the insulator 214 may be elements constituting the transistor 200. It is preferable that the insulator 282, the insulator 296, and the insulator 214 also serve as the constituent elements of the transistor 200 because the number of steps required for manufacturing the semiconductor device can be reduced.
  • the side surfaces of the insulator 282, the insulator 296, and the insulator 214 provided between the transistor layer 413 and the memory device layer 415, or between the memory device layers 415, are in contact with the insulator 287. ..
  • the transistor layer 413 and the memory device layer 415 are surrounded and sealed by the insulator 282, the insulator 296, the insulator 214, the insulator 287, the insulator 283, and the insulator 284, respectively. Will be done.
  • an insulator 274 may be provided around the insulator 284. Further, the conductor 430 may be provided so as to be embedded in the insulator 274, the insulator 284, the insulator 283, and the insulator 211. The conductor 430 is electrically connected to the transistor 300, that is, the circuit included in the element layer 411.
  • the height of the memory device 420 can be made about the same as that of the transistor 200M, and the height of each memory device layer 415 can be increased. It can be suppressed from becoming excessively large. As a result, the number of memory device layers 415 can be increased relatively easily.
  • the stack of the transistor layer 413 and the memory device layer 415 may be about 100 layers.
  • Transistor 200 With reference to FIG. 16A, the transistor 200T included in the transistor layer 413 and the transistor 200 that can be used for the transistor 200M included in the memory device 420 will be described.
  • the transistor 200 includes an insulator 216, a conductor 205 (conductor 205a and a conductor 205b), an insulator 222, an insulator 224, and an oxide 230 (oxide 230a, oxidation).
  • Object 230b and oxide 230c) conductor 242 (conductor 242a and conductor 242b), oxide 243 (oxide 243a and oxide 243b), insulator 272, insulator 273, It has an insulator 250 and a conductor 260 (conductor 260a and conductor 260b).
  • the insulator 216 and the conductor 205 are provided on the insulator 214, and the insulator 280 and the insulator 282 are provided on the insulator 273.
  • the insulator 214, the insulator 280, and the insulator 282 can be regarded as forming a part of the transistor 200.
  • the insulator 280 preferably has an excess oxygen region, and preferably releases oxygen by being heated. By releasing oxygen from the heated insulator 280, the oxygen can be efficiently supplied to the oxide 230a and the oxide 230b via the oxide 230c.
  • the insulator 280 includes, for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, carbon, silicon oxide added with nitrogen, and pores. It is preferable to have silicon oxide, resin, or the like. In particular, silicon oxide and silicon oxide nitride are preferable because they are thermally stable. In particular, silicon oxide and silicon oxide having pores are preferable because an excess oxygen region may be easily formed in a step after the insulator 280 is formed. Further, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 280 is reduced.
  • the semiconductor device has a conductor 240 (conductor 240a and conductor 240b) that is electrically connected to the transistor 200 and functions as a plug.
  • Insulator 241 (insulator 241a and insulator 241b) may be provided in contact with the side surface of the conductor 240 that functions as a plug.
  • a conductor 246 (conductor 246a and conductor 246b) that is electrically connected to the conductor 240 and functions as wiring is provided.
  • the conductor 240a and the conductor 240b for example, it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 240a and the conductor 240b may have a laminated structure.
  • the conductor 240 has a laminated structure, it is preferable to use a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen as the conductor 240.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen
  • impurities such as water and hydrogen and oxygen
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • an impurity such as water or hydrogen and a conductive material having a function of suppressing the permeation of oxygen may be used in a single layer or in a laminated manner.
  • impurities such as water or hydrogen diffused from the insulator 280 and the like can be further reduced from being mixed into the oxide 230 through the conductor 240a and the conductor 240b. Further, it is possible to prevent the oxygen added to the insulator 280 from being absorbed by the conductor 240a and the conductor 240b.
  • the insulator 241 provided in contact with the side surface of the conductor 240 for example, silicon nitride, aluminum oxide, silicon nitride or the like may be used. Since the insulator 241 is provided in contact with the insulator 272, the insulator 273, the insulator 280, and the insulator 282, impurities such as water or hydrogen from the insulator 280 and the like are oxidized through the conductor 240a and the conductor 240b. It is possible to suppress mixing with the object 230. In particular, silicon nitride is suitable because it has a high barrier property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 280 from being absorbed by the conductor 240a and the conductor 240b.
  • the conductor 246 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the conductor 260 functions as the first gate of the transistor, and the conductor 205 functions as the second gate of the transistor. Further, the conductor 242a and the conductor 242b function as a source electrode or a drain electrode.
  • Oxide 230 functions as a semiconductor having a channel forming region.
  • the insulator 250 functions as a first gate insulator, and the insulator 222 and the insulator 224 function as a second gate insulator.
  • the conductor 260 is provided in the openings provided in the insulator 280, the insulator 273, the insulator 272, the conductor 242, and the like, with the conductor 260 passing through the oxide 230c and the insulator 250. Formed in a self-consistent manner.
  • the conductor 260 is formed so as to fill the opening provided in the insulator 280 or the like via the oxide 230c and the insulator 250, the conductor is formed in the region between the conductor 242a and the conductor 242b. Alignment of 260 becomes unnecessary.
  • the oxide 230c in the opening provided in the insulator 280 or the like. Therefore, the insulator 250 and the conductor 260 have a region that overlaps with the laminated structure of the oxide 230b and the oxide 230a via the oxide 230c. With this structure, the oxide 230c and the insulator 250 can be formed by continuous film formation, so that the interface between the oxide 230 and the insulator 250 can be kept clean. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 200 can obtain high on-current and high frequency characteristics.
  • the bottom surface and the side surface of the conductor 260 are in contact with the insulator 250. Further, the bottom surface and the side surface of the insulator 250 are in contact with the oxide 230c.
  • the transistor 200 has a structure in which the insulator 282 and the oxide 230c are in direct contact with each other. With this structure, it is possible to suppress the diffusion of oxygen contained in the insulator 280 into the conductor 260.
  • the oxygen contained in the insulator 280 can be efficiently supplied to the oxide 230a and the oxide 230b via the oxide 230c, so that the oxygen deficiency in the oxide 230a and the oxide 230b is reduced. , The electrical characteristics and reliability of the transistor 200 can be improved.
  • the transistor 200 may use a metal oxide (hereinafter, also referred to as an oxide semiconductor) that functions as an oxide semiconductor for the oxide 230 (oxide 230a, oxide 230b, and oxide 230c) containing a channel forming region. preferable.
  • a metal oxide hereinafter, also referred to as an oxide semiconductor
  • oxide semiconductor that functions as an oxide semiconductor for the oxide 230 (oxide 230a, oxide 230b, and oxide 230c) containing a channel forming region.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, as the metal oxide that functions as an oxide semiconductor it is preferable to use a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, as the metal oxide that functions as an oxide semiconductor.
  • the leakage current (off current) of the transistor 200 in the off state can be made extremely small.
  • a semiconductor device having low power consumption can be provided.
  • the oxide 230 for example, as described in the transistor 200 of FIG. 15, a metal oxide such as In-M-Zn oxide may be used.
  • the element M aluminum, gallium, yttrium, or tin may be used.
  • the oxide 230 for example, indium oxide, In—M oxide, In—Zn oxide, or M—Zn oxide may be used as described in the transistor 200 of FIG.
  • the oxide 230 is arranged on the oxide 230a on the insulator 224, the oxide 230b on the oxide 230a, and the oxide 230b, and at least a part thereof is on the upper surface of the oxide 230b. It is preferable to have an oxide 230c in contact with the oxide. Here, it is preferable that the side surface of the oxide 230c is provided in contact with the oxide 243a, the oxide 243b, the conductor 242a, the conductor 242b, the insulator 272, the insulator 273, and the insulator 280.
  • the oxide 230 has an oxide 230a, an oxide 230b on the oxide 230a, and an oxide 230c on the oxide 230b.
  • the oxide 230a under the oxide 230b, it is possible to suppress the diffusion of impurities into the oxide 230b from the structure formed below the oxide 230a.
  • the oxide 230c on the oxide 230b it is possible to suppress the diffusion of impurities into the oxide 230b from the structure formed above the oxide 230c.
  • the transistor 200 shows a configuration in which three layers of oxide 230a, oxide 230b, and oxide 230c are laminated in the channel forming region and its vicinity, but the present invention is not limited to this. ..
  • a single layer of oxide 230b, a two-layer structure of oxide 230b and oxide 230a, a two-layer structure of oxide 230b and oxide 230c, or a laminated structure of four or more layers may be provided.
  • the oxide 230c may have a two-layer structure and a four-layer laminated structure may be provided.
  • the oxide 230 has a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 230b.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230c a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the composition of the metal oxide applicable to the oxide 230 will be described with the element M as Ga.
  • a metal oxide having a composition may be used.
  • each OS transistor may have a different configuration from each other.
  • the oxide 230b and the oxide 230c can increase the on-current of the transistor, the mobility of the electric field effect, etc. by increasing the ratio of indium in the film.
  • the above-mentioned neighborhood composition includes a range of ⁇ 30% of the desired atomic number ratio.
  • the oxide 230b may have crystalline property.
  • CAAC-OS c-axis aligned crystalline oxide semiconductor
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 230b by the source electrode or the drain electrode. Further, even if the heat treatment is performed, oxygen can be reduced from being extracted from the oxide 230b, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the conductor 205 is arranged so as to overlap the oxide 230 and the conductor 260. Further, it is preferable that the conductor 205 is embedded in the insulator 216.
  • the threshold voltage of the transistor 200 is controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without interlocking with it. can do.
  • the threshold voltage of the transistor 200 can be made larger and the off-current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when it is not applied.
  • the conductor 205 may be provided larger than the size of the region that does not overlap with the conductor 242a and the conductor 242b of the oxide 230.
  • the conductor 205 extends to a region outside the oxide 230a and the oxide 230b in the channel width direction of the oxide 230. That is, it is preferable that the conductor 205 and the conductor 260 are superimposed via an insulator on the outside of the side surface of the oxide 230 in the channel width direction.
  • charge-up local charging
  • the conductor 205 may be superimposed on the oxide 230 located between at least the conductor 242a and the conductor 242b.
  • the height of the bottom surface of the conductor 260 in the region where the oxide 230a and the oxide 230b and the conductor 260 do not overlap with respect to the bottom surface of the insulator 224 is lower than the height of the bottom surface of the oxide 230b. It is preferably arranged in.
  • the conductor 260 that functions as a gate in the channel width direction has a structure in which the side surfaces and the upper surface of the oxide 230b in the channel forming region are covered with the oxide 230c and the insulator 250, whereby the conductor 260 is formed. It becomes easy to apply the electric field generated from the oxide 230b to the entire channel forming region generated in the oxide 230b. Therefore, the on-current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the structure of the transistor that electrically surrounds the channel formation region by the electric fields of the conductor 260 and the conductor 205 is referred to as a slurried channel (S-channel) structure.
  • the conductor 205a is preferably a conductor that suppresses the permeation of impurities such as water or hydrogen and oxygen.
  • impurities such as water or hydrogen and oxygen.
  • titanium, titanium nitride, tantalum, or tantalum nitride can be used.
  • the conductor 205b it is preferable to use a conductive material containing tungsten, copper or aluminum as a main component.
  • the conductor 205 is shown in two layers, it may have a multi-layer structure of three or more layers.
  • the oxide semiconductor, the insulator or conductor located in the lower layer of the oxide semiconductor, and the insulator or conductor located in the upper layer of the oxide semiconductor are made of different films without opening to the atmosphere.
  • By continuously forming the seeds it is possible to form an oxide semiconductor film having a substantially high purity and intrinsicity in which the concentration of impurities (particularly hydrogen and water) is reduced, which is preferable.
  • the insulator 222, and at least one of the insulator 272 and the insulator 273 functions as a barrier insulating film that prevents impurities such as water and hydrogen from being mixed into the transistor 200 from the substrate side or from above. Is preferable.
  • the insulator 222, at least one of the insulators 272, and the insulator 273, a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2) It is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as copper atoms (the above impurities are difficult to permeate).
  • silicon nitride or silicon nitride as the insulator 273, and aluminum oxide or hafnium oxide as the insulator 222 and the insulator 272.
  • the transistor 200 is surrounded by an insulator 272 having a function of suppressing the diffusion of impurities such as water or hydrogen and oxygen, and an insulator 273.
  • the insulator 224 in contact with the oxide 230 desorbs oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 224 silicon oxide, silicon oxide or the like may be appropriately used.
  • the insulator 224 it is preferable to use an oxide material in which a part of oxygen is desorbed by heating.
  • the oxide that desorbs oxygen by heating is preferably an oxide having a desorption amount of oxygen molecules of 1.0 ⁇ 10 18 molecules / cm 3 or more in TDS (Thermal Desolation Spectroscopy) analysis (TDS).
  • TDS Thermal Desolation Spectroscopy
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator 222 functions as a barrier insulating film that suppresses impurities such as water and hydrogen from being mixed into the transistor 200 from the substrate side.
  • the insulator 222 preferably has a lower hydrogen permeability than the insulator 224.
  • the insulator 222 has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.) (the above oxygen is difficult to permeate).
  • the insulator 222 preferably has lower oxygen permeability than the insulator 224. Since the insulator 222 has a function of suppressing the diffusion of oxygen and impurities, it is possible to reduce the diffusion of oxygen contained in the oxide 230 below the insulator 222, which is preferable. Further, it is possible to suppress the conductor 205 from reacting with the oxygen contained in the insulator 224 and the oxide 230.
  • the insulator 222 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • an insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 222 is formed by using such a material, the insulator 222 suppresses the release of oxygen from the oxide 230 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 200 into the oxide 230. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide or silicon nitride may be laminated on the above insulator.
  • the insulator 222 includes, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST).
  • Insulators containing so-called high-k materials may be used in single layers or in layers.
  • a four-layer laminate or the like formed in order may be used.
  • the insulator 222 a compound containing hafnium and zirconium may be used.
  • problems such as leakage currents in transistors and capacitive elements may occur due to the thinning of the gate insulator and the dielectric used in the capacitive element.
  • a high-k material for the gate insulator and the insulator that functions as a dielectric used for the capacitive element it is possible to reduce the gate potential during transistor operation and secure the capacitance of the capacitive element while maintaining the physical film thickness. It will be possible.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 243 (oxide 243a and oxide 243b) may be arranged between the oxide 230b and the conductor 242 (conductor 242a and conductor 242b) that functions as a source electrode or a drain electrode. .. Since the conductor 242 and the oxide 230b do not come into contact with each other, it is possible to prevent the conductor 242 from absorbing the oxygen of the oxide 230b. That is, by preventing the conductor 242 from being oxidized, it is possible to suppress a decrease in the conductivity of the conductor 242. Therefore, the oxide 243 preferably has a function of suppressing the oxidation of the conductor 242.
  • the oxide 243 having a function of suppressing the permeation of oxygen between the conductor 242 functioning as a source electrode or a drain electrode and the oxide 230b electricity between the conductor 242 and the oxide 230b can be obtained. This is preferable because the resistance is reduced. With such a configuration, the electrical characteristics of the transistor 200 and the reliability of the transistor 200 can be improved.
  • Oxide 243 selected from aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc.
  • a metal oxide having an element M composed of one or more of the above may be used.
  • the element M aluminum, gallium, yttrium, or tin may be used.
  • Oxide 243 preferably has a higher concentration of element M than oxide 230b. Further, gallium oxide may be used as the oxide 243.
  • the oxide 243 a metal oxide such as In—M—Zn oxide may be used.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the film thickness of the oxide 243 is preferably 0.5 nm or more and 5 nm or less, and more preferably 1 nm or more and 3 nm or less.
  • the oxide 243 is preferably crystalline.
  • the oxide 243 has crystalline property, the release of oxygen in the oxide 230 can be suitably suppressed.
  • the oxide 243 if it has a crystal structure such as a hexagonal crystal, the release of oxygen in the oxide 230 may be suppressed.
  • the oxide 243 does not necessarily have to be provided. In that case, when the conductor 242 (conductor 242a and the conductor 242b) and the oxide 230 come into contact with each other, oxygen in the oxide 230 may diffuse to the conductor 242 and the conductor 242 may be oxidized. It is highly probable that the conductivity of the conductor 242 will decrease due to the oxidation of the conductor 242. The diffusion of oxygen in the oxide 230 to the conductor 242 can be rephrased as the conductor 242 absorbing the oxygen in the oxide 230.
  • oxygen in the oxide 230 diffuses into the conductors 242 (conductors 242a and 242b), so that the oxygen in the oxides 230 diffuses between the conductors 242a and the oxides 230b, and the conductors 242b and the oxides 230b.
  • Different layers may be formed between them. Since the different layer contains more oxygen than the conductor 242, it is presumed that the different layer has an insulating property.
  • the three-layer structure of the conductor 242, the different layer, and the oxide 230b can be regarded as a three-layer structure composed of a metal, an insulator, and a semiconductor, and has a MIS (Metal-Insulator-Semiconductor) structure. It may be called, or it may be called a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 242 and the oxide 230b.
  • the different layer is formed between the conductor 242 and the oxide 230c, or when the different layer is conductive. It may be formed between the body 242 and the oxide 230b, and between the conductor 242 and the oxide 230c.
  • a conductor 242 (conductor 242a and conductor 242b) that functions as a source electrode and a drain electrode is provided on the oxide 243.
  • the film thickness of the conductor 242 may be, for example, 1 nm or more and 50 nm or less, preferably 2 nm or more and 25 nm or less.
  • the conductors 242 include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, indium, ruthenium, iridium, and strontium. It is preferable to use a metal element selected from lantern, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • the insulator 272 is provided in contact with the upper surface of the conductor 242, and preferably functions as a barrier layer. With this configuration, it is possible to suppress the absorption of excess oxygen contained in the insulator 280 by the conductor 242. Further, by suppressing the oxidation of the conductor 242, it is possible to suppress an increase in the contact resistance between the transistor 200 and the wiring. Therefore, good electrical characteristics and reliability can be given to the transistor 200.
  • the insulator 272 has a function of suppressing the diffusion of oxygen.
  • the insulator 272 preferably has a function of suppressing the diffusion of oxygen more than the insulator 280.
  • the insulator 272 for example, it is preferable to form an insulator containing oxides of one or both of aluminum and hafnium. Further, as the insulator 272, for example, an insulator containing aluminum nitride may be used.
  • the insulator 272 is in contact with a part of the upper surface of the conductor 242a, the side surface of the conductor 242a, a part of the upper surface of the conductor 242b, and the side surface of the conductor 242b. Further, the insulator 273 is arranged on the insulator 272. With such a configuration, it is possible to prevent oxygen added to the insulator 280 from being absorbed by the conductor 242, for example.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably arranged in contact with the upper surface of the oxide 230c.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having pores are used. be able to.
  • silicon oxide and silicon oxide nitride are preferable because they are stable against heat.
  • the insulator 250 is preferably formed by using an insulator that releases oxygen by heating.
  • an insulator that releases oxygen by heating As the insulator 250 in contact with the upper surface of the oxide 230c, oxygen can be effectively supplied to the channel forming region of the oxide 230b.
  • the concentration of impurities such as water or hydrogen in the insulator 250 is reduced.
  • the film thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 250 to the conductor 260.
  • the diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230.
  • the oxidation of the conductor 260 by oxygen of the insulator 250 can be suppressed.
  • the metal oxide may have a function as a part of a gate insulator. Therefore, when silicon oxide, silicon oxide nitride, or the like is used for the insulator 250, it is preferable to use a metal oxide which is a high-k material having a high relative permittivity.
  • a metal oxide which is a high-k material having a high relative permittivity.
  • aluminum oxide, or an oxide containing one or both oxides of hafnium such as aluminum oxide, hafnium oxide, and an oxide containing aluminum and hafnium (hafnium aluminate).
  • the metal oxide may have a function as a part of the gate.
  • a conductive material containing oxygen may be provided on the channel forming region side.
  • a conductor that functions as a gate it is preferable to use a conductive material containing a metal element and oxygen contained in a metal oxide in which a channel is formed.
  • the above-mentioned conductive material containing a metal element and nitrogen may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the conductor 260 is shown as a two-layer structure in FIG. 16A, it may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 260a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.).
  • the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 260b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 260 also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 260b may have a laminated structure, for example, titanium or a laminated structure of titanium nitride and the conductive material.
  • the transistor 300 will be described with reference to FIG. 16B.
  • the transistor 300 is provided on the semiconductor substrate 311 and functions as a conductor 316 that functions as a gate, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that is a part of the semiconductor substrate 311 and a source region or a drain region. It has a low resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the semiconductor substrate 31 for example, a single crystal substrate, a silicon substrate, or the like is preferably used.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • an element that imparts n-type conductivity such as arsenic and phosphorus, or a p-type conductivity such as boron is imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 shown in FIG. 16B has a convex shape in the semiconductor region 313 (a part of the semiconductor substrate 311) in which the channel is formed. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to be covered with the conductor 316 via the insulator 315.
  • the conductor 316 may be made of a material that adjusts the work function. Since such a transistor 300 utilizes the convex portion of the semiconductor substrate 311, it is also called a FIN type transistor. It should be noted that an insulator that is in contact with the upper portion of the convex portion and functions as a mask for forming the convex portion may be provided. Further, although the case where a part of the semiconductor substrate 311 is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the transistor 300 shown in FIGS. 15 and 16B is an example, and is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the semiconductor device is a unipolar circuit containing only OS transistors (meaning a circuit having transistors having the same polarity such as n-channel transistors only and not having transistors having different polarities), for example, the transistor 300.
  • the configuration may be the same as that of the transistor 200T using the oxide semiconductor.
  • another substrate may be used instead of the semiconductor substrate 311 to which the single crystal substrate or the silicon substrate is applied.
  • examples of the substrate include SOI substrate, glass substrate, quartz substrate, plastic substrate, sapphire glass substrate, metal substrate, stainless steel substrate, substrate having stainless steel still foil, tungsten substrate, tungsten.
  • substrates with foils include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • flexible substrates, laminated films, base films, etc. include the following.
  • plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • examples include polypropylene, polyester, polyvinyl fluoride, polyvinyl chloride, and the like.
  • examples include polyamides, polyimides, aramids, epoxies, inorganic vapor-deposited films, and papers.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, etc. are used. Just do it.
  • silicon oxide refers to a material whose composition has a higher oxygen content than nitrogen
  • silicon nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 300 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the transistor 200T, the transistor 200M and the like are provided from the semiconductor substrate 311 or the transistor 300 and the like.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 200T and a transistor 200M, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 200T, the transistor 200M, and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • a conductor 328, a conductor 330, and the like that may be connected to a transistor 200T, a transistor 200M, and the like are embedded.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • the conductor 242a of the transistor 200M functions as one of the electrodes having a capacitance 292, and the insulator 272 and the insulator 273 function as a dielectric.
  • the conductor 290 is provided so as to sandwich the insulator 272 and the insulator 273 and overlap with a part of the conductor 242a, and functions as the other electrode having a capacity of 292.
  • the conductor 290 may be used as the other electrode of the capacitance 292 of the adjacent memory device 420.
  • the conductor 290 may be electrically connected to the conductor 290 included in the adjacent memory device 420.
  • the conductor 290 is arranged not only on the upper surface of the conductor 242a but also on the side surface of the conductor 242a with the insulator 272 and the insulator 273 sandwiched between them.
  • the capacity 292 is preferable because a capacity larger than the capacity obtained by the area where the conductor 242a and the conductor 290 overlap each other can be obtained.
  • the conductor 424 is electrically connected to the conductor 242b and is electrically connected to the conductor 424 located in the lower layer via the conductor 205.
  • silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide and the like can be used as the dielectric having a capacity of 292
  • silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide and the like can be used. Further, these materials can be laminated and used.
  • a dielectric having a capacity of 292 is formed as a laminated structure
  • a laminated structure of aluminum oxide and silicon nitride and a laminated structure of hafnium oxide and silicon oxide can be used.
  • the top and bottom of the lamination are not limited.
  • silicon nitride may be laminated on aluminum oxide, or aluminum oxide may be laminated on silicon nitride.
  • zirconium oxide having a dielectric constant higher than that of the above material may be used.
  • zirconium oxide may be used as a single layer or as a part of the lamination.
  • a laminate of zirconium oxide and aluminum oxide can be used.
  • the dielectric having a capacity of 292 may be laminated in three layers, and zirconium oxide is used for the first layer and the third layer, and the second layer between the first layer and the third layer is oxidized.
  • Aluminum may be used.
  • the area occupied by the capacity 292 in the memory device 420 can be reduced. Therefore, the area required for the memory device 420 can be reduced, and the bit cost can be improved, which is preferable.
  • the conductor 290 a material that can be used for the conductor 205, the conductor 242, the conductor 260, the conductor 424, and the like can be used.
  • the transistor 200M and the capacitance 292 are symmetrically arranged with the conductor 424 sandwiched between them.
  • the pair of transistors 200M and the capacitance 292 in this way, the number of conductors 424 electrically connected to the transistors 200M can be reduced. Therefore, the area required for the memory device 420 can be reduced, and the bit cost can be improved, which is preferable.
  • the conductor 424 is connected to at least a part of the upper surface of the conductor 242b.
  • the transistor 200T in the memory unit 470 and the memory device 420 can be electrically connected.
  • the memory device 420A will be described as a modification of the memory device 420 with reference to FIG. 17B.
  • the memory device 420A has a transistor 200M and a capacity of 292A that is electrically connected to the transistor 200M.
  • the capacitance 292A is provided below the transistor 200M.
  • the conductor 242a is disposed in an opening provided in the oxide 243a, the oxide 230b, the oxide 230a, the insulator 224, and the insulator 222, and is electrically connected to the conductor 205 at the bottom of the opening. Connect to.
  • the conductor 205 is electrically connected to the capacitance 292A.
  • the capacity 292A has a conductor 294 that functions as one of the electrodes, an insulator 295 that functions as a dielectric, and a conductor 297 that functions as the other of the electrodes.
  • the conductor 297 sandwiches the insulator 295 in between and superimposes on the conductor 294. Further, the conductor 297 is electrically connected to the conductor 205.
  • the conductor 294 is provided on the bottom and side surfaces of the opening formed in the insulator 298 provided on the insulator 296, and the insulator 295 is provided so as to cover the insulator 298 and the conductor 294. Further, the conductor 297 is provided so as to be embedded in the concave portion of the insulator 295.
  • a conductor 299 is provided so as to be embedded in the insulator 296, and the conductor 299 is electrically connected to the conductor 294.
  • the conductor 299 may be electrically connected to the conductor 294 of the adjacent memory device 420A.
  • the conductor 297 is arranged not only on the upper surface of the conductor 294 but also on the side surface of the conductor 294 with the insulator 295 sandwiched between them.
  • the capacity 292A is preferable because a capacity larger than the capacity obtained by the area where the conductor 294 and the conductor 297 overlap each other can be obtained.
  • Silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide and the like can be used as the insulator 295 that functions as a dielectric having a capacity of 292 A. Further, these materials can be laminated and used.
  • the insulator 295 has a laminated structure, a laminated structure of aluminum oxide and silicon nitride and a laminated structure of hafnium oxide and silicon oxide can be used.
  • the top and bottom of the lamination are not limited.
  • silicon nitride may be laminated on aluminum oxide, or aluminum oxide may be laminated on silicon nitride.
  • zirconium oxide having a higher dielectric constant than the above material may be used.
  • zirconium oxide may be used as a single layer or as a part of the lamination.
  • a laminate of zirconium oxide and aluminum oxide can be used.
  • the insulator 295 may be laminated with three layers, zirconium oxide is used for the first layer and the third layer, and aluminum oxide is used for the second layer between the first layer and the third layer. You may use it.
  • the area occupied by the capacity 292A in the memory device 420A can be reduced. Therefore, the area required for the memory device 420A can be reduced, and the bit cost can be improved, which is preferable.
  • conductor 297, the conductor 294, and the conductor 299 materials that can be used for the conductor 205, the conductor 242, the conductor 260, the conductor 424, and the like can be used.
  • insulator 298 a material that can be used for the insulator 214, the insulator 216, the insulator 224, the insulator 280, and the like can be used.
  • the memory device 420B will be described as a modification of the memory device 420 with reference to FIG. 17C.
  • the memory device 420B has a transistor 200M and a capacity 292B that is electrically connected to the transistor 200M.
  • the capacitance 292B is provided above the transistor 200M.
  • the capacity 292B has a conductor 276 that functions as one of the electrodes, an insulator 277 that functions as a dielectric, and a conductor 278 that functions as the other of the electrodes.
  • the conductor 278 sandwiches an insulator 277 in between and superimposes on the conductor 276.
  • An insulator 275 is provided on the insulator 282, and the conductor 276 is provided on the bottom and side surfaces of the insulator 275, the insulator 282, the insulator 280, the insulator 273, and the opening formed in the insulator 272.
  • the insulator 277 is provided so as to cover the insulator 282 and the conductor 276.
  • the conductor 278 is provided so as to overlap with the conductor 276 in the recess of the insulator 277, and at least a part thereof is provided on the insulator 275 via the insulator 277.
  • the conductor 278 may be used as the other electrode of the capacitance 292B of the adjacent memory device 420B. Alternatively, the conductor 278 may be electrically connected to the conductor 278 of the adjacent memory device 420B.
  • the conductor 278 is arranged not only on the upper surface of the conductor 276 but also on the side surface of the conductor 276 with the insulator 277 sandwiched between them. At this time, the capacity 292B is preferable because a capacity larger than the capacity obtained by the area where the conductor 276 and the conductor 278 overlap can be obtained.
  • the insulator 279 may be provided so as to embed the recessed portion of the conductor 278.
  • Silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide and the like can be used as the insulator 277 that functions as a dielectric having a capacity of 292B. Further, these materials can be laminated and used.
  • the insulator 277 has a laminated structure, a laminated structure of aluminum oxide and silicon nitride and a laminated structure of hafnium oxide and silicon oxide can be used.
  • the top and bottom of the lamination are not limited.
  • silicon nitride may be laminated on aluminum oxide, or aluminum oxide may be laminated on silicon nitride.
  • zirconium oxide having a higher dielectric constant than the above material may be used.
  • zirconium oxide may be used as a single layer or as a part of the lamination.
  • a laminate of zirconium oxide and aluminum oxide can be used.
  • the insulator 277 may be laminated with three layers, zirconium oxide is used for the first layer and the third layer, and aluminum oxide is used for the second layer between the first layer and the third layer. You may use it.
  • the area occupied by the capacity 292B in the memory device 420B can be reduced. Therefore, the area required for the memory device 420B can be reduced, and the bit cost can be improved, which is preferable.
  • conductor 276 and the conductor 278 materials that can be used for the conductor 205, the conductor 242, the conductor 260, the conductor 424, and the like can be used.
  • the insulator 275 and the insulator 279 materials that can be used for the insulator 214, the insulator 216, the insulator 224, the insulator 280, and the like can be used.
  • the memory device 420C will be described as a modification of the memory device 420 with reference to FIG.
  • the memory device 420C has a transistor 200M and a capacitance 292C that is electrically connected to the transistor 200M.
  • the capacitance 292C is provided above the transistor 200M.
  • the capacitance 292C has a conductor 276 that functions as one of the electrodes, an insulator 277 that functions as a dielectric, and a conductor 281 that functions as the other of the electrodes.
  • the conductor 281 sandwiches an insulator 277 in between and superimposes on the conductor 276.
  • Insulator 275 is provided on the insulator 282.
  • Conductors 276 are provided on the bottom and sides of the insulator 280, insulator 273, and openings formed in insulator 272.
  • the insulator 277 is provided so as to cover the conductor 276.
  • the conductor 281 is provided so as to overlap with the conductor 276 in the concave portion of the insulator 277.
  • the conductor 281 may be electrically connected to the conductor 281 of the adjacent memory device 420B (not shown in FIG. 18).
  • the opening provided with the insulator 280, the insulator 273, and the insulator 272 may be formed at the same time as the opening provided with the conductor 260, the insulator 250, and the oxide 230c, for example. .. As a result, the manufacturing process of the memory device 420C may be shortened.
  • the insulator 277 that functions as a dielectric having a capacity of 292C can be, for example, a material that can be applied to an insulator 277 that functions as a dielectric having a capacity of 292B.
  • conductor 276 and the conductor 281 materials that can be used for the conductor 205, the conductor 242, the conductor 260, the conductor 424, and the like can be used.
  • insulator 275 a material that can be used for the insulator 214, the insulator 216, the insulator 224, the insulator 280, and the like can be used.
  • FIG. 19 shows an example in which the memory device 420 is electrically connected to the conductor 242b, which functions as one of the source and drain of the transistor 200T, via the conductor 424, the conductor 205, the conductor 246b, and the conductor 240b. Shown.
  • connection method between the memory device 420 and the transistor 200T can be determined according to the function of the circuit included in the transistor layer 413.
  • FIG. 20 shows an example in which the memory unit 470 has a transistor layer 413 having a transistor 200T and four memory device layers 415 (memory device layer 415 [1] to memory device layer 415 [4]).
  • the memory device layer 415 [1] to the memory device layer 415 [4] each have a plurality of memory devices 420.
  • the memory device 420 is electrically connected to the memory device 420 of the different memory device layers 415 and the transistor 200T of the transistor layer 413 via the conductor 424 and the conductor 205.
  • the memory unit 470 is sealed by the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284.
  • An insulator 274 is provided around the insulator 284. Further, the insulator 274, the insulator 284, the insulator 283, and the insulator 211 are provided with a conductor 430, which is electrically connected to the element layer 411.
  • an insulator 280 is provided inside the sealing structure. As described in the transistor 200, the insulator 280 preferably has a function of releasing oxygen by heating. Further, the insulator 280 preferably has an excess oxygen region.
  • the insulator 211, the insulator 283, and the insulator 284 are preferably materials having a function of having a high barrier property against hydrogen, as described in the description of the sealing structure. Specifically, for example, as the insulator 211, the insulator 283, and the insulator 284, silicon nitride, silicon nitride, or the like can be used. Further, the insulator 214, the insulator 282, and the insulator 287 are preferably materials having a function of capturing hydrogen or fixing hydrogen.
  • the insulator 214, the insulator 282, and the insulator 287 include aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), gallium oxide, and indium gallium zinc oxide. Etc. can be used.
  • the crystal structures of the materials used for the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284 are not particularly limited, but are amorphous or crystalline.
  • the structure may have a property.
  • Amorphous aluminum oxide may capture and adhere more hydrogen than highly crystalline aluminum oxide.
  • the excess oxygen in the insulator 280 can be considered as the following model for the diffusion of hydrogen in the oxide semiconductor in contact with the insulator 280.
  • Hydrogen present in the oxide semiconductor diffuses into other structures via the insulator 280 in contact with the oxide semiconductor.
  • excess oxygen in the insulator 280 reacts with hydrogen in the oxide semiconductor to form an OH bond, and diffuses in the insulator 280.
  • a hydrogen atom having an OH bond reaches a material having a function of capturing hydrogen or fixing hydrogen (typically, an insulator 282)
  • the hydrogen atom becomes an atom in the insulator 282 (for example, an insulator 282). It reacts with oxygen atoms bonded to metal atoms, etc.) and is captured or fixed in the insulator 282.
  • an insulator 280 having excess oxygen is formed on an oxide semiconductor, and then an insulator 282 is formed. After that, it is preferable to perform heat treatment. Specifically, the heat treatment is carried out in an atmosphere containing oxygen, an atmosphere containing nitrogen, or a mixed atmosphere of oxygen and nitrogen at a temperature of 350 ° C. or higher, preferably 400 ° C. or higher.
  • the heat treatment time is 1 hour or longer, preferably 4 hours or longer, and more preferably 8 hours or longer.
  • hydrogen in the oxide semiconductor can be diffused to the outside through the insulator 280, the insulator 282, and the insulator 287. That is, the absolute amount of the oxide semiconductor and the hydrogen existing in the vicinity of the oxide semiconductor can be reduced.
  • the insulator 283 and the insulator 284 are formed. Since the insulator 283 and the insulator 284 are materials having a function of having a high barrier property against hydrogen, hydrogen diffused to the outside or hydrogen existing on the outside is transferred to the inside, specifically, an oxide semiconductor. , Or it can be suppressed from entering the insulator 280 side.
  • the heat treatment may be performed after the transistor layer 413 is formed or after the memory device layer 415 [1] to the memory device layer 415 [3] are formed. Further, when hydrogen is diffused outward by the above heat treatment, hydrogen is diffused above or in the lateral direction of the transistor layer 413. Similarly, when the heat treatment is performed after the formation of the memory device layer 415 [1] to the memory device layer 415 [3], hydrogen is diffused upward or laterally.
  • the above-mentioned sealing structure is formed by adhering the insulator 211 and the insulator 283.
  • 21A to 21C are diagrams showing examples of different arrangements of the conductors 424.
  • 21A is a top view of the memory device 420
  • FIG. 21B is a cross-sectional view of a portion shown by the alternate long and short dash line in FIG. 21A
  • FIG. 21C is shown in FIG. 21A by the alternate long and short dash line of B1-B2. It is sectional drawing of a part.
  • the conductor 205 is not shown in order to facilitate the understanding of the figure.
  • the conductor 205 has a region that overlaps with the conductor 260 and the conductor 424.
  • the opening in which the conductor 424 is provided is provided not only in the region where the oxide 230a and the oxide 230b overlap, but also outside the oxide 230a and the oxide 230b.
  • FIG. 21A shows an example in which the conductor 424 is provided in the region where the oxide 230a and the oxide 230b do not overlap on the B2 side, but the present embodiment is not limited to this.
  • the conductor 424 may be provided in the non-overlapping region of the oxide 230a and the oxide 230b on the B1 side, or may be provided in both the B1 side and the B2 side of the oxide 230a and the oxide 230b. You may.
  • 21B and 21C show an example in which the memory device layer 415 [p] is laminated on the memory device layer 415 [p-1] (p is a natural number of 2 or more and n or less).
  • the memory device 420 included in the memory device layer 415 [p-1] is electrically connected to the memory device 420 included in the memory device layer 415 [p] via the conductor 424 and the conductor 205.
  • the conductor 424 is connected to the conductor 242 of the memory device layer 415 [p-1] and the conductor 205 of the memory device layer 415 [p]. Is shown.
  • the conductor 424 is also connected to the conductor 205 of the memory device layer 415 [p-1] on the outside of the conductor 242, the oxide 243, the oxide 230b, and the oxide 230a on the B2 side.
  • the conductor 424 is formed along the side surfaces of the conductor 242, the oxide 243, the oxide 230b, and the oxide 230a on the B2 side, and the insulator 280, the insulator 273, the insulator 272, and the insulator 224 are formed. , And it can be seen that it is electrically connected to the conductor 205 through the opening formed in the insulator 222.
  • the conductor 424 is provided along the side surface of the conductor 242, the oxide 243, the oxide 230b, and the oxide 230a on the B2 side is shown by a dotted line in FIG. 21B.
  • an insulator 241 may be formed between the conductor 242, the oxide 243, the oxide 230b, the oxide 230a, the insulator 224, and the side surface of the insulator 222 on the B2 side and the conductor 424. ..
  • the memory device 420 can be electrically connected to the memory device 420 provided in the different memory device layer 415.
  • the memory device 420 can also be electrically connected to the transistor 200T provided in the transistor layer 413.
  • the distance between the bit wires of the adjacent memory devices 420 in the B1-B2 direction can be increased by providing the conductor 424 in a region that does not overlap with the conductor 242 or the like. .. As shown in FIG. 21, the distance between the conductors 424 on the conductor 242 is d1, but the conductor is located in the layer below the oxide 230a, that is, in the insulator 224 and the opening formed in the insulator 222. The distance between the bodies 424 is d2, and d2 is larger than d1.
  • the parasitic capacitance of the conductor 424 can be reduced by setting a part of the distance to d2.
  • the capacitance required for the capacitance 292 can be reduced, which is preferable.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 22A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous (amorphous)”, “Crystalline (crystallinity)", and “Crystal (crystal)”.
  • Amorphous includes “completable amorphous”.
  • the "Crystalline” includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned crystal) (extracting single crystal crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 22A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Evaluation) spectrum.
  • XRD X-ray diffraction
  • FIG. 22B the XRD spectrum obtained by GIXD (Glazing-Incidence XRD) measurement of the CAAC-IGZO film classified as "Crystalline" is shown in FIG. 22B (the vertical axis represents the intensity (Intensity) as an arbitrary unit (a.u.)). (Represented by).
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 22B will be simply referred to as an XRD spectrum.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 22C.
  • FIG. 22C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron beam diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 22A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned.
  • CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. In addition, Zn may be contained in the In layer.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures in the manufacturing process (so-called thermal budget). Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.
  • a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan.
  • electron beam diffraction also referred to as limited field electron diffraction
  • a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the membrane (hereinafter, also referred to as a cloud shape). It says.). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on-current ( Ion ), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on-current
  • ⁇ high field effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor according to one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more than 1 ⁇ 10 -9 cm -3 .
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are set to 2. ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, and more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • FIG. 23A shows a top view of the substrate 611 before the dicing process is performed.
  • a semiconductor substrate also referred to as a "semiconductor wafer”
  • a plurality of circuit regions 612 are provided on the substrate 611.
  • the semiconductor device shown in the above embodiment can be provided in the circuit area 612.
  • Each of the plurality of circuit areas 612 is surrounded by a separation area 613.
  • a separation line (also referred to as a “dicing line”) 614 is set at a position overlapping the separation region 613. By cutting the substrate 611 along the separation line 614, the chip 615 including the circuit area 612 can be cut out from the substrate 611.
  • FIG. 23B shows an enlarged view of the chip 615.
  • a conductive layer or a semiconductor layer may be provided in the separation region 613.
  • ESD that may occur during the dicing step can be alleviated, and a decrease in the yield of the dicing step can be prevented.
  • the dicing step is performed while flowing pure water containing carbon dioxide gas or the like to reduce the specific resistance to the cutting portion for the purpose of cooling the substrate, removing shavings, preventing antistatic and the like.
  • the amount of pure water used can be reduced. Therefore, the production cost of the semiconductor device can be reduced. Moreover, the productivity of the semiconductor device can be increased.
  • the semiconductor layer provided in the separation region 613 it is preferable to use a material having a bandgap of 2.5 eV or more and 4.2 eV or less, preferably 2.7 eV or more and 3.5 eV or less.
  • a material having a bandgap of 2.5 eV or more and 4.2 eV or less preferably 2.7 eV or more and 3.5 eV or less.
  • the electronic component is also referred to as a semiconductor package or an IC package.
  • the electronic component is completed by combining the semiconductor device shown in the above embodiment and a component other than the semiconductor device.
  • a "backside grinding step” is performed to grind the back surface (the surface on which the semiconductor device or the like is not formed) of the element substrate (step S1). ).
  • a "backside grinding step” is performed to grind the back surface (the surface on which the semiconductor device or the like is not formed) of the element substrate (step S1). ).
  • a "dicing step” is performed to separate the element substrate into a plurality of chips (step S2).
  • a "die bonding step” is performed in which the separated chips are individually picked up and bonded onto the lead frame (step S3).
  • a method suitable for the product is appropriately selected, such as bonding with resin or bonding with tape.
  • the chip may be bonded on the interposer substrate instead of the lead frame.
  • a "wire bonding step” is performed in which the leads of the lead frame and the electrodes on the chip are electrically connected by a thin metal wire (wire) (step S4).
  • a silver wire or a gold wire can be used as the thin metal wire.
  • ball bonding or wedge bonding can be used as the wire bonding.
  • the wire-bonded chips are subjected to a "sealing step (molding step)" in which they are sealed with an epoxy resin or the like (step S5).
  • a sealing step molding step
  • an epoxy resin or the like step S5
  • the inside of the electronic component is filled with resin, the circuit part built in the chip and the wire connecting the chip and the lead can be protected from mechanical external force, and the characteristics due to moisture and dust. Deterioration (decrease in reliability) can be reduced.
  • a "lead plating step” for plating the leads of the lead frame is performed (step S6).
  • the plating process prevents reeds from rusting, and soldering can be performed more reliably when the reeds are later provided on the printed circuit board.
  • a "molding step” of cutting and molding the lead is performed (step S7).
  • a "marking step” is performed in which a printing process (marking) is performed on the surface of the package (step S8). Then, the electronic component is completed through an “inspection process” (step S9) for checking the quality of the external shape and the presence or absence of malfunction.
  • FIG. 24B shows a schematic perspective view of the completed electronic component as an example of an electronic component.
  • the electronic component 650 shown in FIG. 24B shows the lead 655 and the semiconductor device 653.
  • the semiconductor device 653, the storage device or the semiconductor device shown in the above embodiment can be used.
  • the electronic component 650 shown in FIG. 24B is provided on, for example, a printed circuit board 652.
  • a plurality of such electronic components 650 are combined and electrically connected to each other on the printed circuit board 652 to complete the substrate 654 on which the electronic components are provided.
  • the completed substrate 654 is used for electronic devices and the like.
  • the semiconductor device such as a CPU and RFIC described in the above embodiment is suitably used for a small-scale system such as an IoT terminal device (also referred to as an "endpoint microcomputer") 803 in the field of IoT (Internet of Things). Can be done.
  • FIG. 25 shows the hierarchical structure of the IoT network and the tendency of the required specifications.
  • FIG. 25 shows power consumption 804 and processing performance 805 as required specifications.
  • the hierarchical structure of the IoT network is roughly divided into a cloud field 801 which is an upper layer and an embedded field 802 which is a lower layer.
  • the cloud field 801 includes, for example, a server.
  • the embedded field 802 includes, for example, machines, industrial robots, in-vehicle devices, home appliances, and the like.
  • endpoint indicates the terminal region of the embedded field 802.
  • devices used for endpoints include microcomputers used in factories, home appliances, infrastructure, agriculture, and the like.
  • FIG. 26 shows an image diagram of factory automation as an application example of an endpoint microcomputer.
  • the factory 884 is connected to the cloud 883 via an internet line (Internet).
  • the cloud 883 is also connected to the home 881 and the office 882 via an internet line.
  • the Internet line may be a wired communication system or a wireless communication system.
  • 4G 4th generation mobile communication system
  • 5G 5th generation mobile communication system
  • the factory 884 may be connected to the factory 885 and the factory 886 via an internet line.
  • the Factory 884 has a master device (control device) 831.
  • the master device 831 has a function of connecting to the cloud 883 and exchanging information. Further, the master device 831 is connected to a plurality of industrial robots 842 included in the IoT terminal device 841 via an M2M (Machine to Machine) interface 832.
  • M2M interface 832 for example, industrial Ethernet (Ethernet is a registered trademark) which is a kind of wired communication method, local 5G which is a kind of wireless communication method, or the like may be used.
  • the factory manager can connect to the factory 884 from the home 881 or the office 882 via the cloud 883 and know the operating status. In addition, it is possible to check for incorrect or missing items, indicate the location, and measure the tact time.
  • the storage device or semiconductor device shown in the above embodiment is preferably used for an electronic device having a built-in battery.
  • the power consumption of the electronic device can be reduced and the power consumption of the battery can be saved. Specific examples are shown in FIGS. 27A to 27F.
  • FIG. 27A is a wristwatch-type terminal 700.
  • the wristwatch-type terminal 700 includes a housing 701, a crown 702, a display unit 703, a belt 704, a detection unit 705, and the like.
  • the housing 701 has a battery, a storage device, or a semiconductor device inside.
  • a touch panel may be provided on the display unit 703. The user can input information by using the finger touching the touch panel as the pointer.
  • the detection unit 705 has a function of detecting the surrounding state and acquiring information.
  • a camera an acceleration sensor, an orientation sensor, a pressure sensor, a temperature sensor, a humidity sensor, an illuminance sensor, a GPS (Global Positioning System) signal receiving circuit, or the like can be used for the detection unit 705.
  • GPS Global Positioning System
  • the arithmetic unit inside the housing 701 determines that the ambient brightness detected by the illuminance sensor of the detection unit 705 is sufficiently brighter than the predetermined illuminance, the brightness of the display unit 703 is weakened.
  • the brightness of the display unit 703 is increased. As a result, it is possible to provide an electronic device with reduced power consumption.
  • FIG. 27B is a mobile phone 710.
  • the mobile phone 710 includes a housing 711, a display unit 716, an operation button 714, an external connection port 713, a speaker 717, a microphone 712, and the like.
  • the housing 711 has a battery, a storage device, or a semiconductor device inside.
  • the mobile phone 710 can input information by touching the display unit 716 with a finger or the like.
  • all operations such as making a phone call or inputting characters can be performed by touching the display unit 716 with a finger or the like.
  • the operation button 714 it is possible to switch the power ON / OFF operation and the type of the image displayed on the display unit 716.
  • the mail composition screen can be switched to the main menu screen.
  • FIG. 27C is a notebook personal computer 720, which includes a housing 721, a display unit 722, a keyboard 723, a pointing device 724, and the like.
  • the housing 711 has a battery, a storage device, or a semiconductor device inside.
  • FIG. 27D is a goggle type display 730.
  • the goggle-type display 730 includes a mounting unit 731, a housing 732, a cable 735, a battery 736, and a display unit 737.
  • the battery 736 is housed in the mounting portion 731.
  • the display unit 737 is provided in the housing 732.
  • the housing 732 contains various electronic components such as a semiconductor device, a wireless communication device, and a storage device. Power is supplied from the battery 736 to the display unit 737 and the electronic components in the housing 732 via the cable 735.
  • Various information such as a wirelessly transmitted image is displayed on the display unit 737.
  • the goggle type display 730 may be provided with a camera in the housing 732. When the camera detects and knows the movement of the user's eyeballs and eyelids, the user can operate the goggle type display 730. Further, the goggle type display 730 may be provided with various sensors such as a temperature sensor, a pressure sensor, an acceleration sensor, and a biological sensor on the mounting portion 731. For example, the goggle type display 730 acquires the biometric information of the user by the biosensor and stores it in the storage device in the housing 732. Further, the goggle type display 730 may transmit the acquired biometric information to another information terminal by a wireless signal.
  • FIG. 27E is a video camera 740.
  • the video camera 740 includes a first housing 741, a second housing 742, a display unit 743, an operation key 744, a lens 745, a connection unit 746, and the like.
  • the operation key 744 and the lens 745 are provided in the first housing 741
  • the display unit 743 is provided in the second housing 742.
  • the first housing 741 has a battery, a storage device or a semiconductor device inside.
  • the battery may be provided outside the first housing 741.
  • the first housing 741 and the second housing 742 are connected by a connecting portion 746, and the angle between the first housing 741 and the second housing 742 can be changed by the connecting portion 746. is there.
  • the image on the display unit 743 may be switched according to the angle between the first housing 741 and the second housing 742 on the connecting unit 746.
  • FIG. 27F is a car 750.
  • the automobile 750 has a vehicle body 751, wheels 752, a dashboard 753, a light 754, and the like.
  • the vehicle body 751 has a battery, a storage device, or a semiconductor device inside.
  • each of the electronic devices shown in FIGS. 27A to 27F can be provided with the semiconductor device, electronic components, and the like described in the above embodiment.
  • the electronic device described in the present embodiment may have a function as the IoT terminal device 803 described in the sixth embodiment.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • the voltage and the potential can be paraphrased as appropriate.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground potential (ground potential)
  • the voltage can be paraphrased as a potential.
  • the ground potential does not necessarily mean 0V.
  • the electric potential is relative, and the electric potential given to the wiring or the like may be changed depending on the reference electric potential.
  • membrane and layer can be interchanged with each other in some cases or depending on the situation.
  • conductive layer to the term “conductive layer”.
  • insulating film to the term “insulating layer”.
  • a switch means a switch that is in a conductive state (on) or a non-conducting state (off) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Analyzer Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Analyzer Semiconductor) diodes. , Diode-connected transistors, etc.
  • diodes for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Analyzer Semiconductor) diodes. ,
  • the "conduction state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically short-circuited. Further, the “non-conducting state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically cut off.
  • the polarity (conductive type) of the transistor is not particularly limited.
  • a mechanical switch is a switch that uses MEMS (Micro Electro Mechanical System) technology, such as the Digital Micromirror Device (DMD).
  • MEMS Micro Electro Mechanical System
  • DMD Digital Micromirror Device
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, it operates by controlling conduction and non-conduction.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • Elements eg, switches, transistors, capacitive elements, inductors
  • X and Y are connected to each other.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more elements, light emitting elements, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows. It should be noted that the case where X and Y are electrically connected includes the case where X and Y are directly connected.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the potential level of the signal, etc.), voltage source, current source, switching Circuits, amplification circuits (circuits that can increase signal amplitude or current amount, operational amplifiers, differential amplification circuits, source follower circuits, buffer circuits, etc.), signal generation circuits, storage circuits, control circuits, etc.) are X and Y.
  • a logic circuit inverter, NAND circuit, NOR circuit, etc.
  • signal conversion, etc. for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X via (or not) Z1, and the drain of the transistor (or the second terminal, etc.) connects to Z2.
  • the drain of the transistor (or the first terminal, etc.) is directly connected to one part of Z1 and another part of Z1.
  • the drain of the transistor is directly connected to one part of Z2, and another part of Z2 is directly connected to Y.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source of the transistor (or the first terminal, etc.) (Terminals, etc.), transistor drains (or second terminals, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • X, the source of the transistor (such as the second terminal) Or the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor.
  • the terminals, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X via at least the first connection path, and the first connection path is. It does not have a second connection path, and the second connection path is between the source of the transistor (or the first terminal, etc.) and the drain of the transistor (or the second terminal, etc.) via the transistor.
  • the first connection path is a path via Z1
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y via at least a third connection path. It is connected, and the third connection path does not have the second connection path, and the third connection path is a path via Z2.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X via Z1 by at least the first connection path, and the first connection path is the second connection path.
  • the second connection path has a connection path via a transistor, and the drain of the transistor (or a second terminal or the like) is via Z2 by at least a third connection path.
  • Y is electrically connected, and the third connection path does not have the second connection path.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X via Z1 by at least the first electrical path, the first electrical path being the second.
  • the second electrical path is an electrical path from the source of the transistor (or the first terminal, etc.) to the drain of the transistor (or the second terminal, etc.).
  • the drain (or second terminal, etc.) of the transistor is electrically connected to Y via Z2 by at least a third electrical path, the third electrical path being a fourth electrical path.
  • the fourth electrical path is an electrical path from the drain of the transistor (or the second terminal, etc.) to the source of the transistor (or the first terminal, etc.). " can do.
  • X, Y, Z1 and Z2 are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the circuit diagram shows that the independent components are electrically connected to each other, the case where one component has the functions of a plurality of components together.
  • one component has the functions of a plurality of components together.
  • the electrical connection in the present specification also includes the case where one conductive film has the functions of a plurality of components in combination.
  • an MCU (micro control unit) chip having the storage device 100 and the CPU core shown in the second embodiment was prototyped, and it was confirmed that the prototype chip operates with low power consumption.
  • the storage device 100 is referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • FIG. 28 shows a block diagram of the prototype chip.
  • the chip consists of an 8KB (byte) DOSRAM, a CPU core, a PMU (power management unit), and an AHB-Lite Bus.
  • the DOSRAM and the flip-flop in the CPU core are composed of a Si transistor and an OS transistor formed on the Si transistor.
  • the power supply of the DOSRAM and the CPU core is controlled by the PMU.
  • Data exchange in the chip is performed through a 32-bit Bus. Note that the chip of FIG. 28 also illustrates the transmission and reception of information with the boot ROM.
  • FIG. 29 shows a block diagram of 8KB DOSRAM.
  • the 8KB DOSRAM consists of four 2KB sub-arrays, and one sub-array consists of 16 1Kb (bit) local arrays, a column driver circuit, and a low driver circuit.
  • the 1Kb local array consists of a DOSRAM cell array consisting of 8 word lines (8 words) and 256 bit lines (256 bits), and 128 sense amplifiers (SA) (collectively referred to as a sense amplifier array). It has a structure laminated on a multiplexer (MUX). This stacked structure can reduce the area that becomes active during memory access.
  • MUX multiplexer
  • the 1 Kb local array of FIG. 29 was prototyped using the folded memory cell 130 shown in FIG.
  • the sense amplifier of FIG. 29 corresponds to the SMC 10 in FIG.
  • the area of the prototype memory cell (circuit NMC in FIG. 10) was 2.9 ⁇ m 2 , and the capacity was 3.5 fF.
  • FIG. 30A and 30B are schematic views showing the structure of the DOSRAM.
  • FIG. 30A shows a case where the 2KB cell array, the column driver circuit, and the row driver circuit are formed in the same layer. Further, a sense amplifier, a multiplexer, etc. may be formed in the layer (not shown).
  • FIG. 30A 256 long bit wires need to be driven.
  • FIG. 30B shows a case where a cell array is stacked on a sense amplifier and a multiplexer.
  • the bit line can be divided into 256 local bit lines (short bit lines) and 64 global bit lines (long bit lines) according to the laminated structure. 64 of the 256 local bit lines are connected to the global bit line by the multiplexer.
  • the number of long bit lines can be reduced and the bit line capacitance can be reduced.
  • the holding capacity can be reduced, and the load when driving the DOS RAM is reduced.
  • the power consumption can be reduced as compared with the structure of the DOSRAM of FIG. 30A.
  • FIG. 31 shows the result of calculating the active energy of 2KB DOSRAM.
  • (a) represents the case where the cell array, the sense amplifier and the multiplexer are formed in the same layer (in the case of FIG. 30A), and (b) shows the case where the cell array is laminated on the sense amplifier and the multiplexer.
  • (a) and (b) shows the case where the cell array is laminated on the sense amplifier and the multiplexer.
  • the left side of each of (a) and (b) shows the operating energy required for the write operation (Write)
  • the right side of each of (a) and (b) shows the operation required for the read operation (Read). Shows energy. From the results of FIG. 31, it was confirmed that the laminated structure (b) reduces the operating energy by 70% or more as compared with the non-laminated structure (a).
  • FIG. 32 shows a part of the layout of the prototype DOSRAM.
  • FIG. 32 represents a sense amplifier, a multiplexer, a DOSRAM cell array, and a global bit line, respectively.
  • FIG. 33 shows a circuit diagram of a flip-flop (hereinafter, OS-FF) having an OS transistor used in the CPU core. Three OS transistors and one capacitance have been added to the scan flip-flop.
  • OS-FF flip-flop
  • the signal SD_IN is acquired and the signal Q is output.
  • the backup signal BK and the recovery signal RE sent from the PMU perform backup and recovery of the OS-FF.
  • either the signal SD_IN or the signal D is selected as the signal to be input to the scan flip-flop by the select signal SE.
  • the clock signal CK is used to operate the flip-flop, and the signal RESET is used to reset the data held in the scan flip-flop.
  • FIG. 34 shows an optical micrograph of the prototype chip.
  • FIG. 34 shows a CPU core including an OS-FF, a PMU, a BUS, and an 8KB DOSRAM cell array.
  • the power supply voltage of the logic circuit section was 1.1V, and the power supply voltage of the circuit using the OS transistor and the I / O was 3.3V.
  • the technology node of the Si transistor is 65 nm, and the technology node of the OS transistor is 60 nm.
  • FIG. 35 shows the holding characteristics of the prototype DOSRAM at 85 ° C.
  • the horizontal axis of FIG. 35 shows the retention time, and the vertical axis shows the ratio of DOSRAM cells holding the correct data (Rate of collect bits). It was confirmed that 99.95% of the data was retained even after 1 hour had passed. This indicates that the DOSRAM can hold the data for a long time without refreshing the data. That is, it is shown that DOSRAM can perform power gating for a long time.
  • FIG. 36 shows the backup-recovery waveform of the prototype chip.
  • the backup time was 1 clock (33 ns) and the recovery time was 3 clocks (99 ns).
  • a signal (SLEEPING) for stopping the operation of the chip is transmitted to the chip before the backup operation is performed and after the recovery operation is performed.
  • an interrupt signal (interrupt) is transmitted to the chip before the recovery operation is performed. Since the DOSRAM can hold data without supplying power, the backup-recovery operation is not necessary, and only the power is turned on and off.
  • Table 1 shows a summary of operation modes and chip power consumption.
  • the active power of the DOSRAM was measured by repeating the operation of the DOSRAM for 9 clocks (7 reads and 2 writes). From Table 1, it was confirmed that the standby power was reduced by power gating in both the DOSRAM and the CPU core.
  • Table 2 shows a comparison between the other low-power MCUs reported so far and the chips prototyped in this example.
  • A represents the MCU described in Non-Patent Document 2
  • B represents the MCU described in Non-Patent Document 3
  • C represents the MCU described in Non-Patent Document 4
  • D represents the data of the chip prototyped in this practice. There is.
  • the prototype chip was found to be superior to other chips in terms of technology nodes, clock frequency, and active power. It was also confirmed that the prototype chip can achieve the lowest power consumption regardless of the ratio of active to standby.
  • FIG. 37 is an optical micrograph of the prototype MCU chip.
  • the MCU chip includes an area including a CPU core and peripheral circuits, an area including a power management unit (PMU) and a reset and clock controller (RCC), an analog-to-digital conversion circuit, an oscillator, and an internal voltage generation circuit (IVR). And 8KB NOSRAM and 32KB NOSRAM.
  • PMU power management unit
  • RRC reset and clock controller
  • IVR internal voltage generation circuit
  • the CPU core has a flip-flop (OS-FF) using an OS transistor, like the CPU core of the MCU chip described in the first embodiment.
  • OS-FF flip-flop
  • the MCU chip shown in FIG. 37 has a configuration in which the analog-digital conversion circuit and the oscillator are provided in the MCU chip described in the first embodiment, and the 8KB DOSRAM is changed to the 8KB NOSRAM and the 32KB NOSRAM. I can say.
  • the MCU chip shown in FIG. 36 is different from the MCU chip of the first embodiment in that it corresponds to a transmission standard by a serial interface (UART) and has a built-in power supply circuit.
  • the supply voltage of the power supply circuit is 1.2V and 3.3V.
  • the MCU chip shown in FIG. 37 employs 110 nm Si CMOS and 60 nm IGZO-FET (BEOL) technology nodes.
  • the maximum operating frequency of the MCU chip shown in FIG. 37 is 48 MHz.
  • the power consumption of the MCU chip shown in FIG. 37 will be described.
  • the power consumption when operating at a maximum of 48 MHz was 6.60 mV
  • the standby power during power gating was 880 nW.
  • the time required to save the OS-FF data provided in the CPU core was approximately 20 ns, and the time required to restore the OS-FF data and restart the entire MCU system was 4.8 ⁇ s.
  • Cutoff frequency f T is a frequency (input frequency) at which the current gain becomes 1 (0 dB).
  • the cutoff frequency f T is calculated by the following mathematical formula (1).
  • C g and g m are the gate capacitance and the transconductance of the transistor, respectively.
  • Transconductance g m in certain drain voltage can be obtained from the following equation (2).
  • Vg, Id, and Vd are the gate voltage, drain current, and drain voltage of the transistor, respectively.
  • cutoff frequency f T of the Si FET was also measured at 27 ° C. and 0.99 ° C..
  • the measurement result is shown in FIG. 38.
  • the current gain is 1, that is, the frequencies of 0dB extrapolated to give the cut-off frequency f T.
  • Cut-off frequency f T at a measurement temperature of 27 ° C. is 137GHz
  • cutoff frequency f T at a measurement temperature of 0.99 ° C. was 88GHz.
  • the rate of change of the cut-off frequency f T at 0.99 ° C. from the measured temperature of 27 ° C. of Si FET was -36%.
  • cutoff frequency f T at a measurement temperature of -40 °C is, 34GHz
  • the cutoff frequency f T at a measurement temperature of 27 ° C. is, 34GHz
  • the cutoff frequency f T at a measurement temperature of 85 ° C. it was 38GHz .
  • the rate of change of the cut-off frequency f T at 85 ° C. from the measured temperature of 27 ° C. for CAAC-IGZO FET was 12%.
  • the change in cut-off frequency f T at -40 °C from the measured temperature of 27 ° C. for CAAC-IGZO FET was observed.
  • CAAC-IGZO FET Although the measured temperature range is different, CAAC-IGZO FET, it is considered less temperature dependence of the cutoff frequency f T than Si FET.
  • ADDR Signal, BGL: Wiring, BL: Wiring, BLB: Wiring, BW: Signal, C0: Capacitive element, C1: Capacitive element, C2: Capacitive element, C21: Capacitive element, C23: Capacitive element, C22: Capacitive element, C24: Capacitive element, C3: Capacitive element, CE: Signal, CLK: Signal, DB1: Data, DB2: Data, GW: Signal, LBL: Wiring, LBLB: Wiring, M21: Transistor, M24: Transistor, M31: Transistor, M34: Transistor, NWL: Wiring, NWL_0: Wiring, NWL_1: Wiring, OS1: Transistor, PCL: Wiring, PON1: Signal, PON2: Signal, RDA: Signal, VCS: Wiring, VDDM: Wiring, VHH: Wiring, VLL: Wiring, VPC: Wiring, WDA: Signal, WL: Wiring, RWL

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Abstract

消費電力が低減された半導体装置を提供する。 パワーマネージメントユニットとＣＰＵコアと記憶装置を有する半導体装置であって、パワーマネ ージメントユニットは、パワースイッチとパワーコントローラを有し、記憶装置は、ワーキングメ モリと長期記憶貯蔵部を有する。パワースイッチは、ＣＰＵコアと、記憶装置と、への電源電圧の 供給を制御する機能を有し、パワーコントローラは、パワースイッチの動作を制御する機能を有す る。ＣＰＵコアはパワーコントローラに電源電圧の供給を停止するタイミングを送信する機能を有 し、記憶装置はパワースイッチが電源電圧の供給を停止する前に、ワーキングメモリに保持された データを長期記憶貯蔵部に退避させる機能を有する。また、パワーマネージメントユニットと ＣＰ Ｕコアと記憶装置のそれぞれが有するトランジスタは、Ｓｉトランジスタであることが好ましい。

Description

半導体装置、半導体ウエハ、及び電子機器
　本発明の一態様は、半導体装置、半導体ウエハ、及び電子機器に関する。
　また、本発明に本発明の一態様は、物、駆動方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、それらの一の駆動方法、または、それらの一の作製方法に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
　電子機器の低消費電力化が重視されている。そのため、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等の集積回路（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ））の低消費電力化は回路設計の大きな課題となっている。ＩＣの消費電力は大きく分けると、動作時の消費電力（ダイナミック電力）と、動作していない時（スタンバイ時）の消費電力（スタティック電力）との２つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ−ｉｎｄｕｃｅｄ　ｄｒａｉｎ　ｌｅａｋａｇｅ）電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ＩＣの高性能化や高集積化の大きな壁となっている。
　半導体装置の消費電力低減のため、パワーゲーティングやクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。ＣＰＵでパワーゲーティングを可能とするには、レジスタやキャッシュの記憶内容を不揮発性メモリにバックアップすることが必要となる。
　活性層が酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある。）のオフ電流が極めて小さいという特性を利用して、電源オフ状態でもデータを保持することが可能なメモリ回路が提案されている。例えば、非特許文献１には、ＯＳトランジスタを用いたバックアップ回路を備えたＯＳ−ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が開示されている。非特許文献１には、ＯＳ−ＳＲＡＭを搭載したマイクロプロセッサは、通常動作に影響なく、短い損益分岐時間（ＢＥＴ）でのパワーゲーティングが可能であることが開示されている。
Ｔ．Ｉｓｈｉｚｕ　ｅｔ　ａｌ．、Ｉｎｔ．Ｍｅｍｏｒｙ　Ｗｏｒｋｓｈｏｐ、２０１４、ｐｐ．１０６−１０３．
Ｓ．Ｂａｒｔｌｉｎｇ　ｅｔ　ａｌ．、ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４３２−４３４、２０１３． Ｎ．Ｓａｋｉｍｕｒａ　ｅｔ　ａｌ．、ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１８４−１８５、２０１４． ＶＫ．Ｓｉｎｇｈａｌ　ｅｔ　ａｌ．、ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１４８−１４９、２０１５．
　ＣＰＵなどの論理回路には、一時的なデータの保持として、例えば、ＳＲＡＭが内蔵されている。また、例えば、ＣＰＵの駆動又は停止を行うためのパワーマネージメントユニットが、ＣＰＵの周辺回路に含まれていてもよい。このように、ＣＰＵ、及びその周辺回路には、様々な回路を設けることができるため、ＣＰＵ、及びその周辺回路に含まれているトランジスタの構造、又はその半導体層は、それらの仕様に応じて定めることが好ましい。
　本発明の一形態は、消費電力が低減された半導体装置を提供することを課題の一とする。又は、本発明の一形態は、回路面積が小さい半導体装置を提供することを課題の一とする。又は、本発明の一形態は、新規な半導体装置を提供することを課題の一とする。
　なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書等の記載から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり得る。
（１）
　本発明の一態様は、パワーマネージメントユニットと、ＣＰＵコアと、記憶装置と、を有し、パワーマネージメントユニットは、パワースイッチと、パワーコントローラと、を有し、パワースイッチは、ＣＰＵコアと、記憶装置と、への電源電圧の供給を制御する機能を有し、パワーコントローラは、パワースイッチの動作を制御する機能を有し、記憶装置は、ワーキングメモリと、長期記憶貯蔵部と、を有し、ＣＰＵコアは、パワーコントローラに対して、電源電圧の供給を停止するタイミングを送信する機能を有し、記憶装置は、パワースイッチによって電源電圧の供給を停止する前に、ワーキングメモリに保持されたデータを長期記憶貯蔵部に退避させる機能を有する、半導体装置である。
（２）
　又は、本発明の一態様は、上記（１）の構成において、パワーマネージメントユニットと、ＣＰＵコアと、記憶装置と、のそれぞれは、トランジスタを有し、トランジスタは、それぞれチャネル形成領域にシリコンを有する、半導体装置である。
（３）
　又は、本発明の一態様は、上記（１）の構成において、パワーマネージメントユニットは、トランジスタを有し、トランジスタは、チャネル形成領域にシリコンを有する、半導体装置である。
（４）
　又は、本発明の一態様は、上記（１）の構成において、ＣＰＵコアは、トランジスタを有し、トランジスタは、チャネル形成領域にシリコンを有する、半導体装置である。
（５）
　又は、本発明の一形態は、上記（１）の構成において、記憶装置は、トランジスタを有し、トランジスタは、チャネル形成領域にシリコンを有する、半導体装置である。
（６）
　又は、本発明の一形態は、上記（１）の構成において、パワーマネージメントユニットと、ＣＰＵコアと、記憶装置と、のそれぞれは、トランジスタを有し、トランジスタは、それぞれチャネル形成領域に金属酸化物を有する、半導体装置である。
（７）
　又は、本発明の一形態は、上記（１）の構成において、パワーマネージメントユニットは、トランジスタを有し、トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置である。
（８）
　又は、本発明の一形態は、上記（１）の構成において、ＣＰＵコアは、トランジスタを有し、トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置である。
（９）
　又は、本発明の一形態は、上記（１）の構成において、記憶装置は、トランジスタを有し、トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置である。
（１０）
　又は、本発明の一形態は、上記（６）乃至（９）のいずれか一の構成において、金属酸化物は、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム）である、半導体装置である。
（１１）
　又は、本発明の一形態は、上記（１）乃至（１０）のいずれか一に記載の半導体装置を複数有し、分離領域を有する半導体ウエハである。
（１２）
　又は、本発明の一形態は、上記（１）乃至（１０）のいずれか一の半導体装置と、バッテリと、を有する電子機器である。
　本発明の一形態により、消費電力が低減された半導体装置を提供することができる。又は、本発明の一形態により、回路面積が小さい半導体装置を提供することができる。又は、本発明の一形態により、新規な半導体装置を提供することができる。
　なお、複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、例示した全ての効果を有する必要はない。また、本発明の一形態について、例示した以外の課題、効果、および新規な特徴については、本明細書等の記載から自ずと明らかになるものである。
図１は、プロセッサ（ＣＰＵ）の構成例を示すブロック図である。
図２は、プロセッサ（ＲＦＩＣ）の構成例を示すブロック図である。
図３は、記憶装置の構成例を示すブロック図である。
図４は、メモリセルの構成例を示す回路図である。
図５は、記憶装置の動作例を示すタイミングチャートである。
図６は、メモリセルの構成例を示す回路図である。
図７は、メモリセルアレイの構造例を示すブロック図である。
図８は、メモリセルの構造例を示す回路図である。
図９は、メモリセルの構造例を示す回路図である。
図１０は、メモリセルの構造例を示す回路図である。
図１１は、メモリセルの構造例を示す回路図である。
図１２は、メモリセル、電圧保持回路および電圧生成回路を示す回路図である。
図１３Ａ、及び図１３Ｂは、電圧生成回路の構成例を示す回路図である。
図１４は、メモリセルの構造例を示す回路図である。
図１５は、半導体装置の構成例を示す断面模式図である。
図１６Ａ、及び図１６Ｂは、半導体装置の構成例を示す断面模式図である。
図１７Ａ乃至図１７Ｃは、半導体装置の構成例を示す断面模式図である。
図１８は、半導体装置の構成例を示す断面模式図である。
図１９は、半導体装置の構成例を示す断面模式図である。
図２０は、半導体装置の構成例を示す断面模式図である。
図２１Ａは半導体装置の構成例を示す上面模式図であり、図２１Ｂ及び図２１Ｃは半導体装置の構成例を示す断面模式図である。
図２２ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図２２Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図２２Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図２３Ａ、及び図２３Ｂは、半導体ウエハの上面図である。
図２４Ａは、半導体装置の作製工程を示すフローチャート図であり、図２４Ｂは、当該半導体装置の斜視図である。
図２５は、ＩｏＴネットワークの階層構造と要求仕様の傾向を示す図である。
図２６は、ファクトリーオートメーションのイメージ図である。
図２７Ａ乃至図２７Ｆは、電子機器の例を示す斜視図である。
図２８は、試作したチップの構成例を示すブロック図である。
図２９は、試作したＤＯＳＲＡＭの構成例を示すブロック図である。
図３０Ａ及び図３０Ｂは、ＤＯＳＲＡＭの構成例を示す模式図である。
図３１は、ＤＯＳＲＡＭのアクティブエネルギーの計算結果を表す図である。
図３２は、試作したＤＯＳＲＡＭのレイアウトである。
図３３は、試作したＯＳフリップフロップの回路図である。
図３４は、試作したチップの光学顕微鏡写真である。
図３５は、試作したチップの保持特性を示す図である。
図３６は、試作したチップのバックアップ−リカバリ波形を示す図である。
図３７は、試作したチップの光学顕微鏡写真である。
図３８は、遮断周波数ｆＴの温度依存性を示す図である。
　本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
　本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
　本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧの値が存在することを言う場合がある。
　また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流を表す場合がある。
　なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
　また、本明細書は、以下の実施の形態は、他の実施の形態と適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置と、当該半導体装置に含まれる記憶装置と、について説明する。
　本発明の一態様の半導体装置であるプロセッサ（「プロセッシングユニット」とも呼ぶ）には、例えば、記憶装置が組み込まれ、当該記憶装置は、当該プロセッサの処理に必要なデータ（命令も含む。）を記憶することができる。特に、当該記憶装置としては、実施の形態２で説明する記憶装置とすることが好ましい。また、プロセッサには、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ　Ｕｎｉｔ）、カスタムＬＳＩ、ＲＦＩＣなどがある。
＜＜ＣＰＵ＞＞
　図１はＣＰＵの構成例を示すブロック図である。図１に示すＣＰＵ１３００は、ＣＰＵコア１３３０、パワーマネージメントユニット（ＰＭＵ）１３３１および周辺回路１３３２を有する。
　ＣＰＵコア１３３０は、制御装置１３０７、プログラムカウンタ（ＰＣ）１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、算術演算装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ）１３１１、およびレジスタファイル１３１２、およびデータバス１３３３を有する。ＣＰＵコア１３３０と周辺回路１３３２と間のデータの転送は、データバス１３３３を介して行われる。
　ＰＭＵ１３３１は、パワーコントローラ１３０２、およびパワースイッチ１３０３を有する。周辺回路１３３２は、キャッシュメモリ１３０４、バスインターフェース（ＢＵＳ　Ｉ／Ｆ）１３０５、及びデバッグインターフェース（Ｄｅｂｕｇ　Ｉ／Ｆ）１３０６を有する。
　キャッシュメモリ１３０４は、例えば、実施の形態２で説明する記憶装置の構成を適用することができる。これにより、面積および消費電力の増加を抑えて、キャッシュメモリ１３０４の大容量化が可能である。また、キャッシュメモリ１３０４の待機電力を低減することができるため、小型で、低消費電力なＣＰＵ１３００を提供することができる。
　制御装置１３０７は、プログラムカウンタ１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、ＡＬＵ１３１１、レジスタファイル１３１２、キャッシュメモリ１３０４、バスインターフェース１３０５、デバッグインターフェース１３０６、及びパワーコントローラ１３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
　ＡＬＵ１３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュメモリ１３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。プログラムカウンタ１３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図１では図示していないが、キャッシュメモリ１３０４には、キャッシュメモリ１３０４の動作を制御するコントロール回路が設けられている。
　パイプラインレジスタ１３０９は、命令データを一時的に記憶する機能を有する。レジスタファイル１３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータ等を記憶することができる。パイプラインレジスタ１３１０は、ＡＬＵ１３１１の演算処理に利用するデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有する。
　バスインターフェース１３０５は、ＣＰＵ１３００とＣＰＵ１３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース１３０６は、デバッグの制御を行うための命令をＣＰＵ１３００に入力するための信号の経路としての機能を有する。
　パワースイッチ１３０３は、パワーコントローラ１３０２以外のＣＰＵ１３００が有する各種回路への、電源電圧の供給を制御する機能を有する。ＣＰＵ１３００は幾つかのパワードメインを有しており、パワーゲーティングされる回路は、何れか一のパワードメインに属している。同一のパワードメインに属する回路は、パワースイッチ１３０３によって電源電圧の供給が制御される。パワーコントローラ１３０２はパワースイッチ１３０３の動作を制御する機能を有する。なお、ＰＭＵ１３３１は、電源電圧を生成する回路が設けられた構成としてもよい。このような電源管理システムを有することで、ＣＰＵ１３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
　まず、ＣＰＵコア１３３０が、電源電圧の供給を停止するタイミングを、パワーコントローラ１３０２のレジスタに設定する。次いで、ＣＰＵコア１３３０からパワーコントローラ１３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ１３００内に含まれる各種レジスタとキャッシュメモリ１３０４が、データの退避を開始する。次いで、ＣＰＵ１３００が有するパワーコントローラ１３０２以外の各種回路への電源電圧の供給が、パワースイッチ１３０３により停止される。次いで、割込み信号がパワーコントローラ１３０２に入力されることで、ＣＰＵ１３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ１３０２にカウンタを設けておき、当該カウンタを用いて、割込み信号の入力に関わらず、電源電圧の供給が開始されるタイミングを決めるようにしてもよい。次いで、各種レジスタがデータの復帰を開始する。また、キャッシュメモリ１３０４では、例えば、ライトバック方式で動作している場合は、ＮＶＭ２０のデータをＳＭＣ１０にロードする。次いで、制御装置１３０７における命令の実行が再開される。
　なお、ＣＰＵコア１３３０、パワーマネージメントユニット（ＰＭＵ）１３３１、及び周辺回路１３３２のそれぞれに含まれているトランジスタは、例えば、シリコンがチャネル形成領域に含まれているトランジスタ（以下、Ｓｉトランジスタと呼ぶ）を適用することができる。また、当該シリコンとしては、例えば、単結晶シリコン、微結晶シリコン、多結晶シリコン、水素化アモルファスシリコン等を用いることができる。
＜＜ＲＦＩＣ＞＞
　プロセッサの一例として、ＲＦＩＣについて説明する。ＲＦＩＣは、ＲＦタグ、無線チップ、無線ＩＤチップ等とも呼ばれている。ＲＦＩＣは、内部に記憶回路を有し、記憶回路で必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
　図２は、ＲＦＩＣの構成例を示すブロック図である。ＲＦＩＣ１４００は、アンテナ１４０４、整流回路１４０５、定電圧回路１４０６、復調回路１４０７、変調回路１４０８、論理回路１４０９、ＲＡＭ１４１０、ＲＯＭ（読み取り専用メモリ）１４１１、バッテリ１４１２を有する。これらの回路は、必要に応じて、取捨することができる。例えば、ＲＦＩＣ１４００はアクティブ型であるが、バッテリ１４１２を備えていないパッシブ型とすることもできる。ここでは、ＲＦＩＣ１４００は、アンテナ１４０４を含んだ態様の半導体装置であるが、アンテナ１４０４を含まない半導体装置をＲＦＩＣ１４００と呼ぶこともできる。
　ＲＡＭ１４１０としては、例えば、実施の形態２で説明する記憶装置を適用することができる。当該記憶装置はＣＭＯＳ回路との親和性が高いため、ＲＦＩＣ１４００において、製造プロセスを複雑化することなく、アンテナ１４０４以外の回路を１のチップに組み込むことができる。チップに、通信帯域に応じた性能のアンテナ１４０４が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すＲＦＩＣ１４００は、いずれの方式に用いることも可能である。
　アンテナ１４０４は、通信器１４２０に接続されたアンテナ１４２１との間で無線信号１４２２の送受信を行うためのものである。また、整流回路１４０５は、アンテナ１４０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電圧を生成するための回路である。なお、整流回路１４０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
　定電圧回路１４０６は、入力電圧から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路１４０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路１４０９のリセット信号を生成するための回路である。
　復調回路１４０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路１４０８は、アンテナ１４０４から出力するデータに応じて変調を行うための回路である。
　論理回路１４０９は復調信号を解読し、処理を行うための回路である。ＲＡＭ１４１０は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、ドライバ、記憶領域などを有する。また、ＲＯＭ１４１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、半導体装置に含まれている、記憶装置の一例について説明する。
　本実施の形態の記憶装置は、不揮発性であるが、高速処理が可能なメモリセルが用いられているメモリ部Ａと、電源オフ状態でも長時間データを保持することが可能なメモリセルが用いられているメモリ部Ｂを有する。
　メモリ部Ａは、ワーキングメモリに対応し、ホスト装置と記憶装置との間のデータのやり取りは第１メモリで行われる。メモリ部Ｂは長期記憶の貯蔵部に相当し、メモリ部Ａに書き込まれた情報を長時間保持する。メモリ部Ｂは、メモリ部Ａよりも処理速度は劣るが、メモリ部Ａよりも容量が大きい。また、メモリ部Ｂは、電源オフ状態でデータを長時間保持することが可能である。
＜＜記憶装置１００＞＞
　図３は記憶装置の構成例を示すブロック図である。図３に示す記憶装置１００は、メモリセルアレイ１１０、周辺回路１１１、コントロール回路１１２、電圧生成回路１２７、パワースイッチ（ＰＳＷ）１４１、ＰＳＷ１４２を有する。なお、図３には、周辺回路１１１、コントロール回路１１２、及び電圧生成回路１２７を含めた回路として、周辺回路１１５を示している。
　記憶装置１００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。信号ＣＥ、信号ＧＷ、および信号ＢＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路１１２で生成してもよい。
　コントロール回路１１２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路１１２は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路１１２は、この動作モードが実行されるように、周辺回路１１１の制御信号を生成する。
　メモリセルアレイ１１０は、複数のメモリセル１３０、および複数の配線ＷＬ、配線ＮＷＬ、配線ＢＬ、配線ＢＬＢを有する。複数のメモリセル１３０は行列状に配置されている。
　同じ行のメモリセル１３０は、その行の配線ＷＬ、配線ＮＷＬに電気的に接続される。配線ＷＬ、配線ＮＷＬはそれぞれワード線であり、配線ＢＬ、配線ＢＬＢは相補データを伝送するためのビット線対である。配線ＢＬＢは、配線ＢＬの論理を反転したデータが入力されるビット線であり、ビット補線や、反転ビット線と呼ばれる場合がある。メモリセル１３０は、２種類のメモリ回路１０、メモリ回路２０を有する。メモリ回路１０（以下、「ＳＭＣ１０」と呼ぶ。）は、１ビットの相補データを記憶することができるメモリ回路である。メモリ回路２０（以下、「ＮＶＭ２０」と呼ぶ。）は、ｎビット（ｎは１よりも大きい整数）の相補データを記憶することができるメモリ回路であり、電源オフ状態でも長期間データを保持することが可能である。つまり、ＳＭＣ１０は上掲のメモリ部Ａ（ワーキングメモリ）を構成するメモリセルであり、ＮＶＭ２０は上掲のメモリ部Ｂ（長期記憶貯蔵部）を構成するメモリセルである。
　電圧生成回路１２７は負電圧（ＶＢＧ）を生成する機能を有する。ＶＢＧはＮＶＭ２０に用いられるトランジスタに印加される。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路１２７への入力を制御する信号として機能する。例えば、信号ＷＡＫＥとしてＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路１２７へ入力され、電圧生成回路１２７はＶＢＧを生成する。なお、電圧生成回路１２７の詳細は後述の図１２および図１３で説明を行う。
　ＳＭＣ１０とＮＶＭ２０とはローカルビット線対（配線ＬＢＬ、配線ＬＢＬＢ）により電気的に接続されている。配線ＬＢＬは、配線ＢＬに対するローカルビット線であり、配線ＬＢＬＢは、配線ＢＬＢに対するローカルビット線である。配線ＬＢＬ、配線ＬＢＬＢによって、ＳＭＣ１０とＮＶＭ２０とは電気的に接続されている。メモリセル１３０は、回路３０（以下、「ＬＰＣ３０」と呼ぶ。）を有する。ＬＰＣ３０は、配線ＬＢＬおよび配線ＬＢＬＢをプリチャージするためのローカルブリチャージ回路である。ＬＰＣ３０の制御信号は、周辺回路１１１で生成される。
　周辺回路１１１は、メモリセルアレイ１１０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路１１１は、配線ＷＬ、配線ＮＷＬ、配線ＢＬ、配線ＢＬＢを駆動する機能を有する。周辺回路１１１は、行デコーダ１２１、列デコーダ１２２、行ドライバ１２３、列ドライバ１２４、入力回路１２５、および出力回路１２６を有する。
　行デコーダ１２１および列デコーダ１２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ１２１は、アクセスする行を指定するための回路であり、列デコーダ１２２は、アクセスする列を指定するための回路である。行ドライバ１２３は、行デコーダ１２１が指定する行の配線ＷＬ、配線ＮＷＬを選択する機能を有する。具体的には、行ドライバ１２３は、配線ＷＬ、配線ＮＷＬを選択するための信号を生成する機能を有する。列ドライバ１２４は、データをメモリセルアレイ１１０に書き込む機能、メモリセルアレイ１１０からデータを読み出す機能、読み出したデータを保持する機能、配線ＢＬおよび配線ＢＬＢをプリチャージする機能等を有する。
　入力回路１２５は、信号ＷＤＡを保持する機能を有する。入力回路１２５が保持するデータは、列ドライバ１２４に出力される。入力回路１２５の出力データ（Ｄｉｎ）が、メモリセルアレイ１１０に書き込むデータである。列ドライバ１２４がメモリセルアレイ１１０から読み出したデータ（Ｄｏｕｔ）は、出力回路１２６に出力される。出力回路１２６は、Ｄｏｕｔを保持する機能を有する。出力回路１２６は、保持しているデータを記憶装置１００外部に出力する。出力されるデータが信号ＲＤＡである。
　ＰＳＷ１４１はメモリセルアレイ１１０以外の回路（例えば、周辺回路１１５）へのＶＤＤの供給を制御する機能を有する。ＰＳＷ１４２は、行ドライバ１２３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、配線ＮＷＬを高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ１４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ１４２のオン・オフが制御刺される。図３では、周辺回路１１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　ＰＳＷ１４１、ＰＳＷ１４２に含まれているスイッチとしては、例えば、電気的なスイッチ、機械的なスイッチなどとすることができる。特に、ＰＳＷ１４１、ＰＳＷ１４２に含まれているスイッチとして、電気的なスイッチを適用する場合、当該電気的なスイッチとしては、例えば、ＯＳトランジスタ、Ｓｉトランジスタなどを用いることができる。
＜＜メモリセル１３０＞＞
　図４に、メモリセル１３０の回路構成例を示す。
＜ＳＭＣ１０＞
　ＳＭＣ１０は、配線ＢＬ、配線ＢＬＢ、配線ＬＢＬ、配線ＬＢＬＢ、配線ＶＨＨ、および配線ＶＬＬと電気的に接続されている。
　ＳＭＣ１０は、ＣＭＯＳ型（６トランジスタ型）のＳＲＡＭセルと同様の回路構成であり、トランジスタＴｌｄ１、トランジスタＴｌｄ２、トランジスタＴｄｒ１、トランジスタＴｄｒ２、トランジスタＴａｃ１、トランジスタＴａｃ２を有する。トランジスタＴｌｄ１、トランジスタＴｌｄ２はロードトランジスタ（プルアップトランジスタ）であり、トランジスタＴｄｒ１、トランジスタＴｄｒ２は駆動トランジスタ（プルダウントランジスタ）であり、トランジスタＴａｃ１、トランジスタＴａｃ２はアクセストランジスタ（トランスファトランジスタ）である。
　トランジスタＴａｃ１により配線ＢＬと配線ＬＢＬとの間の導通状態が制御される。トランジスタＴａｃ２により配線ＢＬＢと配線ＬＢＬＢとの間の導通状態が制御される。トランジスタＴａｃ１、トランジスタＴａｃ２のオン・オフは配線ＷＬの電位によって制御される。トランジスタＴｌｄ１、トランジスタＴｄｒ１によりインバータが構成され、トランジスタＴｌｄ２、トランジスタＴｄｒ２によりインバータが構成されている。これら２個のインバータの一方の入力端子は、それぞれ、他方の出力端子に電気的に接続されており、ラッチ回路が構成される。２個のインバータには、配線ＶＨＨ、配線ＶＬＬによって電源電圧が供給される。
＜ＮＶＭ２０＞
　図４に示すＮＶＭ２０は、ｎ個（ｎは１以上の整数）の回路ＮＭＣを有する。ｎ個の回路ＮＭＣは互いに異なる配線ＮＷＬに電気的に接続されている。また、ｎ個の回路ＮＭＣは１本の配線ＶＣＳと電気的に接続されている。ｎ個の回路ＮＭＣを区別するために、［０］、［１］等の符号を用い、ｎ本の配線ＮＷＬを区別するために、＿０、＿１等の符号を用いることとする。
　回路ＮＭＣは１ビットの相補データを保持することができるメモリ回路（メモリセルと呼ぶこともできる。）である。回路ＮＭＣは回路ＭＣ１および回路ＭＣ２を有する。回路ＭＣ１は配線ＬＢＬに書き込まれたデータを保持するためのメモリセルであり、回路ＭＣ２は配線ＬＢＬＢに書き込まれたデータを保持するためのメモリセルである。回路ＭＣ１、回路ＭＣ２は１トランジスタ１容量型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリセルと同様の回路構成である。回路ＭＣ１はトランジスタＴｒ１および容量素子Ｃ１を有する。回路ＭＣ２はトランジスタＴｒ２および容量素子Ｃ２を有する。容量素子Ｃ１は回路ＭＣ１の保持容量として機能し、容量素子Ｃ２は回路ＭＣ２の保持容量として機能する。配線ＶＣＳは、回路ＭＣ１および回路ＭＣ２の保持容量用の電源線であり、ここでは接地電位（ＧＮＤ）が入力される。
　トランジスタＴｒ１、トランジスタＴｒ２のゲート（第１ゲート）は、それぞれ、配線ＮＷＬと電気的に接続されている。トランジスタＴｒ１のソース又はドレインの一方は配線ＬＢＬと電気的に接続され、トランジスタＴｒ２のソース又はドレインの一方は配線ＬＢＬＢと電気的に接続されている。容量素子Ｃ１の第１端子はトランジスタＴｒ１のソース又はドレインの他方と電気的に接続され、容量素子Ｃ１の第２端子は配線ＶＣＳと電気的に接続されている。容量素子Ｃ２の第１端子はトランジスタＴｒ２のソース又はドレインの他方と電気的に接続され、第２端子は配線ＶＣＳと電気的に接続されている。
　トランジスタＴｒ１、トランジスタＴｒ２はそれぞれ第２ゲートを有する。トランジスタＴｒ１、トランジスタＴｒ２の第２ゲートはそれぞれ配線ＢＧＬに電気的に接続されている。配線ＢＧＬは、トランジスタＴｒ１、トランジスタＴｒ２の第２ゲートの電位を制御するための信号が入力される信号線、あるいは一定電位が入力される電源線である。配線ＢＧＬの電位によって、トランジスタＴｒ１、トランジスタＴｒ２のしきい値電圧を制御することができる。その結果、トランジスタＴｒ１、トランジスタＴｒ２がノーマリーオンになることを防ぐことができる。
　トランジスタＴｒ１、トランジスタＴｒ２のオフ電流を低減することで、回路ＮＭＣの保持時間を長くすることができる。オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。１ｚＡは１×１０−２１Ａであり、１ｙＡは１×１０−２４Ａである。
　このようにオフ電流を極めて小さくするには、トランジスタのチャネル形成領域をバンドギャップが広い半導体で形成すればよい。そのような半導体として、酸化物半導体が挙げられる。酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また、オフ電流が極めて小さい。なお、ＯＳトランジスタおよび酸化物半導体の詳細については後述する実施の形態３で説明を行う。
　トランジスタＴｒ１、トランジスタＴｒ２をＯＳトランジスタとすることで、回路ＮＭＣの保持時間を長くすることができるので、回路ＮＭＣを不揮発性メモリ回路として用いることができる。また、ＯＳトランジスタでは、オフ電流特性の温度依存性が小さい。そのため、高温（例えば、１００℃以上）であっても、ＯＳトランジスタの規格化されたオフ電流を１００ｚＡ以下とすることができる。よって、回路ＮＭＣにＯＳトランジスタを適用することとで、回路ＮＭＣは高温環境下であっても、データを消失せずに保持することができる。したがって、高温環境下でも高い信頼性を持つ記憶装置１００を得ることができる。
　回路ＮＭＣは、一対のメモリセル（回路ＭＣ１、回路ＭＣ２）を備えることで相補データを保持することができ、また、トランジスタＴｒ１、トランジスタＴｒ２をＯＳトランジスタとすることで、相補データを長時間保持することができる。回路ＮＭＣが相補データを保持していることで、回路ＮＭＣで保持している相補データを読み出すときには、ＳＭＣ１０は差動増幅回路として機能することができる。このため、回路ＭＣ１の容量素子Ｃ１が保持している電圧と、回路ＭＣ２の容量素子Ｃ２が保持している電圧との電圧差が小さくとも、信頼性の高い読み出し動作ができる。また、回路ＮＭＣはＤＲＡＭのメモリセルと同様に、高速な読み出し動作、および高速な書き込み動作が可能である。
　なお、ＮＶＭ２０が有するトランジスタＴｒ１およびトランジスタＴｒ２は、場合によって第２ゲートを省略してもよい。トランジスタＴｒ１およびトランジスタＴｒ２が第２ゲートを有さないことで、記憶装置１００は製造工程を簡略化することができる。また、図３に示す電圧生成回路１２７も省略することができる。
　また、第２ゲートを設けないトランジスタＴｒ１及びトランジスタＴｒ２としては、ＯＳトランジスタ以外では、例えば、Ｓｉトランジスタとすることができる。Ｓｉトランジスタは、ＯＳトランジスタよりもオン電流を高くすることができるため、ＭＣ１、ＭＣ２へのデータの書き込み、また、回路ＭＣ１、回路ＭＣ２からのデータの読み出しを高速に行うことができる。
＜ＬＰＣ３０＞
　ＬＰＣ３０は、配線ＰＣＬおよび配線ＶＰＣと電気的に接続されている。配線ＰＣＬは、配線ＬＢＬ、配線ＬＢＬＢのプリチャージ動作制御用の信号を供給するための信号線である。配線ＶＰＣはプリチャージ電圧を供給するための電源線である。ＬＰＣ３０は、トランジスタＴｅｑ１、トランジスタＴｐｃ１、トランジスタＴｐｃ２を有する。トランジスタＴｅｑ１、トランジスタＴｐｃ１、トランジスタＴｐｃ２のゲートは配線ＰＣＬに電気的に接続されている。トランジスタＴｅｑ１は配線ＬＢＬと配線ＬＢＬＢと間の導通状態を制御する。トランジスタＴｐｃ１は配線ＬＢＬと配線ＶＰＣと間の導通状態を制御する。トランジスタＴｐｃ２は配線ＬＢＬＢと配線ＶＰＣと間の導通状態を制御する。
　図４の例では、トランジスタＴｅｑ１、トランジスタＴｐｃ１、トランジスタＴｐｃ２はｎチャネル型トランジスタであるが、これらをｐチャネル型トランジスタとしてもよい。あるいは、ＬＰＣ３０にトランジスタＴｅｑ１を設けなくてもよい。この場合、トランジスタＴｐｃ１、トランジスタＴｐｃ２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタの何れでもよい。あるいは、ＬＰＣ３０をトランジスタＴｅｑ１のみで構成することもできる。この場合もトランジスタＴｅｑ１はｎチャネル型トランジスタでも、ｐチャネル型トランジスタでもよい。トランジスタＴｅｑ１でなるＬＰＣ３０は、配線ＬＢＬと配線ＬＢＬＢとの電位を平滑化することで、配線ＬＢＬと配線ＬＢＬＢのプリチャージを行う。
　トランジスタＴｅｑ１、トランジスタＴｐｃ１、トランジスタＴｐｃ２としては、例えば、Ｓｉトランジスタを適用することができる。
　周辺回路１１１は、メモリセルアレイ１１０に設けられる各種の電源線（配線ＶＨＨ、配線ＶＬＬ、配線ＶＰＣ）への電位を供給する機能を有する。そのため、ＰＳＷ１４１がオフとなって、周辺回路１１１へのＶＤＤの供給が停止すると、これら電源線への電位の供給も停止することとなる。
　図４のメモリセル１３０は、スタンバイ状態において、ＳＭＣ１０を流れるリーク電流の増大により、スタティック電力が増大する。スタティック電力を削減するためには配線ＶＨＨにＶＤＤよりも低い電圧を供給すればよいが、配線ＶＨＨに新たな電圧を供給する場合、その電圧を生成するための回路（電圧生成回路）を新たに設ける必要があり、面積オーバーヘッドの増大を引き起こしてしまう。なお、ここでいうスタンバイ状態とは、メモリセル１３０における全てのワード線（配線ＷＬおよび配線ＮＷＬ＿０乃至配線ＮＷＬ＿［ｎ−１］）が非選択の状態にあることをいう。
　上記問題を解決するために、メモリセル１３０のスタンバイ状態において、配線ＶＬＬにＧＮＤを供給し、配線ＶＨＨにプリチャージ電圧を供給することが好ましい。プリチャージ電圧はＶＤＤよりも低い。また、プリチャージ電圧はＬＰＣ３０にも用いられるため、新たな電圧生成回路を設ける必要もない。また、配線ＶＬＬにプリチャージ電圧を供給し、配線ＶＨＨにＶＤＤを供給してもよい。配線ＶＨＨまたは配線ＶＬＬの一方にプリチャージ電圧を供給することで、記憶装置１００はスタティック電力を削減することができる。
＜＜記憶装置１００の動作例＞＞
　図５のタイミングチャートを用いて、記憶装置１００の動作例を説明する。この例では、ホスト装置がタスクを処理している間のアクセス対象は、ＳＭＣ１０のみとなる。タスクが終了したら、データをＳＭＣ１０からＮＶＭ２０に転送し、ＮＶＭ２０の何れか１つの回路ＮＭＣにデータを書き込む（ストア動作）。また、別のタスクを実行する場合は、データをＮＶＭ２０の何れか１つの回路ＮＭＣからＳＭＣ１０に転送する（ロード動作）。ここでは、データの転送先および転送元が回路ＮＭＣ［１］であるとして、記憶装置１００の動作例を説明する。
　図５に記載されている時刻ｔ１乃至時刻ｔ８は、各動作のタイミングを表している。配線ＶＤＤＭは、記憶装置１００に設けられたＶＤＤ供給用の電源線である。ＰＳＷ１４１によって、配線ＶＤＤＭへのＶＤＤの供給が制御される。また、配線ＶＨＨ、配線ＶＬＬ等において、太い破線で表されている波形は、電位が不確定であることを示している。また、配線ＶＤＤＭ等の低レベル（Ｌレベル）はＧＮＤである。配線ＰＣＬ、配線ＷＬの高レベル（Ｈレベル）はＶＤＤであり、配線ＮＷＬ＿０乃至配線ＮＷＬ＿［ｎ−１］の高レベルはＶＨＭである。
　なお、配線ＮＷＬ＿０乃至配線ＮＷＬ＿［ｎ−１］の高レベルがＶＨＭであるのは、トランジスタＴｒ１、トランジスタＴｒ２のしきい値電圧がトランジスタＴａｃ１等の他のトランジスタよりも高い場合を想定しているからである。配線ＮＷＬ＿０乃至配線ＮＷＬ＿［ｎ−１］にＶＤＤを印加することで、ＮＶＭ２０のデータの書き込みおよび読み出しが可能であれば、配線ＮＷＬ＿０乃至配線ＮＷＬ＿［ｎ−１］の高レベルをＶＤＤとすることができる。この場合、記憶装置１００にＰＳＷ１４２は設けなくてもよい（図３参照）。
＜パワーゲーティング＞
　まず、記憶装置１００のパワーゲーティング動作について説明する。時刻ｔ１より前において、記憶装置１００は、ＶＤＤの供給が遮断されている電源オフ状態である。時刻ｔ１以降は、記憶装置１００は、ＶＤＤが供給されている電源オン状態である。
　時刻ｔ１より前において、記憶装置１００はＰＳＷ１４１をオフにし、電源オフの状態になっている。配線ＶＤＤＭはＧＮＤとなっている。また、ＰＳＷ１４１をオフにすると周辺回路１１１へのＶＤＤの供給も遮断されるため、配線ＷＬ、配線ＮＷＬ＿０乃至配線ＮＷＬ＿［ｎ−１］、配線ＰＣＬ、配線ＶＰＣもＧＮＤとなっている。
　時刻ｔ１においてＰＳＷ１４１がオンとなると、配線ＶＤＤＭが充電され、やがて、その電位はＶＤＤまで上昇する。時刻ｔ１乃至時刻ｔ２が電源復帰に要する時間である。なお、図５のタイミングチャートにおいて、ＰＳＷ１４２は、ＰＳＷ１４１のオン・オフと連動して、オン・オフすればよい。
＜初期化、ロード＞
　電源がｔ２乃至時刻ｔ４では、記憶装置１００を初期状態にする初期化動作が行われる。時刻ｔ２乃至時刻ｔ３の動作は、ビット線対およびローカルビット線対のプリチャージが行われる。具体的には、配線ＶＰＣ、配線ＶＨＨおよび配線ＶＬＬはＶＤＤ／２とされる。ビット線対（配線ＢＬ、配線ＢＬＢ）およびローカルビット線対（配線ＬＢＬ、配線ＬＢＬＢ）はそれぞれプリチャージされ、ＶＤＤ／２とする。ビット線対のプリチャージは列ドライバ１２４によって行われ、ローカルビット線対のプリチャージはＬＰＣ３０によって行われる。配線ＰＣＬを高レベル（Ｈレベル）にすることで、トランジスタＴｅｑ１、トランジスタＴｐｃ１、トランジスタＴｐｃ２がオンとなり、配線ＬＢＬ、配線ＬＢＬＢのプリチャージと電位の平滑化が行われる。
　時刻ｔ３乃至時刻ｔ４では、記憶装置１００はロード動作を行っている。ＳＭＣ１０に、ＮＶＭ２０の回路ＮＭＣ［１］からデータをロードする。ここでは、回路ＮＭＣ［１］はデータＤＢ１を記憶していることとする。配線ＰＣＬをＬレベルにして、配線ＬＢＬ、配線ＬＢＬＢを浮遊状態にする。次に、配線ＮＷＬ＿１をＨレベルにして、回路ＭＣ１［１］のトランジスタＴｒ１、および回路ＭＣ２［１］のトランジスタＴｒ２をオンにする。配線ＬＢＬ、配線ＬＢＬＢにはデータＤＢ１が書き込まれる。配線ＮＷＬ＿１をＨレベルにした後、配線ＶＨＨをＶＤＤにし、配線ＶＬＬをＧＮＤにして、ＳＭＣ１０をアクティブにする。ＳＭＣ１０によって、配線ＬＢＬ、配線ＬＢＬＢに書き込まれたデータＤＢ１が増幅され、保持される。ＭＣ１［１］が”１”を保持している場合、配線ＬＢＬはＶＤＤとなり、配線ＬＢＬＢはＧＮＤとなる。配線ＮＷＬ＿１を一定期間Ｈレベルにした後、Ｌレベルにすることで、ロード動作が終了する。
＜書き込み＞
　時刻ｔ４乃至時刻ｔ５では、記憶装置１００はデータ書き込み動作を行っている。ここでは、ＳＭＣ１０に書き込むデータをデータＤＢ２とする。書き込みアクセスがあると、列ドライバ１２４によって、データＤＢ２がビット線対に書き込まれる。ここで、配線ＢＬがＶＤＤであれば、配線ＢＬＢはＧＮＤである。行デコーダ１２１によって行アドレスがデコードされ、行ドライバ１２３によって行アドレスが指定する行の配線ＷＬがＨレベルとなる。これにより、トランジスタＴａｃ１、トランジスタＴａｃ２がオンとなり、ローカルビット線対にデータＤＢ２が書き込まれる。配線ＷＬを一定期間Ｈレベルにした後、Ｌレベルにする。配線ＷＬをＬレベルにした後、列ドライバ１２４は、ビット線対をＶＤＤ／２にプリチャージし、しかる後に浮遊状態にする。以上で、書き込み動作は終了する。
＜読み出し＞
　時刻ｔ５乃至時刻ｔ６では、記憶装置１００はデータ読み出し動作を行っている。読み出しアクセスがあると、行デコーダ１２１によって行アドレスがデコードされ、行ドライバ１２３によって行アドレスが指定する行の配線ＷＬがＨレベルとなる。これにより、トランジスタＴａｃ１、トランジスタＴａｃ２はオンとなり、ローカルビット線対のデータＤＢ２が、ビット線対に書き込まれる。ビット線対に書き込まれたデータＤＢ２は、列ドライバ１２４によって読み出される。配線ＷＬを一定期間Ｈレベルにした後、Ｌレベルにする。配線ＷＬをＬレベルにした後、ビット線対は、列ドライバ１２４によって、ＶＤＤ／２にプリチャージされた後、浮遊状態とされる。以上で、データ読み出し動作は終了する。
＜スタンバイ＞
　時刻ｔ６乃至時刻ｔ７では、記憶装置１００は、ホスト装置からアクセス要求がないスタンバイ状態にある。このときＳＭＣ１０をアクティブにしておくことで、記憶装置１００は次のアクセス要求に対して素早く対応することができる。また、このとき配線ＶＨＨをＶＤＤからＶＤＤ／２に下げることで、記憶装置１００はＳＭＣ１０のスタティック電力を下げることができる。図５において、記憶装置１００は、配線ＶＨＨをＶＤＤ／２、配線ＶＬＬをＧＮＤにすることでスタティック電力を下げているが、配線ＶＨＨをＶＤＤ、配線ＶＬＬをＶＤＤ／２にすることでスタティック電力を下げてもよい。
　なお、本実施の形態ではプリチャージ電圧をＶＤＤ／２としているがこれに限定されない。プリチャージ電圧の値は、ＧＮＤより大きくＶＤＤより小さい範囲で選ぶことができる。
　なお、上述のスタティック電力を下げる動作は、メモリセル１３０ごとに行ってもよい。つまり、記憶装置１００の中で、アクセス要求があるメモリセル１３０と、スタンバイ状態にあるメモリセル１３０が混在する場合、スタンバイ状態にあるメモリセル１３０に対してのみ、上述のスタティック電力を下げる動作を行ってもよい。
＜ストア＞
　時刻ｔ７乃至時刻ｔ８では、記憶装置１００はデータのストア動作を行っている。記憶装置１００がホスト装置から別のタスクを実行する命令、あるいはタスクを終了させる命令を受けると、記憶装置１００はストア動作を行う。まず、配線ＶＨＨをＶＤＤに戻し、配線ＮＷＬ＿１をＨレベルにする。ローカルビット線対に書き込まれているデータＤＢ２は、回路ＮＭＣ［１］に書き込まれる。ここで、配線ＬＢＬがＶＤＤであれば、ＭＣ１［１］は”１”を保持し、ＭＣ２［１］は”０”を保持することとなる。
　配線ＮＷＬ＿１を一定期間Ｈレベルにした後、Ｌレベルにする。これでストア動作が終了する。次に、記憶装置１００は、配線ＶＨＨをＶＤＤ／２にしてホスト装置からの命令を待つ。その後、ホスト装置のアクセス要求に従って、記憶装置１００はデータの読み出し動作、またはデータ書き込み動作を行う。
＜＜メモリセルの変形例＞＞
　図６に示すＮＶＭ２１は、ｎ個の回路ＮＭＣ２を有するメモリ回路である。回路ＮＭＣ２は、回路ＭＣ３と回路ＭＣ４を有する。回路ＭＣ３は回路ＭＣ１の変形例であり、トランジスタＴｒ１の代わりに、トランジスタＴｒ３が設けられている。回路ＭＣ４は回路ＭＣ２の変形例であり、トランジスタＴｒ２の代わりに、トランジスタＴｒ４が設けられている。
　トランジスタＴｒ３には第２ゲートが設けられ、第２ゲートと第１ゲートとが電気的に接続されている。同様に、トランジスタＴｒ４には第２ゲートが設けられ、第２ゲートと第１ゲートとが電気的に接続されている。第２ゲートと第１ゲートを電気的に接続することで、トランジスタＴｒ３、トランジスタＴｒ４のオン電流を向上させることができる。
＜＜メモリセルアレイのデバイス構造＞＞
　記憶装置１００において、ＮＶＭ２０のトランジスタＴｒ１、トランジスタＴｒ２はＯＳトランジスタとし、他のトランジスタは、例えば、Ｓｉトランジスタ等とすることができる。この場合、メモリセルアレイ１１０を、Ｓｉトランジスタで構成される回路上に、ＯＳトランジスタで構成される回路が積層されているデバイス構造とすることができる。図７に、メモリセルアレイ１１０のデバイス構造例を模式的に示す。
＜メモリセルアレイ＞
　図７の例では、メモリセルアレイ１１０Ａ上に、メモリセルアレイ１１０Ｂが積層されている。メモリセルアレイ１１０ＡにはＳＭＣ１０およびＬＰＣ３０がマトリクス状に設けられている。メモリセルアレイ１１０ＢにはＮＶＭ２０がマトリクス状に設けられている。メモリセルアレイ１１０Ａは応答速度が速いメモリ部Ａを構成し、メモリセルアレイ１１０Ｂはデータの長期貯蔵用のメモリ部Ｂを構成する。メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、記憶装置１００の大容量化と小型化を効果的に行える。
＜ツインセル型＞
　メモリセル１３０の１つに着目すると、ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に、ＮＶＭ２０が形成されている。図８は、メモリセル１３０のデバイス構造例を模式的に示す回路図である。図８には、ＮＶＭ２０が８ビットの相補データを記憶する回路構成である例を示している。よって、ＮＶＭ２０は回路ＮＭＣ［０］乃至回路ＮＭＣ［７］を有する。ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に、回路ＮＭＣ［０］乃至回路ＮＭＣ［７］が設けられている。なお、これまでに説明したメモリセル１３０の構成（１本の配線ＮＷＬに２つの相補的なメモリセル（回路ＭＣ１および回路ＭＣ２）が接続された構成）をツインセル型と呼ぶことにする。
　なお、メモリセル１３０において、回路ＮＭＣの数は８の倍数であることが好ましい。すなわち、ＮＶＭ２０が保持できるデータのビット数は、８の倍数であることが好ましい。回路ＮＭＣを８の倍数とすることで、メモリセル１３０は、例えば１バイト（８ビット）、１ワード（３２ビット）、ハーフワード（１６ビット）など、それぞれの単位ごとにデータを扱うことができる。
　ＯＳトランジスタ上に、ＯＳトランジスタを積層することが可能である。よって、メモリセルアレイ１１０Ｂを２層以上回路が積層されているデバイス構造とすることができる。図９には、メモリセルアレイ１１０Ｂが２層構造である場合のメモリセル１３０のデバイス構造例を示す。ここでもＮＶＭ２０は回路ＮＭＣ［０］乃至回路ＮＭＣ［７］を有する。ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に回路ＮＭＣ［０］乃至回路ＮＭＣ［３］が積層され、回路ＮＭＣ［０］乃至回路ＮＭＣ［３］が形成されている領域上に回路ＮＭＣ［４］乃至回路ＮＭＣ［７］が積層されている。
　メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、メモリセルアレイ１１０の大容量化と小型化が可能となる。例えば、メモリセル１３０が図８のデバイス構造である場合、メモリセルアレイ１１０のビット当たりの面積は１つの回路ＮＭＣの面積となる。つまり、ビット当たりの面積は、２個のトランジスタと２個の容量素子が設けられる領域の面積である。また、メモリセル１３０が図９のデバイス構造である場合、メモリセルアレイ１１０のビット当たりの面積は、図８の例の１／２となる。このように、ＳＭＣ１０上にＮＶＭ２０を積層して設けることで、ＣＭＯＳ型ＳＲＡＭのメモリセルと比較して、メモリセル１３０のビット当たりの面積は小さくなる。
　ＮＶＭ２０で構成されるメモリセルアレイ１１０Ｂはフラッシュメモリ、ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）、ＰＲＡＭ（相変化ランダムアクセスメモリ）などの他の不揮発性メモリと比較して、ＣＭＯＳ回路との親和性に非常に優れている。フラッシュメモリは駆動に高電圧が必要である。ＭＲＡＭ、ＰＲＡＭは電流駆動型メモリであるため、電流駆動用の素子や回路が必要となる。これに対して、ＮＶＭ２０は、トランジスタＴｒ１、トランジスタＴｒ２のオン、オフを制御すること動作する。つまり、ＮＶＭ２０はＣＭＯＳ回路と同じように電圧駆動型のトランジスタで構成される回路であり、また、低電圧で駆動することができる。そのため、１つのチップにプロセッサと記憶装置１００とを組み込むことが容易である。また、記憶装置１００は、性能を低下させずに、ビット当たりの面積を低減することができる。また、記憶装置１００は消費電力を低減することができる。また、記憶装置１００は電源オフ状態でもデータを記憶することが可能であるので、記憶装置１００のパワーゲーティングが可能である。
　ＳＲＡＭは高速であるため、標準的なプロセッサのオンチップ・キャッシュメモリに使用されている。ＳＲＡＭは待機時でも電力を消費してしまうということ、また大容量化が難しいという短所がある。例えば、モバイル機器用のプロセッサでは、オンチップ・キャッシュメモリの待機時の消費電力がプロセッサ全体の平均消費電力に占める割合の８０％に達するといわれている。これに対して、記憶装置１００は、読み出し、書き込みが速いというＳＲＡＭの長所を生かしつつ、ＳＲＡＭの短所が解消されているＲＡＭである。そのため、オンチップ・キャッシュメモリに記憶装置１００を適用することは、プロセッサ全体の消費電力の低減に有用である。記憶装置１００はビット当たりの面積が小さいため、大容量化が容易であるので、例えば、レベル２やレベル３などのキャッシュメモリに好適である。
＜折り返し型＞
　その他のメモリセルのレイアウト方式として、折り返し型と開放型がある。図１０はメモリセル１３０に折り返し型を適用した例である。図８に示すツインセル型のメモリセル１３０において、回路ＮＭＣは２つのトランジスタと２つの容量素子で構成されているが、図１０の折り返し型のメモリセル１３０において、回路ＮＭＣは１つのトランジスタと１つの容量素子で構成されている。折り返し型のメモリセル１３０において、回路ＮＭＣは配線ＬＢＬに接続されるものと、配線ＬＢＬＢに接続されるものに分類される。折り返し型を適用することで、メモリセル１３０は、配線ＮＷＬの電位の変化によって、配線ＬＢＬまたは配線ＬＢＬＢに出力されるノイズを低減することができる。
＜開放型＞
　図１１はメモリセル１３０に開放型を適用した例である。図１１に示す開放型のメモリセル１３０において、回路ＮＭＣは１つのトランジスタと１つの容量素子で構成されている。図１１において、１つの配線ＮＷＬに２つの回路ＮＭＣが接続されているように見えるが、２つの回路ＮＭＣのうち１つは隣り合うメモリセル１３０に接続されたものである。開放型のメモリセル１３０において、回路ＮＭＣは配線ＬＢＬに接続されるものと、配線ＬＢＬＢに接続されるものに分類される。開放型は回路ＮＭＣを高集積化することが可能で、ツインセル型や折り返し型に比べて、記憶装置１００が記憶できるデータの容量を大きくすることができる。
　ツインセル型のメモリセル１３０は、２つの容量素子に保持された相補データを１ビットとして扱ったが、上記折り返し型と開放型のメモリセル１３０は、１つの容量素子に保持されたデータを１ビットとして扱う。それ以外において、折り返し型と開放型の動作は、ツインセル型の動作の説明を参酌することができる。
　折り返し型と開放型においても、ツインセル型と同様、スタンバイ状態において、配線ＶＬＬにＧＮＤを供給し配線ＶＨＨにプリチャージ電圧を供給する（または、配線ＶＬＬにプリチャージ電圧を供給し配線ＶＨＨにＶＤＤを供給する）ことが好ましい。そうすることで、記憶装置１００はスタティック電力を削減することができる。
＜＜電圧保持回路、電圧生成回路＞＞
　次に、電圧保持回路１２８および電圧生成回路１２７について図１２および図１３を用いて説明を行う。
　図１２は、ＮＶＭ２０と、ＮＶＭ２０に接続された電圧保持回路１２８と、電圧保持回路１２８に接続された電圧生成回路１２７を示している。
　電圧保持回路１２８は、トランジスタＯＳ１および容量素子Ｃ０を有する。トランジスタＯＳ１の第１端子は、トランジスタＯＳ１の第１ゲート、トランジスタＯＳ１の第２ゲート、容量素子Ｃ０の第１端子及び配線ＢＧＬに電気的に接続されている。トランジスタＯＳ１の第２端子は電圧生成回路１２７に電気的に接続され電圧ＶＢＧを与えられる。なお、以降の説明において、トランジスタＯＳ１はｎチャネル型トランジスタとして説明を行う。
　電圧保持回路１２８は、トランジスタＴｒ１、トランジスタＴｒ２の第２ゲートに電位を書き込み、さらにそれを保持する機能を有する。例えば、電圧保持回路１２８がトランジスタＴｒ１、トランジスタＴｒ２の第２ゲートに負電位を書き込んだ場合、トランジスタＴｒ１、トランジスタＴｒ２の第２ゲートの負電位が保持されている間、トランジスタＴｒ１、トランジスタＴｒ２はＶｔｈを高く保つことができる。トランジスタＴｒ１、トランジスタＴｒ２はＶｔｈを高く保つことで、ノーマリーオンを防ぐことができ、記憶装置１００の消費電力を下げることができる。
　トランジスタＯＳ１において、第１ゲートおよび第２ゲートは半導体層を間に介して互いに重なる領域を有することが好ましい。また、トランジスタＯＳ１は上述のＯＳトランジスタを用いることが好ましい。トランジスタＯＳ１にＯＳトランジスタを用いることでＶＧＳ＝０Ｖにおけるドレイン電流（以降、カットオフ電流と呼ぶ）を十分に小さくすることができ、電圧保持回路１２８は配線ＢＧＬに与えられた負電位を長期間保持することができる。
　トランジスタＯＳ１のチャネル長は、トランジスタＴｒ１およびトランジスタＴｒ２のチャネル長よりも長いことが好ましい。例えば、トランジスタＴｒ１およびトランジスタＴｒ２のチャネル長を１μｍ未満とした場合、トランジスタＯＳ１のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。
　トランジスタＯＳ１のチャネル長を長くすることで、トランジスタＯＳ１は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタＯＳ１はソースとドレイン間の耐圧を高くすることができる。トランジスタＯＳ１のソースとドレイン間の耐圧が高いと、高電圧を生成する電圧生成回路１２７と、トランジスタＯＳ１との接続を容易にすることができて好ましい。
　トランジスタＯＳ１は、メモリセルのように高い集積度が要求される回路に用いられるため、トランジスタＴｒ１およびトランジスタＴｒ２のチャネル長は短い方が好ましい。一方で、電圧保持回路１２８はメモリセルの外に形成するため、トランジスタＯＳ１のチャネル長は長くても問題にならない。また、トランジスタのチャネル長を長くすると、トランジスタのオン電流が低下するが、トランジスタＯＳ１は、主にオフ状態で使用されることが多いため、高いオン電流は要求されない。
　電圧生成回路１２７は負電位（ＶＢＧ）を生成する機能を有する。図１３に示す回路図は電圧生成回路１２７の例を示している。これらの回路は降圧型のチャージポンプであり、入力端子ＩＮにＧＮＤが入力され、出力端子ＯＵＴからＶＢＧが出力される。ここでは、一例として、チャージポンプ回路の基本回路の段数は４段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。
　図１３Ａに示す電圧生成回路１２７ａは、トランジスタＭ２１乃至トランジスタＭ２４、および容量素子Ｃ２１乃至容量素子Ｃ２４を有する。以降、トランジスタＭ２１乃至トランジスタＭ２４はｎチャネル型トランジスタとして説明を行う。
　トランジスタＭ２１乃至トランジスタＭ２４は、入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されており、それぞれのゲートと第１端子がダイオードとして機能するように接続されている。トランジスタＭ２１乃至トランジスタＭ２４のゲートは、それぞれ、容量素子Ｃ２１乃至容量素子Ｃ２４が接続されている。
　奇数段の容量素子Ｃ２１、容量素子Ｃ２３の第１電極には、信号ＣＬＫが入力され、偶数段の容量素子Ｃ２２、容量素子Ｃ２４の第１電極には、信号ＣＬＫＢが入力される。信号ＣＬＫＢは、信号ＣＬＫの位相を反転した反転クロック信号である。
　電圧生成回路１２７ａは、入力端子ＩＮに入力されたＧＮＤを降圧し、ＶＢＧを生成する機能を有する。電圧生成回路１２７ａは、信号ＣＬＫ、信号ＣＬＫＢの供給のみで、負電位を生成することができる。
　上述したトランジスタＭ２１乃至トランジスタＭ２４は、ＯＳトランジスタで形成してもよい。ＯＳトランジスタを用いることで、ダイオード接続されたトランジスタＭ２１乃至トランジスタＭ２４の逆方向電流が低減できて好ましい。
　図１３Ｂに示す電圧生成回路１２７ｂは、ｐチャネル型トランジスタであるトランジスタＭ３１乃至トランジスタＭ３４で構成されている。その他の構成要素については、電圧生成回路１２７ａの説明を援用する。
　以上、本発明の一形態である記憶装置１００は、上述の構成を用いることで、消費電力を低減し、回路面積を小さくすることができる。
　なお、本発明の一態様は、上述の構成を適用した記憶装置１００に限定されない。例えば、図３の記憶装置１００のメモリセル１３０として、図１４に示すメモリセル１３０Ａを用いてもよい。メモリセル１３０Ａは、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｓｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）（登録商標）と呼ばれるＲＡＭの一例であって、ゲインセル型のメモリセルである。
　メモリセル１３０Ａは、配線ＮＷＬ、配線ＲＷＬ、配線ＷＢＬ、配線ＲＢＬ、配線ＳＬに電気的に接続されている。メモリセル１３０Ａは、メモリセル１３０と回路構成が異なるため、図３に図示されている配線と、図１４に図示されている配線と、は互いに機能が異なる場合がある。
　メモリセル１３０Ａは、回路ＭＣ５を有する。回路ＭＣ５は、トランジスタＴｒ５と、トランジスタＴｒ６と、容量素子Ｃ３と、を有する。トランジスタＴｒ５の第１端子は、トランジスタＴｒ６のゲートと、容量素子Ｃ３の第１端子と、に電気的に接続されている。トランジスタＴｒ５の第２端子は、配線ＷＢＬに電気的に接続され、トランジスタＴｒ５のゲートは、配線ＮＷＬに電気的に接続されている。トランジスタＴｒ６の第１端子は、配線ＳＬに電気的に接続され、トランジスタＴｒ６の第２端子は、配線ＲＢＬに電気的に接続されている。容量素子Ｃ３の第２端子は、配線ＲＷＬに電気的に接続されている。
　配線ＮＷＬは、書き込みワード線としての機能を有する。配線ＮＷＬに高レベル電位、又は低レベル電位が与えられることによって、トランジスタＴｒ５のオン状態・オフ状態の切り替えを行うことができる。また、配線ＮＷＬは、一例として行ドライバ１２３に電気的に接続することができる。このとき、この行ドライバ１２３は、書き込み用の行ドライバとすることが好ましい。
　配線ＲＷＬは、読み出しワード線としての機能を有する。また、配線ＲＷＬは、一例として行ドライバ１２３に電気的に接続することができる。このとき、この行ドライバ１２３は、読み出し用の行ドライバとすることが好ましい。
　配線ＷＢＬは、書き込みビット線としての機能を有する。また、配線ＷＢＬは、一例として、列ドライバ１２４に電気的に接続することができる。このとき、この列ドライバ１２４は、書き込み用の列ドライバとすることが好ましい。
　配線ＲＢＬは、読み出しビット線としての機能を有する。また、配線ＲＢＬは、一例として、列ドライバ１２４に電気的に接続することができる。このとき、この列ドライバ１２４は、読み出し用の列ドライバとすることが好ましい。
　配線ＳＬは、電圧を供給する機能を有する配線として機能する。
　次に、書き込み動作の一例について説明する。回路ＭＣ５にデータを書き込むとき、初めに配線ＮＷＬに高レベル電位を入力して、トランジスタＴｒ５をオン状態にする。また、配線ＲＷＬに高レベル電位を入力して、容量素子Ｃ３の第２端子の電位を高レベル電位にする。次に、配線ＷＢＬから、トランジスタＴｒ５の第１端子−第２端子間を介して、回路ＭＣ５に書き込まれるデータに応じた電位が、容量素子Ｃ３の第１端子に書き込まれる。その後、配線ＮＷＬに低レベル電位を入力して、トランジスタＴｒ５をオフ状態にする。そして、配線ＲＷＬに低レベル電位を入力して、容量素子Ｃ３の第２端子の電位を低レベル電位にする。このとき、容量素子Ｃ３の第１端子は、フローティング状態となっているため、容量素子Ｃ３の第２端子の電位が低下することで、容量素子Ｃ３の第１端子の電位も低下する。
　次に、読み出し動作の一例について説明する。回路ＭＣ５にデータを読み出すとき、初めに、配線ＳＬに定電位を与える。当該定電位としては、低レベル電位、接地電位などとすることができる。特に、トランジスタＴｒ６のゲート−ソース電圧がしきい値電圧以下となるように、配線ＳＬの定電位を決めることが好ましい。次に、配線ＲＢＬの電位を高レベル電位にプリチャージする。そして、配線ＲＷＬの電位を低レベル電位から高レベル電位に変化させることによって、容量素子Ｃ３の第１端子の電位が上がるため、トランジスタＴｒ６のゲートの電位も上がる。このとき、トランジスタＴｒ６のゲート−ソース電圧がしきい値電圧よりも高くなった場合、トランジスタＴｒ６はオン状態となる。そして、トランジスタＴｒ６はオン状態になるため、配線ＲＢＬと配線ＳＬとの間は導通状態となる。ここで、配線ＲＢＬは高レベル電位にプリチャージされているため、配線ＲＢＬの電位は、トランジスタＴｒ６がオフ状態になるまで低下する。配線ＲＢＬの電位は、最終的には、容量素子Ｃ３の電位に応じて決まるため、このとき、配線ＲＢＬの電位を読み出すことによって、回路ＭＣ５に書き込まれたデータを読み出すことができる。
　上記の通り、図３の記憶装置１００は、メモリセル１３０として、図１４に示したメモリセル１３０Ａを用いることができる。メモリセル１３０Ａには、メモリセル１３０と異なって、ＳＭＣ１０のインバータが設けられていないため、メモリセル１３０Ａは、メモリセル１３０と比較して、消費電力を低減し、回路面積を小さくすることができる場合がある。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した記憶装置の構成例、及び当該記憶装置に適用可能なトランジスタの構成例について説明する。
　図１５は、半導体基板３１１に設けられた回路を有する素子層４１１上に、メモリユニット４７０（メモリユニット４７０［１］乃至メモリユニット４７０［ｍ］（ｍは２以上の自然数とする））が積層して設けられた半導体装置の例を示す図である。図１５では、素子層４１１と、素子層４１１上にメモリユニット４７０が複数積層されており、複数のメモリユニット４７０には、それぞれに対応するトランジスタ層４１３（トランジスタ層４１３［１］乃至トランジスタ層４１３［ｍ］）と、各トランジスタ層４１３上の、複数のメモリデバイス層４１５（メモリデバイス層４１５［１］乃至メモリデバイス層４１５［ｎ］（ｎは２以上の自然数とする））が設けられる例を示している。なお、各メモリユニット４７０では、トランジスタ層４１３上にメモリデバイス層４１５が設けられる例を示しているが、本実施の形態ではこれに限定されない。複数のメモリデバイス層４１５上にトランジスタ層４１３を設けてもよいし、トランジスタ層４１３の上下にメモリデバイス層４１５が設けられてもよい。
　素子層４１１は、半導体基板３１１に設けられたトランジスタ３００を有し、半導体装置の回路（周辺回路と呼ぶ場合がある）として機能することができる。回路の例としては、上記の実施の形態で説明した、図３の記憶装置１００に適用できる、ＮＶＭ２０、ＬＰＣ３０などとすることができる。また、別の回路の例としては、行デコーダ１２１、列デコーダ１２２、行ドライバ１２３、列ドライバ１２４、入力回路１２５、および出力回路１２６などが挙げられる。
　トランジスタ層４１３は、トランジスタ２００Ｔを有し、各メモリユニット４７０を制御する回路として機能することができる。メモリデバイス層４１５は、メモリデバイス４２０を有する。本実施の形態に示すメモリデバイス４２０は、トランジスタ２００Ｍと容量２９２を有する。特に、メモリデバイス４２０は、例えば、上記実施の形態で説明した図３の記憶装置１００に適用できる、図４の回路ＮＭＣ［０］乃至回路ＮＭＣ［ｎ−１］の一とすることができる。また、回路ＮＭＣ［０］乃至回路ＮＭＣ［ｎ−１］に含まれる回路ＭＣ１及び回路ＭＣ２を図４に示す構成としたとき、図１５に図示しているトランジスタ２００Ｍは図４のトランジスタＴｒ１とし、図１５に図示している容量２９２は図４の容量素子Ｃ１とすることができる。
　なお、上記ｍの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｎの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｍとｎの積は、４以上２５６以下、好ましくは４以上１２８以下、さらに好ましくは４以上６４以下である。
　また、図１５は、メモリユニットに含まれるトランジスタ２００Ｔ、およびトランジスタ２００Ｍのチャネル長方向の断面図を示す。
　図１５に示すように、半導体基板３１１にトランジスタ３００が設けられ、トランジスタ３００上には、メモリユニット４７０が有するトランジスタ層４１３とメモリデバイス層４１５が設けられ、一つのメモリユニット４７０内でトランジスタ層４１３が有するトランジスタ２００Ｔと、メモリデバイス層４１５が有するメモリデバイス４２０は、複数の導電体４２４により電気的に接続され、トランジスタ３００と、各メモリユニット４７０におけるトランジスタ層４１３が有するトランジスタ２００Ｔは、導電体４２６により電気的に接続される。また、導電体４２６は、トランジスタ２００Ｔのソース、ドレイン、ゲートのいずれか一と電気的に接続する導電体４２８を介して、トランジスタ２００Ｔと電気的に接続することが好ましい。導電体４２４は、メモリデバイス層４１５の各層に設けられることが好ましい。また、導電体４２６は、トランジスタ層４１３、およびメモリデバイス層４１５の各層に設けられることが好ましい。
　また、詳細は後述するが、導電体４２４の側面、および導電体４２６の側面には、水または水素などの不純物や、酸素の透過を抑制する絶縁体を設けることが好ましい。このような絶縁体として、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。
　メモリデバイス４２０に含まれているトランジスタ２００Ｍは、トランジスタ層４１３が有するトランジスタ２００Ｔと同様の構造とすることができる。また、トランジスタ２００Ｔとトランジスタ２００Ｍをまとめてトランジスタ２００と称する。
　ここで、トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう）を含む半導体に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　酸化物半導体として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体として、酸化インジウム、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、又はＭ−Ｚｎ酸化物を用いてもよい。なお、インジウムの比率が高い組成の酸化物半導体とすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
　一方、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物および酸素欠損によって、その電気特性が変動し、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。
　そこで、不純物濃度、および欠陥準位密度が低減された酸化物半導体を用いるとよい。なお、本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。
　従って、酸化物半導体中の不純物濃度はできる限り低減されていることが好ましい。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、酸化物半導体に含まれる不純物としての水素は、酸化物半導体中に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を形成する場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）は、キャリアとなる電子を生成する場合がある。さらに、水素の一部が金属原子と結合する酸素と反応し、キャリアとなる電子を生成する場合がある。
　従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　従って、トランジスタ２００に用いる酸化物半導体は、水素などの不純物、および酸素欠損が低減された高純度真性な酸化物半導体を用いることが好ましい。
＜封止構造＞
　そこで、外部からの不純物混入を抑制するために、不純物の拡散を抑制する材料（以下、不純物に対するバリア性材料ともいう）を用いて、トランジスタ２００を封止するとよい。
　なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
　また、例えば、水素を捕獲、及び固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
　トランジスタ３００とトランジスタ２００の間には、バリア性を有する層として、絶縁体２１１、絶縁体２１２、及び絶縁体２１４が設けられることが好ましい。絶縁体２１１、絶縁体２１２、及び絶縁体２１４の少なくとも一つに水素などの不純物の拡散や透過を抑制する材料を用いることで、半導体基板３１１、トランジスタ３００などに含まれる水素や水等の不純物がトランジスタ２００に拡散することを抑制できる。また、絶縁体２１１、絶縁体２１２、及び絶縁体２１４の少なくとも一つに酸素の透過を抑制する材料を用いることで、トランジスタ２００のチャネル形成領域、またはトランジスタ層４１３に含まれる酸素が素子層４１１に拡散することを抑制できる。例えば、絶縁体２１１、および絶縁体２１２として水素や水などの不純物の透過を抑制する材料を用い、絶縁体２１４として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２１４として水素を吸い取り、吸蔵する特性を有する材料を用いることがさらに好ましい。絶縁体２１１、および絶縁体２１２として、例えば、窒化シリコン、窒化酸化シリコンなどの窒化物を用いることができる。絶縁体２１４として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物を用いることができる。特に、絶縁体２１４として、酸化アルミニウムを用いることが好ましい。
　また、トランジスタ層４１３およびメモリデバイス層４１５の側面、すなわちメモリユニット４７０の側面には絶縁体２８７が設けられることが好ましく、メモリユニット４７０の上面には絶縁体２８２が設けられることが好ましい。このとき絶縁体２８２は、絶縁体２８７と接することが好ましく、絶縁体２８７は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。絶縁体２８７、および絶縁体２８２として、絶縁体２１４に用いることができる材料を用いることが好ましい。
　また、絶縁体２８２、および絶縁体２８７を覆うように絶縁体２８３、および絶縁体２８４が設けられることが好ましく、絶縁体２８３は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。図１５では、絶縁体２８７が絶縁体２１４の側面、絶縁体２１２の側面、および絶縁体２１１の上面および側面と接し、絶縁体２８３が絶縁体２８７の側面及び上面、および絶縁体２１１の上面と接する例を示しているが、本実施の形態はこれに限らない。絶縁体２８７が絶縁体２１４の側面、および絶縁体２１２の上面および側面と接し、絶縁体２８３が絶縁体２８７の側面及び上面、および絶縁体２１２の上面と接していてもよい。絶縁体２８２、および絶縁体２８７として、絶縁体２１１、および絶縁体２１２に用いることができる材料を用いることが好ましい。
　上記の構造において、絶縁体２８７、および絶縁体２８２として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２８７、および絶縁体２８２として水素を捕獲、および固着する特性を有する材料を用いることがさらに好ましい。トランジスタ２００に近接する側に、水素を捕獲、および固着する機能を有する材料を用いることで、トランジスタ２００中、またはメモリユニット４７０中の水素は、絶縁体２１４、絶縁体２８７、および絶縁体２８２に、捕獲、および固着されるため、トランジスタ２００中の水素濃度を低減することができる。また、絶縁体２８３、および絶縁体２８４として水素や水などの不純物の透過を抑制する材料（水素や水などの不純物に対してバリア性を有する材料）を用いることが好ましい。
　以上に説明した構造を適用することにより、メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により囲われる。より具体的には、メモリユニット４７０は、絶縁体２１４、絶縁体２８７、および絶縁体２８２（第１の構造体と表記する場合がある）により囲われ、メモリユニット４７０、および第１の構造体は、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４（第２の構造体と表記する場合がある）により囲われる。また、このようにメモリユニット４７０を２層以上の複数の構造体により囲う構造を入れ子構造と呼ぶ場合がある。ここで、メモリユニット４７０が複数の構造体により囲われることを、メモリユニット４７０が複数の絶縁体により封止されると表記する場合がある。
　また、第２の構造体は、第１の構造体を介して、トランジスタ２００を封止する。従って、第２の構造体の外方に存在する水素は、第２の構造体により、第２の構造体の内部（トランジスタ２００側）への拡散が、抑制される。つまり、第１の構造体は、第２の構造体の内部構造に存在する水素を、効率よく捕獲し、固着することができる。
　上記構造として、具体的には、第１の構造体には酸化アルミニウムなどの金属酸化物を用い、第２の構造体には窒化シリコンなどの窒化物を用いることができる。より、具体的には、トランジスタ２００と、窒化シリコン膜との間に、酸化アルミニウム膜を配置するとよい。
　さらに、構造体に用いる材料は、成膜条件を適宜設定することにより、膜中の水素濃度を低減することができる。
　一般的に、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、被覆性が高い。一方で、ＣＶＤ法に用いる化合物ガスは、水素を含む場合が多く、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、水素の含有量が多い。
　従って、例えば、トランジスタ２００と近接する膜に、膜中の水素濃度が低減された膜（具体的にはスパッタリング法を用いて成膜した膜）を用いるとよい。一方で、不純物の拡散を抑制する膜として、被膜性が高い一方で膜中の水素濃度が比較的高い膜（具体的にはＣＶＤ法を用いて成膜した膜）を用いる場合、トランジスタ２００と、水素濃度が比較的高い一方で被膜性が高い膜との間に、水素を捕獲、および固着する機能を有し、かつ水素濃度が低減された膜を配置するとよい。
　つまり、トランジスタ２００に近接して配置する膜は、膜中の水素濃度が比較的低い膜を用いるとよい。一方で、膜中の水素濃度が比較的高い膜は、トランジスタ２００から遠隔して配置するとよい。
　上記構造として、具体的には、トランジスタ２００を、ＣＶＤ法を用いて成膜した窒化シリコンを用いて封止する場合、トランジスタ２００と、ＣＶＤ法を用いて成膜した窒化シリコン膜との間に、スパッタリング法を用いて成膜した酸化アルミニウム膜を配置するとよい。さらに好ましくは、ＣＶＤ法を用いて成膜した窒化シリコン膜と、スパッタリング法を用いて成膜した酸化アルミニウム膜との間に、スパッタリング法を用いて成膜した窒化シリコン膜を配置するとよい。
　なお、ＣＶＤ法を用いて成膜する場合、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いて成膜することで、成膜した膜に含まれる水素濃度を低減してもよい。
　また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間にも、絶縁体２８２、および絶縁体２１４が設けられることが好ましい。また、絶縁体２８２、および絶縁体２１４の間に絶縁体２９６が設けられることが好ましい。絶縁体２９６は、絶縁体２８３、および絶縁体２８４と同様の材料を用いることができる。または、酸化シリコン、酸化窒化シリコンを用いることができる。または、公知の絶縁性材料を用いてもよい。ここで、絶縁体２８２、絶縁体２９６、および絶縁体２１４は、トランジスタ２００を構成する要素であってもよい。絶縁体２８２、絶縁体２９６、および絶縁体２１４がトランジスタ２００の構成要素を兼ねることで、半導体装置の作製にかかる工程数を削減できるため好ましい。
　また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間に設けられる絶縁体２８２、絶縁体２９６、および絶縁体２１４それぞれの側面は、絶縁体２８７と接することが好ましい。このような構造とすることで、トランジスタ層４１３およびメモリデバイス層４１５は、それぞれ絶縁体２８２、絶縁体２９６、絶縁体２１４、絶縁体２８７、絶縁体２８３、および絶縁体２８４により囲われ、封止される。
　また、絶縁体２８４の周囲には、絶縁体２７４を設けてもよい。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１に埋め込むように導電体４３０を設けてもよい。導電体４３０は、トランジスタ３００、すなわち素子層４１１に含まれる回路と電気的に接続する。
　また、メモリデバイス層４１５では、容量２９２がトランジスタ２００Ｍと同じ層に形成されているため、メモリデバイス４２０の高さをトランジスタ２００Ｍと同程度にすることができ、各メモリデバイス層４１５の高さが過剰に大きくなるのを抑制することができる。これにより、比較的容易に、メモリデバイス層４１５の数を増やすことができる。例えば、トランジスタ層４１３、およびメモリデバイス層４１５からなる積層を１００層程度にしてもよい。
＜トランジスタ２００＞
　図１６Ａを用いて、トランジスタ層４１３が有するトランジスタ２００Ｔ、およびメモリデバイス４２０が有するトランジスタ２００Ｍに用いることができるトランジスタ２００について説明する。
　図１６Ａに示すように、トランジスタ２００は、絶縁体２１６と、導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２２２と、絶縁体２２４と、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、酸化物２４３（酸化物２４３ａ、および酸化物２４３ｂ）と、絶縁体２７２と、絶縁体２７３と、絶縁体２５０と、導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、を有する。
　また、絶縁体２１６、および導電体２０５は、絶縁体２１４上に設けられ、絶縁体２７３上には絶縁体２８０、および絶縁体２８２が設けられる。絶縁体２１４、絶縁体２８０、および絶縁体２８２は、トランジスタ２００の一部を構成しているとみなすことができる。
　絶縁体２８０は、過剰酸素領域を有することが好ましく、かつ加熱されることによって酸素を放出することが好ましい。加熱された絶縁体２８０が酸素を放出することによって、酸化物２３０ｃを介して、酸化物２３０ａ、及び酸化物２３０ｂに当該酸素を効率的に供給することができる。絶縁体２８０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、絶縁体２８０の形成した後の工程で、容易に過剰酸素領域を形成することができる場合があるため好ましい。また、絶縁体２８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
　また、本発明の一態様の半導体装置は、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）とを有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）を設けてもよい。また、絶縁体２８２上、および導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）が設けられる。
　また、導電体２４０ａおよび導電体２４０ｂは、例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
　また、導電体２４０を積層構造とする場合、導電体２４０としては、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０などから拡散する水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのをさらに低減することができる。また、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
　また、導電体２４０の側面に接して設けられる絶縁体２４１としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。絶縁体２４１は、絶縁体２７２、絶縁体２７３、絶縁体２８０、および絶縁体２８２に接して設けられるので、絶縁体２８０などから水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するバリア性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
　導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　トランジスタ２００において、導電体２６０は、トランジスタの第１のゲートとして機能し、導電体２０５は、トランジスタの第２のゲートとして機能する。また、導電体２４２ａ、および導電体２４２ｂは、ソース電極またはドレイン電極として機能する。
　酸化物２３０は、チャネル形成領域を有する半導体として機能する。
　絶縁体２５０は、第１のゲート絶縁体として機能し、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。
　ここで、図１６Ａに示すトランジスタ２００は、絶縁体２８０、絶縁体２７３、絶縁体２７２、導電体２４２などに設けた開口部内に、導電体２６０が、酸化物２３０ｃおよび絶縁体２５０を介して、自己整合的に形成される。
　つまり、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、絶縁体２８０などに設けた開口を埋めるように形成されるため、導電体２４２ａと導電体２４２ｂの間の領域に、導電体２６０の位置合わせが不要となる。
　ここで、絶縁体２８０などに設けた開口内に、酸化物２３０ｃを設けることが好ましい。従って、絶縁体２５０、および導電体２６０は、酸化物２３０ｃを介して、酸化物２３０ｂ、および酸化物２３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物２３０ｃと絶縁体２５０とを連続成膜により形成することが可能となるため、酸化物２３０と絶縁体２５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
　また、図１６Ａに示すトランジスタ２００は、導電体２６０の底面、および側面が絶縁体２５０に接する。また、絶縁体２５０の底面、および側面は、酸化物２３０ｃと接する。
　また、トランジスタ２００は、図１６Ａに示すように、絶縁体２８２と、酸化物２３０ｃとが、直接接する構造となっている。当該構造とすることで、絶縁体２８０に含まれる酸素の導電体２６０への拡散を抑制することができる。
　従って、絶縁体２８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ効率よく供給することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素欠損を低減し、トランジスタ２００の電気特性および信頼性を向上させることができる。
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ２００のオフ状態におけるリーク電流（オフ電流）を極めて小さくすることができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
　具体的には、酸化物２３０としては、例えば、図１５のトランジスタ２００の説明のとおり、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０としては、例えば、図１５のトランジスタ２００の説明のとおり、酸化インジウム、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
　図１６Ａに示すように、酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。ここで、酸化物２３０ｃの側面は、酸化物２４３ａ、酸化物２４３ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７２、絶縁体２７３、および絶縁体２８０に接して設けられていることが好ましい。
　つまり、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ２００では、チャネル形成領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物２３０ｃを２層構造にして、４層の積層構造を設ける構成にしてもよい。
　また、酸化物２３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　ここで、元素ＭをＧａとして、酸化物２３０に適用できる金属酸化物の組成について説明する。具体的には、酸化物２３０ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、または１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
　また、酸化物２３０ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、または１：１：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物２３０ｂとして、Ｉｎ−Ｚｎ酸化物（例えば、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成）を用いてもよい。また、酸化物２３０ｂとして、Ｉｎ酸化物を用いてもよい。
　また、酸化物２３０ｃとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比もしくはその近傍の組成］、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＧａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｃに、酸化物２３０ｂに用いることのできる材料を適用し、単層または積層で設けてもよい。例えば、酸化物２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造などが挙げられる。
　なお、上記の実施の形態で説明した、例えば、図４に示す回路ＭＣ１、及び回路ＭＣ２が有するトランジスタ、ＬＰＣ３０が有するトランジスタＴｅｑ１、トランジスタＴｐｃ１、及びトランジスタＴｐｃ２、ＳＭＣ１０が有するトランジスタＴａｃ１及びトランジスタＴａｃ２などが、それぞれＯＳトランジスタであるとき、それぞれのＯＳトランジスタは、互いに構成が異なっていてもよい。例えば、回路ＭＣ１、回路ＭＣ２に含まれるＯＳトランジスタが有する酸化物２３０ｃには、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用い、ＬＰＣ３０、ＳＭＣ１０に含まれるＯＳトランジスタが有する酸化物２３０ｃには、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
　また、酸化物２３０ｂ、酸化物２３０ｃは、膜中のインジウムの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。また、上述した近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　また、酸化物２３０ｂは、結晶性を有していてもよい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物２３０ｂから酸素が、引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１６に埋め込まれて設けることが好ましい。
　導電体２０５がゲート電極として機能する場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　なお、導電体２０５は、図１６Ａに示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。ここで図示しないが、導電体２０５は、酸化物２３０のチャネル幅方向において酸化物２３０ａ、および酸化物２３０ｂよりも外側の領域まで延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。導電体２０５を大きく設けることによって、導電体２０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する酸化物２３０と重畳すればよい。
　また、絶縁体２２４の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低い位置に配置されていることが好ましい。
　図示しないが、チャネル幅方向において、ゲートとして機能する導電体２６０は、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構造とすることにより、導電体２６０から生じる電界を、酸化物２３０ｂに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、導電体２６０、および導電体２０５の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体２０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を２層で図示したが、３層以上の多層構造としてもよい。
　ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる膜種を連続成膜することで、不純物（特に、水素、水）の濃度が低減された、実質的に高純度真性である酸化物半導体膜を成膜することができるので好ましい。
　絶縁体２２２、および絶縁体２７２および絶縁体２７３の少なくとも一つは、水または水素などの不純物が、基板側から、または、上方からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２２２、絶縁体２７２、および絶縁体２７３の少なくとも一つは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　例えば、絶縁体２７３として、窒化シリコンまたは窒化酸化シリコンなどを用い、絶縁体２２２および絶縁体２７２として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
　これにより、水または水素などの不純物が絶縁体２２２を介して、トランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２２２を介して基板側に、拡散するのを抑制することができる。
　また、水または水素などの不純物が、絶縁体２７２および絶縁体２７３を介して配置されている絶縁体２８０などからトランジスタ２００側に拡散するのを抑制することができる。このように、トランジスタ２００を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２７２、および絶縁体２７３で取り囲む構造とすることが好ましい。
　ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　絶縁体２２２は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２８３によって、絶縁体２２４および酸化物２３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ２００に侵入することを抑制することができる。
　さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素が、絶縁体２２２より下側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体２２２を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いればよい。また、絶縁体２２２としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いてもよい。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
　なお、絶縁体２２２、及び絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　また、酸化物２３０ｂと、ソース電極またはドレイン電極として機能する導電体２４２（導電体２４２ａよび導電体２４２ｂ）と、の間に酸化物２４３（酸化物２４３ａおよび酸化物２４３ｂ）を配置してもよい。導電体２４２と、酸化物２３０ｂとが接しない構成となるので、導電体２４２が、酸化物２３０ｂの酸素を吸収することを抑制できる。つまり、導電体２４２の酸化を防止することで、導電体２４２の導電率の低下を抑制することができる。従って、酸化物２４３は、導電体２４２の酸化を抑制する機能を有することが好ましい。
　ソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
　酸化物２４３として、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種からなる元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２４３は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３として、酸化ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物２４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物２４３は、結晶性を有すると好ましい。酸化物２４３が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物２４３としては、六方晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
　なお、酸化物２４３は必ずしも設けなくてもよい。その場合、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と酸化物２３０とが接することで、酸化物２３０中の酸素が導電体２４２へ拡散し、導電体２４２が酸化する場合がある。導電体２４２が酸化することで、導電体２４２の導電率が低下する蓋然性が高い。なお、酸化物２３０中の酸素が導電体２４２へ拡散することを、導電体２４２が酸化物２３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物２３０中の酸素が導電体２４２（導電体２４２ａ、および導電体２４２ｂ）へ拡散することで、導電体２４２ａと酸化物２３０ｂとの間、および、導電体２４２ｂと酸化物２３０ｂとの間に異層が形成される場合がある。当該異層は、導電体２４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体２４２と、当該異層と、酸化物２３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
　なお、上記異層は、導電体２４２と酸化物２３０ｂとの間に形成されることに限られず、例えば、異層が、導電体２４２と酸化物２３０ｃとの間に形成される場合や、導電体２４２と酸化物２３０ｂとの間、および導電体２４２と酸化物２３０ｃとの間に形成される場合がある。
　酸化物２４３上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
　導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　絶縁体２７２は、導電体２４２上面に接して設けられており、バリア層として機能することが好ましい。当該構成にすることで、導電体２４２による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４２の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　従って、絶縁体２７２は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７２は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体２７２としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
　図１６Ａに示すように、絶縁体２７２は、導電体２４２ａの上面の一部、導電体２４２ａの側面、導電体２４２ｂの上面の一部、及び導電体２４２ｂの側面と接する。また、絶縁体２７２上に絶縁体２７３が配置されている。このような構成にすることで、例えば絶縁体２８０に添加された酸素が、導電体２４２に吸収されることを抑制することができる。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
　または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　導電体２６０は、図１６Ａでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
＜トランジスタ３００＞
　図１６Ｂを用いてトランジスタ３００を説明する。トランジスタ３００は、半導体基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、半導体基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体基板３１１としては、例えば、単結晶基板、シリコン基板などを用いるのが好ましい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　図１６Ｂに示すトランジスタ３００はチャネルが形成される半導体領域３１３（半導体基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板３１１の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板３１１の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１５及び図１６Ｂに示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、など同じ極性のトランジスタを有し、異なる極性のトランジスタを有さない回路を意味する）とする場合、例えば、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ２００Ｔと同様の構成にすればよい。なお、この場合、単結晶基板又はシリコン基板などを適用した半導体基板３１１ではなく、別の基板を用いてもよい。
　具体的には、当該基板の一例としては、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、半導体基板３１１、又はトランジスタ３００などから、トランジスタ２００Ｔ、トランジスタ２００Ｍなどが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００Ｔ、トランジスタ２００Ｍなどの酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００Ｔ、トランジスタ２００Ｍ等と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には、トランジスタ２００Ｔ、トランジスタ２００Ｍなどに接続される場合がある導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１６Ｂにおいて、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００と、トランジスタ２００Ｔ、トランジスタ２００Ｍなどとの間は、バリア層により分離することができ、トランジスタ３００からトランジスタ２００Ｔ、トランジスタ２００Ｍなどへの水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
＜メモリデバイス４２０＞
　次に、図１５に示すメモリデバイス４２０について、図１７Ａを用いて、説明する。なお、メモリデバイス４２０が有するトランジスタ２００Ｍについて、トランジスタ２００と重複する説明は省略する。
　メモリデバイス４２０において、トランジスタ２００Ｍの導電体２４２ａは、容量２９２の電極の一方として機能し、絶縁体２７２、および絶縁体２７３は、誘電体として機能する。絶縁体２７２、および絶縁体２７３を間に挟み、導電体２４２ａの一部と重畳するように導電体２９０が設けられ、容量２９２の電極の他方として機能する。導電体２９０は、隣接するメモリデバイス４２０が有する容量２９２の電極の他方として用いてもよい。または、導電体２９０は、隣接するメモリデバイス４２０が有する導電体２９０と電気的に接続してもよい。
　導電体２９０は、絶縁体２７２および絶縁体２７３を間に挟み、導電体２４２ａの上面だけでなく、導電体２４２ａの側面にも配置される。このとき容量２９２は、導電体２４２ａと導電体２９０が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
　導電体４２４は、導電体２４２ｂと電気的に接続し、かつ導電体２０５を介して下層に位置する導電体４２４と電気的に接続する。
　容量２９２の誘電体として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。容量２９２の誘電体を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
　また、容量２９２の誘電体として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。容量２９２の誘電体として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、容量２９２の誘電体を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
　容量２９２の誘電体として高い誘電率を有する酸化ジルコニウムを用いることで、容量２９２がメモリデバイス４２０に占める面積を削減できる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
　また、導電体２９０として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
　本実施の形態では、導電体４２４を間に挟み、トランジスタ２００Ｍおよび容量２９２が対称に配置される例を示している。このように一対のトランジスタ２００Ｍおよび容量２９２を配置することにより、トランジスタ２００Ｍと電気的に接続する導電体４２４の数を減らすことができる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
　導電体４２４の側面に絶縁体２４１が設けられている場合、導電体４２４は、導電体２４２ｂの上面の少なくとも一部と接続する。
　導電体４２４および導電体２０５を用いることで、メモリユニット４７０内のトランジスタ２００Ｔとメモリデバイス４２０を電気的に接続することができる。
＜メモリデバイス４２０の変形例１＞
　次に、図１７Ｂを用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ａを説明する。メモリデバイス４２０Ａは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量２９２Ａを有する。容量２９２Ａは、トランジスタ２００Ｍの下方に設けられる。
　メモリデバイス４２０Ａでは、導電体２４２ａは、酸化物２４３ａ、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２に設けられた開口内に配置され、該開口底部で導電体２０５と電気的に接続する。導電体２０５は、容量２９２Ａと電気的に接続する。
　容量２９２Ａは、電極の一方として機能する導電体２９４と、誘電体として機能する絶縁体２９５と、電極の他方として機能する導電体２９７を有する。導電体２９７は、絶縁体２９５を間に挟み、導電体２９４と重畳する。また、導電体２９７は、導電体２０５と電気的に接続する。
　導電体２９４は、絶縁体２９６上に設けられた絶縁体２９８に形成された開口の底部および側面に設けられ、絶縁体２９５は、絶縁体２９８、および導電体２９４を覆うように設けられる。また、導電体２９７は、絶縁体２９５が有する凹部に埋め込まれるように設けられる。
　また、絶縁体２９６に埋め込まれるように導電体２９９が設けられており、導電体２９９は、導電体２９４と電気的に接続する。導電体２９９は、隣接するメモリデバイス４２０Ａの導電体２９４と電気的に接続してもよい。
　導電体２９７は、絶縁体２９５を間に挟み、導電体２９４の上面だけでなく、導電体２９４の側面にも配置される。このとき容量２９２Ａは、導電体２９４と導電体２９７が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
　容量２９２Ａの誘電体として機能する絶縁体２９５として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２９５を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
　また、絶縁体２９５として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２９５として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２９５を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
　絶縁体２９５として高い誘電率を有する酸化ジルコニウムを用いることで、容量２９２Ａがメモリデバイス４２０Ａに占める面積を削減できる。そのため、メモリデバイス４２０Ａに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
　また、導電体２９７、導電体２９４、および導電体２９９として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
　また、絶縁体２９８として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０の変形例２＞
　次に、図１７Ｃを用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ｂを説明する。メモリデバイス４２０Ｂは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量２９２Ｂを有する。容量２９２Ｂは、トランジスタ２００Ｍの上方に設けられる。
　容量２９２Ｂは、電極の一方として機能する導電体２７６と、誘電体として機能する絶縁体２７７と、電極の他方として機能する導電体２７８を有する。導電体２７８は、絶縁体２７７を間に挟み、導電体２７６と重畳する。
　絶縁体２８２上に絶縁体２７５が設けられ、導電体２７６は、絶縁体２７５、絶縁体２８２、絶縁体２８０、絶縁体２７３、および絶縁体２７２に形成された開口の底部および側面に設けられる。絶縁体２７７は、絶縁体２８２および導電体２７６を覆うように設けられる。また、導電体２７８は、絶縁体２７７が有する凹部内で導電体２７６と重畳するように設けられ、少なくともその一部は、絶縁体２７７を介して絶縁体２７５上に設けられる。導電体２７８は、隣接するメモリデバイス４２０Ｂが有する容量２９２Ｂの電極の他方として用いてもよい。または、導電体２７８は、隣接するメモリデバイス４２０Ｂが有する導電体２７８と電気的に接続してもよい。
　導電体２７８は、絶縁体２７７を間に挟み、導電体２７６の上面だけでなく、導電体２７６の側面にも配置される。このとき容量２９２Ｂは、導電体２７６と導電体２７８が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
　また、導電体２７８が有する凹部を埋め込むように絶縁体２７９を設けてもよい。
　容量２９２Ｂの誘電体として機能する絶縁体２７７として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２７７を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
　また、絶縁体２７７として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２７７として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２７７を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
　絶縁体２７７として高い誘電率を有する酸化ジルコニウムを用いることで、容量２９２Ｂがメモリデバイス４２０Ｂに占める面積を削減できる。そのため、メモリデバイス４２０Ｂに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
　また、導電体２７６、および導電体２７８として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
　また、絶縁体２７５、および絶縁体２７９として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイスの変形例３＞
　次に、図１８を用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ｃを説明する。メモリデバイス４２０Ｃは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量２９２Ｃを有する。容量２９２Ｃは、トランジスタ２００Ｍの上方に設けられる。
　容量２９２Ｃは、電極の一方として機能する導電体２７６と、誘電体として機能する絶縁体２７７と、電極の他方として機能する導電体２８１を有する。導電体２８１は、絶縁体２７７を間に挟み、導電体２７６と重畳する。
　絶縁体２８２上に絶縁体２７５が設けられている。導電体２７６は、絶縁体２８０、絶縁体２７３、および絶縁体２７２に形成された開口の底部および側面に設けられる。絶縁体２７７は、導電体２７６を覆うように設けられる。また、導電体２８１は、絶縁体２７７が有する凹部内で導電体２７６と重畳するように設けられる。または、導電体２８１は、隣接するメモリデバイス４２０Ｂが有する導電体２８１と電気的に接続してもよい（なお、図１８には図示していない）。
　なお、絶縁体２８０、絶縁体２７３、及び絶縁体２７２が設けられている開口は、例えば、導電体２６０、絶縁体２５０、及び酸化物２３０ｃが設けられている開口と同時に、形成してもよい。これにより、メモリデバイス４２０Ｃの作製工程を短くすることができる場合がある。
　容量２９２Ｃの誘電体として機能する絶縁体２７７としては、例えば、容量２９２Ｂの誘電体として機能する絶縁体２７７に適用できる材料とすることができる。
　また、導電体２７６、および導電体２８１として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
　また、絶縁体２７５として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０とトランジスタ２００Ｔとの接続＞
　図１５において一点鎖線で囲んだ領域４２２にて、メモリデバイス４２０は、導電体４２４および導電体２０５を介してトランジスタ２００Ｔのゲートと電気的に接続されているが、本実施の形態はこれに限らない。
　図１９は、メモリデバイス４２０が、導電体４２４、導電体２０５、導電体２４６ｂ、および導電体２４０ｂを介してトランジスタ２００Ｔのソースおよびドレインの一方として機能する導電体２４２ｂと電気的に接続する例を示している。
　このように、トランジスタ層４１３が有する回路の機能に応じてメモリデバイス４２０とトランジスタ２００Ｔの接続方法を決定することができる。
　図２０は、メモリユニット４７０がトランジスタ２００Ｔを有するトランジスタ層４１３と、４層のメモリデバイス層４１５（メモリデバイス層４１５［１］乃至メモリデバイス層４１５［４］）を有する例を示す。
　メモリデバイス層４１５［１］乃至メモリデバイス層４１５［４］は、それぞれ複数のメモリデバイス４２０を有する。
　メモリデバイス４２０は、導電体４２４、および導電体２０５を介して異なるメモリデバイス層４１５が有するメモリデバイス４２０、およびトランジスタ層４１３が有するトランジスタ２００Ｔと電気的に接続する。
　メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により封止される。絶縁体２８４の周囲には絶縁体２７４が設けられる。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１には導電体４３０が設けられ、素子層４１１と電気的に接続する。
　また、封止構造の内部には、絶縁体２８０が設けられる。絶縁体２８０は、トランジスタ２００の説明のとおり、加熱によって酸素を放出する機能を有することが好ましい。また、絶縁体２８０は、過剰酸素領域を有することが好ましい。
　なお、絶縁体２１１、絶縁体２８３、および絶縁体２８４は、封止構造の説明のとおり、水素に対するバリア性が高い機能を有する材料であると好適である。具体的には、例えば、絶縁体２１１、絶縁体２８３、および絶縁体２８４としては、窒化シリコン、窒化酸化シリコンなどを用いることができる。また、絶縁体２１４、絶縁体２８２、および絶縁体２８７は、水素を捕獲、または水素を固着する機能を有する材料であると好適である。具体的には、例えば、絶縁体２１４、絶縁体２８２、および絶縁体２８７としては、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化ガリウム、インジウムガリウム亜鉛酸化物などを用いることができる。
　なお、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４に用いる材料の結晶構造については、特に限定は無いが、非晶質または結晶性を有する構造とすればよい。例えば、水素を捕獲、または水素を固着する機能を有する材料として、非晶質の酸化アルミニウム膜を用いると好適である。非晶質の酸化アルミニウムは、結晶性の高い酸化アルミニウムよりも、水素の捕獲、および固着する量が大きい場合がある。
　ここで、絶縁体２８０中の過剰酸素は、絶縁体２８０と接する酸化物半導体中の水素の拡散に対し、下記のようなモデルが考えられる。
　酸化物半導体中に存在する水素は、酸化物半導体に接する絶縁体２８０を介して、他の構造体へと拡散する。当該水素の拡散は、絶縁体２８０中の過剰酸素が酸化物半導体中の水素と反応しＯＨ結合となり、絶縁体２８０中を拡散する。ＯＨ結合を有した水素原子は、水素を捕獲、または水素を固着する機能を有する材料（代表的には、絶縁体２８２）に到達した際に、水素原子は絶縁体２８２中の原子（例えば、金属原子など）と結合した酸素原子と反応し、絶縁体２８２中に捕獲、または固着する。一方、ＯＨ結合を有していた過剰酸素の酸素原子は、過剰酸素として絶縁体２８０中に残ると推測される。つまり、当該水素の拡散において、絶縁体２８０中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。
　上記のモデルを満たすためには、半導体装置の作製プロセスが重要な要素の一つとなる。
　一例として、酸化物半導体に、過剰酸素を有する絶縁体２８０を形成し、その後、絶縁体２８２を形成する。そのあとに、加熱処理を行うことが好ましい。当該加熱処理は、具体的には、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲気にて、３５０℃以上、好ましくは４００℃以上の温度で行う。加熱処理の時間は、１時間以上、好ましくは４時間以上、さらに好ましくは８時間以上とする。
　上記の加熱処理によって、酸化物半導体中の水素が、絶縁体２８０、絶縁体２８２、および絶縁体２８７を介して、外方に拡散することができる。つまり、酸化物半導体、および当該酸化物半導体近傍に存在する水素の絶対量を低減することができる。
　上記加熱処理のあと、絶縁体２８３、および絶縁体２８４を形成する。絶縁体２８３、および絶縁体２８４は、水素に対するバリア性が高い機能を有する材料であるため、外方に拡散させた水素、または外部に存在する水素を、内部、具体的には、酸化物半導体、または絶縁体２８０側に入り込むのを抑制することができる。
　なお、上記の加熱処理については、絶縁体２８２を形成したあとに行う構成について、例示したが、これに限定されない。例えば、トランジスタ層４１３の形成後、またはメモリデバイス層４１５［１］乃至メモリデバイス層４１５［３］の形成後に、それぞれ上記加熱処理を行ってもよい。また、上記加熱処理によって、水素を外方に拡散させる際には、トランジスタ層４１３の上方または横方向に水素が拡散される。同様に、メモリデバイス層４１５［１］乃至メモリデバイス層４１５［３］の形成後に加熱処理をする場合においては、水素は上方または横方向に拡散される。
　なお、上記の作製プロセスとすることで、絶縁体２１１と、絶縁体２８３と、が接着することで、上述した封止構造が形成される。
　以上のように、上記の構造、および上記の作製プロセスとすることで、水素濃度が低減された酸化物半導体を用いた半導体装置を提供することができる。従って、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
　図２１Ａ乃至図２１Ｃは、導電体４２４の配置の異なる例を示す図である。図２１Ａは、メモリデバイス４２０の上面図を示し、図２１Ｂは、図２１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、図２１Ｃは、図２１ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図である。なお、図２１Ａでは、図の理解を容易にするため、導電体２０５の図示を省略する。導電体２０５を設ける場合、導電体２０５は、導電体２６０、および導電体４２４と重畳する領域を有する。
　図２１Ａに示すように、導電体４２４が設けられる開口、すなわち導電体４２４は、酸化物２３０ａ、および酸化物２３０ｂと重畳する領域だけでなく、酸化物２３０ａ、および酸化物２３０ｂの外側にも設けられている。図２１Ａでは、導電体４２４が酸化物２３０ａ、および酸化物２３０ｂのＢ２側の重畳しない領域に設けられる例を示しているが、本実施の形態はこれに限定されない。導電体４２４は酸化物２３０ａ、および酸化物２３０ｂのＢ１側の重畳しない領域に設けられてもよいし、酸化物２３０ａ、および酸化物２３０ｂのＢ１側およびＢ２側の両方の重畳しない領域に設けられてもよい。
　図２１Ｂ、および図２１Ｃは、メモリデバイス層４１５［ｐ−１］の上にメモリデバイス層４１５［ｐ］が積層される例を示す（ｐは、２以上ｎ以下の自然数）。メモリデバイス層４１５［ｐ−１］が有するメモリデバイス４２０は、導電体４２４、および導電体２０５を介して、メモリデバイス層４１５［ｐ］が有するメモリデバイス４２０と電気的に接続する。
　図２１Ｂでは、メモリデバイス層４１５［ｐ−１］において、導電体４２４は、メモリデバイス層４１５［ｐ−１］の導電体２４２、およびメモリデバイス層４１５［ｐ］の導電体２０５と接続する例を示している。ここで、導電体４２４は、導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の外側でメモリデバイス層４１５［ｐ−１］の導電体２０５とも接続している。
　図２１Ｃでは、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って形成され、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、および絶縁体２２２に形成された開口を介して導電体２０５と電気的に接続されていることがわかる。ここで、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って設けられる例を図２１Ｂでは点線で示している。また、導電体２４２、酸化物２４３、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２のＢ２側の側面と導電体４２４の間には、絶縁体２４１が形成される場合がある。
　導電体４２４を導電体２４２などと重ならない領域にも設けることで、メモリデバイス４２０は、異なるメモリデバイス層４１５に設けられたメモリデバイス４２０と電気的に接続することができる。また、メモリデバイス４２０は、トランジスタ層４１３に設けられたトランジスタ２００Ｔとも電気的に接続することができる。
　また、導電体４２４をビット線としたとき、導電体４２４を導電体２４２などと重ならない領域にも設けることで、Ｂ１−Ｂ２方向で隣り合うメモリデバイス４２０のビット線の距離を拡げることができる。図２１に示すように、導電体２４２上における導電体４２４同士の間隔は、ｄ１であるが、酸化物２３０ａより下層、すなわち絶縁体２２４、および絶縁体２２２に形成された開口内に位置する導電体４２４同士の間隔はｄ２となり、ｄ２はｄ１よりも大きくなる。Ｂ１−Ｂ２方向で隣り合う導電体４２４同士の間隔がｄ１である場合に比べ、一部の間隔をｄ２とすることで、導電体４２４の寄生容量を低減することができる。導電体４２４の寄生容量を低減することで、容量２９２に必要な容量を低減できるため好ましい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図２２Ａを用いて説明を行う。図２２Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図２２Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図２２Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図２２Ｂに示す（縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図２２Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図２２Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２２Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図２２Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２２Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図２２Ｃに示す。図２２Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２２Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図２２Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図２２Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態に示した記憶装置または半導体装置を有する半導体ウエハ、ＩＣチップおよび電子部品の例について、図２３及び図２７を用いて説明する。
〔半導体ウエハ、チップ〕
　図２３Ａは、ダイシング処理が行われる前の基板６１１の上面図を示している。基板６１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板６１１上には、複数の回路領域６１２が設けられている。回路領域６１２には、上記実施の形態に示す半導体装置などを設けることができる。
　複数の回路領域６１２は、それぞれが分離領域６１３に囲まれている。分離領域６１３と重なる位置に分離線（「ダイシングライン」ともいう。）６１４が設定される。分離線６１４に沿って基板６１１を切断することで、回路領域６１２を含むチップ６１５を基板６１１から切り出すことができる。図２３Ｂにチップ６１５の拡大図を示す。
　また、分離領域６１３に導電層や半導体層を設けてもよい。分離領域６１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを含有させて比抵抗を下げた純水を切削部に流しながら行われる。分離領域６１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
　分離領域６１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
〔電子部品〕
　チップ６１５を電子部品に適用する例について、図２４を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
　電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
　図２４Ａに示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行う（ステップＳ１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
　次に、素子基板を複数のチップに分離する「ダイシング工程」を行う（ステップＳ２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
　次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
　ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
　次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に設ける際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７）。
　次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ９）を経て、電子部品が完成する。
　また、完成した電子部品の斜視模式図を図２４Ｂに示す。図２４Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図２４Ｂに示す電子部品６５０は、リード６５５および半導体装置６５３を示している。半導体装置６５３としては、上記実施の形態に示した記憶装置または半導体装置などを用いることができる。
　図２４Ｂに示す電子部品６５０は、例えばプリント基板６５２に設けられる。このような電子部品６５０が複数組み合わされて、それぞれがプリント基板６５２上で電気的に接続されることで電子部品が設けられた基板６５４が完成する。完成した基板６５４は、電子機器などに用いられる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、本明細書等に示した半導体装置、電子部品（半導体ウェハ）などを用いたシステムについて説明する。
　上記実施の形態で説明したＣＰＵ、ＲＦＩＣなどの半導体装置は、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）分野のＩｏＴ末端機器（「エンドポイントマイコン」ともいう。）８０３などの小規模システムに好適に用いることができる。図２５にＩｏＴネットワークの階層構造と要求仕様の傾向を示す。図２５では、要求仕様として消費電力８０４と処理性能８０５を示している。ＩｏＴネットワークの階層構造は、上層部であるクラウド分野８０１と下層部である組み込み分野８０２に大別される。クラウド分野８０１には例えばサーバが含まれる。組み込み分野８０２には例えば機械、産業用ロボット、車載機器、家電などが含まれる。
　上層ほど、消費電力の少なさよりも高い処理性能が求められる。よって、クラウド分野８０１では高性能ＣＰＵ、高性能ＧＰＵ、大規模ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）などが用いられる。また、下層ほど処理性能よりも消費電力の少なさが求められ、デバイス個数も爆発的に多くなる。
　なお、「エンドポイント」とは、組み込み分野８０２の末端領域を示す。エンドポイントに用いられるデバイスとしては、例えば、工場、家電、インフラ、農業などで使用されるマイコンが該当する。
　図２６にエンドポイントマイコンの応用例として、ファクトリーオートメーションのイメージ図を示す。工場８８４はインターネット回線（Ｉｎｔｅｒｎｅｔ）を介してクラウド８８３と接続される。また、クラウド８８３は、インターネット回線を介してホーム８８１およびオフィス８８２と接続される。インターネット回線は有線通信方式であってもよいし、無線通信方式であってもよい。例えば、無線通信方式の場合は、第４世代移動通信システム（４Ｇ）や第５世代移動通信システム（５Ｇ）を用いてもよい。また、工場８８４は、インターネット回線を介して工場８８５および工場８８６と接続してもよい。
　工場８８４はマスタデバイス（制御機器）８３１を有する。マスタデバイス８３１は、クラウド８８３と接続し、情報の授受を行う機能を有する。また、マスタデバイス８３１は、ＩｏＴ末端機器８４１に含まれる複数の産業用ロボット８４２と、Ｍ２Ｍ（Ｍａｃｈｉｎｅ　ｔｏ　Ｍａｃｈｉｎｅ）インターフェイス８３２を介して接続される。Ｍ２Ｍインターフェイス８３２としては、例えば、有線通信方式の一種である産業イーサネット（イーサネットは登録商標）や、無線通信方式の一種であるローカル５Ｇなどを用いてもよい。
　工場の管理者は、ホーム８８１またはオフィス８８２から、クラウド８８３を介して工場８８４に接続し、稼働状況などを知ることができる。また、誤品・欠品チェック、置き場所指示、タクトタイムの計測などを行うことができる。
　近年「スマート工場」と銘打って、世界的にＩｏＴの工場への導入が進められている。スマート工場の事例では、エンドポイントマイコンによる単なる検査、監査だけでなく、故障検知や異常予測なども行う事例が報告されている。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
　上記実施の形態に示す記憶装置または半導体装置は、バッテリを内蔵する電子機器に用いることが好ましい。バッテリを内蔵する電子機器に、上記実施の形態に示す記憶装置または半導体装置を用いることで、電子機器の消費電力を削減し、バッテリの電力を節約することができる。具体例を図２７Ａ乃至図２７Ｆに示す。
　図２７Ａは腕時計型端末７００である。腕時計型端末７００は、筐体７０１、リュウズ７０２、表示部７０３、ベルト７０４、検知部７０５などを有する。筐体７０１は内部にバッテリ、記憶装置または半導体装置を有する。表示部７０３にはタッチパネルを設けてもよい。使用者は、タッチパネルに触れた指をポインタに用いて情報を入力することができる。
　検知部７０５は、周囲の状態を検知して情報を取得する機能を備える。例えば、カメラ、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサまたはＧＰＳ（Ｇｌｏｂａｌ　Ｐｏｓｉｔｉｏｎｉｎｇ　Ｓｙｓｔｅｍ）信号受信回路等を、検知部７０５に用いることができる。
　例えば、検知部７０５の照度センサが検知した周囲の明るさを筐体７０１内部の演算装置が、所定の照度と比較して十分に明るいと判断した場合、表示部７０３の輝度を弱める。または、薄暗いと判断した場合、表示部７０３の輝度を強める。その結果、消費電力が低減された電子機器を提供することができる。
　図２７Ｂは、携帯電話機７１０である。携帯電話機７１０は、筐体７１１、表示部７１６、操作ボタン７１４、外部接続ポート７１３、スピーカ７１７、マイク７１２などを有する。筐体７１１は内部にバッテリ、記憶装置または半導体装置を有する。携帯電話機７１０は、指などで表示部７１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部７１６に触れることにより行うことができる。また、操作ボタン７１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部７１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
　図２７Ｃはノート型パーソナルコンピュータ７２０であり、筐体７２１、表示部７２２、キーボード７２３、ポインティングデバイス７２４等を有する。筐体７１１は内部にバッテリ、記憶装置または半導体装置を有する。
　図２７Ｄはゴーグル型ディスプレイ７３０である。ゴーグル型ディスプレイ７３０は、装着部７３１、筐体７３２、ケーブル７３５、バッテリ７３６、表示部７３７を有する。バッテリ７３６は装着部７３１に収納されている。表示部７３７は筐体７３２に設けられている。筐体７３２は、半導体装置、無線通信装置、記憶装置など各種の電子部品を内蔵する。ケーブル７３５を介してバッテリ７３６から筐体７３２内の表示部７３７および電子部品に電力が供給される。表示部７３７には無線によって送信された映像等の各種の情報が表示される。
　ゴーグル型ディスプレイ７３０は筐体７３２にカメラを設けてもよい。カメラが使用者の眼球やまぶたの動きを検知し知ることで、使用者はゴーグル型ディスプレイ７３０を操作することができる。また、ゴーグル型ディスプレイ７３０は、装着部７３１に温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えばゴーグル型ディスプレイ７３０は、生体センサによって、使用者の生体情報を取得し、筐体７３２内の記憶装置に記憶させる。また、ゴーグル型ディスプレイ７３０は、無線信号によって他の情報端末に取得した生体情報を送信してもよい。
　図２７Ｅはビデオカメラ７４０である。ビデオカメラ７４０は、第１筐体７４１、第２筐体７４２、表示部７４３、操作キー７４４、レンズ７４５、接続部７４６等を有する。操作キー７４４およびレンズ７４５は第１筐体７４１に設けられており、表示部７４３は第２筐体７４２に設けられている。また第１筐体７４１は内部にバッテリ、記憶装置または半導体装置を有する。バッテリは第１筐体７４１の外に設けてもよい。そして、第１筐体７４１と第２筐体７４２とは、接続部７４６により接続されており、第１筐体７４１と第２筐体７４２の間の角度は、接続部７４６により変更が可能である。表示部７４３における映像を、接続部７４６における第１筐体７４１と第２筐体７４２との間の角度に従って切り替える構成としても良い。
　図２７Ｆは自動車７５０である。自動車７５０は、車体７５１、車輪７５２、ダッシュボード７５３、ライト７５４等を有する。車体７５１は内部にバッテリ、記憶装置または半導体装置を有する。
　なお、図２７Ａ乃至図２７Ｆに示す電子機器のそれぞれは、上記実施の形態で説明した半導体装置、電子部品などを備えることができる。なお、本実施の形態で説明する電子機器は、実施の形態６で説明したＩｏＴ末端機器８０３としての機能を有してもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等に記載に関する付記）
　本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン）、または、非導通状態（オフ）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
　なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。
　ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
　なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
　例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
　または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
　なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　本実施例では、実施の形態２で示した記憶装置１００とＣＰＵコアを有するＭＣＵ（マイクロコントロールユニット）チップを試作し、試作したチップが低消費電力で動作することを確認した。
　本実施例において、記憶装置１００をＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼称する。
　図２８に試作したチップのブロック図を示す。チップは、８ＫＢ（バイト）のＤＯＳＲＡＭ、ＣＰＵコア、ＰＭＵ（パワーマネージメントユニット）、ＡＨＢ−Ｌｉｔｅ　Ｂｕｓから成る。ＤＯＳＲＡＭと、ＣＰＵコア内のフリップフロップは、Ｓｉトランジスタと、Ｓｉトランジスタ上に形成されたＯＳトランジスタで構成されている。ＤＯＳＲＡＭとＣＰＵコアはＰＭＵによって電力の供給が制御されている。チップ内のデータのやり取りは、３２ビットのＢｕｓを通じて行われている。なお、図２８のチップには、ブートＲＯＭとの情報の送受信も図示している。
　図２９に８ＫＢ　ＤＯＳＲＡＭのブロック図を示す。８ＫＢ　ＤＯＳＲＡＭは４つの２ＫＢサブアレイから成り、１つのサブアレイは１６個の１Ｋｂ（ビット）ローカルアレイと、カラムドライバ回路と、ロウドライバ回路と、から成る。１Ｋｂローカルアレイは、８本のワード線（８　ｗｏｒｄｌｉｎｅｓ）と２５６本のビット線（２５６　ｂｉｔｌｉｎｅｓ）からなるＤＯＳＲＡＭセルアレイが、１２８個のセンスアンプ（ＳＡ）（まとめてセンスアンプアレイと呼称する。）とマルチプレクサ（ＭＵＸ）上に積層した構造となっている。この積層構造によって、メモリアクセス中にアクティブになる領域を削減することができる。
　図２９の１Ｋｂローカルアレイは、図１０に示す折り返し型のメモリセル１３０を用いて試作した。図２９のセンスアンプは、図１０におけるＳＭＣ１０に対応する。試作したメモリセル（図１０の回路ＮＭＣ）の面積は２．９μｍ２、容量は３．５ｆＦとした。
　図３０Ａ、及び図３０ＢはＤＯＳＲＡＭの構造を表す模式図である。図３０Ａは２ＫＢセルアレイ、カラムドライバ回路、ロウドライバ回路が同一の層に形成されている場合である。また、当該層にはセンスアンプ、マルチプレクサなどが形成されている場合もある（図示しない）。図３０Ａは２５６本の長いビット線を駆動状態にする必要がある。図３０Ｂは、センスアンプおよびマルチプレクサ上に、セルアレイが積層された場合である。積層構造によってビット線は、２５６本のローカルビット線（短いビット線）と６４本のグローバルビット線（長いビット線）に分けることができる。マルチプレクサによって２５６本のローカルビット線のうち６４本がグローバルビット線と接続される。図３０Ｂの構造にすることで、長いビット線の本数を減らすことができ、ビット線容量を小さくすることができる。また、保持容量を削減することができ、ＤＯＳＲＡＭを駆動する際の負荷が削減される。また、２ＫＢセルアレイの一部を駆動状態にし、残りを非駆動状態にすることができるため、図３０ＡのＤＯＳＲＡＭの構造よりも消費電力を低減できる。
　図３１に、２ＫＢ　ＤＯＳＲＡＭのアクティブエネルギーを計算した結果を示す。図３１において、（ａ）は、セルアレイ、センスアンプおよびマルチプレクサが同一の層に形成されている場合（図３０Ａの場合）を表し、（ｂ）は、センスアンプおよびマルチプレクサ上にセルアレイが積層されている場合（図３０Ｂの場合）を表している。また、（ａ）及び（ｂ）のそれぞれの左側には書き込み動作（Ｗｒｉｔｅ）に必要な動作エネルギーを示し、（ａ）及び（ｂ）のそれぞれの右側には読み出し動作（Ｒｅａｄ）に必要な動作エネルギーを示している。図３１の結果より、積層構造（ｂ）は、積層されていない構造（ａ）よりも、動作エネルギーを７０％以上削減することが確認された。
　図３２は、試作したＤＯＳＲＡＭのレイアウトの一部を表している。図３２は、センスアンプ、マルチプレクサ、ＤＯＳＲＡＭセルアレイおよびグローバルビット線をそれぞれ表している。
　図３３は、ＣＰＵコアに用いられたＯＳトランジスタを有するフリップフロップ（以下、ＯＳ−ＦＦ）の回路図を示す。３つのＯＳトランジスタと１つの容量が、スキャンフリップフロップに追加されている。図３３のスキャンフリップフロップでは、信号ＳＤ＿ＩＮを取得して、信号Ｑを出力する。ＰＭＵから送られるバックアップ信号ＢＫ、リカバリ信号ＲＥによって、ＯＳ−ＦＦのバックアップとリカバリが行われる。また、スキャンフリップフロップでは、セレクト信号ＳＥによって、スキャンフリップフロップに入力される信号として、信号ＳＤ＿ＩＮ、又は信号Ｄのどちらか一方の選択が行われる。また、スキャンフリップフロップでは、クロック信号ＣＫによって、フリップフロップの動作が行われ、また、信号ＲＥＳＥＴによって、スキャンフリップフロップに保持されたデータのリセットが行われる。
　図３４に、試作したチップの光学顕微鏡写真を示す。図３４には、ＯＳ−ＦＦを含むＣＰＵコアと、ＰＭＵと、ＢＵＳと、８ＫＢ　ＤＯＳＲＡＭセルアレイと、が示されている。論理回路部の電源電圧は１．１Ｖ、ＯＳトランジスタを用いた回路とＩ／Ｏの電源電圧は３．３Ｖとした。Ｓｉトランジスタのテクノロジーノードは６５ｎｍ、ＯＳトランジスタのテクノロジーノードは６０ｎｍである。
　図３５に試作したＤＯＳＲＡＭの８５℃における保持特性を示す。図３５の横軸には、保持時間（ｒｅｔｅｎｔｉｏｎ　ｔｉｍｅ）を示し、縦軸には、正しいデータを保持するＤＯＳＲＡＭセルの割合（Ｒａｔｅ　ｏｆ　ｃｏｒｒｅｃｔ　ｂｉｔｓ）を示している。１時間経過した後でも、９９．９５％のデータが保持されていることを確認した。これは、ＤＯＳＲＡＭは、データをリフレッシュしなくても、長時間データを保持できることを示す。すなわち、ＤＯＳＲＡＭは長時間のパワーゲーティングが可能であることを示している。
　図３６に、試作したチップのバックアップ−リカバリ波形を示す。３０ＭＨｚのＯＳ−ＦＦにおいて、バックアップ時間は１クロック（３３ｎｓ）、リカバリ時間は３クロック（９９ｎｓ）であった。また、図３６において、チップには、バックアップ動作が行われる前と、リカバリ動作が行われた後と、にチップの動作を停止するための信号（ＳＬＥＥＰＩＮＧ）が送信されている。また、図３６において、チップには、リカバリ動作が行われる前に、割り込み信号（ｉｎｔｅｒｒｕｐｔ）が送信されている。なお、ＤＯＳＲＡＭは電源供給無しにデータを保持できるため、バックアップ−リカバリ動作は必要なく、電源のオン・オフのみでよい。
　表１に、動作モードとチップの消費電力のまとめを示す。表１において、ＤＯＳＲＡＭのアクティブ電力は、ＤＯＳＲＡＭが９クロック（７回の読み出しと２回の書き込み）の動作を繰り返し行うことで、測定が行われた。表１より、ＤＯＳＲＡＭとＣＰＵコアの両方において、パワーゲーティングによるスタンバイ電力の削減が確認された。
Figure JPOXMLDOC01-appb-T000001
　表２に、これまでに報告された他の低電力ＭＣＵと本実施例で試作したチップの比較を示す。表２において、Ａは非特許文献２に記載のＭＣＵ、Ｂは非特許文献３に記載のＭＣＵ、Ｃは非特許文献４に記載のＭＣＵ、Ｄは本実施で試作したチップのデータを表している。試作したチップは、テクノロジーノード、クロック周波数、アクティブ電力に関して、他のチップより優れていることが確認された。また、試作したチップは、アクティブとスタンバイの比率によらず、最も低い消費電力を実現できることが確認された。
Figure JPOXMLDOC01-appb-T000002
　本実施例では、実際に試作した、実施の形態２で示した記憶装置１００とＣＰＵコアを有するＭＣＵチップについて説明する。
　図３７は、試作したＭＣＵチップの光学顕微鏡写真である。当該ＭＣＵチップは、ＣＰＵコアと周辺回路を含む領域と、パワーマネージメントユニット（ＰＭＵ）とリセットアンドクロックコントローラ（ＲＣＣ）を含む領域と、アナログデジタル変換回路と、オシレータと、内部電圧生成回路（ＩＶＲ）と、８ＫＢのＮＯＳＲＡＭと、３２ＫＢのＮＯＳＲＡＭと、を有する。
　なお、ＣＰＵコアは、実施例１で説明したＭＣＵチップのＣＰＵコアと同様に、ＯＳトランジスタを用いたフリップフロップ（ＯＳ−ＦＦ）を有する。これによって、ＣＰＵコア内のパワーゲーティング時のバックアップ、及び電源復帰後のリカバリが行われる。
　つまり、図３７に示したＭＣＵチップは、実施例１で説明したＭＣＵチップにおいて、アナログデジタル変換回路と、オシレータと、を設け、かつ８ＫＢのＤＯＳＲＡＭを８ＫＢのＮＯＳＲＡＭと３２ＫＢのＮＯＳＲＡＭに変更した構成といえる。また、図３６に示したＭＣＵチップは、シリアルインターフェース（ＵＡＲＴ）による伝送規格に対応している点と、電源回路を内蔵している点と、で実施例１のＭＣＵチップと異なる。また、当該電源回路の供給電圧は１．２Ｖ、及び３．３Ｖとしている。
　また、図３７に示すＭＣＵチップでは、１１０ｎｍ　Ｓｉ　ＣＭＯＳ、及び６０ｎｍ　ＩＧＺＯ−ＦＥＴ（ＢＥＯＬ）のテクノロジーノードを採用している。
　また、図３７のＭＣＵチップの動作周波数は、最大４８ＭＨｚである。
　ここで、図３７に示したＭＣＵチップの消費電力について説明する。図３７のＭＣＵチップによるシステム全体において、最大４８ＭＨｚで動作を行った時の消費電力は６．６０ｍＶとなり、パワーゲーティング時のスタンバイ電力は８８０ｎＷとなった。
　また、ＣＰＵコアに備えられているＯＳ−ＦＦのデータの退避に要する時間は概ね２０ｎｓ、ＯＳ−ＦＦのデータ復帰及びＭＣＵシステム全体の再起動に要する時間は４．８μｓであった。
　以上より、図３７に示したＭＣＵチップのスタンバイ電力の低減と、データの退避に要する時間とデータ復帰及びＣＰＵコアの再起動に要する時間とそれぞれの短縮を確認できた。
　半導体層にＣＡＡＣ構造を含むＩＧＺＯを用いた電界効果型トランジスタ（「ＣＡＡＣ−ＩＧＺＯ　ＦＥＴ」ともいう。）に関し、様々な温度環境下での遮断周波数ｆＴの測定を行った。遮断周波数ｆＴとは、電流利得が１（０ｄＢ）になる周波数（入力周波数）のことをいう。
　遮断周波数ｆＴは、以下の数式（１）により求められる。
Figure JPOXMLDOC01-appb-M000003
　ここで、Ｃｇ、およびｇｍは、それぞれトランジスタのゲート容量、および相互コンダクタンスである。特定のドレイン電圧における相互コンダクタンスｇｍは、以下の数式（２）より求めることができる。
Figure JPOXMLDOC01-appb-M000004
　上記数式（２）において、Ｖｇ、Ｉｄ、およびＶｄは、それぞれトランジスタのゲート電圧、ドレイン電流、およびドレイン電圧である。
＜遮断周波数ｆＴの測定＞
　Ｌ＝３０ｎｍ、Ｗ＝３０ｎｍのＣＡＡＣ−ＩＧＺＯ　ＦＥＴにおいて、遮断周波数ｆＴを測定した。なお、Ｌは、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴにおけるチャネル長であり、Ｗは、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴにおけるチャネル幅である。測定は、−４０℃、２７℃、および８５℃の温度環境下で行なった。また、測定はＣＡＡＣ−ＩＧＺＯ　ＦＥＴを６７２個並列に接続して行なった（Ｍ＝６７２）。
　また、２７℃および１５０℃でのＳｉ　ＦＥＴの遮断周波数ｆＴを測定した。測定ＤＵＴは、Ｌ／Ｗ＝６０ｎｍ／４８０ｎｍのＳｉ　ＦＥＴを用いて行なった。また、Ｓｉ　ＦＥＴの測定は、Ｓｉ　ＦＥＴを２１個並列に接続して行なった（Ｍ＝２１）。
　測定結果を図３８に示す。Ｓｉ　ＦＥＴにおいて、電流利得が１、すなわち０ｄＢとなる周波数を外挿により求め、遮断周波数ｆＴを得た。測定温度２７℃における遮断周波数ｆＴは、１３７ＧＨｚ、測定温度１５０℃における遮断周波数ｆＴは、８８ＧＨｚであった。このとき、Ｓｉ　ＦＥＴの測定温度２７℃から１５０℃における遮断周波数ｆＴの変化率は−３６％であった。
　また、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴにおいて、測定温度−４０℃における遮断周波数ｆＴは、３４ＧＨｚ、測定温度２７℃における遮断周波数ｆＴは、３４ＧＨｚ、測定温度８５℃における遮断周波数ｆＴは、３８ＧＨｚであった。このとき、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴの測定温度２７℃から８５℃における遮断周波数ｆＴの変化率は１２％であった。また、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴの測定温度２７℃から−４０℃において遮断周波数ｆＴに変化は見られなかった。
　Ｓｉ　ＦＥＴとＣＡＡＣ−ＩＧＺＯ　ＦＥＴで、測定した温度範囲は異なるものの、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴは、Ｓｉ　ＦＥＴよりも遮断周波数ｆＴの温度依存性が少ないことが考えられる。
ＡＤＤＲ：信号、ＢＧＬ：配線、ＢＬ：配線、ＢＬＢ：配線、ＢＷ：信号、Ｃ０：容量素子、Ｃ１：容量素子、Ｃ２：容量素子、Ｃ２１：容量素子、Ｃ２３：容量素子、Ｃ２２：容量素子、Ｃ２４：容量素子、Ｃ３：容量素子、ＣＥ：信号、ＣＬＫ：信号、ＤＢ１：データ、ＤＢ２：データ、ＧＷ：信号、ＬＢＬ：配線、ＬＢＬＢ：配線、Ｍ２１：トランジスタ、Ｍ２４：トランジスタ、Ｍ３１：トランジスタ、Ｍ３４：トランジスタ、ＮＷＬ：配線、ＮＷＬ＿０：配線、ＮＷＬ＿１：配線、ＯＳ１：トランジスタ、ＰＣＬ：配線、ＰＯＮ１：信号、ＰＯＮ２：信号、ＲＤＡ：信号、ＶＣＳ：配線、ＶＤＤＭ：配線、ＶＨＨ：配線、ＶＬＬ：配線、ＶＰＣ：配線、ＷＤＡ：信号、ＷＬ：配線、ＲＷＬ：配線、ＷＢＬ：配線、ＲＢＬ：配線、ＳＬ：配線、ｔ１：時刻、ｔ２：時刻、ｔ３：時刻、ｔ４：時刻、ｔ５：時刻、ｔ６：時刻、ｔ７：時刻、ｔ８：時刻、Ｔａｃ１：トランジスタ、Ｔａｃ２：トランジスタ、Ｔｄｒ１：トランジスタ、Ｔｄｒ２：トランジスタ、Ｔｅｑ１：トランジスタ、Ｔｌｄ１：トランジスタ、Ｔｌｄ２：トランジスタ、Ｔｐｃ１：トランジスタ、Ｔｐｃ２：トランジスタ、Ｔｒ１：トランジスタ、Ｔｒ２：トランジスタ、Ｔｒ３：トランジスタ、Ｔｒ４：トランジスタ、Ｔｒ５：トランジスタ、Ｔｒ６：トランジスタ、１０：ＳＭＣ、２０：ＮＶＭ、２１：ＮＶＭ、３０：ＬＰＣ、１００：記憶装置、１１０：メモリセルアレイ、１１０Ａ：メモリセルアレイ、１１０Ｂ：メモリセルアレイ、１１１：周辺回路、１１２：コントロール回路、１１５：周辺回路、１２１：行デコーダ、１２２：列デコーダ、１２３：行ドライバ、１２４：列ドライバ、１２５：入力回路、１２６：出力回路、１２７：電圧生成回路、１２７ａ：電圧生成回路、１２７ｂ：電圧生成回路、１２８：電圧保持回路、１３０：メモリセル、１３０Ａ：メモリセル、１４１：ＰＳＷ、１４２：ＰＳＷ、２００：トランジスタ、２００Ｍ：トランジスタ、２００Ｔ：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１１：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２ｂ：導電体、２４３：酸化物、２４３ａ：酸化物、２４３ｂ：酸化物、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２５０：絶縁体、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７２：絶縁体、２７３：絶縁体、２７４：絶縁体、２７５：絶縁体、２７６：導電体、２７７：絶縁体、２７８：導電体、２７９：絶縁体、２８０：絶縁体、２８１：導電体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８７：絶縁体、２９０：導電体、２９２：容量、２９２Ａ：容量、２９２Ｂ：容量、２９２Ｃ：容量、２９４：導電体、２９５：絶縁体、２９６：絶縁体、２９７：導電体、２９８：絶縁体、２９９：導電体、３００：トランジスタ、３１１：半導体基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４１１：素子層、４１３：トランジスタ層、４１３［１］：トランジスタ層、４１３［ｍ］：トランジスタ層、４１５：メモリデバイス層、４１５［１］：メモリデバイス層、４１５［２］：メモリデバイス層、４１５［３］：メモリデバイス層、４１５［４］：メモリデバイス層、４１５［ｐ−１］：メモリデバイス層、４１５［ｐ］：メモリデバイス層、４１５［ｎ］：メモリデバイス層、４２０：メモリデバイス、４２０Ａ：メモリデバイス、４２０Ｂ：メモリデバイス、４２０Ｃ：メモリデバイス、４２２：領域、４２４：導電体、４２６：導電体、４２８：導電体、４３０：導電体、４７０：メモリユニット、４７０［１］：メモリユニット、４７０［ｍ］：メモリユニット、６１１：基板、６１２：回路領域、６１３：分離領域、６１４：分離線、６１５：チップ、６５０：電子部品、６５２：プリント基板、６５３：半導体装置、６５４：基板、６５５：リード、７００：腕時計型端末、７０１：筐体、７０２：リュウズ、７０３：表示部、７０４：ベルト、７０５：検知部、７１０：携帯電話機、７１１：筐体、７１２：マイク、７１３：外部接続ポート、７１４：操作ボタン、７１６：表示部、７１７：スピーカ、７２０：ノート型パーソナルコンピュータ、７２１：筐体、７２２：表示部、７２３：キーボード、７２４：ポインティングデバイス、７３０：ゴーグル型ディスプレイ、７３１：装着部、７３２：筐体、７３５：ケーブル、７３６：バッテリ、７３７：表示部、７４０：ビデオカメラ、７４１：筐体、７４２：筐体、７４３：表示部、７４４：操作キー、７４５：レンズ、７４６：接続部、７５０：自動車、７５１：車体、７５２：車輪、７５３：ダッシュボード、７５４：ライト、８０１：クラウド分野、８０２：分野、８０３：ＩｏＴ末端機器、８０４：消費電力、８０５：処理性能、８３１：マスタデバイス、８３２：Ｍ２Ｍインターフェイス、８４１：ＩｏＴ末端機器、８４２：産業用ロボット、８８１：ホーム、８８２：オフィス、８８３：クラウド、８８４：工場、８８５：工場、８８６：工場、１３００：ＣＰＵ、１３０２：パワーコントローラ、１３０３：パワースイッチ、１３０４：キャッシュメモリ、１３０５：バスインターフェース、１３０６：デバッグインターフェース、１３０７：制御装置、１３０８：プログラムカウンタ、１３０９：パイプラインレジスタ、１３１０：パイプラインレジスタ、１３１１：ＡＬＵ、１３１２：レジスタファイル、１３３０：ＣＰＵコア、１３３１：ＰＭＵ、１３３２：周辺回路、１３３３：データバス、１４００：ＲＦＩＣ、１４０４：アンテナ、１４０５：整流回路、１４０６：定電圧回路、１４０７：復調回路、１４０８：変調回路、１４０９：論理回路、１４１０：ＲＡＭ、１４１１：ＲＯＭ、１４１２：バッテリ、１４２０：通信器、１４２１：アンテナ、１４２２：無線信号

Claims (12)

  1. 　パワーマネージメントユニットと、ＣＰＵコアと、記憶装置と、を有し、
    　前記パワーマネージメントユニットは、パワースイッチと、パワーコントローラと、を有し、
    　前記パワースイッチは、前記ＣＰＵコアと、前記記憶装置と、への電源電圧の供給を制御する機能を有し、
    　前記パワーコントローラは、前記パワースイッチの動作を制御する機能を有し、
    　前記記憶装置は、ワーキングメモリと、長期記憶貯蔵部と、を有し、
    　前記ＣＰＵコアは、前記パワーコントローラに対して、前記電源電圧の供給を停止するタイミングを送信する機能を有し、
    　前記記憶装置は、前記パワースイッチによって前記電源電圧の供給を停止する前に、前記ワーキングメモリに保持されたデータを前記長期記憶貯蔵部に退避させる機能を有する、
    　半導体装置。
  2. 　請求項１において、
    　前記パワーマネージメントユニットと、前記ＣＰＵコアと、前記記憶装置と、のそれぞれは、トランジスタを有し、
    　前記トランジスタは、それぞれチャネル形成領域にシリコンを有する、
    　半導体装置。
  3. 　請求項１において、
    　前記パワーマネージメントユニットは、トランジスタを有し、
    　前記トランジスタは、チャネル形成領域にシリコンを有する、
    　半導体装置。
  4. 　請求項１において、
    　前記ＣＰＵコアは、トランジスタを有し、
    　前記トランジスタは、チャネル形成領域にシリコンを有する、
    　半導体装置。
  5. 　請求項１において、
    　前記記憶装置は、トランジスタを有し、
    　前記トランジスタは、チャネル形成領域にシリコンを有する、
    　半導体装置。
  6. 　請求項１において、
    　前記パワーマネージメントユニットと、前記ＣＰＵコアと、前記記憶装置と、のそれぞれは、トランジスタを有し、
    　前記トランジスタは、それぞれチャネル形成領域に金属酸化物を有する、
    　半導体装置。
  7. 　請求項１において、
    　前記パワーマネージメントユニットは、トランジスタを有し、
    　前記トランジスタは、チャネル形成領域に金属酸化物を有する、
    　半導体装置。
  8. 　請求項１において、
    　前記ＣＰＵコアは、トランジスタを有し、
    　前記トランジスタは、チャネル形成領域に金属酸化物を有する、
    　半導体装置。
  9. 　請求項１において、
    　前記記憶装置は、トランジスタを有し、
    　前記トランジスタは、チャネル形成領域に金属酸化物を有する、
    　半導体装置。
  10. 　請求項６乃至請求項９のいずれか一において、
    　前記金属酸化物は、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム）である、
    　半導体装置。
  11. 　請求項１乃至請求項１０のいずれか一の半導体装置を複数有し、
    　分離領域を有する半導体ウエハ。
  12. 　請求項１乃至請求項１０のいずれか一の半導体装置と、
    　バッテリと、を有する電子機器。
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