JP7485823B2 - 半導体装置 - Google Patents

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Description

本発明の一形態は記憶装置に関する。
また、本発明の一形態は半導体装置に関する。また、本発明の一形態は、半導体装置の駆
動方法、またはその作製方法に関する。また、本発明の一形態は、物、方法、または、製
造方法に関する。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、ま
たは、組成物（コンポジション・オブ・マター）に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路及び電子機器は
、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（
ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラン
ジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られてい
るが、その他の材料として酸化物半導体が注目されている。例えば、酸化亜鉛、またはＩ
ｎ－Ｇａ－Ｚｎ酸化物半導体を用いてトランジスタを作製する技術が開示されている（特
許文献１参照）。
また、酸化物半導体を用いたトランジスタ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
トランジスタ、以下、ＯＳトランジスタと呼ぶ）はオフ電流が非常に小さい。そのことを
利用して、特許文献２及び３には、ＯＳトランジスタ、Ｓｉトランジスタおよび容量素子
を用いた不揮発性メモリが開示されている。これらの不揮発性メモリは、書き換え可能回
数に制限がなく、さらに消費電力も少ない。
特許文献２では、ＯＳトランジスタと容量素子が同一の層に形成されている不揮発性メモ
リが開示されている。また、特許文献３では、ＯＳトランジスタと容量素子が異なる層に
形成されている不揮発性メモリが開示されている。
特開２００７－１２３８６１号公報 特開２０１１－１５１３８３号公報 特開２０１５－１９５０７４号公報
不揮発性メモリの容量素子がＯＳトランジスタと同一の層に形成されている場合、メモリ
セルの面積のうち、ＯＳトランジスタがある程度の面積を占有してしまうため、容量素子
に充分な面積を割り当てることができない。
容量素子がＯＳトランジスタの上層に形成されている場合、容量素子は、ＯＳトランジス
タに影響されずに面積を広くとることができるが、メモリセルの集積化が進み、メモリセ
ルのサイズが小さくなると、容量素子に充分な面積を割り当てることができなくなる。
本発明の一形態は、高集積化されたメモリセルを提供することを課題の一とする。また、
本発明の一形態は、大容量のデータを記憶する記憶装置を提供することを課題の一とする
。また、本発明の一形態は、消費電力の小さい記憶装置を提供することを課題の一とする
。また、本発明の一形態は、新規な半導体装置の提供を課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一
形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。
本発明の一形態は、第１トランジスタと、第２トランジスタと、第１容量素子と、第２容
量素子と、導電体と、配線と、を有する記憶装置である。導電体は、第１トランジスタの
ソースまたはドレインの一方としての機能を有する。導電体は、第１容量素子の第１電極
としての機能を有する。第１容量素子の第２電極は、配線に電気的に接続される。第２容
量素子の第１電極は、導電体に電気的に接続される。第２容量素子の第２電極は、配線に
電気的に接続される。第２トランジスタのゲートは、導電体に電気的に接続される。第１
トランジスタはチャネル形成領域に酸化物半導体を有する。第２トランジスタはチャネル
形成領域にシリコンを有する。第２容量素子と第１容量素子とは、互いに重なる領域を有
する。
上記形態において、第２容量素子の誘電体の膜厚は、第１容量素子の誘電体の膜厚よりも
大きいことが好ましい。
本発明の一形態は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第
１容量素子と、第２容量素子と、導電体と、第１乃至第３配線と、を有する記憶装置であ
る。導電体は、第１トランジスタのソースまたはドレインの一方としての機能を有する。
導電体は、第１容量素子の第１電極としての機能を有する。第１容量素子の第２電極は、
第１配線に電気的に接続される。第２容量素子の第１電極は、導電体に電気的に接続され
る。第２容量素子の第２電極は、第１配線に電気的に接続される。第２トランジスタのゲ
ートは、導電体に電気的に接続される。第２トランジスタのソースまたはドレインの一方
は、第３トランジスタを介して、第２配線に電気的に接続される。第２トランジスタのソ
ースまたはドレインの他方は、第３配線に電気的に接続される。第１トランジスタはチャ
ネル形成領域に酸化物半導体を有する。第２トランジスタはチャネル形成領域にシリコン
を有する。第３トランジスタはチャネル形成領域にシリコンを有する。第２容量素子と第
１容量素子とは、互いに重なる領域を有する。
上記形態において、第２容量素子の誘電体の膜厚は、第１容量素子の誘電体の膜厚よりも
大きいことが好ましい。
本発明の一形態は、上記形態に記載の記憶装置を複数有し、分離領域を有する半導体ウエ
ハである。
本発明の一形態は、上記形態に記載の記憶装置と、バッテリと、を有する電子機器である
。
本発明の一形態により、高集積化されたメモリセルを提供することができる。また、本発
明の一形態により、大容量のデータを記憶する記憶装置を提供することができる。また、
本発明の一形態により、消費電力の小さい記憶装置を提供することができる。また、本発
明の一形態により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
形態は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
メモリセルの構成例を示す回路図。 メモリセルの動作例を示すタイミングチャート。 メモリセルの構成例を示す上面図。 メモリセルの構成例を示す上面図。 メモリセルの構成例を示す上面図。 メモリセルの構成例を示す断面図。 トランジスタＴｒ１およびＴｒ２の構成例を示す上面図および断面図。 トランジスタＯＳ１の構成例を示す上面図および断面図。 ＩｎＭＺｎＯ４の結晶を説明する図。 記憶装置の構成例を示すブロック図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 トランジスタＴｒ１およびＴｒ２の構成例を示す上面図及び断面図。 トランジスタＯＳ１の構成例を示す上面図および断面図。 トランジスタＯＳ１の構成例を示す上面図および断面図。 ＣＰＵの構成例を示すブロック図。 ＲＦＩＣの構成例を示すブロック図。 半導体ウエハの上面図。 半導体装置の作製工程を示すフローチャート図及び斜視図。 電子機器の例を示す斜視図。 メモリセルの構成例を示す断面図。 メモリセルの構成例を示す断面図。 記憶容量のメモリセル面積依存性を示すグラフ。 保持時間のメモリセル面積依存性を示すグラフ。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状または値などに限定されない。
なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベ
ル（又はＧＮＤ）と呼ぶ場合がある。
また、本明細書は、以下の実施の形態及び実施例を適宜組み合わせることが可能である。
また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み
合わせることが可能である。
（実施の形態１）
本実施の形態では、本発明の一形態であるメモリセルと、そのメモリセルを用いた記憶装
置について説明を行う。
〈〈メモリセルの構成例〉〉
〈メモリセル１０ａ〉
図１（Ａ）は、メモリセル１０ａの構成例を示す回路図である。メモリセル１０ａは、ト
ランジスタＯＳ１と、トランジスタＴｒ１と、トランジスタＴｒ２と、容量素子Ｃｓ１と
、容量素子Ｃｓ２と、を有する。また、メモリセル１０ａは、配線ＢＬ、配線ＳＬ、配線
ＷＷＬ、配線ＲＷＬ、配線ＷＣＬおよび配線ＢＧに電気的に接続されている。
トランジスタＯＳ１は第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートとは
、チャネル形成領域を間に介して、互いに重なる領域を有する。なお、第１ゲートをゲー
トまたはフロントゲートと呼び、第２ゲートをバックゲートと呼ぶ場合がある。
トランジスタＯＳ１の第１ゲートは配線ＷＷＬに電気的に接続される。トランジスタＯＳ
１の第２ゲートは配線ＢＧに電気的に接続される。トランジスタＯＳ１のソースまたはド
レインの一方は、トランジスタＴｒ１のゲートに電気的に接続される。トランジスタＯＳ
１のソースまたはドレインの他方は配線ＢＬに電気的に接続される。
トランジスタＴｒ１のソースまたはドレインの一方は、トランジスタＴｒ２を介して、配
線ＳＬに電気的に接続される。トランジスタＴｒ１のソースまたはドレインの他方は配線
ＢＬに電気的に接続される。
容量素子Ｃｓ１の第１電極はトランジスタＴｒ１のゲートに電気的に接続され、容量素子
Ｃｓ１の第２電極は配線ＷＣＬに電気的に接続される。容量素子Ｃｓ２の第１電極はトラ
ンジスタＴｒ１のゲートに電気的に接続され、容量素子Ｃｓ２の第２電極は配線ＷＣＬに
電気的に接続される。容量素子Ｃｓ１と容量素子Ｃｓ２とは、並列に接続された容量素子
とみなすことができる。
トランジスタＯＳ１のソースまたはドレインの一方およびトランジスタＴｒ１のゲートと
の結節点をノードＦＮと呼称する。
配線ＢＬはビット線であり、メモリセル１０ａに記憶されるデータが与えられる。
配線ＳＬは電源線であり、一定の電位が与えられる。
配線ＷＷＬはワード線であり、メモリセル１０ａにデータを書き込む際に、Ｈレベルの電
位が与えられる。
配線ＲＷＬはワード線であり、メモリセル１０ａに書き込まれたデータを読み出す際に、
Ｌレベルの電位が与えられる。
配線ＷＣＬは一定の電位（ＧＮＤ）が与えられる。
トランジスタＴｒ１およびトランジスタＴｒ２はｐチャネル型トランジスタを用いること
が好ましい。また、トランジスタＴｒ１およびトランジスタＴｒ２はオン電流が大きいト
ランジスタを用いることが好ましい。オン電流が大きいトランジスタとして、例えば、チ
ャネル形成領域にシリコン（Ｓｉ）を用いたトランジスタ（Ｓｉトランジスタ）が好まし
い。
トランジスタＯＳ１は、非導通状態においてソースとドレインとの間を流れる電流（オフ
電流）が小さいトランジスタが用いられることが好適である。ここでは、オフ電流が小さ
いとは、ソースとドレインとの間の電圧を１．８Ｖとし、チャネル幅１μｍあたりの規格
化されたオフ電流が、室温において１×１０－２０Ａ以下、８５℃において１×１０－１
８Ａ以下、又は１２５℃において１×１０－１６Ａ以下、であることをいう。このように
オフ電流が低いトランジスタとしては、ＯＳトランジスタが挙げられる。
メモリセル１０ａにおいて、ノードＦＮは配線ＢＬおよびトランジスタＯＳ１を介して電
荷（データ）が書き込まれる。ノードＦＮに電荷が書き込まれた後に、トランジスタＯＳ
１をオフにすることで、メモリセル１０ａはノードＦＮに電荷を保持することができる。
トランジスタＯＳ１のオフ電流は極めて小さいため、メモリセル１０ａは長時間データを
保持することができる。また、メモリセル１０ａはトランジスタＯＳ１をオンするだけで
データを書き込むことができるので、例えば、書込みに高電圧の必要なフラッシュメモリ
と比べて、小さい電力でデータを書き込むことができる。すなわちメモリセル１０ａを用
いた記憶装置は消費電力を小さくすることができる。
〈メモリセル１０ｂ〉
メモリセル１０ａは、トランジスタＴｒ２をトランジスタＴｒ１のソースまたはドレイン
の他方と配線ＢＬとの間に設けることができる。その場合の回路図を図１（Ｂ）に示す。
図１（Ｂ）に示すメモリセル１０ｂの各構成要素の詳細は、メモリセル１０ａの記載を参
照すればよい。
〈〈メモリセルの動作例〉〉
次に、メモリセル１０ａの書き込み動作と読み出し動作について、図２を用いて説明を行
う。以下の説明はノードＦＮが１ビットのデータを保持する場合について説明を行う。な
お、以下の説明はメモリセル１０ｂに対してもそのまま適用することができる。
図２は、メモリセル１０ａの動作例を示すタイミングチャートである。上から順に、配線
ＷＷＬ、配線ＲＷＬ、配線ＷＣＬ、配線ＢＬ、配線ＳＬ、ノードＦＮ、配線ＢＧに与えら
れる電位をそれぞれ表している。また、図２のタイミングチャートは、期間Ｐ１乃至Ｐ５
に分割されている。
期間Ｐ１、Ｐ３、Ｐ５はメモリセル１０ａのスタンバイ期間を表す。期間Ｐ２はメモリセ
ル１０ａの書き込み期間を表す。期間Ｐ４はメモリセル１０ａの読み出し期間を表す。
なお、期間Ｐ１乃至Ｐ５において、配線ＷＣＬは、常にＧＮＤが与えられている。ＧＮＤ
は、低電源電位または接地電位であることが好ましい。
また、期間Ｐ１乃至Ｐ５において、配線ＳＬは常に電位Ｖ３が与えられ、配線ＢＧは常に
電位ＶＢＧが与えられている。電位ＶＢＧは負電位であることが好ましい。電位ＶＢＧに
負電位を与えることで、トランジスタＯＳ１をノーマリ・オフにすることができる。なお
、ここで言うノーマリ・オフとは、配線ＷＷＬにＧＮＤを与えたとき、トランジスタＯＳ
に流れるチャネル幅１μｍあたりの電流が室温において１×１０－２０Ａ以下、８５℃に
おいて１×１０－１８Ａ以下、又は１２５℃において１×１０－１６Ａ以下であることを
いう。
以下、それぞれの期間の動作について順を追って説明を行う。
〈期間Ｐ１〉
まず、期間Ｐ１において、配線ＷＷＬおよび配線ＢＬはＧＮＤが与えられ、配線ＲＷＬは
電位Ｖ２が与えられている。このとき、トランジスタＴｒ２はオフになり、配線ＢＬと配
線ＳＬとの間に電流は流れない。トランジスタＴｒ２をオフにするために、電位Ｖ２と電
位Ｖ３の差（Ｖ２－Ｖ３）は、トランジスタＴｒ２のしきい値電圧よりも大きいことが好
ましい。
〈期間Ｐ２〉
次に、期間Ｐ２において、配線ＷＷＬに電位Ｖ１を与え、配線ＢＬに電位Ｖ２（データ「
１」）、またはＧＮＤ（データ「０」）を与える。電位Ｖ１は、電位Ｖ２にトランジスタ
ＯＳ１のしきい値電圧を足し合わせた値よりも、大きいことが好ましい。このとき、トラ
ンジスタＯＳ１はオンになり、配線ＢＬに与えられたデータはノードＦＮに書き込まれる
。
〈期間Ｐ３〉
次に、期間Ｐ３において、配線ＷＷＬ及び配線ＢＬにＧＮＤを与える。このとき、トラン
ジスタＯＳ１はオフになり、ノードＦＮに書き込まれたデータは保持される。
〈期間Ｐ４〉
次に、期間Ｐ４において、配線ＢＬを電気的に浮遊状態にし、配線ＲＷＬにＧＮＤを与え
る。このとき、トランジスタＴｒ２がオンになる。
もし、ノードＦＮに「１」が書き込まれている場合は、トランジスタＴｒ１はオフである
ため、配線ＳＬと配線ＢＬの間に電流は流れず、配線ＢＬはＧＮＤを維持する。なお、ト
ランジスタＴｒ１をオフにするために、電位Ｖ２と電位Ｖ３の差（Ｖ２－Ｖ３）は、トラ
ンジスタＴｒ１のしきい値電圧よりも大きいことが好ましい。
もし、ノードＦＮに「０」が書き込まれている場合は、トランジスタＴｒ１はオンである
ため、配線ＳＬと配線ＢＬは導通状態になり、配線ＢＬは電位Ｖ３になるまで（配線ＢＬ
と配線ＳＬが等電位になるまで）充電される。なお、トランジスタＴｒ１をオンにするた
めに、ＧＮＤと電位Ｖ３の差（－Ｖ３）はトランジスタＴｒ１のしきい値電圧よりも小さ
いことが好ましい。また、トランジスタＴｒ２をオンにするために、ＧＮＤと電位Ｖ３の
差（－Ｖ３）はトランジスタＴｒ２のしきい値電圧よりも小さいことが好ましい。
期間Ｐ４において、配線ＢＬの電位を読み出すことで、ノードＦＮに書き込まれたデータ
を判定することが可能になる。
〈期間Ｐ５〉
次に、期間Ｐ５において、配線ＲＷＬに電位Ｖ２を与え、配線ＢＬにＧＮＤを与え、ノー
ドＦＮのデータを保持する。
以上、期間Ｐ１乃至Ｐ５に示した動作により、メモリセル１０ａのデータの読み出しと書
き込みが可能になる。
〈〈メモリセルの上面図〉〉
次に、メモリセル１０ａの上面図について、図３乃至図５を用いて説明を行う。
メモリセル１０ａの上面図について、下層から順を追って説明を行う。図３（Ａ）は、基
板に形成されたトランジスタＴｒ１とトランジスタＴｒ２の上面図を示している。図３（
Ａ）において、半導体ＳＥＭ１は、トランジスタＴｒ１及びＴｒ２の活性層領域としての
機能を有し、導電体Ｇ１１はトランジスタＴｒ１のゲート電極としての機能を有し、導電
体Ｇ１２はトランジスタＴｒ２のゲート電極としての機能を有する。
図３（Ａ）において、ｌｘはメモリセル１０ａのｘ方向（横方向）の長さを表し、ｌｙは
メモリセル１０ａのｙ方向（縦方向）の長さを表している。ｌｘとｌｙの積は、メモリセ
ル１０ａの面積を表している。
図３（Ｂ）は、図３（Ａ）の上面図に導電体Ｍ１１、導電体Ｍ１２、導電体Ｍ１３および
導電体Ｍ１４を追加した場合の上面図である。導電体Ｍ１１は配線ＢＬとしての機能を有
し、導電体Ｍ１２は配線ＳＬとしての機能を有する。
図３（Ａ）、（Ｂ）において、導電体Ｇ１１と導電体Ｍ１３はプラグＶ１１を介して電気
的に接続されている。半導体ＳＥＭ１と導電体Ｍ１１はプラグＶ１２を介して電気的に接
続されている。半導体ＳＥＭ１と導電体Ｍ１２はプラグＶ１３を介して電気的に接続され
ている。導電体Ｇ１２と導電体Ｍ１４はプラグＶ１４を介して、電気的に接続されている
。
図３（Ｃ）は、図３（Ｂ）の上面図に、導電体Ｍ２１、導電体Ｍ２２、導電体Ｍ２３およ
び導電体Ｍ２４を追加した場合の上面図である。導電体Ｍ２４は配線ＲＷＬとしての機能
を有する。
図３（Ｂ）、（Ｃ）において、導電体Ｍ１１と導電体Ｍ２１はプラグＶ２１を介して電気
的に接続されている。導電体Ｍ１３と導電体Ｍ２３はプラグＶ２２を介して電気的に接続
されている。導電体Ｍ１４と導電体Ｍ２４はプラグＶ２３を介して、電気的に接続されて
いる。
図３（Ｄ）は、図３（Ｃ）の上面図に、半導体ＳＥＭ２を追加した場合の上面図である。
半導体ＳＥＭ２は、トランジスタＯＳ１の半導体領域としての機能を有する。
図４（Ａ）は、図３（Ｄ）の上面図に、導電体Ｓ２１および導電体Ｓ２２を追加した場合
の上面図である。導電体Ｓ２２はトランジスタＯＳ１のソースまたはドレインの一方とし
ての機能を有し、導電体Ｓ２１はトランジスタＯＳ１のソースまたはドレインの他方とし
ての機能を有する。
図４（Ｂ）は、図４（Ａ）の上面図に、導電体Ｇ２１および導電体Ｇ２２を追加した場合
の上面図である。導電体Ｇ２１はトランジスタＯＳ１のゲートとしての機能を有する。
図４（Ｃ）は、図４（Ｂ）の上面図におけるトランジスタＯＳ１と容量素子Ｃｓ１の位置
を太い破線で示している。
図４（Ｄ）は、図４（Ｂ）の上面図に、導電体Ｍ３１、導電体Ｍ３２、導電体Ｍ３３およ
び導電体Ｍ３４を追加した場合の上面図である。導電体Ｍ３２は配線ＷＷＬとしての機能
を有し、導電体Ｍ３４は配線ＷＣＬとしての機能を有する。
図４（Ｂ）、（Ｄ）において、導電体Ｍ２１と導電体Ｍ３１はプラグＶ４１を介して電気
的に接続されている。導電体Ｓ２１と導電体Ｍ３１はプラグＶ４２を介して電気的に接続
されている。導電体Ｇ２１と導電体Ｍ３２はプラグＶ４３を介して電気的に接続されてい
る。導電体Ｓ２２と導電体Ｍ３３はプラグＶ４４を介して電気的に接続されている。導電
体Ｍ２３と導電体Ｍ３３はプラグＶ４５を介して電気的に接続されている。導電体Ｇ２２
と導電体Ｍ３４はプラグＶ４６を介して電気的に接続されている。
図５（Ａ）は、図４（Ｄ）の上面図に、導電体ＣＥ１、導電体ＣＥ２を追加した場合の上
面図である。導電体ＣＥ１は容量素子Ｃｓ２の第１電極としての機能を有し、導電体ＣＥ
２は容量素子Ｃｓ２の第２電極としての機能を有する。
図５（Ｂ）は、図５（Ａ）における容量素子Ｃｓ２の位置を太い破線で示している。容量
素子Ｃｓ２は、先に示した容量素子Ｃｓ１と重なる領域を有することが好ましい。こうす
ることで、メモリセル１０ａの記憶容量を維持したまま、メモリセル１０ａの面積を小さ
くすることができる。
図５（Ｃ）は、図５（Ａ）の上面図に、導電体Ｍ４１および導電体Ｍ４２を追加した場合
の上面図である。
図５（Ａ）、（Ｃ）において、導電体Ｍ３３と導電体Ｍ４１はプラグＶ５１を介して電気
的に接続されている。導電体ＣＥ１と導電体Ｍ４１はプラグＶ５２を介して電気的に接続
されている。導電体ＣＥ２と導電体Ｍ４２はプラグＶ５３を介して電気的に接続されてい
る。導電体Ｍ３４と導電体Ｍ４２はプラグＶ５４を介して電気的に接続されている。
〈〈メモリセルの断面図〉〉
次に、メモリセル１０ａの断面図について、図６を用いて説明を行う。図６は、図５（Ｃ
）の一点鎖線Ｙ１‐Ｙ２における断面図を示している。
図６に示すメモリセル１０ａは、下から順に、層Ｌ１と、層Ｌ２と、層Ｌ３と、層Ｌ４と
、層Ｌ５を有する。
層Ｌ１は、基板１１と、素子分離層１２と、半導体ＳＥＭ１と、絶縁体３４ａと、導電体
Ｇ１１と、側壁絶縁層１４と、側壁絶縁層１５と、プラグＶ１１とを有する。
図中にはトランジスタＴｒ１に相当する箇所が破線で示してある。トランジスタＴｒ１の
詳細については後述する。
層Ｌ２は、絶縁体１３と、絶縁体２４と、導電体Ｍ１３と、プラグＶ２２を有する。
層Ｌ３は、絶縁体１６と、絶縁体２５と、導電体Ｍ２２と、導電体Ｍ２３と、導電体Ｍ２
４と、絶縁体１７と、絶縁体１８と、絶縁体１９と、酸化物半導体４１と、酸化物半導体
４２と、酸化物半導体４３と、絶縁体２０と、絶縁体２１と、導電体Ｓ２１と、導電体Ｓ
２２と、導電体Ｇ２１と、導電体Ｇ２２と、プラグＶ４２と、絶縁体２２と、を有する。
導電体Ｍ２４は配線ＲＷＬとしての機能を有する。
図中にはトランジスタＯＳ１と容量素子Ｃｓ１に相当する箇所が破線で示してある。導電
体Ｇ２１はトランジスタＯＳ１のゲートとしての機能を有する。導電体Ｓ２２はトランジ
スタＯＳ１のソースまたはドレインの一方としての機能を有し、導電体Ｓ２１はトランジ
スタＯＳ１のソースまたはドレインの他方としての機能を有する。また、導電体Ｓ２２は
容量素子Ｃｓ１の第１電極としての機能を有する。導電体Ｇ２２は容量素子Ｃｓ１の第２
電極としての機能を有する。絶縁体２０は容量素子Ｃｓ１の誘電体としての機能を有する
。また、絶縁体２０はトランジスタＯＳ１のゲート絶縁体としての機能も有する。なお、
トランジスタＯＳ１の詳細については後述する。
層Ｌ４は、導電体Ｍ３１と、導電体Ｍ３２と、導電体Ｍ３４と、を有する。導電体Ｍ３２
は配線ＷＷＬとしての機能を有し、導電体Ｍ３４は配線ＷＣＬとしての機能を有する。
層Ｌ５は、導電体ＣＥ１と、絶縁体２３と、導電体ＣＥ２と、プラグＶ５３と、導電体Ｍ
４２とを有する。導電体ＣＥ１は容量素子Ｃｓ２の第１電極としての機能を有し、導電体
ＣＥ２は容量素子Ｃｓ２の第２電極としての機能を有する。絶縁体２３は容量素子Ｃｓ２
の誘電体としての機能を有する。図中には容量素子Ｃｓ２に相当する箇所が破線で示して
ある。
メモリセル１０ａにおいて、容量素子Ｃｓ１はトランジスタＯＳ１と同じ層に設けられて
いる。そのため、メモリセル１０ａの製造工程において、トランジスタＯＳ１のソースお
よびドレインと容量素子Ｃｓ１の第１電極とは、同時に形成される。また、トランジスタ
ＯＳ１のゲート絶縁体と容量素子Ｃｓ１の誘電体とは、同時に形成される。また、トラン
ジスタＯＳ１のゲートと容量素子Ｃｓ１の第２電極とは、同時に形成される。
メモリセル１０ａにおいて、容量素子Ｃｓ２は容量素子Ｃｓ１の上層に形成されている。
また、容量素子Ｃｓ１と容量素子Ｃｓ２とは、互いに重なる領域を有する。
例えば、メモリセル１０ａの容量素子が容量素子Ｃｓ１のみで構成されている場合、メモ
リセル１０ａの面積のうち、トランジスタＯＳ１がある程度の面積を占有してしまうと、
容量素子Ｃｓ１に充分な面積を割り当てることができない。
例えば、メモリセル１０ａの容量素子が容量素子Ｃｓ２のみで構成されている場合、容量
素子Ｃｓ２は、トランジスタＯＳ１に影響されずに面積を広くとることができるが、メモ
リセル１０ａの集積化が進み、メモリセル１０ａのサイズが小さくなると、容量素子Ｃｓ
２に充分な面積を割り当てることができなくなる。
図６に示す構成は、メモリセル１０ａのサイズが小さくなっても、容量素子Ｃｓ２の不足
分を容量素子Ｃｓ１が補うことができるので好ましい。
また、容量素子Ｃｓ１の誘電体（絶縁体２０）の膜厚は、容量素子Ｃｓ２の誘電体（絶縁
体２３）の膜厚よりも薄くすることが好ましい。絶縁体２０はトランジスタＯＳ１のゲー
ト絶縁体も兼ねているので、絶縁体２０を厚くしすぎるとトランジスタＯＳ１が動作しな
くなる。また、容量素子Ｃｓ２は面積が広いので、絶縁体２３を薄くしすぎると絶縁体２
３を流れるリーク電流が増大し、容量素子Ｃｓ２は電荷を保持することができなくなる。
基板１１としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。また、基板１１として、例えば
、ガラス基板、石英基板、プラスチック基板、金属基板、貼り合わせフィルム、繊維状の
材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体
素子を形成し、その後、別の基板に半導体素子を転置してもよい。
また、基板１１として、可とう性基板を用いてもよい。可とう性基板である基板１１とし
ては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いること
ができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロ
ン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエ
チレン（ＰＴＦＥ）などがある。なお、可とう性基板上にトランジスタを設ける方法とし
ては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう
性基板である基板１１に転置する方法もある。その場合には、非可とう性基板とトランジ
スタとの間に剥離層を設けるとよい。
図６では、一例として、基板１１に単結晶シリコンウェハを用いた例を示している。
トランジスタＴｒ１は基板１１上に設けられ、素子分離層１２によって隣接する他のトラ
ンジスタと分離されている。素子分離層１２として、酸化シリコン、酸化窒化シリコン、
窒化酸化シリコン、窒化シリコン等を用いることができる。なお、本明細書において、酸
化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素より
も窒素の含有量が多い化合物をいう。
導電体Ｍ１３、Ｍ３１、Ｍ３２、Ｍ３４、ＣＥ１、ＣＥ２、Ｍ４２、および、プラグＶ１
１、Ｖ４２、Ｖ５３として、銅、タングステン、モリブデン、金、アルミニウム、マンガ
ン、チタン、タンタル、ニッケル、クロム、鉛、錫、鉄、コバルト、ルテニウム、白金、
イリジウム、ストロンチウムの低抵抗材料からなる単体、合金、またはこれらを主成分と
する化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性
を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、
アルミニウムや銅などの低抵抗材料を用いることが好ましい。
上記導電体または上記プラグに銅を用いた場合、絶縁体１３、２４は、銅の拡散を抑制す
る絶縁体を用いることが好ましい。例えば、銅の拡散を抑制する絶縁体の一例として、窒
化シリコンを用いることができる。また、酸化アルミニウムなどの金属酸化物を用いても
よい。
導電体Ｍ２３、Ｍ２４およびプラグＶ２２に関する詳細は、後述する導電体Ｍ２２の記載
を参照すればよい。
基板１１、トランジスタＴｒ１または容量素子Ｃｓ２から発生する水素が、トランジスタ
ＯＳ１が有する酸化物半導体に侵入すると、トランジスタＯＳ１の特性を低下させる場合
がある。従って、絶縁体１６、絶縁体２５および絶縁体２２には、水素に対するバリア性
を有する絶縁体を用いることが好ましい。上記絶縁体の一例として、ＣＶＤ法で形成した
窒化シリコンが挙げられる。
水素に対するバリア性を有する絶縁体の一例として、例えば、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどの金属酸化物が挙げられる。特に、酸化アルミニウムは水
素に対する遮断効果が高い。また、酸化アルミニウムは酸素に対する遮蔽効果も高い。そ
のため、トランジスタＯＳ１を構成する酸化物半導体からの酸素の放出を抑制することが
できる。
導電体Ｍ２２、Ｍ２３、Ｍ２４およびプラグＶ２２の側面および底面は、水素に対するバ
リア性を有する導電体が設けられることが好ましい。水素に対するバリア性を有する導電
体として、例えば、窒化タンタルが挙げられる。上述のように水素に対するバリア性を有
する導電体を設けることで、導電体またはプラグを介して、トランジスタＯＳ１に侵入す
る水素を防ぐことができる。
例えば、絶縁体１６は原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法で成膜することが好ましい。これにより、絶縁体１６を良好な被覆性で成膜
し、クラックやピンホールなどが形成されることを抑制することができる。また、例えば
、絶縁体２５をスパッタリング法で成膜することが好ましい。これにより、絶縁体１６よ
り速い成膜速度で成膜でき、絶縁体１６より生産性よく膜厚を大きくすることができる。
このような絶縁体１６と絶縁体２５の積層にすることで、水素などの不純物に対するバリ
ア性を向上させることができる。なお、絶縁体２５は、絶縁体１６の下に設ける構成とし
てもよい。また、絶縁体１６が不純物に対して十分なバリア性を持つ場合、絶縁体２５を
設けない構成としてもよい。
図６において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成さ
れている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウ
ム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム
、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジ
ム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用い
ることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂
、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
〈〈トランジスタＴｒ１、トランジスタＴｒ２〉〉
次に、図７（Ａ）乃至（Ｃ）を用いてトランジスタＴｒ１およびトランジスタＴｒ２の詳
細について説明を行う。
図７（Ａ）は、トランジスタＴｒ１およびトランジスタＴｒ２の上面図（図３（Ａ）の上
面図と同じ）を示している。図７（Ｂ）は図７（Ａ）の一点鎖線Ｘ１‐Ｘ２における断面
図を示し、図７（Ｃ）は図７（Ａ）の一点鎖線Ｙ１‐Ｙ２における断面図を示している。
なお、一点鎖線Ｘ１‐Ｘ２をトランジスタＴｒ１、Ｔｒ２のチャネル長方向、一点鎖線Ｙ
１‐Ｙ２をトランジスタＴｒ１のチャネル幅方向と呼ぶ場合がある。
図７（Ｂ）において、トランジスタＴｒ１、Ｔｒ２は、低濃度不純物領域３２ａ乃至３２
ｄと、高濃度不純物領域３１ａ乃至３１ｃ、該高濃度不純物領域に接して設けられた導電
性領域３３ａ乃至３３ｃ、トランジスタＴｒ１のゲート絶縁体としての機能を有する絶縁
体３４ａと、トランジスタＴｒ２のゲート絶縁体としての機能を有する絶縁体３４ｂと、
トランジスタＴｒ１のゲート電極としての機能を有する導電体Ｇ１１と、トランジスタＴ
ｒ２のゲート電極としての機能を有する導電体Ｇ１２と、導電体Ｇ１１の側壁に設けられ
た側壁絶縁層１４ａ、１５ａと、導電体Ｇ１２の側壁に設けられた側壁絶縁層１４ｂ、１
５ｂと、を有する。なお、導電性領域３３ａ乃至３３ｃには、金属シリサイド等を用いて
もよい。
プラグＶ１２およびプラグＶ１３の詳細は上述したプラグＶ１１の記載を参照すればよい
。
〈〈トランジスタＯＳ１〉〉
次に、図８（Ａ）乃至（Ｃ）を用いてトランジスタＯＳ１の詳細について説明を行う。
図８（Ａ）は、図４（Ｃ）に示すメモリセル１０ａの上面図のうち、トランジスタＯＳ１
とその周辺を示している。図８（Ｂ）は図８（Ａ）の一点鎖線Ｙ１‐Ｙ２における断面図
を示し、図８（Ｃ）は図８（Ａ）の一点鎖線Ｘ１‐Ｘ２における断面図を示している。な
お、一点鎖線Ｙ１‐Ｙ２をトランジスタＯＳ１のチャネル長方向、一点鎖線Ｘ１‐Ｘ２を
トランジスタＯＳ１のチャネル幅方向と呼ぶ場合がある。
トランジスタＯＳ１は、ゲート（第１ゲート）として機能する導電体Ｇ２１と、ゲート絶
縁体（第１ゲート絶縁体）として機能する絶縁体２０と、第２ゲートとして機能する導電
体Ｍ２２（導電体Ｍ２２ａ、導電体Ｍ２２ｂ）と、第２ゲート絶縁体として機能する絶縁
体１７、絶縁体１８および絶縁体１９と、酸化物半導体４０（酸化物半導体４１、酸化物
半導体４２および酸化物半導体４３）と、ソースまたはドレインの一方として機能する導
電体Ｓ２２と、ソースまたはドレインの他方として機能する導電体Ｓ２１と、導電体Ｇ２
１を保護する絶縁体２１と、過剰酸素を有する（化学量論的組成よりも過剰に酸素を含む
）絶縁体２６と、を有する。
導電体Ｇ２１と導電体Ｍ２２は、開口部４４を介して、接続されている（図８（Ｃ））。
また、酸化物半導体４０は、酸化物半導体４１と、酸化物半導体４１上の酸化物半導体４
２と、酸化物半導体４２上の酸化物半導体４３と、を有する。なお、トランジスタＯＳ１
をオンさせると、主として酸化物半導体４２に電流が流れることから、酸化物半導体４２
はチャネル形成領域としての機能を有する。一方、酸化物半導体４１および酸化物半導体
４３は、酸化物半導体４２との界面近傍（混合領域となっている場合もある）は電流が流
れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
酸化物半導体４１、４２は、図３（Ｄ）の上面図における半導体ＳＥＭ２に相当する。
〈酸化物半導体〉
次に酸化物半導体４０に、用いることが可能な酸化物半導体について説明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、
チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれ
た一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎＭＺｎＯである
場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなど
とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、
ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、
ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして
、前述の元素を複数組み合わせても構わない場合がある。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けら
れる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉ
ｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結
晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏ
ｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体
などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結
し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領
域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の
向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合が
ある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。
なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウン
ダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界
の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向におい
て酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変
化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素
Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構
造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換
可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）
層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ
）層と表すこともできる。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ
結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体
と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ
ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
次に、図９（Ａ）、図９（Ｂ）、および図９（Ｃ）を用いて、酸化物半導体が有するイン
ジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図９（Ａ
）、図９（Ｂ）、および図９（Ｃ）には、酸素の原子数比については記載しない。また、
酸化物半導体が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉ
ｎ］、［Ｍ］、および［Ｚｎ］とする。
図９（Ａ）、図９（Ｂ）、および図９（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚ
ｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、［Ｉｎ］
：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［Ｉｎ］：
［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉｎ］：［
Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、および［Ｉｎ］
：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表す。
一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライ
ン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ
］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：
２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比と
なるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを
表す。
二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１－γ）の原子数比（－
１≦γ≦１）となるラインを表す。また、図９（Ａ）、図９（Ｂ）、および図９（Ｃ）に
示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の酸化物
半導体は、スピネル型の結晶構造をとりやすい。
酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、
原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の
結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶
構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構
造の間において、結晶粒界が形成される場合がある。
図９（Ａ）に示す領域Ａは、酸化物半導体が有する、インジウム、元素Ｍ、および亜鉛の
原子数比の好ましい範囲の一例について示している。
酸化物半導体は、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度
（電子移動度）を高くすることができる。これは、インジウム、元素Ｍおよび亜鉛を有す
る酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウ
ムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるためである。従
って、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体
と比較してキャリア移動度が高くなる。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が
低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近
傍値である場合（例えば図９（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
従って、本発明の一形態の酸化物半導体は、キャリア移動度が高く、かつ、結晶粒界が少
ない層状構造となりやすい、図９（Ａ）の領域Ａで示される原子数比を有することが好ま
しい。
特に、図９（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ－ＯＳとなりやすく、キ
ャリア移動度も高い優れた酸化物半導体が得られる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結
晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりに
くいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低
下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物
半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定
する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍
値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。
また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
なお、酸化物半導体が有する性質は、原子数比によって一義的に定まらない。同じ原子数
比であっても、形成条件により、酸化物半導体の性質が異なる場合がある。例えば、酸化
物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子
数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］より
も、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、酸化物半導体が特
定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密
ではない。
再び、図８（Ｂ）、（Ｃ）に示すトランジスタＯＳ１に話を戻す。
酸化物半導体４１、酸化物半導体４３は、酸化物半導体４２よりも伝導帯下端のエネルギ
ー準位が真空準位に近く、代表的には、酸化物半導体４２の伝導帯下端のエネルギー準位
と、酸化物半導体４１、酸化物半導体４３の伝導帯下端のエネルギー準位との差が、０．
１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが
好ましい。すなわち、酸化物半導体４１、酸化物半導体４３の電子親和力と、酸化物半導
体４２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以
下、または１ｅＶ以下であることが好ましい。
酸化物半導体４２において、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以
上３．０ｅＶ以下がより好ましい。また、酸化物半導体４１および酸化物半導体４３にお
いて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましく、２
．７ｅＶ以上３．５ｅＶ以下がさらに好ましい。また、酸化物半導体４１および酸化物半
導体４３のエネルギーギャップは、酸化物半導体４２のエネルギーギャップよりも大きい
ことが好ましい。例えば、酸化物半導体４１および酸化物半導体４３のエネルギーギャッ
プは、酸化物半導体４２のエネルギーギャップと比べて、０．１５ｅＶ以上、または０．
５ｅＶ以上、または１．０ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好
ましい。
酸化物半導体のキャリア密度を低くすることで、トランジスタのしきい値電圧のマイナス
シフトを抑制し、またはトランジスタのオフ電流を低くすることができるため好ましい。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（
Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。酸化物半導体中の酸素欠損が
多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位
密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥
準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸
化物半導体のキャリア密度を制御することができる。
例えば、酸化物半導体４１および酸化物半導体４３のキャリア密度は、８×１０１５ｃｍ
－３未満、好ましくは１×１０１１ｃｍ－３未満、さらに好ましくは１×１０１０ｃｍ－
３未満であり、１×１０－９ｃｍ－３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を
目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化
物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずか
に高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化
物半導体のバンドギャップをより小さくするとよい。
酸化物半導体４２のキャリア密度は、酸化物半導体４１および酸化物半導体４３と比較し
て高いことが好ましい。酸化物半導体４２のキャリア密度は、１×１０５ｃｍ－３以上１
×１０１８ｃｍ－３未満が好ましく、１×１０７ｃｍ－３以上１×１０１７ｃｍ－３以下
がより好ましく、１×１０９ｃｍ－３以上５×１０１６ｃｍ－３以下がさらに好ましく、
１×１０１０ｃｍ－３以上１×１０１６ｃｍ－３以下がさらに好ましく、１×１０１１ｃ
ｍ－３以上１×１０１５ｃｍ－３以下がさらに好ましい。
酸化物半導体４１と酸化物半導体４２との界面、または酸化物半導体４２と酸化物半導体
４３との界面において形成される混合層の欠陥準位密度を低くすることが好ましい。
具体的には、酸化物半導体４１と酸化物半導体４２、酸化物半導体４２と酸化物半導体４
３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合
層を形成することができる。例えば、酸化物半導体４２がＩｎ－Ｇａ－Ｚｎ酸化物半導体
の場合、酸化物半導体４１、酸化物半導体４３として、Ｉｎ－Ｇａ－Ｚｎ酸化物半導体、
Ｇａ－Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体４２となる。酸化物半導体４１と酸化物
半導体４２との界面、および酸化物半導体４２と酸化物半導体４３との界面における欠陥
準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、
高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うた
め、トランジスタのＶｔｈはプラス方向にシフトしてしまう。酸化物半導体４１、酸化物
半導体４３を設けることにより、トラップ準位を酸化物半導体４２より遠ざけることがで
きる。当該構成とすることで、トランジスタのＶｔｈがプラス方向にシフトすることを防
止することができる。
酸化物半導体４１、酸化物半導体４３は、酸化物半導体４２と比較して、導電率が十分に
低い材料を用いる。このとき、酸化物半導体４２、酸化物半導体４２と酸化物半導体４１
との界面、および酸化物半導体４２と酸化物半導体４３との界面が、主にチャネル領域と
して機能する。例えば、酸化物半導体４１、酸化物半導体４３には、図９（Ｃ）において
、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図９（
Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値であ
る原子数比を示している。
特に、酸化物半導体４２に図９（Ａ）に示す領域Ａで示される原子数比の酸化物半導体を
用いる場合、酸化物半導体４１および酸化物半導体４３には、［Ｍ］／［Ｉｎ］が１以上
、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体４
３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以
上である酸化物半導体を用いることが好適である。
酸化物半導体４２は、上述のＣＡＡＣ―ＯＳを有することが好ましい。
酸化物半導体４３は酸化物半導体４２よりも結晶性が低いことが好ましい。酸化物半導体
４３の結晶性を低くすることにより、酸化物半導体４３の酸素透過性が高くなり、酸化物
半導体４３よりも上に位置する絶縁体から酸化物半導体４２へ酸素を供給しやすくなる。
同様に、酸化物半導体４１は、酸化物半導体４２よりも結晶性が低いことが好ましい。酸
化物半導体４１の結晶性を低くすることにより、酸化物半導体４１の酸素透過性が高くな
り、酸化物半導体４１よりも下に位置する絶縁体から酸化物半導体４２へ酸素を供給しや
すくなる。例えば酸化物半導体４１、４３として、上述のｎｃ－ＯＳまたはａ－ｌｉｋｅ
ＯＳを用いてもよい。
〈その他の構成要素〉
次に、トランジスタＯＳ１のその他の構成要素に関して説明を行う。
導電体Ｍ２２は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ク
ロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成
分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等であ
る。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タング
ステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを
含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸
化物などの導電性材料を適用することもできる。
例えば、導電体Ｍ２２ａとして、水素に対するバリア性を有する導電体として、窒化タン
タル等を用い、導電体Ｍ２２ｂとして、導電性が高いタングステンを積層するとよい。当
該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物半導体４０へ
の水素の拡散を抑制することができる。
絶縁体１７、１９は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体で
あることが好ましい。特に、絶縁体１９として過剰酸素を含む絶縁体を用いることが好ま
しい。このような過剰酸素を含む絶縁体を、トランジスタＯＳ１を構成する酸化物半導体
に接して設けることにより、酸化物半導体中の酸素欠損を補償することができる。なお、
絶縁体１７と絶縁体１９とは、必ずしも同じ材料を用いて形成しなくともよい。
絶縁体１８は、例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフ
ニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸
ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのむ絶縁
体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミ
ニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸
化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれら
の絶縁体を窒化処理しても良い。
なお、絶縁体１８が、２層以上の積層構造を有していてもよい。その場合、同じ材料から
なる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、絶縁体１７乃至１９の膜厚を適宜調整することで、Ｖｔｈを制御することができる
。または、非導通時のリーク電流の小さいトランジスタを提供することができる。絶縁体
１７乃至１９の膜厚をそれぞれ薄くすることで、導電体Ｍ２２によるＶｔｈ制御が容易に
なり好ましい。例えば、絶縁体１７乃至１９の膜厚はそれぞれ５０ｎｍ以下、さらに好ま
しくはそれぞれ３０ｎｍ以下、さらに好ましくはそれぞれ１０ｎｍ以下、さらに好ましく
はそれぞれ５ｎｍ以下にすればよい。
絶縁体２０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アル
ミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（
ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（Ｂ
ＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例
えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、
酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい
。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化
シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２０として、絶縁体１９と同様に、化学量論的組成を満たす酸素よりも多く
の酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を
酸化物半導体４０に接して設けることにより、酸化物半導体４０中の酸素欠損を低減する
ことができる。
また、絶縁体２０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化
窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁体を用い
ることができる。このような材料を用いて形成した場合、酸化物半導体４０からの酸素の
放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
導電体Ｓ２１、Ｓ２２は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム
、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこ
れを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以
上の積層構造としてもよい。
例えば、導電体Ｓ２１、Ｓ２２は、チタンとアルミニウムの積層を用いるとよい。また、
タングステン上にアルミニウムを積層する二層構造、銅－マグネシウム－アルミニウム合
金上に銅を積層する二層構造、チタン上に銅を積層する二層構造、タングステン上に銅を
積層する二層構造を用いてもよい。
例えば、導電体Ｓ２１、Ｓ２２は、チタンまたは窒化チタンと、その上にアルミニウムま
たは銅を積層し、さらにその上にチタンまたは窒化チタンを積層する三層構造、モリブデ
ンまたは窒化モリブデンと、その上にアルミニウムまたは銅を積層し、さらにその上にモ
リブデンまたは窒化モリブデンを積層する三層構造等がある。なお、酸化インジウム、酸
化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
導電体Ｇ２１は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を
組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのい
ずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をド
ーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを
用いてもよい。
例えば、導電体Ｇ２１は、アルミニウム上にチタンを積層する二層構造を用いてもよい。
また、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層す
る二層構造、窒化タンタルまたは窒化タングステン上にタングステンを積層する二層構造
としてもよい。
また、導電体Ｇ２１は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加した
インジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。
導電体Ｇ２１として、仕事関数の高い導電性材料を用いることで、トランジスタＯＳ１の
Ｖｔｈを大きくし、カットオフ電流を下げることができる。導電体Ｇ２１の仕事関数は好
ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２
ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性
材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モ
リブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加され
たＩｎ－Ｇａ－Ｚｎ酸化物などが挙げられる。
導電体Ｇ２１を覆うように絶縁体２１を設ける。絶縁体２１は、酸化アルミニウム、酸化
窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や
水素に対してバリア性のある絶縁体を用いることができる。このような材料を用いて形成
した場合、導電体Ｇ２１が熱処理工程によって、酸化することを防ぐことができる。なお
、絶縁体２１は、導電体Ｇ２１に酸化し難い材料を用いることで、省略することができる
。
トランジスタＯＳ１の上方には、絶縁体２６を設ける。絶縁体２６は過剰酸素を有するこ
とが好ましい。特に、トランジスタＯＳ１近傍の層間膜などに、過剰酸素を有する絶縁体
を設けることで、トランジスタＯＳ１の酸素欠損を低減することで、信頼性を向上させる
ことができる。
過剰酸素を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材
料を用いることが好ましい。加熱により酸素を脱離する酸化物材料とは、ＴＤＳ分析にて
、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ま
しくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤ
Ｓ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上
５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いる
ことが好ましい。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒
素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素
よりも窒素の含有量が多い材料を示す。
〈〈記憶装置の構成例〉〉
図１０は、メモリセル１０ａまたはメモリセル１０ｂを有する、記憶装置１００の構成例
を示すブロック図である。なお、以降は、メモリセル１０ａまたはメモリセル１０ｂを、
まとめてメモリセル１０と呼称する。
図１０に示す記憶装置１００は、メモリセル１０が複数設けられたメモリセルアレイ１０
１、行選択ドライバ１０２、列選択ドライバ１０３を有する。なお記憶装置１００は、ｍ
行（ｍは２以上の自然数）ｎ列（ｎは２以上の自然数）のマトリクス状に設けられたメモ
リセル１０を有する。
図１０では、（ｍ－１）行目のメモリセル１０に接続された配線ＷＷＬ［ｍ－１］、配線
ＲＷＬ［ｍ－１］を示し、ｍ行目のメモリセル１０に接続された配線ＷＷＬ［ｍ］、配線
ＲＷＬ［ｍ］を示し、（ｍ－１）行目のメモリセル１０及びｍ行目のメモリセル１０に接
続された配線ＷＣＬを示し、（ｍ－１）行目のメモリセル１０及びｍ行目のメモリセル１
０に接続された配線ＢＧを示している。
また、図１０では、（ｎ－１）列目のメモリセル１０に接続された配線ＢＬ［ｎ－１］、
ｎ列目のメモリセル１０に接続された配線ＢＬ［ｎ］を示し、（ｎ－１）列目のメモリセ
ル１０、及びｎ列目のメモリセル１０に接続された配線ＳＬを示している。
なお図１０に示すメモリセルアレイ１０１では、隣り合うメモリセルで、配線ＳＬ、ＷＣ
Ｌ、ＢＧを共有化した構成としている。この構成を採用することにより、各配線の占有面
積の縮小が図られる。そのため、この構成を採用する記憶装置では、単位面積あたりの記
憶容量の向上を図ることができる。
行選択ドライバ１０２は、メモリセル１０の各行におけるトランジスタＯＳ１、Ｔｒ１を
選択的に導通状態とする機能を備えた回路である。行選択ドライバ１０２を備えることで
、記憶装置１００は、メモリセル１０へのデータの書き込みおよび読み出しを行毎に選択
して行うことができる。
列選択ドライバ１０３は、メモリセル１０の各列におけるノードＦＮに選択的にデータを
書き込む機能、配線ＢＬの電位を初期化する機能、配線ＢＬを電気的に浮遊状態とする機
能、を備えた回路である。具体的には、配線ＢＬに、データに対応する電位を与える回路
である。列選択ドライバ１０３を備えることで、記憶装置１００は、メモリセル１０への
データの書き込みおよび読み出しを列毎に選択して行うことができる。
以上、本実施の形態で示したメモリセルを用いることで、高集積化されたメモリセルを提
供することができる。また、大容量のデータを記憶する記憶装置を提供することができる
。また、消費電力の小さい記憶装置を提供することができる。
（実施の形態２）
本実施の形態では、実施の形態１に示したメモリセルのその他の構成例について、図１１
および図１２を用いて説明を行う。
図１に示すメモリセル１０ａ、１０ｂは、配線ＢＬを、データ書き込み用の配線ＢＬ１と
、データ読み出し用の配線ＢＬ２に分けてもよい。その場合の構成例を図１１（Ａ）、（
Ｂ）に示す。
図１１（Ａ）は、メモリセル１０ａの配線ＢＬを、配線ＢＬ１と配線ＢＬ２の２本に分け
た場合のメモリセル１０ｃの回路図である。トランジスタＯＳ１のソースまたはドレイン
の他方は配線ＢＬ１に電気的に接続され、トランジスタＴｒ１のソースまたはドレインの
他方は配線ＢＬ２に電気的に接続される。
図１１（Ｂ）は、メモリセル１０ｂの配線ＢＬを、配線ＢＬ１と配線ＢＬ２の２本に分け
た場合のメモリセル１０ｄの回路図である。トランジスタＯＳ１のソースまたはドレイン
の他方は配線ＢＬ１に電気的に接続され、トランジスタＴｒ１のソースまたはドレインの
他方は、トランジスタＴｒ２を介して、配線ＢＬ２に電気的に接続される。
メモリセル１０ｃおよびメモリセル１０ｄのように、配線ＢＬをデータ書き込み用の配線
とデータ読み出し用の配線に分けることで、データの書き込みと読み出しをそれぞれ独立
に行うことができ、メモリセルの動作の自由度を高めることができる。
図１に示すメモリセル１０ａ、１０ｂは、トランジスタＴｒ２及び配線ＲＷＬを省略して
もよい。その場合の回路図を図１２（Ａ）、（Ｂ）に示す。
図１２（Ａ）は、メモリセル１０ａまたはメモリセル１０ｂのトランジスタＴｒ２および
配線ＲＷＬを省略した場合のメモリセル１０ｅの回路図である。この場合、配線ＷＣＬに
Ｌレベルの電位を与えることで、データの読み出しを行うことができる。メモリセル１０
ｅは、メモリセル１０ａ、１０ｂに比べて、トランジスタおよび配線の数が少ないので、
メモリセルのサイズを小さくでき、メモリセルを高集積化することができる。
図１２（Ｂ）は、メモリセル１０ｅの配線ＢＬを、データ書き込み用の配線ＢＬ１とデー
タ読み出し用の配線ＢＬ２に分けた場合のメモリセル１０ｆの回路図である。トランジス
タＯＳ１のソースまたはドレインの他方は配線ＢＬ１に電気的に接続され、トランジスタ
Ｔｒ１のソースまたはドレインの他方は配線ＢＬ２に電気的に接続される。こうすること
で、データの書き込みと読み出しをそれぞれ独立に行うことができ、メモリセルの動作の
自由度を高めることができる。
（実施の形態３）
本実施の形態では、実施の形態１に示したトランジスタＴｒ１およびトランジスタＴｒ２
のその他の構成例について、図１３を用いて説明を行う。
図１３（Ａ）は、トランジスタＴｒ１およびトランジスタＴｒ２の上面図（図３（Ａ）の
上面図と同じ）を示している。図１３（Ｂ）は図１３（Ａ）の一点鎖線Ｘ１‐Ｘ２におけ
る断面図を示し、図１３（Ｃ）は図１３（Ａ）の一点鎖線Ｙ１‐Ｙ２における断面図を示
している。なお、一点鎖線Ｘ１‐Ｘ２をトランジスタＴｒ１、Ｔｒ２のチャネル長方向、
一点鎖線Ｙ１‐Ｙ２をトランジスタＴｒ１のチャネル幅方向と呼ぶ場合がある。
図１３に示すトランジスタＴｒ１、Ｔｒ２は半導体ＳＥＭ３が凸形状を有し、その側面及
び上面に沿って絶縁体３４ａ、３４ｂ及び導電体Ｇ１１、Ｇ１２が設けられている。この
ような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、基
板１１の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を
形成してもよい。
ＦＩＮ型トランジスタは、チャネル形成領域の上と左右が、ゲート電極に取り囲まれてい
るため、ゲート電界を効果的にチャネル形成領域に印加することができる。そのため、ト
ランジスタのオン電流を向上させ、短チャネル効果を抑制することができる。
図１３に示すその他の構成要素に関する詳細は、図７の記載を参照すればよい。
（実施の形態４）
本実施の形態では、実施の形態１に示したトランジスタＯＳ１のその他の構成例について
、図１４および図１５を用いて説明を行う。
〈〈構成例１〉〉
図１４（Ａ）は、メモリセル１０ａの上面図のうち、トランジスタＯＳ１及び容量素子Ｃ
ｓ１とその周辺を示している。図１４（Ｂ）は図１４（Ａ）の一点鎖線Ｙ１‐Ｙ２におけ
る断面図を示し、図１４（Ｃ）は図１４（Ａ）の一点鎖線Ｘ１‐Ｘ２における断面図を示
している。なお、一点鎖線Ｙ１‐Ｙ２をトランジスタＯＳ１のチャネル長方向、一点鎖線
Ｘ１‐Ｘ２をトランジスタＯＳ１のチャネル幅方向と呼ぶ場合がある。
図１４（Ｂ）は、図６の断面図と比較すると、酸化物半導体４３が省略され、酸化物半導
体４１および酸化物半導体４２の代わりに酸化物半導体４５が設けられている。また、導
電体Ｓ２１および導電体Ｓ２２は酸化物半導体４５の側面と接するように設けられている
。また、絶縁体２１は、トランジスタＯＳ１および容量素子Ｃｓ１を覆うように設けられ
ている。こうすることで、メモリセル１０ａの製造工程を簡略化することができる。
図１４（Ａ）乃至（Ｃ）において、絶縁体２０は、トランジスタＯＳ１のゲート絶縁体と
しての機能を有し、容量素子Ｃｓ１の誘電体としての機能も有する。導電体Ｓ２２は、ト
ランジスタＯＳ１のソースまたはドレインの一方としての機能を有し、容量素子Ｃｓ１の
第１電極としての機能も有する。
図６と同様に、図１４（Ｂ）、（Ｃ）における容量素子Ｃｓ１の誘電体（絶縁体２０）の
膜厚は、容量素子Ｃｓ２の誘電体の膜厚よりも薄いことが好ましい。
酸化物半導体４５には、酸化物半導体４１乃至４３に用いることができる酸化物半導体を
適用することができる。
図１４（Ａ）乃至（Ｃ）に示すその他の構成要素に関する詳細は、図６および図８（Ａ）
乃至（Ｃ）の記載を参酌すればよい。
〈〈構成例２〉〉
図１５（Ａ）は、メモリセル１０ａの上面図のうち、トランジスタＯＳ１及び容量素子Ｃ
ｓ１とその周辺を示している。図１５（Ｂ）は図１５（Ａ）の一点鎖線Ｙ１‐Ｙ２におけ
る断面図を示し、図１５（Ｃ）は図１５（Ａ）の一点鎖線Ｘ１‐Ｘ２における断面図を示
している。なお、一点鎖線Ｙ１‐Ｙ２をトランジスタＯＳ１のチャネル長方向、一点鎖線
Ｘ１‐Ｘ２をトランジスタＯＳ１のチャネル幅方向と呼ぶ場合がある。
図１５（Ａ）乃至（Ｃ）において、絶縁体２０は、トランジスタＯＳ１のゲート絶縁体と
しての機能を有し、容量素子Ｃｓ１の誘電体としての機能も有する。導電体Ｓ２２は、ト
ランジスタＯＳ１のソースまたはドレインの一方としての機能を有し、容量素子Ｃｓ１の
第１電極としての機能も有する。
図６と同様に、図１５（Ｂ）、（Ｃ）における容量素子Ｃｓ１の誘電体（絶縁体２０）の
膜厚は、容量素子Ｃｓ２の誘電体の膜厚よりも薄いことが好ましい。
図１５（Ａ）乃至（Ｃ）に示すトランジスタＯＳ１は、絶縁体２６に形成された開口部に
、酸化物半導体４３、絶縁体２０、導電体Ｇ２１が形成されている。
トランジスタＯＳ１は、導電体Ｇ２１と導電体Ｓ２１（または導電体Ｇ２１と導電体Ｓ２
２）が、重ならない構造を有するため、導電体Ｇ２１と導電体Ｓ２１の間に形成される寄
生容量（または導電体Ｇ２１と導電体Ｓ２２の間に形成される寄生容量）を小さくするこ
とができる。即ち、動作周波数が高いトランジスタを提供することができる。
図１５に示すその他の構成要素に関する詳細は、図６および図８の記載を参酌すればよい
。
（実施の形態５）
本実施の形態では、実施の形態１に記載の記憶装置を備える半導体装置について説明する
。
例えば、記憶装置はプロセッサ（「プロセッシングユニット」とも呼ぶ。）に組み込まれ
、プロセッサの処理に必要なデータ（命令も含む。）が記憶される。プロセッサには、Ｃ
ＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏ
ｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎ
ａｌ Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、
カスタムＬＳＩ、ＲＦＩＣなどがある。
＜＜ＣＰＵ＞＞
図１６はＣＰＵの構成例を示すブロック図である。図１６に示すＣＰＵ１３００は、ＣＰ
Ｕコア１３３０、パワーマネージメントユニット（ＰＭＵ）１３３１および周辺回路１３
３２を有する。
ＣＰＵコア１３３０は、制御装置１３０７、プログラムカウンタ（ＰＣ）１３０８、パイ
プラインレジスタ１３０９、パイプラインレジスタ１３１０、算術演算装置（ＡＬＵ：Ａ
ｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１３１１、およびレジスタファイル１３１
２、およびデータバス１３３３を有する。ＣＰＵコア１３３０と周辺回路１３３２と間の
データの転送は、データバス１３３３を介して行われる。
ＰＭＵ１３３１は、パワーコントローラ１３０２、およびパワースイッチ１３０３を有す
る。周辺回路１３３２は、キャッシュメモリ１３０４、バスインターフェース（ＢＵＳ
Ｉ／Ｆ）１３０５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）１３０６を有
する。
実施の形態１の記憶装置は、キャッシュメモリ１３０４に適用することができる。これに
より、面積および消費電力の増加を抑えて、キャッシュメモリ１３０４の大容量化が可能
である。また、キャッシュメモリ１３０４の待機電力を低減することができるため、小型
で、低消費電力なＣＰＵ１３００を提供することができる。
制御装置１３０７は、プログラムカウンタ１３０８、パイプラインレジスタ１３０９、パ
イプラインレジスタ１３１０、ＡＬＵ１３１１、レジスタファイル１３１２、キャッシュ
メモリ１３０４、バスインターフェース１３０５、デバッグインターフェース１３０６、
及びパワーコントローラ１３０２の動作を統括的に制御することで、入力されたアプリケ
ーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ１３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッ
シュメモリ１３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。プ
ログラムカウンタ１３０８は、次に実行する命令のアドレスを記憶する機能を有するレジ
スタである。なお、図１６では図示していないが、キャッシュメモリ１３０４には、キャ
ッシュメモリ１３０４の動作を制御するコントロール回路が設けられている。
パイプラインレジスタ１３０９は、命令データを一時的に記憶する機能を有する。レジス
タファイル１３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリ
から読み出されたデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータ等を記
憶することができる。パイプラインレジスタ１３１０は、ＡＬＵ１３１１の演算処理に利
用するデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータなどを一時的に記
憶する機能を有する。
バスインターフェース１３０５は、ＣＰＵ１３００とＣＰＵ１３００の外部にある各種装
置との間におけるデータの経路としての機能を有する。デバッグインターフェース１３０
６は、デバッグの制御を行うための命令をＣＰＵ１３００に入力するための信号の経路と
しての機能を有する。
パワースイッチ１３０３は、パワーコントローラ１３０２以外のＣＰＵ１３００が有する
各種回路への、電源電圧の供給を制御する機能を有する。ＣＰＵ１３００は幾つかのパワ
ードメインを有しており、パワーゲーティングされる回路は、ＣＰＵ１３００の何れか１
のパワードメインに属している。同一のパワードメインに属する回路は、パワースイッチ
１３０３によって電源電圧の供給が制御される。パワーコントローラ１３０２はパワース
イッチ１３０３の動作を制御する機能を有する。このような電源管理システムを有するこ
とで、ＣＰＵ１３００は、パワーゲーティングを行うことが可能である。
＜＜ＲＦＩＣ＞＞
プロセッサの一例として、ＲＦＩＣについて説明する。ＲＦＩＣは、ＲＦタグ、無線チッ
プ、無線ＩＤチップ等とも呼ばれている。ＲＦＩＣは、内部に記憶回路を有し、記憶回路
で必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うも
のである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより
物品の識別を行う個体認証システムなどに用いることが可能である。
図１７は、ＲＦＩＣの構成例を示すブロック図である。ＲＦＩＣ１４００は、アンテナ１
４０４、整流回路１４０５、定電圧回路１４０６、復調回路１４０７、変調回路１４０８
、論理回路１４０９、ＲＡＭ１４１０、ＲＯＭ（読み取り専用メモリ）１４１１、バッテ
リ１４１２を有する。これらの回路は、必要に応じて、取捨することができる。例えば、
ＲＦＩＣ１４００はアクティブ型であるが、バッテリ１４１２を備えていないパッシブ型
とすることもできる。ここでは、ＲＦＩＣ１４００は、アンテナ１４０４を含んだ形態の
半導体装置であるが、アンテナ１４０４を含まない半導体装置をＲＦＩＣ１４００と呼ぶ
こともできる。
実施の形態１の記憶装置は、ＲＡＭ１４１０に適用することができる。実施の形態１の記
憶装置はＣＭＯＳ回路との親和性が高いため、ＲＦＩＣ１４００において、製造プロセス
を複雑化することなく、アンテナ１４０４以外の回路を１のチップに組み込むことができ
る。チップに、通信帯域に応じた性能のアンテナ１４０４が実装されている。データの伝
送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導
電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本
実施の形態に示すＲＦＩＣ１４００は、いずれの方式に用いることも可能である。
アンテナ１４０４は、通信器１４２０に接続されたアンテナ１４２１との間で無線信号１
４２２の送受信を行うためのものである。また、整流回路１４０５は、アンテナ１４０４
で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整
流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電圧を
生成するための回路である。なお、整流回路１４０５の入力側または出力側には、リミッ
タ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧
が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回
路である。
定電圧回路１４０６は、入力電圧から安定した電源電圧を生成し、各回路に供給するため
の回路である。なお、定電圧回路１４０６は、内部にリセット信号生成回路を有していて
もよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路
１４０９のリセット信号を生成するための回路である。
復調回路１４０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成
するための回路である。また、変調回路１４０８は、アンテナ１４０４から出力するデー
タに応じて変調を行うための回路である。
論理回路１４０９は復調信号を解読し、処理を行うための回路である。ＲＡＭ１４１０は
、入力された情報を保持する回路であり、行デコーダ、列デコーダ、ドライバ、記憶領域
などを有する。また、ＲＯＭ１４１１は、固有番号（ＩＤ）などを格納し、処理に応じて
出力を行うための回路である。
（実施の形態６）
本実施の形態では、上記実施の形態に示した記憶装置または半導体装置を有する半導体ウ
エハ、ＩＣチップおよび電子部品の例について、図１８乃至図１９を用いて説明する。
〔半導体ウエハ、チップ〕
図１８（Ａ）は、ダイシング処理が行なわれる前の基板６１１の上面図を示している。基
板６１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることが
できる。基板６１１上には、複数の回路領域６１２が設けられている。回路領域６１２に
は、上記実施の形態に示す半導体装置などを設けることができる。
複数の回路領域６１２は、それぞれが分離領域６１３に囲まれている。分離領域６１３と
重なる位置に分離線（「ダイシングライン」ともいう。）６１４が設定される。分離線６
１４に沿って基板６１１を切断することで、回路領域６１２を含むチップ６１５を基板６
１１から切り出すことができる。図１８（Ｂ）にチップ６１５の拡大図を示す。
また、分離領域６１３に導電層や半導体層を設けてもよい。分離領域６１３に導電層や半
導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の
歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りく
ずの除去、帯電防止などを目的として、炭酸ガスなどを含有させて比抵抗を下げた純水を
切削部に流しながら行なわれる。分離領域６１３に導電層や半導体層を設けることで、当
該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減するこ
とができる。また、半導体装置の生産性を高めることができる。
分離領域６１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ
以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このよ
うな材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤに
よる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
〔電子部品〕
チップ６１５を電子部品に適用する例について、図１９を用いて説明する。なお、電子部
品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し
方向や、端子の形状に応じて、複数の規格や名称が存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該
半導体装置以外の部品が組み合わされて完成する。
図１９（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において
上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（
半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップ
Ｓ１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品
の小型化を図ることができる。
次に、素子基板を複数のチップに分離する「ダイシング工程」を行う（ステップＳ２）。
そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボン
ディング工程」を行う（ステップＳ３）。ダイボンディング工程におけるチップとリード
フレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適し
た方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合
してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気
的に接続する「ワイヤーボンディング工程」を行う（ステップＳ４）。金属の細線には、
銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディング
や、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モー
ルド工程）」が施される（ステップＳ５）。封止工程を行うことで電子部品の内部が樹脂
で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な
外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減す
ることができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステ
ップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に設ける際のはん
だ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形
工程」を行なう（ステップＳ７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう
（ステップＳ８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（
ステップＳ９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図１９（Ｂ）に示す。図１９（Ｂ）では、電子部
品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示して
いる。図１９（Ｂ）に示す電子部品６５０は、リード６５５および半導体装置６５３を示
している。半導体装置６５３としては、上記実施の形態に示した記憶装置または半導体装
置などを用いることができる。
図１９（Ｂ）に示す電子部品６５０は、例えばプリント基板６５２に設けられる。このよ
うな電子部品６５０が複数組み合わされて、それぞれがプリント基板６５２上で電気的に
接続されることで電子部品が設けられた基板６５４が完成する。完成した基板６５４は、
電子機器などに用いられる。
（実施の形態７）
上記実施の形態に示す記憶装置または半導体装置は、バッテリを内蔵する電子機器に用い
ることが好ましい。バッテリを内蔵する電子機器に、上記実施の形態に示す記憶装置また
は半導体装置を用いることで、電子機器の消費電力を削減し、バッテリの電力を節約する
ことができる。具体例を図２０に示す。
図２０（Ａ）は腕時計型端末７００である。腕時計型端末７００は、筐体７０１、リュウ
ズ７０２、表示部７０３、ベルト７０４、検知部７０５などを有する。筐体７０１は内部
にバッテリ、記憶装置または半導体装置を有する。表示部７０３にはタッチパネルを設け
てもよい。使用者は、タッチパネルに触れた指をポインタに用いて情報を入力することが
できる。
検知部７０５は、周囲の状態を検知して情報を取得する機能を備える。例えば、カメラ、
加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサまたはＧ
ＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）信号受信回路等を、検知
部７０５に用いることができる。
例えば、検知部７０５の照度センサが検知した周囲の明るさを筐体７０１内部の演算装置
が、所定の照度と比較して十分に明るいと判断した場合、表示部７０３の輝度を弱める。
または、薄暗いと判断した場合、表示部７０３の輝度を強める。その結果、消費電力が低
減された電子機器を提供することができる。
図２０（Ｂ）は、携帯電話機７１０である。携帯電話機７１０は、筐体７１１、表示部７
１６、操作ボタン７１４、外部接続ポート７１３、スピーカ７１７、マイク７１２などを
有する。筐体７１１は内部にバッテリ、記憶装置または半導体装置を有する。携帯電話機
７１０は、指などで表示部７１６に触れることで、情報を入力することができる。また、
電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部７１６に触
れることにより行うことができる。また、操作ボタン７１４の操作により、電源のＯＮ、
ＯＦＦ動作や、表示部７１６に表示される画像の種類を切り替えることができる。例えば
、メール作成画面から、メインメニュー画面に切り替えることができる。
図２０（Ｃ）はノート型パーソナルコンピュータ７２０であり、筐体７２１、表示部７２
２、キーボード７２３、ポインティングデバイス７２４等を有する。筐体７２１は内部に
バッテリ、記憶装置または半導体装置を有する。
図２０（Ｄ）はゴーグル型ディスプレイ７３０である。ゴーグル型ディスプレイ７３０は
、装着部７３１、筐体７３２、ケーブル７３５、バッテリ７３６、表示部７３７を有する
。バッテリ７３６は装着部７３１に収納されている。表示部７３７は筐体７３２に設けら
れている。筐体７３２は、半導体装置、無線通信装置、記憶装置など各種の電子部品を内
蔵する。ケーブル７３５を介してバッテリ７３６から筐体７３２内の表示部７３７および
電子部品に電力が供給される。表示部７３７には無線によって送信された映像等の各種の
情報が表示される。
ゴーグル型ディスプレイ７３０は筐体７３２にカメラを設けてもよい。カメラが使用者の
眼球やまぶたの動きを検知することで、使用者はゴーグル型ディスプレイ７３０を操作す
ることができる。また、ゴーグル型ディスプレイ７３０は、装着部７３１に温度センサ、
圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えばゴーグル
型ディスプレイ７３０は、生体センサによって、使用者の生体情報を取得し、筐体７３２
内の記憶装置に記憶させる。また、ゴーグル型ディスプレイ７３０は、無線信号によって
他の情報端末に取得した生体情報を送信してもよい。
図２０（Ｅ）はビデオカメラ７４０である。ビデオカメラ７４０は、第１筐体７４１、第
２筐体７４２、表示部７４３、操作キー７４４、レンズ７４５、接続部７４６等を有する
。操作キー７４４およびレンズ７４５は第１筐体７４１に設けられており、表示部７４３
は第２筐体７４２に設けられている。また第１筐体７４１は内部にバッテリ、記憶装置ま
たは半導体装置を有する。バッテリは第１筐体７４１の外に設けてもよい。そして、第１
筐体７４１と第２筐体７４２とは、接続部７４６により接続されており、第１筐体７４１
と第２筐体７４２の間の角度は、接続部７４６により変更が可能である。表示部７４３に
おける映像を、接続部７４６における第１筐体７４１と第２筐体７４２との間の角度に従
って切り替える構成としても良い。
図２０（Ｆ）は自動車７５０である。自動車７５０は、車体７５１、車輪７５２、ダッシ
ュボード７５３、ライト７５４等を有する。車体７５１は内部にバッテリ、記憶装置また
は半導体装置を有する。
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を
避けるために付したものである。従って、構成要素の数を限定するものではない。また、
構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一にお
いて「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲におい
て「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施
の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請
求の範囲において省略することもありうる。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にある
ときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジ
スタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐ
チャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型の
トランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、ト
ランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にある
ときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジ
スタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ
よりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶ
ｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する
場合がある。従って、トランジスタのオフ電流が１０－２１Ａ未満である、とは、トラン
ジスタのオフ電流が１０－２１Ａ未満となるＶＧの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ
電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１
．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオ
フ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使
用されるＶＤにおけるオフ電流を表す場合がある。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方
を、「ソースまたはドレインの一方」（又は第１電極、又は第１端子）と表記し、ソース
とドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）
と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は
動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につ
いては、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言
い換えることができる。
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定する
ものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆
もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が
一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準
となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電
位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを
意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配
線等に与える電位を変化させる場合がある。
本明細書等において、スイッチとは、導通状態（オン）、または、非導通状態（オフ）に
なり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチと
は、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気
的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流
を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、Ｍ
ＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、シ
ョットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオ
ード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオ
ード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などが
ある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、ト
ランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、
トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断さ
れているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場
合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように
、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがあ
る。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによ
って、導通と非導通とを制御して動作する。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン
（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース（又は第１の端子
など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定すること
ができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
本実施例では、メモリセルの面積を変化させた場合の、メモリセルの記憶容量と保持時間
について計算を行った。
実施の形態１に示すメモリセル１０ａと、図２１および図２２に示すメモリセルについて
比較を行った。
図２１に示すメモリセルは、図６に示すメモリセル１０ａから容量素子Ｃｓ２を含む層Ｌ
５を除いた構成である。メモリセル１０ａはＣｓ１＋Ｃｓ２を記憶容量としているのに対
し、図２１に示すメモリセルは、Ｃｓ１のみを記憶容量としている。
図２２に示すメモリセルは、図６に示すメモリセル１０ａから導電体Ｇ２２を省略し、容
量素子Ｃｓ１を除いた構成である。メモリセル１０ａはＣｓ１＋Ｃｓ２を記憶容量として
いるのに対し、図２２に示すメモリセルは、Ｃｓ２のみを記憶容量としている。
図２３に、メモリセルの面積（セルサイズ）とメモリセルの記憶容量（Ｃａｐ容量）の関
係を示す。Ａで示すデータは図６のメモリセル１０ａを表し、Ｂで示すデータは図２１の
メモリセルを表し、Ｃで示すデータは図２２のメモリセルを表している。容量素子Ｃｓ１
の誘電体（絶縁体２０）の膜厚を１０ｎｍ、容量素子Ｃｓ２の誘電体（絶縁体２３）の膜
厚を４６ｎｍと仮定した。また、容量素子Ｃｓ１及びＣｓ２の誘電体は、全て比誘電率が
３．９の酸化シリコンを仮定した。
図２３のセルサイズは、図３（Ａ）におけるｌｘとｌｙの積に相当する。また、各配線の
太さや各プラグの面積は常に一定としている。
図２３の計算結果より、Ａ（Ｃｓ１／Ｃｓ２）の記憶容量は、Ｂ（Ｃｓ１）またはＣ（Ｃ
ｓ２）の記憶容量よりも大きいことが確認された。セルサイズが小さくなるほど、Ａ、Ｂ
およびＣの差は小さくなる傾向があるが、それでもセルサイズが３．５μｍ２以上におい
て、Ａ（Ｃｓ１／Ｃｓ２）の記憶容量は、Ｂ（Ｃｓ１）またはＣ（Ｃｓ２）の記憶容量よ
りも大きいことが確認された。
次に、図２３の記憶容量から保持時間を計算した。計算結果を図２４に示す。
図２４に示す保持時間は以下の式（１）及び式（２）に従って計算を行った。
保持時間＝ΔＱ／（ＩＯＦＦ・Ｗ） （１）
ΔＱ＝Ｃ・Ｖ （２）
式（１）において、ＷはトランジスタＯＳ１のチャネル幅を表し０．１５μｍを仮定した
。ＩＯＦＦはトランジスタＯＳ１の、チャネル幅が１μｍ、測定温度が８５℃におけるオ
フ電流を表し、９３×１０－２４Ａ／μｍを仮定した。式（２）において、Ｃは図２３で
計算したＣａｐ容量を代入し、Ｖは印加電圧０．５Ｖを仮定した。
図２４の計算結果より、セルサイズが３．５μｍ２以上において、Ａ（Ｃｓ１／Ｃｓ２）
の保持時間は、Ｂ（Ｃｓ１）またはＣ（Ｃｓ２）の保持時間よりも長くなることが確認さ
れた。
以上より、実施の形態１に示すメモリセル１０ａを記憶装置に用いることで、記憶装置は
データを長時間保持できることが確認された。
ＢＧ 配線、ＢＬ 配線、ＢＬ１ 配線、ＢＬ２ 配線、ＣＥ１ 導電体、Ｃ
Ｅ２ 導電体、Ｃｓ１ 容量素子、Ｃｓ２ 容量素子、Ｇ１１ 導電体、Ｇ１２
導電体、Ｇ２１ 導電体、Ｇ２２ 導電体、Ｌ１ 層、Ｌ２ 層、Ｌ３
層、Ｌ４ 層、Ｌ５ 層、Ｍ１１ 導電体、Ｍ１２ 導電体、Ｍ１３ 導電体
、Ｍ１４ 導電体、Ｍ２１ 導電体、Ｍ２２ 導電体、Ｍ２２ａ 導電体、Ｍ２
２ｂ 導電体、Ｍ２３ 導電体、Ｍ２４ 導電体、Ｍ３１ 導電体、Ｍ３２
導電体、Ｍ３３ 導電体、Ｍ３４ 導電体、Ｍ４１ 導電体、Ｍ４２ 導電体、
ＯＳ１ トランジスタ、Ｐ１ 期間、Ｐ２ 期間、Ｐ３ 期間、Ｐ４ 期間、
Ｐ５ 期間、ＲＷＬ 配線、Ｓ２１ 導電体、Ｓ２２ 導電体、ＳＥＭ１ 半
導体、ＳＥＭ２ 半導体、ＳＥＭ３ 半導体、ＳＬ 配線、Ｔｒ１ トランジス
タ、Ｔｒ２ トランジスタ、Ｖ１１ プラグ、Ｖ１２ プラグ、Ｖ１３ プラグ
、Ｖ１４ プラグ、Ｖ２１ プラグ、Ｖ２２ プラグ、Ｖ２３ プラグ、Ｖ４１
プラグ、Ｖ４２ プラグ、Ｖ４３ プラグ、Ｖ４４ プラグ、Ｖ４５ プラ
グ、Ｖ４６ プラグ、Ｖ５１ プラグ、Ｖ５２ プラグ、Ｖ５３ プラグ、Ｖ５
４ プラグ、ＷＣＬ 配線、ＷＷＬ 配線、１０ メモリセル、１０ａ メモ
リセル、１０ｂ メモリセル、１０ｃ メモリセル、１０ｄ メモリセル、１０ｅ
メモリセル、１０ｆ メモリセル、１１ 基板、１２ 素子分離層、１３
絶縁体、１４ 側壁絶縁層、１４ａ 側壁絶縁層、１４ｂ 側壁絶縁層、１５
側壁絶縁層、１５ａ 側壁絶縁層、１５ｂ 側壁絶縁層、１６ 絶縁体、１７
絶縁体、１８ 絶縁体、１９ 絶縁体、２０ 絶縁体、２１ 絶縁体、２２
絶縁体、２３ 絶縁体、２４ 絶縁体、２５ 絶縁体、２６ 絶縁体、３１ａ
高濃度不純物領域、３１ｃ 高濃度不純物領域、３２ａ 低濃度不純物領域、３２
ｄ 低濃度不純物領域、３３ａ 導電性領域、３３ｃ 導電性領域、３４ａ 絶
縁体、３４ｂ 絶縁体、４０ 酸化物半導体、４１ 酸化物半導体、４２ 酸化
物半導体、４３ 酸化物半導体、４４ 開口部、４５ 酸化物半導体、１００
記憶装置、１０１ メモリセルアレイ、１０２ 行選択ドライバ、１０３ 列選択
ドライバ、６１１ 基板、６１２ 回路領域、６１３ 分離領域、６１４ 分離
線、６１５ チップ、６５０ 電子部品、６５２ プリント基板、６５３ 半導
体装置、６５４ 基板、６５５ リード、７００ 腕時計型端末、７０１ 筐体
、７０２ リュウズ、７０３ 表示部、７０４ ベルト、７０５ 検知部、７１
０ 携帯電話機、７１１ 筐体、７１２ マイク、７１３ 外部接続ポート、７
１４ 操作ボタン、７１６ 表示部、７１７ スピーカ、７２０ ノート型パー
ソナルコンピュータ、７２１ 筐体、７２２ 表示部、７２３ キーボード、７２
４ ポインティングデバイス、７３０ ゴーグル型ディスプレイ、７３１ 装着部
、７３２ 筐体、７３５ ケーブル、７３６ バッテリ、７３７ 表示部、７４
０ ビデオカメラ、７４１ 筐体、７４２ 筐体、７４３ 表示部、７４４
操作キー、７４５ レンズ、７４６ 接続部、７５０ 自動車、７５１ 車体、
７５２ 車輪、７５３ ダッシュボード、７５４ ライト、１３００ ＣＰＵ、
１３０２ パワーコントローラ、１３０３ パワースイッチ、１３０４ キャッシ
ュメモリ、１３０５ バスインターフェース、１３０６ デバッグインターフェース
、１３０７ 制御装置、１３０８ プログラムカウンタ、１３０９ パイプライン
レジスタ、１３１０ パイプラインレジスタ、１３１１ ＡＬＵ、１３１２ レジ
スタファイル、１３３０ ＣＰＵコア、１３３１ ＰＭＵ、１３３２ 周辺回路、
１３３３ データバス、１４００ ＲＦＩＣ、１４０４ アンテナ、１４０５
整流回路、１４０６ 定電圧回路、１４０７ 復調回路、１４０８ 変調回路、１
４０９ 論理回路、１４１０ ＲＡＭ、１４１１ ＲＯＭ、１４１２ バッテリ
、１４２０ 通信器、１４２１ アンテナ、１４２２ 無線信号

Claims (3)

  1. 第１のトランジスタと、
    第２のトランジスタと、
    第３のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、
    第１の導電体と、
    第２の導電体と、
    第３の導電体と、
    第１の配線と、
    第２の配線と、
    第３の配線と、を有し、
    前記第１の導電体は、前記第１のトランジスタのソースまたはドレインの一方として機能する領域を有し、
    前記第２の導電体は、第１のトランジスタのソースまたはドレインの他方として機能する領域を有し、かつ前記第２の導電体上に設けられた第１の開口を介して、前記第３の配線と常に導通し、
    前記第１の導電体は、前記第１の容量素子の第１の電極として機能する領域を有し、
    前記第１の容量素子の第２の電極は、前記第１の配線と常に導通し、
    前記第２の容量素子の第１の電極は、前記第１の導電体上に設けられた第２の開口を介して、前記第１の導電体と常に導通し、
    前記第２の容量素子の第２の電極は、前記第１の配線と常に導通し、
    前記第３の導電体は、前記第２のトランジスタのゲートとして機能する領域を有し、かつ前記第３の導電体上に設けられた第３の開口と、前記第２の開口とを介して、前記第１の導電体と常に導通し、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と常に導通し、
    前記第２のトランジスタのソースまたはドレインの他方は、前記第３の配線と常に導通し、
    前記第３のトランジスタのソースまたはドレインの他方は、前記第２の配線と常に導通し、
    前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第２のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第３のトランジスタは、チャネル形成領域にシリコンを有し、
    上面視において、前記第２の容量素子の第１の電極は、前記第１の導電体と重なる領域を有し、
    上面視において、前記第２の容量素子の第２の電極は、前記第１の導電体と重なる領域を有する半導体装置。
  2. 請求項１において、
    前記第２のトランジスタのチャネル形成領域は、前記第１のトランジスタのチャネル長方向と異なる方向にキャリアが流れる領域を有する半導体装置。
  3. 請求項１または２において、
    前記第２の配線は、第１の方向に延在する領域を有し、
    前記第３の配線は、前記第１の方向に延在する領域を有し、
    前記第１の配線は、前記第１の方向と異なる方向に延在する領域を有する半導体装置。
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