JPH02170462A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02170462A JPH02170462A JP63325186A JP32518688A JPH02170462A JP H02170462 A JPH02170462 A JP H02170462A JP 63325186 A JP63325186 A JP 63325186A JP 32518688 A JP32518688 A JP 32518688A JP H02170462 A JPH02170462 A JP H02170462A
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- capacitor
- insulating film
- film
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- Pending
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
本発明はＭＩＳ型半導体装置の容量に関し、特に、スタ
ック容量の構造に関する。
ック容量の構造に関する。
［従来の技術Ｊ
第３図は従来のスタック容量の一例の構造を示す断面図
である。
である。
本従来例は、シリコン基ｍｌの主表面に設けられた絶縁
膜２の一部にコンタクトホール３が設けられ、第１の電
極４がこのコンタクトホール３を介してシリコン基板１
と接続されている。この第１の′Ｉ′を極４の表面には
容量絶縁膜５が形成され、その上に第２の電極６９層間
絶縁膜７が順次形成され、アルミ配線８は第２の電極６
に接続されている。第゛１の電極４は、リン、砒素等の
不純物がドープされたポリシリコンからなり、容量絶縁
膜５は酸化膜や窒化膜からなる。また、第２の電極６は
不純物がドープされたポリシリコンよりなる。
膜２の一部にコンタクトホール３が設けられ、第１の電
極４がこのコンタクトホール３を介してシリコン基板１
と接続されている。この第１の′Ｉ′を極４の表面には
容量絶縁膜５が形成され、その上に第２の電極６９層間
絶縁膜７が順次形成され、アルミ配線８は第２の電極６
に接続されている。第゛１の電極４は、リン、砒素等の
不純物がドープされたポリシリコンからなり、容量絶縁
膜５は酸化膜や窒化膜からなる。また、第２の電極６は
不純物がドープされたポリシリコンよりなる。
このような構成とすることにより、第１の電極の側壁の
分だけ電極面積を増加させ、単位面積あたりの容量値を
増大させることができる。
分だけ電極面積を増加させ、単位面積あたりの容量値を
増大させることができる。
１６メガビツトＤＲ八Ｍのように半導体装置の高密度化
が進むと、１個の容量のシリコン基板上での占有面積を
小さくせねばならず、その一方で、より高い容量値が要
求される。従来の構造のスタック容ｈ【では、得られる
電極面積に限界があり、容量値を高くするためには、容
量絶縁膜の薄膜化が必要となる。しかしながら、薄膜化
に伴い、容量絶縁膜の膜質が劣化して容量絶縁膜のリー
ク電流が増大する等の問題が生じ、実現が困難である。
が進むと、１個の容量のシリコン基板上での占有面積を
小さくせねばならず、その一方で、より高い容量値が要
求される。従来の構造のスタック容ｈ【では、得られる
電極面積に限界があり、容量値を高くするためには、容
量絶縁膜の薄膜化が必要となる。しかしながら、薄膜化
に伴い、容量絶縁膜の膜質が劣化して容量絶縁膜のリー
ク電流が増大する等の問題が生じ、実現が困難である。
（課題を解決するための手段）
本発明の半導体装置は、
半導体基板−トに設けられた第１の電極上に、第１の容
量絶縁ｎ側。第２の電極、第２の容量絶縁膜、第３の電
極が順次積層形成され、該第１の電極と第２の電極とを
対向電極とする容量と、前記第２の電極と第３の電極と
を対向電極とする容量とが並列接続されて一つの容量が
構成されている。
量絶縁ｎ側。第２の電極、第２の容量絶縁膜、第３の電
極が順次積層形成され、該第１の電極と第２の電極とを
対向電極とする容量と、前記第２の電極と第３の電極と
を対向電極とする容量とが並列接続されて一つの容量が
構成されている。
２個の容量を上、下に積層形成し、並列接続した構造と
することにより、半導体基板上での占有面積は従来と同
一で、約２倍の容量値が得られる。
することにより、半導体基板上での占有面積は従来と同
一で、約２倍の容量値が得られる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図ｔａｒ〜（ｅｌは本発明の半導体装置の一実施例
の製造プロセスを示す断面図である。
の製造プロセスを示す断面図である。
第１図において、第３図と同じ参照数字は同じ物質を示
し、参照番号９は第３の電極、 ５１は下部絶縁容量膜
、５２は上部絶縁容量膜、３０は第３の電極９とシリコ
ン基板ｌとのコンタクトホールをそれぞれ示す。
し、参照番号９は第３の電極、 ５１は下部絶縁容量膜
、５２は上部絶縁容量膜、３０は第３の電極９とシリコ
ン基板ｌとのコンタクトホールをそれぞれ示す。
本実施例のスタック容量を形成する手順としては、まず
、シリコン基板ｌ上に熱酸化法等の手法を用いて絶縁膜
２を形成し、フォトエツチング技術を用いてコンタクト
ホール３を形成し、後に第１の電極となるポリシリコン
膜を形成し、不純物拡散法を用いリン等不純物をドーピ
ングする６次に、フォトエツチング技術を用いポリシリ
コン膜をバターニングして第１の電極４を得る（第１図
（ａｌｌ。
、シリコン基板ｌ上に熱酸化法等の手法を用いて絶縁膜
２を形成し、フォトエツチング技術を用いてコンタクト
ホール３を形成し、後に第１の電極となるポリシリコン
膜を形成し、不純物拡散法を用いリン等不純物をドーピ
ングする６次に、フォトエツチング技術を用いポリシリ
コン膜をバターニングして第１の電極４を得る（第１図
（ａｌｌ。
次に、第１図ｉｂｌに示すように、下部容量絶縁膜５１
として酸化膜を形成し、ポリシリコン膜を成長し、不純
物をドーピングした後にパターニングして第２の電極６
を形成する。
として酸化膜を形成し、ポリシリコン膜を成長し、不純
物をドーピングした後にパターニングして第２の電極６
を形成する。
次に、第１図（ｃｌに示すように、第２の電極上に上部
容量絶縁膜５２として酸化膜を形成し、シリコン基板ｌ
を介して第２の電極６と第１の電極４とを接続するため
のコンタクトホール３０を形成する。
容量絶縁膜５２として酸化膜を形成し、シリコン基板ｌ
を介して第２の電極６と第１の電極４とを接続するため
のコンタクトホール３０を形成する。
次に、第３の電極９を形成しく第１図（ｄ））、層間絶
縁膜７を形成した後にアルミ配Ｌ’ｉ１８を形成し、第
１図（ｅ）の構造のスタック容量が完成する。
縁膜７を形成した後にアルミ配Ｌ’ｉ１８を形成し、第
１図（ｅ）の構造のスタック容量が完成する。
この構造のスタ・ンク容量は２個の容量を並列接続した
型になっているため、シリコン基板上での容量の占有面
積は従来と同一で、約２倍の容量値が容量絶縁膜の薄膜
化しないで得られ、容量絶縁膜の薄膜化による信頼性の
劣化が問題とならない、これにより、信頼性の高いスタ
ック容量を実現することができる。
型になっているため、シリコン基板上での容量の占有面
積は従来と同一で、約２倍の容量値が容量絶縁膜の薄膜
化しないで得られ、容量絶縁膜の薄膜化による信頼性の
劣化が問題とならない、これにより、信頼性の高いスタ
ック容量を実現することができる。
第２図は本発明の他の実施例における容量の構造を示す
断面図である。
断面図である。
本実施例は、スタック容量の容量絶縁膜として、酸化膜
／窒化膜／酸化膜の３層膜を適用したものである。
／窒化膜／酸化膜の３層膜を適用したものである。
この構造のスタック容量を形成する手順としては、第１
の実施例と同様であり、容量絶縁膜の形成法のみが異な
る。容量絶縁膜の形成法としては、熱酸化法等で酸化Ｊ
Ｉ！（５１ｃ、 ５２ｃ）を形成し、ＣＶＤ法で窒化膜
（５１ｂ、 ５２ｂ）を形成した後に窒化膜表面を熱酸
化し、窒化膜上に酸化膜（５１ａ。
の実施例と同様であり、容量絶縁膜の形成法のみが異な
る。容量絶縁膜の形成法としては、熱酸化法等で酸化Ｊ
Ｉ！（５１ｃ、 ５２ｃ）を形成し、ＣＶＤ法で窒化膜
（５１ｂ、 ５２ｂ）を形成した後に窒化膜表面を熱酸
化し、窒化膜上に酸化膜（５１ａ。
５２ａ）が形成され、酸化膜／窒化膜／酸化膜の３層容
量絶縁膜が得られる。このような構造の容量絶縁膜を上
部および下部容量絶縁とすることで。
量絶縁膜が得られる。このような構造の容量絶縁膜を上
部および下部容量絶縁とすることで。
スタック容量が完成する。
〔発明の効果］
以上説明したように本発明は、ＭＩＳ型半導体装置の容
量構造として第１の電極と容量絶縁膜と第２の電極と容
量絶縁膜と第３の電極を積層し、２つの容量を並列にし
た構造とすることにより、シリコン基板上での容量の占
有面積は従来と同じでも電極面積が約２倍とすることが
でき、単位面積あたりの容量値を増加することができる
。また、容量絶縁膜の膜厚を薄くする必要がなくなリ、
薄膜化による信頼性の劣化が問題とならない、これによ
って、容量絶縁膜の信頼性を劣化させることなく、単位
面積あたりの容量値を増加させ、高集積化が可能となる
効果がある。
量構造として第１の電極と容量絶縁膜と第２の電極と容
量絶縁膜と第３の電極を積層し、２つの容量を並列にし
た構造とすることにより、シリコン基板上での容量の占
有面積は従来と同じでも電極面積が約２倍とすることが
でき、単位面積あたりの容量値を増加することができる
。また、容量絶縁膜の膜厚を薄くする必要がなくなリ、
薄膜化による信頼性の劣化が問題とならない、これによ
って、容量絶縁膜の信頼性を劣化させることなく、単位
面積あたりの容量値を増加させ、高集積化が可能となる
効果がある。
第１図（ａｔ〜ｌｅ）は本発明の半導体装置の一実施例
の製造プロセスを示す断面図、第２図は本発明の他の実
施例を説明するための断面図、第３図は従来例を説明す
るための断面図である。 ｌ・・・シリコン基板、 ２・・−絶縁膜、３・・
・コンタクトホール、３０・・・コンタクトホール、４
・・・第１の電極、 ５・・−容量絶縁膜、５１
・・・下部容量絶縁膜、 ５２・・−上部容量絶縁膜。 ６・・・第２の電極、 ７・・・層間絶縁膜、８
・・・アルミ配線、 ９・・・第３の電極。
の製造プロセスを示す断面図、第２図は本発明の他の実
施例を説明するための断面図、第３図は従来例を説明す
るための断面図である。 ｌ・・・シリコン基板、 ２・・−絶縁膜、３・・
・コンタクトホール、３０・・・コンタクトホール、４
・・・第１の電極、 ５・・−容量絶縁膜、５１
・・・下部容量絶縁膜、 ５２・・−上部容量絶縁膜。 ６・・・第２の電極、 ７・・・層間絶縁膜、８
・・・アルミ配線、 ９・・・第３の電極。
Claims (1)
- １、半導体基板上に設けられた第１の電極上に、第１の
容量絶縁膜、第２の電極、第２の容量絶縁膜、第３の電
極が順次積層形成され、該第１の電極と第２の電極とを
対向電極とする容量と、前記第２の電極と第３の電極と
を対向電極とする容量とが並列接続されて一つの容量が
構成されている半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325186A JPH02170462A (ja) | 1988-12-22 | 1988-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325186A JPH02170462A (ja) | 1988-12-22 | 1988-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170462A true JPH02170462A (ja) | 1990-07-02 |
Family
ID=18173969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325186A Pending JPH02170462A (ja) | 1988-12-22 | 1988-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091019A (en) * | 1990-02-12 | 1992-02-25 | Allied-Signal, Inc. | Rapidly solidified aluminum lithium alloys having zirconium |
| JP2021158373A (ja) * | 2016-05-04 | 2021-10-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144960A (ja) * | 1984-01-09 | 1985-07-31 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-12-22 JP JP63325186A patent/JPH02170462A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144960A (ja) * | 1984-01-09 | 1985-07-31 | Nec Corp | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091019A (en) * | 1990-02-12 | 1992-02-25 | Allied-Signal, Inc. | Rapidly solidified aluminum lithium alloys having zirconium |
| JP2021158373A (ja) * | 2016-05-04 | 2021-10-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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