JP3817615B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、トランジスタとキャパシタとから構成される半導体記憶装置及びその製造方法に関し、特にスタック型構造のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセル及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、トランジスタとキャパシタとから構成される半導体記憶装置（ＤＲＡＭ）では、セル面積の縮小に伴いキャパシタ部の面積が縮小されるため、記憶容量を一定に保つためにスタック（積み上げ）型と呼ばれるメモリセル構造が用いられている。
【０００３】
以下に従来のスタック型のメモリセルの製造手順を図３（ａ）〜（ｄ）の断面図を参照して説明する。まず、図３（ａ）に示すように、半導体基板１０１上に素子分離酸化膜１０２、ゲート酸化膜１０３を熱酸化により形成した後、トランジスタのゲート電極１０４をパターン形成した後、ソース・ドレイン領域１０５に不純物を導入する。次に、図３（ｂ）に示すように、層間絶縁膜１０６を堆積させ、コンタクト１０７を開孔した後、ポリシリコンを堆積させることにより、第１のキャパシタ電極１０８（キャパシタの下部電極）をドレイン領域に直接接触した形でパターン形成する。そして、図３（ｃ）に示すように、この第１のキャパシタ電極１０８上に例えばシリコン酸化膜とシリコン窒化膜との積層膜からなるキャパシタ絶縁膜１０９を形成し、その上部に第２のキャパシタ電極１１０（キャパシタの上部電極）としてポリシリコンを堆積させる。更に図３（ｄ）に示すように、層間絶縁層膜１１１を堆積させ、ビット線とメモリセルとの間のコンタクト１１２を形成し、ビット線（配線層）１１３を接続させる。
【０００４】
【発明が解決しようとする課題】
しかしながら、メモリセルを上記したようなスタック型としてもセル内のキャパシタ容量を充分大きくできず、一層の容量増大が望まれていた。また、上記したようなメモリセルでは３層のポリシリコン層（ゲート電極用、第１及び第２のキャパシタ電極用）を有しているが、容量を増加させるために第１のキャパシタ電極用ポリシリコン膜とキャパシタ絶縁膜と第２のキャパシタ電極用ポリシリコン膜とを交互に堆積させ、多層構造とする方法もあるが、製造工程が複雑になりコストが増大するという問題点がある。
【０００５】
本発明は、上記したような従来技術の問題点に鑑みなされたものであり、その主な目的は、容量を増加させるためだけに多層構造化して製造工程を複雑化させるようなことがなく、大容量を実現し得る半導体記憶装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記した目的は本発明によれば、半導体基板に形成されたトランジスタと該トランジスタに接続されたキャパシタとを有する半導体記憶装置であって、前記トランジスタの一方のソース・ドレイン電極上に前記キャパシタの第１のキャパシタ電極と第２のキャパシタ電極とが各々キャパシタ絶縁膜を介してこの順番に積層され、かつ前記第１のキャパシタ電極と前記ソース・ドレイン電極とがストレージコンタクトを介して接続されていることを特徴とする半導体記憶装置、及び上記半導体記憶装置の製造方法であって、前記トランジスタのソース・ドレイン領域の上部に不純物を含むポリシリコンからなるソース・ドレイン電極をパターン形成し、かつ該ソース・ドレイン電極から不純物を拡散させることによりソース・ドレインの不純物拡散層を形成する過程と、前記トランジスタのゲート領域及び前記ソース・ドレイン電極上に同一層からなるゲート絶縁膜及びキャパシタ絶縁膜をなす第１の絶縁膜を形成する過程と、前記第１の絶縁膜上に同一層からなるゲート電極及び前記第２のキャパシタ電極をパターン形成する過程と、前記第２のキャパシタ電極上にキャパシタ絶縁膜をなす第２の絶縁膜を形成する過程と、前記第２の絶縁膜に前記ストレージコンタクトを形成する過程と、前記第２の絶縁膜上及び前記ストレージコンタクト内に前記第１のキャパシタ電極を形成する過程とをこの順番に有することを特徴とする半導体記憶装置の製造方法を提供することにより達成される。
【０００７】
【作用】
このように、第１のキャパシタ電極をソース・ドレイン電極と第２のキャパシタ電極との間に挟んだ構造とすることにより、小さいセル面積で大きなキャパシタ容量を得ることが可能となる。また、第１のキャパシタ電極とゲート電極とを同一のポリシリコン層堆積工程により形成することで、従来のスタック型と同程度の層数及び工程数となる。加えて、ポリシリコンからの拡散により基板中のソース・ドレイン領域に不純物を導入することにより浅い接合が可能となる利点もある。
【０００８】
【実施例】
以下、本発明の好適実施例を添付の図面について詳しく説明する。
図１は本発明が適用されたＤＲＡＭメモリセルの構造を示す断面図である。Ｐ型半導体基板１上には厚さ３０００Åの素子分離酸化膜２が形成されている。この素子分離酸化膜２及び半導体基板１のトランジスタを構成するソース・ドレイン領域３上には高濃度にドープされたポリシリコンからなるソース・ドレイン電極４が形成されている。また、半導体基板１のトランジスタを構成するチャネル領域上及び一方の上記ソース・ドレイン電極４上には同一層からなるゲート絶縁膜５及び下層側キャパシタ絶縁膜６が形成されている。これらゲート絶縁膜５及びキャパシタ絶縁膜６上には同一のポリシリコン層からなるゲート電極７及び第１のキャパシタ電極８が形成されている。更に第１のキャパシタ電極８の上には上層側キャパシタ絶縁膜９を介して第２のキャパシタ電極１０が形成されている。この第２のキャパシタ電極１０とソース・ドレイン電極４とは素子分離酸化膜２上に形成されたストレージコンタクト１１を介して接続されている。そして、ゲート電極７、第２のキャパシタ電極１０及び他方のソース・ドレイン電極４上には層間絶縁膜１２が形成され、更にその上層には配線層（ビット線）１３が形成されている。この配線層１３と他方のソース・ドレイン電極４とはコンタクト１４を介して接続されている。
【０００９】
以下に上記図１の構造のＤＲＡＭセルの製造手順について図２（ａ）〜図２（ｄ）を参照して説明する。
まず、図２（ａ）に示すように、Ｐ型半導体基板１上に厚さ３０００Åの素子分離酸化膜２を熱酸化により形成し、高濃度にドープされたポリシリコンを厚さ１５００Åで堆積させ、パターニングしてソース・ドレイン電極４を形成する。ここで、ポリシリコンへのドープ方法として、ポリシリコン堆積時に不純物を導入する方法と、堆積後にイオン注入を行い、堆積後に不純物雰囲気中で熱処理を行うことよって不純物を導入する方法とがある。
【００１０】
次に、図２（ｂ）に示すように、ゲート絶縁膜５及び下層側キャパシタ絶縁膜６を形成する。各絶縁膜の厚さは例えば１５０Å程度とする。このとき、各絶縁膜を形成する時に加熱して熱酸化を行うが、これにより同時にソース・ドレイン領域にてソース・ドレイン電極４のポリシリコンから拡散により基板１内のソース・ドレイン領域にＮ型高濃度不純物が拡散する。
【００１１】
その後、図２（ｃ）に示すように、例えば砒素がドープされたポリシリコンを１５００Å堆積させ、パターニングしてゲート電極７及び第１のキャパシタ電極８とを同一層のポリシリコンにより形成する。
【００１２】
次に、図２（ｄ）に示すように、例えば厚さ１００Åのシリコン窒化膜とシリコン酸化膜との積層膜からなる上層側キャパシタ絶縁膜９、ストレージコンタクト１１を形成した後、厚さ１５００Åの砒素がドープされたポリシリコンからなる第２のキャパシタ電極１０を形成する。そして、層間絶縁膜１２を堆積させ、コンタクト１４を開孔後、配線層（ビット線）１３を形成して図１の構造のＤＲＡＭセルを得る。
【００１３】
【発明の効果】
上記した説明により明らかなように、本発明による半導体記憶装置及びその製造方法によれば、第１のキャパシタ電極をソース・ドレイン電極と第２のキャパシタ電極との間に挟んだ構造とすることにより、小さいセル面積で大きなキャパシタ容量を得ることが可能となる。また、第１のキャパシタ電極とゲート電極とを同一のポリシリコン層堆積工程により形成することで、従来のスタック型と同程度の層数及び工程数となり、構造及び工程が複雑になる心配がない。加えて、ポリシリコンからの拡散により基板中のソース・ドレイン領域に不純物を導入することにより浅い接合が可能となり、トランジスタの微細化も容易になる。
【図面の簡単な説明】
【図１】本発明が適用されたＤＲＡＭメモリセルの構造を示す断面図。
【図２】（ａ）〜（ｄ）は、図１の構造のＤＲＡＭセルの製造手順について示す断面図。
【図３】（ａ）〜（ｄ）は、従来のスタック型ＤＲＡＭセルの製造手順について示す断面図。
【符号の説明】
１ Ｐ型半導体基板
２ 素子分離酸化膜
３ ソース・ドレイン領域
４ ソース・ドレイン電極
５ ゲート絶縁膜
６ キャパシタ絶縁膜
７ ゲート電極
８ 第１のキャパシタ電極
９ 上層側キャパシタ絶縁膜
１０ 第２のキャパシタ電極
１１ ストレージコンタクト
１２ 層間絶縁膜
１３ 配線層
１４ コンタクト
１０１ 半導体基板
１０２ 素子分離酸化膜
１０３ ゲート酸化膜
１０４ ゲート電極
１０５ ソース・ドレイン領域
１０６ 層間絶縁膜
１０７ コンタクト
１０８ 第１のキャパシタ電極
１０９ キャパシタ絶縁膜
１１０ 第２のキャパシタ電極
１１１ 層間絶縁層膜
１１２ コンタクト
１１３ ビット線
【産業上の利用分野】
本発明は、トランジスタとキャパシタとから構成される半導体記憶装置及びその製造方法に関し、特にスタック型構造のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセル及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、トランジスタとキャパシタとから構成される半導体記憶装置（ＤＲＡＭ）では、セル面積の縮小に伴いキャパシタ部の面積が縮小されるため、記憶容量を一定に保つためにスタック（積み上げ）型と呼ばれるメモリセル構造が用いられている。
【０００３】
以下に従来のスタック型のメモリセルの製造手順を図３（ａ）〜（ｄ）の断面図を参照して説明する。まず、図３（ａ）に示すように、半導体基板１０１上に素子分離酸化膜１０２、ゲート酸化膜１０３を熱酸化により形成した後、トランジスタのゲート電極１０４をパターン形成した後、ソース・ドレイン領域１０５に不純物を導入する。次に、図３（ｂ）に示すように、層間絶縁膜１０６を堆積させ、コンタクト１０７を開孔した後、ポリシリコンを堆積させることにより、第１のキャパシタ電極１０８（キャパシタの下部電極）をドレイン領域に直接接触した形でパターン形成する。そして、図３（ｃ）に示すように、この第１のキャパシタ電極１０８上に例えばシリコン酸化膜とシリコン窒化膜との積層膜からなるキャパシタ絶縁膜１０９を形成し、その上部に第２のキャパシタ電極１１０（キャパシタの上部電極）としてポリシリコンを堆積させる。更に図３（ｄ）に示すように、層間絶縁層膜１１１を堆積させ、ビット線とメモリセルとの間のコンタクト１１２を形成し、ビット線（配線層）１１３を接続させる。
【０００４】
【発明が解決しようとする課題】
しかしながら、メモリセルを上記したようなスタック型としてもセル内のキャパシタ容量を充分大きくできず、一層の容量増大が望まれていた。また、上記したようなメモリセルでは３層のポリシリコン層（ゲート電極用、第１及び第２のキャパシタ電極用）を有しているが、容量を増加させるために第１のキャパシタ電極用ポリシリコン膜とキャパシタ絶縁膜と第２のキャパシタ電極用ポリシリコン膜とを交互に堆積させ、多層構造とする方法もあるが、製造工程が複雑になりコストが増大するという問題点がある。
【０００５】
本発明は、上記したような従来技術の問題点に鑑みなされたものであり、その主な目的は、容量を増加させるためだけに多層構造化して製造工程を複雑化させるようなことがなく、大容量を実現し得る半導体記憶装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記した目的は本発明によれば、半導体基板に形成されたトランジスタと該トランジスタに接続されたキャパシタとを有する半導体記憶装置であって、前記トランジスタの一方のソース・ドレイン電極上に前記キャパシタの第１のキャパシタ電極と第２のキャパシタ電極とが各々キャパシタ絶縁膜を介してこの順番に積層され、かつ前記第１のキャパシタ電極と前記ソース・ドレイン電極とがストレージコンタクトを介して接続されていることを特徴とする半導体記憶装置、及び上記半導体記憶装置の製造方法であって、前記トランジスタのソース・ドレイン領域の上部に不純物を含むポリシリコンからなるソース・ドレイン電極をパターン形成し、かつ該ソース・ドレイン電極から不純物を拡散させることによりソース・ドレインの不純物拡散層を形成する過程と、前記トランジスタのゲート領域及び前記ソース・ドレイン電極上に同一層からなるゲート絶縁膜及びキャパシタ絶縁膜をなす第１の絶縁膜を形成する過程と、前記第１の絶縁膜上に同一層からなるゲート電極及び前記第２のキャパシタ電極をパターン形成する過程と、前記第２のキャパシタ電極上にキャパシタ絶縁膜をなす第２の絶縁膜を形成する過程と、前記第２の絶縁膜に前記ストレージコンタクトを形成する過程と、前記第２の絶縁膜上及び前記ストレージコンタクト内に前記第１のキャパシタ電極を形成する過程とをこの順番に有することを特徴とする半導体記憶装置の製造方法を提供することにより達成される。
【０００７】
【作用】
このように、第１のキャパシタ電極をソース・ドレイン電極と第２のキャパシタ電極との間に挟んだ構造とすることにより、小さいセル面積で大きなキャパシタ容量を得ることが可能となる。また、第１のキャパシタ電極とゲート電極とを同一のポリシリコン層堆積工程により形成することで、従来のスタック型と同程度の層数及び工程数となる。加えて、ポリシリコンからの拡散により基板中のソース・ドレイン領域に不純物を導入することにより浅い接合が可能となる利点もある。
【０００８】
【実施例】
以下、本発明の好適実施例を添付の図面について詳しく説明する。
図１は本発明が適用されたＤＲＡＭメモリセルの構造を示す断面図である。Ｐ型半導体基板１上には厚さ３０００Åの素子分離酸化膜２が形成されている。この素子分離酸化膜２及び半導体基板１のトランジスタを構成するソース・ドレイン領域３上には高濃度にドープされたポリシリコンからなるソース・ドレイン電極４が形成されている。また、半導体基板１のトランジスタを構成するチャネル領域上及び一方の上記ソース・ドレイン電極４上には同一層からなるゲート絶縁膜５及び下層側キャパシタ絶縁膜６が形成されている。これらゲート絶縁膜５及びキャパシタ絶縁膜６上には同一のポリシリコン層からなるゲート電極７及び第１のキャパシタ電極８が形成されている。更に第１のキャパシタ電極８の上には上層側キャパシタ絶縁膜９を介して第２のキャパシタ電極１０が形成されている。この第２のキャパシタ電極１０とソース・ドレイン電極４とは素子分離酸化膜２上に形成されたストレージコンタクト１１を介して接続されている。そして、ゲート電極７、第２のキャパシタ電極１０及び他方のソース・ドレイン電極４上には層間絶縁膜１２が形成され、更にその上層には配線層（ビット線）１３が形成されている。この配線層１３と他方のソース・ドレイン電極４とはコンタクト１４を介して接続されている。
【０００９】
以下に上記図１の構造のＤＲＡＭセルの製造手順について図２（ａ）〜図２（ｄ）を参照して説明する。
まず、図２（ａ）に示すように、Ｐ型半導体基板１上に厚さ３０００Åの素子分離酸化膜２を熱酸化により形成し、高濃度にドープされたポリシリコンを厚さ１５００Åで堆積させ、パターニングしてソース・ドレイン電極４を形成する。ここで、ポリシリコンへのドープ方法として、ポリシリコン堆積時に不純物を導入する方法と、堆積後にイオン注入を行い、堆積後に不純物雰囲気中で熱処理を行うことよって不純物を導入する方法とがある。
【００１０】
次に、図２（ｂ）に示すように、ゲート絶縁膜５及び下層側キャパシタ絶縁膜６を形成する。各絶縁膜の厚さは例えば１５０Å程度とする。このとき、各絶縁膜を形成する時に加熱して熱酸化を行うが、これにより同時にソース・ドレイン領域にてソース・ドレイン電極４のポリシリコンから拡散により基板１内のソース・ドレイン領域にＮ型高濃度不純物が拡散する。
【００１１】
その後、図２（ｃ）に示すように、例えば砒素がドープされたポリシリコンを１５００Å堆積させ、パターニングしてゲート電極７及び第１のキャパシタ電極８とを同一層のポリシリコンにより形成する。
【００１２】
次に、図２（ｄ）に示すように、例えば厚さ１００Åのシリコン窒化膜とシリコン酸化膜との積層膜からなる上層側キャパシタ絶縁膜９、ストレージコンタクト１１を形成した後、厚さ１５００Åの砒素がドープされたポリシリコンからなる第２のキャパシタ電極１０を形成する。そして、層間絶縁膜１２を堆積させ、コンタクト１４を開孔後、配線層（ビット線）１３を形成して図１の構造のＤＲＡＭセルを得る。
【００１３】
【発明の効果】
上記した説明により明らかなように、本発明による半導体記憶装置及びその製造方法によれば、第１のキャパシタ電極をソース・ドレイン電極と第２のキャパシタ電極との間に挟んだ構造とすることにより、小さいセル面積で大きなキャパシタ容量を得ることが可能となる。また、第１のキャパシタ電極とゲート電極とを同一のポリシリコン層堆積工程により形成することで、従来のスタック型と同程度の層数及び工程数となり、構造及び工程が複雑になる心配がない。加えて、ポリシリコンからの拡散により基板中のソース・ドレイン領域に不純物を導入することにより浅い接合が可能となり、トランジスタの微細化も容易になる。
【図面の簡単な説明】
【図１】本発明が適用されたＤＲＡＭメモリセルの構造を示す断面図。
【図２】（ａ）〜（ｄ）は、図１の構造のＤＲＡＭセルの製造手順について示す断面図。
【図３】（ａ）〜（ｄ）は、従来のスタック型ＤＲＡＭセルの製造手順について示す断面図。
【符号の説明】
１ Ｐ型半導体基板
２ 素子分離酸化膜
３ ソース・ドレイン領域
４ ソース・ドレイン電極
５ ゲート絶縁膜
６ キャパシタ絶縁膜
７ ゲート電極
８ 第１のキャパシタ電極
９ 上層側キャパシタ絶縁膜
１０ 第２のキャパシタ電極
１１ ストレージコンタクト
１２ 層間絶縁膜
１３ 配線層
１４ コンタクト
１０１ 半導体基板
１０２ 素子分離酸化膜
１０３ ゲート酸化膜
１０４ ゲート電極
１０５ ソース・ドレイン領域
１０６ 層間絶縁膜
１０７ コンタクト
１０８ 第１のキャパシタ電極
１０９ キャパシタ絶縁膜
１１０ 第２のキャパシタ電極
１１１ 層間絶縁層膜
１１２ コンタクト
１１３ ビット線
Claims (2)
- 半導体基板に形成されたトランジスタと該トランジスタに接続されたキャパシタとを有する半導体記憶装置であって、
前記トランジスタの一方のソース・ドレイン電極上に前記キャパシタの第１のキャパシタ電極と第２のキャパシタ電極とが各々下層側キャパシタ絶縁膜と上層側キャパシタ絶縁膜を介してこの順番に積層され、かつ前記第１のキャパシタ電極と前記ソース・ドレイン電極とがストレージコンタクトを介して接続されていることを特徴とし、
前記トランジスタのチャネル領域上には、前記下層側キャパシタ絶縁膜と同一層からなるゲート絶縁膜を介して、前記第１のキャパシタ電極と同一層からなりかつ前記第１のキャパシタ電極から離隔されたゲート電極が形成されていることを特徴とする半導体記憶装置。 - 半導体基板に形成されたトランジスタと該トランジスタに接続されたキャパシタとを有し、前記トランジスタの一方のソース・ドレイン電極上に前記キャパシタの第１のキャパシタ電極と第２のキャパシタ電極とが各々キャパシタ絶縁膜を介してこの順番に積層され、かつ前記第１のキャパシタ電極と前記ソース・ドレイン電極とがストレージコンタクトを介して接続されている半導体記憶装置の製造方法であって、
前記トランジスタのソース・ドレイン領域の上部に不純物を含むポリシリコンからなるソース・ドレイン電極をパターン形成し、かつ該ソース・ドレイン電極から不純物を拡散させることによりソース・ドレインの不純物拡散層を形成する過程と、
前記トランジスタのゲート領域及び前記ソース・ドレイン電極上に同一層からなるゲート絶縁膜及びキャパシタ絶縁膜をなす第１の絶縁膜を形成する過程と、
前記第１の絶縁膜上に同一層からなるゲート電極及び前記第２のキャパシタ電極をパターン形成する過程と、
前記第２のキャパシタ電極上にキャパシタ絶縁膜をなす第２の絶縁膜を形成する過程と、
前記第２の絶縁膜に前記ストレージコンタクトを形成する過程と、
前記第２の絶縁膜上及び前記ストレージコンタクト内に前記第１のキャパシタ電極を形成する過程とをこの順番に有することを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29233594A JP3817615B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29233594A JP3817615B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130293A JPH08130293A (ja) | 1996-05-21 |
| JP3817615B2 true JP3817615B2 (ja) | 2006-09-06 |
Family
ID=17780468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29233594A Expired - Lifetime JP3817615B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3817615B2 (ja) |
-
1994
- 1994-10-31 JP JP29233594A patent/JP3817615B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08130293A (ja) | 1996-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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