JPS62145765A

JPS62145765A - 半導体記憶装置

Info

Publication number: JPS62145765A
Application number: JP60285513A
Authority: JP
Inventors: Ikuo Yoshida; 吉田　育生; Yuzuru Oji; 譲大路
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-20
Filing date: 1985-12-20
Publication date: 1987-06-29
Anticipated expiration: 2009-11-14
Also published as: JPH0691219B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の利用分野〕本発明は、メモリセルに係り、特にＭＯＳトランジスタ
とキャパシタをそなえたダイナミック形ＭＯ８ランダム
アクセスメモリ（以下ＭＯ３ＤＲＡＭと略記する）に好
適なメモリセルに関する。〔発明の背景〕ＭＯ５ＤＲＡＭを高速化、高密度化するために、メモリ
セルの改良および寸法の縮小が図られている。現在のメモリセルは、１個の能動素子と１個の電荷蓄積
素子とで構成される。いわゆる１トランジスタ１キヤパ
シタ型セルが主流となっている。このメモリセルの寸法
を縮小するためには、−上記トランジスタとキャパシタ
の面積を減少させる必要がある。ところが、キャパシタ
の面積を縮小してもなおかつ、メモリ動作に必要な電荷
蓄積容量を充分に確保する必要がある。これに対処する
ために、平坦なキャパシタ構造をしたプレーナ型キャパ
シタセルの場合には、誘電体膜の薄膜化が図られてきた
。また、更に大きな蓄積容量を得るために、セル構造の
改良がなされ、電極と誘電体膜を基板上に積層した。い
わゆる、三次元スタックド（積み上げ型）キャパシタセ
ルが提案されている。従来のこの種の積み上げ型メモリセルとして、例えば、
特開昭５３−４４８３号公報、特開昭５６−２３７７１
号公報が挙げられる。第３図は、従来の積み−Ｌげ型Ｍ
Ｏ８ＤＲＡＭセルの構成の一例を示す断面図である。同図に示すように、従来のメモリセルは、Ｓｉ基板１−
Ｆ、にスイッチング用の電界効果トランジスタ（以下、
ＭＯＳ）−ランジスタと略記）１０と電荷を蓄積するた
めのキャパシタ２０より構成され、ＡＱよりなるワード
線５と拡散層１１よりなるビット線によって選択される
ようになっている。ここで、ＭＯＳトランジスタ１０は
拡散層１１゜１２、ゲート絶縁膜（ＳｉＯ２膜）１３お
よびゲート電極（多結晶シリコン）１４で構成されてい
る。また、キャパシタ２０は、一方の電極２１上に容量を形
成するための誘電体膜２２を介して、他方の電極２３を
設けである。この上層の電極２３は、ＭＯＳトランジス
タ１０のソースまたはドレインとなる拡散層１２に接続
されている。ここで、キャパシタのＬ下電極は多結晶シ
リコンであり、誘電体膜は５ｉＯｚ膜である。また、２
はＳｊ、Ｏｚからなる素子間分離用の絶縁膜であり、３
，４は５ｉＯｚ膜から成る層間絶縁膜である。第３図かられかるように、」−記キャパシタ２０は、電
極２１又は２３である多結晶シリコンの側壁に容量を形
成したり、電極２１又は２３が平坦でなく曲がっている
ため、プレーナ型キャパシタより蓄積容量を大きくする
ことができる。しかしながら、電荷を蓄わえるキャパシ
タ２０はＭＯＳ１、ランジスタ１０やビット線１１と二
次元的には同一平面上に配置されているため、メモリセ
ル内に占めるキャパシタの割合は低く、キャパシタの容
量をこれ以上大きくすることは困難という問題があった
。第４図は、従来の積み−にげ型ＭＯ８Ｉ〕ＲＡＭのメモ
リセル構造の他の例を示す断面図である。同図に示すメ
モリセルは、第３図で示した例と同様、ＭＯＳトランジ
スタ１０とキャパシタ２０とで構成されているが、ＭＯ
Ｓトランジスタ１０のゲート電極１４である多結晶シリ
コン膜をワード線とし、ＭＯＳトランジスタ１０の拡散
層１１と接続したＡＱ配線をビット線６としてメモリセ
ルを選択するようになっている。キャパシタ２０は、−
方の電極２１がＭＯＳトランジスタ１０のソースまたは
ドレインとなる拡散層１２に接続されており、電極２１
上に容量を形成するための誘電体膜２２を介して、キャ
パシタの他方の電極２３が設けである。第４図に示すキャパシタ２０は、ＭＯＳトランジスタ１
０の一部の領域上に重なって配置されるために、第３図
に示した例より同じ面積のメモリセルであってもキャパ
シタの面積を増加させることができ、蓄積容量を大きく
することができる。しかしながら、本構成においては、メモリセル内にある
ビット線６と拡散層１１との接続部が占める領域にまで
、キャパシタの電極を広げることは不可能であり、これ
以上の蓄積容量の増加は困難という問題があった。〔発明の目的〕本発明の目的は、上記の問題点を解決し従来のメモリセ
ルに比べ、メモリセル内に占めるキャパシタの面積比率
を増大できるメモリセルを提供することにある。さらに
、従来のメモリセルに比べ必要な静電容量を確保しセル
面積を縮小させることのできるメモリセルを提供するこ
とにある。〔発明の概要〕上記目的を達成するために、本発明のメモリセルは、メ
モリセル内にあるＭＯＳトランジスタ及び配線をキャパ
シタの電極の下部に配置させることにより、キャパシタ
のメモリセルに占める比率が従来のメモリセルに比べて
大きくなるように構成したものである。すなわち、本発明のセルにおいては、ＭＯＳトランジス
タの拡散層（ドレインまたはソース）とビット配線層と
の層間接続部（コンタクト部）の上層、もしくはＭＯＳ
トランジスタのゲート電極層とワード配線層との層間接
続部の上層にもキャパシタ部を形成し、メモリセルのほ
ぼ全域を有効利用している。また、本構造のセルでは、
前述の層間接続部、ビット線、ワード線などで生じる段
差部を利用している。つまり、これらの段差」−にキャ
パシタを形成することにより、キャパシタ電極が波打っ
た形状となりキャパシタの電極面積を実効的に増大させ
ることができる。なお、基板−１ユに絶縁膜と電極膜を積層した容量を形
成した例として、アイビーエム・テクニカル・ディスク
ロージャー・プルティン（ＴＲＭ　Ｔｅｃｈｎｉｃａｌ
ｒ）ｊｓｃｌｏｓｕｒｅ　Ｒｕ１ｌｅｔｉｎ）ＶｏＱ　
１５．Ｎｎ１２　Ｐ３５８５　（Ｍａｙ１９７３）に記
載されているワンデバイスメモリセルがある。このメモ
リセルのビット配線層はＭＯＳトランジスタを構成する
拡散層と同層部分で形成されている。たとえビット線層
を第１層多結晶シリコン層で作成しようとしても、この
層はワード線層に用いているため不可能である。本構造
のように拡散層と同層でビット線を実現することは、ビ
ット線は必ずソース領域を避けて配線しなければならな
いので、配線や素子のレイアウトの関係からメモリセル
の平面領域の面積縮小に極めて不利である。さらにまた
、本構造では、拡散層以外によるビット線、層間接続部
などは存在せず、本発明による構造で得られるようなキ
ャパシタ電極面積の増大効果は生まれない。〔発明の実施例〕以下、本発明の一実施例を第１図により説明する。第１図（ａ）はメモリセルの回路図であり、セル内には
ＭＯＳトランジスタ１００およびキャパシタ２００を含
んでいる。ＭＯＳトラニノジスタのソース領域１１０は
ビット線１０６に接続され、ゲート電極］４１はワード
線１４０に接続されている。ＭＯＳトランジスタのドレ
イン１２０は、キャパシタ２００の一方のキャパシタ用
電極２１０に接続されている。なお、ＭＯＳトランジス
タの対称性より、ソースどドレインを逆に接続しても何
ら問題ない。第１図（ｂ）は、本発明におけるメモリセ
ルの平面レイアウト図であり、同図のＡ−Ａ’部および
Ｂ−Ｂ’部の断面の概略を示した図が第１図（ｃ）およ
び（ｄ）である。ここで、１０２は素子間分離用絶縁膜
、１３０はＭＯＳトランジスタのゲート絶縁膜、１０３
および１０４は層間絶縁膜である。なお、１１１はＭＯ
Ｓトランジスタのソース領域１１０とビット線１０６と
の接続部であり、１２１はＭＯＳトランジスタのドレイ
ン領域１２０とキャパシタの電極２１０との接続部であ
る。また、キャパシタは下層にある電極２１０１に誘電
体膜２２０を介して上層の電極２３０が形成されている
。本発明では、ＭＯＳトランジスタのソース領域１１０
とビット線１０６との接続部１１１およびＭＯＳトラン
ジスタのドレイン領域１２０とキャパシタ２００の下層
のキャパシタ用電極２１０との接続部１２１が第１図（
ｂ）に示すように、それぞれＡ−Ａ’綿線上よびＢ−Ｂ
’綿線上るようにずらして配置されている。これにより
、第１図（Ｑ）、（ｄ）よりわかるように、ＭＯＳトラ
ンジスタとビット線の接続部１１１上に、キャパシタ２
００を配置できるようになった。以下、第２図により本実施例のメモリセルの作成法を説
明する。まず、第２図（ａ）に示すように、Ｐ型シリコン基板上
１０１に選択酸化法を用いて、メモリセル間を電気的に
分離する厚さ約８００ｎｍのＳｉＯｘ膜１０２を形成し
た。その後ｌＭＯＳトランジスタのゲート絶縁膜となる
Ｓ　ｉ　Ｏ２膜１３０を１０００℃のドライ酸化雰囲気
中で約２０ｎｍの厚さに酸化形成した。その後、ＭＯＳ
トランジスタのしきい値電圧制御のために、ボロンをイ
オン打込みし、更に化学気相成長法（以下、ＣＶＤ法と
略記）でゲート電極１４１となる多結晶シリコンを堆積
した。次に、第２図（）））に示すように、ＭＯＳトラ
ンジスタのゲート電極１４１およびゲート絶縁膜１３０
を周知のホトエツチング技術により形成した。多結晶シ
リコンには導電性を持たせるためリンを添加した。その
後、ひ素をイオン打込みしＭＯＳトランジスタのソース
領域１１０、ドレイン領域１２０を形成した。なお、第
２図における製造工程を示す他の図において、第２図（
０）、（ｄ）、（ｅ）の各回は、先の第３図（ｂ）で示
した本発明のメモリセルの平面図のＡ−Ａ’部の断面を
示したものであり、また第２図（ｃ）’　、（ｄ）’　
、（ｅ）’の各回は、第１図（ｂ）のＢ−Ｂ’部の断面
を示したものである。第２図（ａ）から（ｂ）までの工
程によってＭＯＳトランジスタを作成した後、第２図（
ｃ）、（Ｃ）’に示したように、基板表面に層間絶縁膜
１０３となるＰＳＧ（リンガラス）膜をＣＶｒ）法で形
成し、接続部１１１となる所定の領域のみホトエツチン
グ法により接続孔をあけ、タングステンからなるビット
線１０６を形成した。タングステンは通常のスパッタ法
により形成し、ドライエツチングにより加工した。次に
、第２図（ｄ）、（ｄ）’　に示したように、基板表面
に第２の層間絶縁膜１０４としてＰ　Ｓ　Ｇ膜をＣＶＤ
法で堆積し、接続部１２１となる領域のみ層間絶縁膜１
０３および１０４をホトエツチングにより開孔した。最
後に、同図（ｅ）。（ｅ）′に示したようにキャパシタの電極２１０となる
多結晶シリコン膜を形成した。この多結晶シリコン膜に
は、導電性髪持たせるため

【ごリンを添加した。次に、
キャパシタ用誘電体膜２２０となるＳ　ｊ−０２膜を形
成しその後キャパシタの上層のキャパシタ用電極２３０
となる多結晶シリコン膜を形成した。この多結晶シリコ
ン膜にも導電性を持たせるためにリンを添加した。ここ
で、多結晶シリコン膜はＣＶＤ法で堆積した。キャパシ
タ用誘電体膜２２０となる５ｊＯｘ膜は下層のキャパシ
タ用電極２１０となる多結晶シリコン膜髪所定の形状に
加工した後、表面を熱酸化して形成した。本実施例によれば、第１図よりわかるように、メモリセ
ルのほぼ全域にわたってキャパシタの電極を配置するこ
とができ、従来に比ベメモリセル面積を増加させなくと
もメモリセルの蓄積容量を増加させることができる。なお、本実施例では、キャパシタの誘電体材料としてＳ
　ｉＯ２，を用いたが、Ｓ　ｊ、　０２より誘電率の高
いＡ（ｌｉｏ８やＳ３．ｓＮ＋やＴａ２０Ｉ、などの材
料をｍ独で使用したり、それらの膜を重ね合わせて使用
したりすれば、Ｓ　ｉ、　Ｏｚ単独の場合より更に大き
な蓄積容量を得ることができる。また、本実施例ではキャパシタ２００の下に位置する配
線であるビット線１０６の配線材料として高隔点金属で
あるタングステンを使用した。これは、本配線形成後の
キャパシタ電極（多結晶シリコン）作成工程に８００℃
以上の高温処理が施されるためである。また、この配線
に耐熱性の優れた配線材料を使用すれば、配線形成後の
熱アニール処理を高温で行うことができるようになる。したがって、キャパシタ下部に位置する配線は。耐熱性に優れた他の材料、例えばチタン、モリブデン、
タンクルなでの高隔点金属またはこれら高隔点金属の珪
化物または導電性を持たせた多結晶シリコンのいずれか
の材料、もしくはこれらの各配線材料を組み合わせた多
層膜であれば有効である。更にまた、本実施例ではキャパシタの電極材料は導電性
を持たせた多結晶シリコンを適用した。この場合、本実施例で示したようにキャパシタの誘電体
膜２２０であるＳ　ｉＯ２膜が、下層のキャパシタ用電
極２１０（多結晶シリコン）上に選択的に形成できる利
点がある。一方多結晶シリコン上にＴａｚＯｉを反応性
スパッタ法で形成しようとすると、多結晶シリコン表面
が多少酸化され８ｉ０ｚとＴａ２．ＯＩＩの２層絶縁膜
が形成されてしまい、所望の誘電体が得られない欠点が
ある。この場合には、キャパシタの電極材料としてタン
タルを使用するとＳｉＯ２膜が形成されないため誘電体
の特性が改善される。また、キャパシタの電極に耐熱性
の優れた電極材料を適用すれば、キャパシタ作成後の熱
アニール処理粉高温で行なうことができ、半導体中の欠
陥を除去して半導体の特性を向上できる利点がある。上
記した各種の膜の形成法は、上記した方法に限らず、減
圧化学気相成長法、分子線エピタキシー法など、各種材
料に適したその他の方法が使えることは言うまでもない
。次に、第５図を用いて、本発明の他の実施例を説明する
。本実施例は、複数のメモリセルのキャパシタの電極を共
通にした場合である。第５図は、ＭＯＳトランジスタ１００とキャパシタ２０
０とをそれぞれそなえた２つのメモリセルにおいて、キ
ャパシタ２００の電極２３０を共通とした場合である。ＭＯＳトランジスタ１００はシリコン基板１０１上のソ
ース領域１１０、ゲ−ト電極１４】、ゲート絶縁膜１３
０およびドレイン領域１２０とから構成されている。各
ＭＯＳトランジスタ１００は、素子分離用絶縁膜１．０
２によって互いに分離されている。キャパシタ２００は
層間絶縁膜１０３，１０４を介して、ＭＯＳトランジス
タ」二にそれぞれ形成されている。キャパシタ２００は
キャパシタの電極２１．０．２３０および誘電体膜２２
０によって構成されている。本実施例の特徴は、キャパ
シタの一方の電極２３０を二つのメモリセルで共有して
いることである。これは、本発明のように、キャパシタ２００の下にＭＯ
Ｓトランジスタ１００及び配線等を形成することで可能
になったのである。キャパシタ用電極２３０は、接地又
は、一定電位に保持される。本実施例によれば、キャパシタの一方の電極２３０のホ
トエツチング工程におけるマスク合わせ余裕が不要とな
り、メモリセル面積の縮小が可能となるとともに、製造
が容易となる。以上の実施例では、一つのメモリセルには、一つのＭｏ
Ｓトランジスタと一つのキャパシタが含まれている。し
かし、上記キャパシタの上に、さらに第２のキャパシタ
を積層することも可能であ駅〔発明の効果〕本発明によれば、キャパシタの電極面積髪メモリセル内
のほぼ全域にわたって効率良く配置できるので、蓄積容
量を増加させることができる。また、本発明によれば、
キャパシタを効率良くメモリセル内に配置できるので一
定の＃掬容量を確保しつつ従来に比べてメモリセルを更
に小さくすることも可能である。更にまた、本発明によれば、キャパシタの一方の電極に
関しては、電極を貫通する配線が不用となるため、一つ
の共通の電極によって多数のメモリセルのキャパシタの
一方の電極とできる。したがって、キャパシタの一方の
電極については、ホトエツチング工程が不要となり合わ
せ余裕領域不要となりメモリセル面積の縮小に効果があ
る。また、製造工程の簡略化にも有効である。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための図、第２図（ａ
）　、　（ｂ）　、　（ｃ）　、　（ｃ）’　、　（ｄ
）　。（ｄ）’　、（ｅ）、（ｅ）’は本発明の実施例の製造
工程を示す断面図、第３図および第４図は、従来のＭＯ
８ＲＡＭメモリセルの構造を示す断面図、第５図は本発
明の他の実施例を示す断面図である。１００・・・ＭＯＳトランジスタ、２００・・・キャパ
シタ、１０１・・・シリコン基板、１０２・・・素子分
離用絶縁膜、１０３，１０４・・・層間絶縁膜、１０６
・・・ビット線、１１０・・・ソース領域、１２０・・
・ドレイン領域、１３０・・・ゲート絶縁膜、１．４．
０・・・ワード線、１４１・・・ゲート電極、ｉｌｌ、
１２１・・・接続部、２１．０，２３０・・・キャパシ
タ用電極、２２０第　ｌ　目Ｃｂ）奉　２　口（ＯＬ）（ｂ）第　２　国（ｄ−）ｔｏ４（ｄ一つ手　　続　　補　　正　　書　　（方式）昭和６左　３
□′乙

Claims

【特許請求の範囲】１、１つの絶縁ゲート形電界効果トランジスタと１つの
容量とをそなえたメモリセルにおいて、上記電界効果ト
ランジスタの一方の不純物ドープ領域と電気的に接続し
、絶縁膜を介して上記電界効果トランジスタのゲートの
上方へ少なくとも延びる配線を有し、上記容量の一方の
電極は上記配線と上記一方の不純物ドープ領域との接続
部および上記ゲートを少なくとも連続して覆うように絶縁膜を介して形成され、上記電界効果トラン
ジスタの他の不純物ドープ領域と電気的に接続されてい
ることを特徴とするメモリセル。