JPH02177559A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH02177559A JPH02177559A JP63333682A JP33368288A JPH02177559A JP H02177559 A JPH02177559 A JP H02177559A JP 63333682 A JP63333682 A JP 63333682A JP 33368288 A JP33368288 A JP 33368288A JP H02177559 A JPH02177559 A JP H02177559A
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- Japan
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- bit line
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- transfer gate
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- capacitor contact
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- 239000004065 semiconductor Substances 0.000 title claims description 3
- 239000003990 capacitor Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 abstract description 2
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＤＲＡＭのセル部電極配置に関し、
性能上から大切なチャネル幅をできるだけ広げて、且つ
、微細化、高密度化に必要なビット線のピッチを狭くす
ることを目的とし、 ビット線とワード線とが直交して、ビット線のピッチＬ
間にビット線に垂直なチャネル幅Ｗを有するトランスフ
ァゲート素子が設けられ、キャパシタが前記ビット線よ
り上部に配設されて、前記トランスファゲート素子に対
するキャパシタコンタクト部の位置が素子領域の幅方向
の中心から外れて該トランスファゲート素子の接続ビッ
ト線側より遠くに位置し、素子領域の幅方向における該
ビット線側の端部からキャパシタコンタクト部の中心点
までの距離が該キャパシタコンタクト部の中心点から反
対側の端部まで距離より大きいことを特徴とする。
、微細化、高密度化に必要なビット線のピッチを狭くす
ることを目的とし、 ビット線とワード線とが直交して、ビット線のピッチＬ
間にビット線に垂直なチャネル幅Ｗを有するトランスフ
ァゲート素子が設けられ、キャパシタが前記ビット線よ
り上部に配設されて、前記トランスファゲート素子に対
するキャパシタコンタクト部の位置が素子領域の幅方向
の中心から外れて該トランスファゲート素子の接続ビッ
ト線側より遠くに位置し、素子領域の幅方向における該
ビット線側の端部からキャパシタコンタクト部の中心点
までの距離が該キャパシタコンタクト部の中心点から反
対側の端部まで距離より大きいことを特徴とする。
本発明は半導体装置のうち、特にＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の
セル部電極配置に関する。
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の
セル部電極配置に関する。
ＤＲＡＭはＬＳＩメモリの主役であって極めて大容量化
されているが、６４Ｍビット、 ２５６Ｍと更に高集
積化されることが予測されている。そのような大容量Ｄ
ＲＡＭにおいては一層の高密度化が重要な課題である。
されているが、６４Ｍビット、 ２５６Ｍと更に高集
積化されることが予測されている。そのような大容量Ｄ
ＲＡＭにおいては一層の高密度化が重要な課題である。
第２図は従来のＤＲＡＭのセル部の部分平面図（正確に
は透過平面図）であって、第３図はそのＡＡ断面図を示
している。これら第２図、第３図において、Ｇはトラン
スファゲート素子、礼はワード線、 ＢＬはビット線、
ＣＰはキャパシタ１．ｌはシリコン基板、２はフィール
ド絶縁膜（梨地部分）。
は透過平面図）であって、第３図はそのＡＡ断面図を示
している。これら第２図、第３図において、Ｇはトラン
スファゲート素子、礼はワード線、 ＢＬはビット線、
ＣＰはキャパシタ１．ｌはシリコン基板、２はフィール
ド絶縁膜（梨地部分）。
３ａ、 ３ｂはトランスファゲート素子を設けた素子領
域、４はビット線コンタクト部（電極） 、 ５ａ、
５ｂはキャパシタコンタクト部（電ｉ）、ＣＩはキャパ
シタの蓄積電極、Ｃ！は対向電極である。
域、４はビット線コンタクト部（電極） 、 ５ａ、
５ｂはキャパシタコンタクト部（電ｉ）、ＣＩはキャパ
シタの蓄積電極、Ｃ！は対向電極である。
本例はワード線孔とビット線ＢＬとが直交して、ビット
線ＢＬを下部に配置し、上部にキャパシタＣＰを設けた
構成で、このような構造はキャパシタの対向電極をセル
アレイ内でパターンニングする必要がな（、且つ、ビッ
ト線はカップリングなどの相互干渉を防げる利点のある
ものである。
線ＢＬを下部に配置し、上部にキャパシタＣＰを設けた
構成で、このような構造はキャパシタの対向電極をセル
アレイ内でパターンニングする必要がな（、且つ、ビッ
ト線はカップリングなどの相互干渉を防げる利点のある
ものである。
ところで、大容量ＤＲＡＭにおいては微細化。
高密度化するほど、信号遅延の減少など、高速動作が可
能になるために、出来るだけ微細化、高密度化が図られ
ている。従って、上記構造のＤＲＡＭのセル部において
は、従来からワード線ピッチ（ワード線間隔）、ビット
線ピッチ（ビット線間隔）を縮小するように検討されて
いる。
能になるために、出来るだけ微細化、高密度化が図られ
ている。従って、上記構造のＤＲＡＭのセル部において
は、従来からワード線ピッチ（ワード線間隔）、ビット
線ピッチ（ビット線間隔）を縮小するように検討されて
いる。
例えば、第４図の従来の問題点を説明する図に示してい
るように、ビット線ＢＬのピッチＬはＬ＝ａ＋ｂ＋ｃ＋
ｄになり、ａは方形キャパシタコンタクト部５ｂの一辺
の長さ、ｂはキャパシタコンタクト部５ｂの端部からビ
ット線ＢＬ端部までの幅、ＣはビットｗＡＢＬの幅、ｄ
はビット線ＢＬ端部からキャパシタコンタクト部５ａの
端部からまでの幅であるが、そのうちのコンタクト部の
一辺の長さおよびビット線の幅を最小線幅Ｍとし、また
、キャパシタコンタクト部の端部とビット線端部との幅
を位置合わせ余裕Ｎにして、これを所定寸法として作成
している。即ち、ａ＝ｃ＝Ｍ、ｂ＝ｄ＝Ｎに、なるから
Ｌ＝２ （Ｍ＋Ｎ）となって、これが従来の構造におけ
る最小寸法である。且つ、この幅（寸法）の計算では素
子領域の幅、即ち、チャネル幅Ｗの中心にキャパシタコ
ンタクト部５ａ、 ５ｂが位置して、キャパシタコンタ
クト部の中心点Ｑから両側までの距離はＷ／２であると
しており、このようにコンタクトを中心に位置させるの
は従来から公知の方法である。また、最小線幅ＭはＤＲ
ＡＭの特性によって決定される因子、位置合わせ余裕Ｎ
はリソグラフィ技術に関係する因子である。
るように、ビット線ＢＬのピッチＬはＬ＝ａ＋ｂ＋ｃ＋
ｄになり、ａは方形キャパシタコンタクト部５ｂの一辺
の長さ、ｂはキャパシタコンタクト部５ｂの端部からビ
ット線ＢＬ端部までの幅、ＣはビットｗＡＢＬの幅、ｄ
はビット線ＢＬ端部からキャパシタコンタクト部５ａの
端部からまでの幅であるが、そのうちのコンタクト部の
一辺の長さおよびビット線の幅を最小線幅Ｍとし、また
、キャパシタコンタクト部の端部とビット線端部との幅
を位置合わせ余裕Ｎにして、これを所定寸法として作成
している。即ち、ａ＝ｃ＝Ｍ、ｂ＝ｄ＝Ｎに、なるから
Ｌ＝２ （Ｍ＋Ｎ）となって、これが従来の構造におけ
る最小寸法である。且つ、この幅（寸法）の計算では素
子領域の幅、即ち、チャネル幅Ｗの中心にキャパシタコ
ンタクト部５ａ、 ５ｂが位置して、キャパシタコンタ
クト部の中心点Ｑから両側までの距離はＷ／２であると
しており、このようにコンタクトを中心に位置させるの
は従来から公知の方法である。また、最小線幅ＭはＤＲ
ＡＭの特性によって決定される因子、位置合わせ余裕Ｎ
はリソグラフィ技術に関係する因子である。
なお、ビット線ピッチは周辺回路のセンスアンプの幅に
相当するために、センスアンプピッチとも呼ばれている
。
相当するために、センスアンプピッチとも呼ばれている
。
しかし、上記のＤＲＡＭ←おける位置合わせ余裕Ｎの寸
法はりソグラフィ技術によって規定される最小の位置合
わせ余裕寸法ではない。それは隣接する素子領域間の最
短距離、即ち、第４図に示す距Ｍｍが最小位置合わせ余
裕寸法になっており、この距離ｍがリソグラフィ技術に
よって規制されていて、この距離ｍの最小値は維持する
必要がある。
法はりソグラフィ技術によって規定される最小の位置合
わせ余裕寸法ではない。それは隣接する素子領域間の最
短距離、即ち、第４図に示す距Ｍｍが最小位置合わせ余
裕寸法になっており、この距離ｍがリソグラフィ技術に
よって規制されていて、この距離ｍの最小値は維持する
必要がある。
また、上記のように、ＤＲＡＭのセル部を微細化、高密
度化する一方、チャネル幅Ｗは出来るだけ大きくしてト
ランスファゲート素子に安定な特性を与えることが性能
向上の面から要望されており、それはチャネル幅Ｗを大
きくすると、しきい値のバラツキが減少し、基板バイア
ス効果が低減される等、狭チャネル効果が防止できる利
点があるからである。ところが、このチャネル幅Ｗは、
第４図に示すように、素子領域３ａ、 ３ｂの幅と同一
であるから、このままでチャネル幅Ｗを太き（すると上
記ビット線のピッチＬを広げることになって、セル部の
微細化、高密度化を阻害することになる。
度化する一方、チャネル幅Ｗは出来るだけ大きくしてト
ランスファゲート素子に安定な特性を与えることが性能
向上の面から要望されており、それはチャネル幅Ｗを大
きくすると、しきい値のバラツキが減少し、基板バイア
ス効果が低減される等、狭チャネル効果が防止できる利
点があるからである。ところが、このチャネル幅Ｗは、
第４図に示すように、素子領域３ａ、 ３ｂの幅と同一
であるから、このままでチャネル幅Ｗを太き（すると上
記ビット線のピッチＬを広げることになって、セル部の
微細化、高密度化を阻害することになる。
本発明はこのような矛盾した問題点を解消させて、性能
上から大切なチャネル幅Ｗをできるだけ広げ、且つ、微
細化、高密度化に必要なビット線のピッチを狭くするこ
とを目的としたＤＲＡＭを提案するものである。
上から大切なチャネル幅Ｗをできるだけ広げ、且つ、微
細化、高密度化に必要なビット線のピッチを狭くするこ
とを目的としたＤＲＡＭを提案するものである。
その課題は、第１図に示すように、トランスファゲート
素子におけるキャパシタコンタクト部５ａ。
素子におけるキャパシタコンタクト部５ａ。
５ｂの位置が素子領域の幅（チャンネル幅）Ｗ・方向の
中心から外れて該トランスファゲート素子の接続ビット
線ＢＬ側より遠くに位置し、素子領域の幅Ｗ０方向にお
ける該ビット線側の端部からキャパシタコンタクト部の
中心点Ｑまでの距Ｅｌ （Ｗ／２＋Ｒ）が該キャパシタ
コンタクト部の中心点Ｑから反対側の端部まで距離（Ｗ
／２）より大きいＤＲＡＭによって解決される。
中心から外れて該トランスファゲート素子の接続ビット
線ＢＬ側より遠くに位置し、素子領域の幅Ｗ０方向にお
ける該ビット線側の端部からキャパシタコンタクト部の
中心点Ｑまでの距Ｅｌ （Ｗ／２＋Ｒ）が該キャパシタ
コンタクト部の中心点Ｑから反対側の端部まで距離（Ｗ
／２）より大きいＤＲＡＭによって解決される。
即ち、本発明は、最小位置合わせ余裕寸法になる距ｉｔ
ｍの最小値を保って、チャネル幅Ｗをできるだけ広げる
構成であり、そのため、素子領域の幅（チャネル幅）Ｗ
の中心にキャパシタコンタクト部を位置させず、素子領
域の幅方向の中心から外れてトランスファゲート素子の
接続ビット線側より遠いところ、換言すれば、素子領域
の幅方向におけるビット線側の距離が反対側の距離より
大きいところにキャパシタコンタクト部の中心点を位置
させるものである。そうすれば、上記に説明したａ＝ｃ
＝Ｍ、ｂ＝ｄ＝Ｎ、Ｌ＝２ （Ｍ＋Ｎ）となる条件は保
持されてビット線ピッチＬは変らず、従って、距離ｍが
維持されて、距離ｍに無関係に素子領域の幅（チャネル
幅Ｗ）を広げることができる。
ｍの最小値を保って、チャネル幅Ｗをできるだけ広げる
構成であり、そのため、素子領域の幅（チャネル幅）Ｗ
の中心にキャパシタコンタクト部を位置させず、素子領
域の幅方向の中心から外れてトランスファゲート素子の
接続ビット線側より遠いところ、換言すれば、素子領域
の幅方向におけるビット線側の距離が反対側の距離より
大きいところにキャパシタコンタクト部の中心点を位置
させるものである。そうすれば、上記に説明したａ＝ｃ
＝Ｍ、ｂ＝ｄ＝Ｎ、Ｌ＝２ （Ｍ＋Ｎ）となる条件は保
持されてビット線ピッチＬは変らず、従って、距離ｍが
維持されて、距離ｍに無関係に素子領域の幅（チャネル
幅Ｗ）を広げることができる。
以下に図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかるＤＲＡＭのセル部の部分平面図
（透過平面図）で、第２図と同様の部分平面図を示し、
断面は第３図と同じである０図中の記号札はワード線、
ＢＬはビット線、 ＣＰはキャパシタ、２はフィール
ド絶縁膜（梨地部分）、３ａ。
（透過平面図）で、第２図と同様の部分平面図を示し、
断面は第３図と同じである０図中の記号札はワード線、
ＢＬはビット線、 ＣＰはキャパシタ、２はフィール
ド絶縁膜（梨地部分）、３ａ。
３ｂはトランスファゲート素子を設けた素子領域。
４はビット線コンタクト部、 ５ａ、 ５ｂはキャパシ
タコンタクト部で、Ｗ、はトランスファゲート素子のチ
ャネル幅（素子領域の幅）を示しており、素子領域５ａ
と素子領域５ｂとの最小距離ｍは第２図に示す従来のＤ
ＲＡＭ構造と同一にして最小位置合わせ余裕寸法になっ
ており、また、従来構造と同じく、ａ＝ｃ＝Ｍ、ｂ＝ｄ
−Ｎ、Ｌ＝ａ＋ｃ＋ｂ＋ｄ＝２ （Ｍ＋Ｎ）なる条件は
維持していて、ビット線ピッチしは従来構造と同一寸法
にしであるから、セル部の寸法は従来構造と同じてａる
。
タコンタクト部で、Ｗ、はトランスファゲート素子のチ
ャネル幅（素子領域の幅）を示しており、素子領域５ａ
と素子領域５ｂとの最小距離ｍは第２図に示す従来のＤ
ＲＡＭ構造と同一にして最小位置合わせ余裕寸法になっ
ており、また、従来構造と同じく、ａ＝ｃ＝Ｍ、ｂ＝ｄ
−Ｎ、Ｌ＝ａ＋ｃ＋ｂ＋ｄ＝２ （Ｍ＋Ｎ）なる条件は
維持していて、ビット線ピッチしは従来構造と同一寸法
にしであるから、セル部の寸法は従来構造と同じてａる
。
且つ、チャネル幅Ｗ０は従来のチャネル幅Ｗより大きく
してＷａ ＝Ｗ＋Ｒ，Ｗ６ ＞Ｗとし、キャパシタコン
タクト部５ａ、 ５ｂの中心点Ｑから接続ビット線側の
端部までの距離をＷ／２＋Ｒ，キャパシタコンタクト部
の中心点Ｑから接続ビット線と反対側の端部までの距離
をＷ／２として、キャパシタコンタクト部の位置が当該
トランスファゲート素子の接続ビット線側より距離Ｒだ
け遠くに位置させである。従って、本発明にかかる構造
はセル部の寸法を変化させることなしに、チャネル幅Ｗ
、を広くしてトランスファゲート素子の特性を安定にし
、しかも、セル部の微細化、高密度化を害することがな
い構成になる。
してＷａ ＝Ｗ＋Ｒ，Ｗ６ ＞Ｗとし、キャパシタコン
タクト部５ａ、 ５ｂの中心点Ｑから接続ビット線側の
端部までの距離をＷ／２＋Ｒ，キャパシタコンタクト部
の中心点Ｑから接続ビット線と反対側の端部までの距離
をＷ／２として、キャパシタコンタクト部の位置が当該
トランスファゲート素子の接続ビット線側より距離Ｒだ
け遠くに位置させである。従って、本発明にかかる構造
はセル部の寸法を変化させることなしに、チャネル幅Ｗ
、を広くしてトランスファゲート素子の特性を安定にし
、しかも、セル部の微細化、高密度化を害することがな
い構成になる。
実施結果によれば、リソグラフィ技術に関わる制約から
最小線幅０．４５μｍ９位置合わせ精度０．１５μｍの
条件を与えて、セル部の面積を４．４μｍ２とし、Ｗａ
−０，７μｍ、 ａ＝０．１５μｍ、 ｂ −０，
１μｍのサイズ（寸法）からなるＤＲＡＭセル部を形成
することができた。即ち、チャネル幅Ｗ、は従来のチャ
ネル幅Ｗより０．０５μｍだけ大きくして、セル部の面
積は不変としたものである。
最小線幅０．４５μｍ９位置合わせ精度０．１５μｍの
条件を与えて、セル部の面積を４．４μｍ２とし、Ｗａ
−０，７μｍ、 ａ＝０．１５μｍ、 ｂ −０，
１μｍのサイズ（寸法）からなるＤＲＡＭセル部を形成
することができた。即ち、チャネル幅Ｗ、は従来のチャ
ネル幅Ｗより０．０５μｍだけ大きくして、セル部の面
積は不変としたものである。
以上の説明から明らかなように、本発明かかるＤＲＡＭ
の構造によれば、セル部の面積を広げることなく、トラ
ンスファゲート素子のチャネル幅を大きくできて、ＤＲ
ＡＭの性能向上に太き（寄与させることができる。
の構造によれば、セル部の面積を広げることなく、トラ
ンスファゲート素子のチャネル幅を大きくできて、ＤＲ
ＡＭの性能向上に太き（寄与させることができる。
また、このことは逆にチャネル幅を一定に維持して、セ
ル部の面積を縮小することも可能になる。
ル部の面積を縮小することも可能になる。
第１図は本発明にかかるＤＲＡＭのセル部の部分平面図
、 第２図は従来のＤＲＡＭのセル部の部分平面図、第３図
は第２図のＡＡ断面図、 第４図は従来の問題点を説明する図である。 図において、 Ｇはトランスファゲート素子、 −りはワード線、 ＢＬはビット線、ＣＰはキ
ャパシタ、 １はシリコン基板、 ２はフィールド絶縁膜、３ａ、
３ｂはトランスファゲート素子の素子領域、４はビッ
ト線コンタクト部、 ５ａ、 ５ｂはキャパシタコンタクト部、Ｗ、Ｗ・はチ
ャネル幅（素子領域の幅）、ＣＩはキャパシタの蓄積電
極、 Ｃ２はキャパシタの対向電極、 Ｌはビット線ピッチ、 Ｑはキャパシタコンタクト部の中心点、ａは方形キャパ
シタコンタクト部５ｂの一辺の長さ、ｂはキャパシタコ
ンタクト部５ｂの端部がらビット線ＢＬ端部までの幅、 Ｃはビット線ＢＬＯ幅、 ｄはビット線ＢＬ端部からキャパシタコンタクト部・５
ａの端部からまでの幅、 Ｍは最小線幅、 Ｎは位置合わせ余裕寸法、 を示している。 ８角ＤＲＡＭっｔＬｑ４弔外平面外 平面図 第２図ＲｔｓｔｎｐＪ ＤＲＡ島ヒル１師分乎ＩｔＩ■
第ｆｍ１ 才２図伺ＡＡ鉾面の 第３図
、 第２図は従来のＤＲＡＭのセル部の部分平面図、第３図
は第２図のＡＡ断面図、 第４図は従来の問題点を説明する図である。 図において、 Ｇはトランスファゲート素子、 −りはワード線、 ＢＬはビット線、ＣＰはキ
ャパシタ、 １はシリコン基板、 ２はフィールド絶縁膜、３ａ、
３ｂはトランスファゲート素子の素子領域、４はビッ
ト線コンタクト部、 ５ａ、 ５ｂはキャパシタコンタクト部、Ｗ、Ｗ・はチ
ャネル幅（素子領域の幅）、ＣＩはキャパシタの蓄積電
極、 Ｃ２はキャパシタの対向電極、 Ｌはビット線ピッチ、 Ｑはキャパシタコンタクト部の中心点、ａは方形キャパ
シタコンタクト部５ｂの一辺の長さ、ｂはキャパシタコ
ンタクト部５ｂの端部がらビット線ＢＬ端部までの幅、 Ｃはビット線ＢＬＯ幅、 ｄはビット線ＢＬ端部からキャパシタコンタクト部・５
ａの端部からまでの幅、 Ｍは最小線幅、 Ｎは位置合わせ余裕寸法、 を示している。 ８角ＤＲＡＭっｔＬｑ４弔外平面外 平面図 第２図ＲｔｓｔｎｐＪ ＤＲＡ島ヒル１師分乎ＩｔＩ■
第ｆｍ１ 才２図伺ＡＡ鉾面の 第３図
Claims (1)
- ビット線とワード線とが直交して、ビット線のピッチＬ
間にビット線に垂直なチャネル幅Ｗを有するトランスフ
ァゲート素子が設けられ、キャパシタが前記ビット線よ
り上部に配設されて、前記トランスファゲート素子に対
するキャパシタコンタクト部の位置が素子領域の幅方向
の中心から外れて該トランスファゲート素子の接続ビッ
ト線側より遠くに位置し、素子領域の幅方向における該
ビット線側の端部からキャパシタコンタクト部の中心点
までの距離が該キャパシタコンタクト部の中心点から反
対側の端部まで距離より大きいことを特徴とするダイナ
ミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333682A JP2754642B2 (ja) | 1988-12-28 | 1988-12-28 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333682A JP2754642B2 (ja) | 1988-12-28 | 1988-12-28 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177559A true JPH02177559A (ja) | 1990-07-10 |
| JP2754642B2 JP2754642B2 (ja) | 1998-05-20 |
Family
ID=18268787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333682A Expired - Fee Related JP2754642B2 (ja) | 1988-12-28 | 1988-12-28 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754642B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145765A (ja) * | 1985-12-20 | 1987-06-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS63209157A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 半導体記憶装置 |
-
1988
- 1988-12-28 JP JP63333682A patent/JP2754642B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145765A (ja) * | 1985-12-20 | 1987-06-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS63209157A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754642B2 (ja) | 1998-05-20 |
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