KR930000717B1 - 적층형 커패시터를 갖는 디램 - Google Patents

Abstract

내용 없음.

Description

적층형 커패시터를 갖는 디램

제1도 (a)는 종래 디램의 레이아웃도.

제1도 (b)는 종래의 디램 셀 구조 단면도.

제2도는 본 발명의 적층형 디램의 레이아웃도.

제3도는 제2도의 부분단면도로써, (a)는 A-A 선상의 단면도, (b)는 B-B 선상의 단면도, (c)는 C-C 선상의 단면도, (d)는 D-D 선상의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 스토리지 노드 콘택트 2 : 비트라인 콘택

3 : 워드라인 4 : 비트라인

5 : 커패시터 영역 6 : 소자영역

7 : 격리영역 11 : 실리콘기판

12 : 필드산화막 14 : LTO

15 : 스토리지 노드 폴리 16 : 유전체

17 : 플레이트 폴리 18 : BPSG

20 : 보호막 22a,22b : 불순물영역

본 발명은 디램(DRAM)의 메모리 셀에 관한 것으로 격리영역의 최소화 및 스택 셀 선택시 스토리지 노드를 정방향으로 유지하여 커패시턴스를 최대화시키고 비트라인 콘택트 영역을 V자 소자 영역의 꼭지점에 위치시켜 토포로지(Topology)를 개선시킬 수 있게 한 적층형 커패시터(Stacked Capasitor)를 갖는 디램에 관한 것이다.

종래의 적층형 커패시터를 갖는 디램을 첨부된 제1도를 참조하여 설명하면 다음과 같다.

즉, 종래의 디램은 제1도 (a)와 같이 일자(“―”)형성으로 소자영역(6)이 형성되고(나머지는 격리영역이다) 소자영역(6) 형성 방향으로 소자영역(6) 위에 비트라인 (4)이 형성되고 비트라인(4)과 수직방향으로 워드라인(3)이 형성되어 있다.

그리고 소자영역(6) 중 두개의 워드라인(3) 사이에 비트라인 콘택(2)이 형성되고 양측에 스토리지 노드콘택(1)이 형성된다.

제1도 (b)는 제1도 가 -가의 단면도로써, 실리콘기판(11) 위에 활성영역과 필드영역을 정의하는 필드산화막(12)이 형성되고 활성영역 소정의 부위에 게이트 산화막 (도시되지 않음)을 사이로 하여 게이트(13)가 형성되고 게이트(13)는 LTO (14)로 격리되어 있고, 게이트(13) 양측 기판에 제1, 제2불순물 영역(22a,22b)이 형성되어 제1불순물영역(22a)상에 커패시터를 이루는 스토리지 노드 폴리실리콘(15)과 유전체 (16) 및 플레이트 폴리실리콘(17)이 형성되고, 전면에 BPSG(18)가 증착되고, 제2불순물 영역(22b)에 콘택홀을 형성하여 비트라인(4)이 형성되고, 보호막(20)으로 전면에 보호되어 있다.

이와 같이 구성된 종래의 적층형 커패시터를 갖는 디램에 있어서는 제1a도와 같이 소자영역(6)(Active region)이 일자(“―”)형성으로 배열되어 필요 이상의 격리 영역이 셀의 많은 부분을 차지하게 되었고, 또한 스토리지 노드 폴리(15)의 형태도 일자(“―”)형을 유지하게 되어 커패시터 영역의 증가에 제한이 있었다.

그리고, 비트라인 콘택(2)이 형성되는 부분 주위의 구조가 워드라인 (3)(게이트 (13)부분), 스토리지 노드 폴리(15), 플레이트 폴리(17) 등의 적층 구조로 되어 있어 비트라인(4) 형성시 비트라인 콘택에서의 스탭 커버리지가 매우 불량하여 소자의 신뢰성을 저하시키게 되었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 감안하여 발명한 것으로 이를 첨부된 도면에 의하여 상술하면 다음과 같다.

제2도는 본 발명의 디램 레이 아웃도로써, 국부경리공정(LOCOS)을 이용하여 V자 형상을 갖는 복수개의 소자영역(6)을, 일소자영역의 상하좌우에는 역형상의 소자영역이 배치되도록 하는 격리영역(7)이 형성되며 각 V형의 소자영역(6) 중 꼭지점에 해당되는 위치에 복수개의 비트라인 콘택(2)이 형성되고, 각 V형 소자영역(6)의 양 가지끝부분에 각각 형성되는 복수개의 스토리지 노드 콘택(1)이 형성되고 각 스토리지 노드 콘택(1)을 중심으로 복수개의 커패시터 영역(5)이 형성된다.

따라서, 소정간격을 두고 비트라인 콘택(2)을 연결하는 일방향(도면에서는 수평방향)으로 복수개의 비트라인(4)이 형성되고, 비트라인(4)과 수직방향으로 연장되어, 각 스토리지 노드 콘택(1)과 비트라인 콘택(2)사이의 각 소자영역(6)을 지나도록 지그제그형으로 복수개의 워드라인(3)이 형성된 구조이다.

여기서 커패시터 영역(5)은 사각형(

) 구조를 갖는다.

이와 같은 구조의 본 발명 디램 셀 제조방법을 제2도 및 제2도의 부분단면도인 제3도를 참조하여 설명하면 다음과 같다.

제3도와 같이 실리콘기판(11) 위에 제2도와 같이 V자형의 소자영역(6)을 갖도록 격리영역(7)에 필드산화막(12)을 형성하고 소자영역(6)에 산화막(도시되지 않음)을 성장하여 그 위에 소정간격을 갖는 복수개의 워드라인(3)을 형성한 다음 워드라인 (3)을 마스크로 하여 기판(11)의 소자영역에 불순물이온 주입으로 제1, 제2불순물영역 (22a, 22b)를 형성한다.

이때 워드라인(3)은 상술한 바와 같이 V자 형의 소자영역(6)을 스토리지 노드 콘택(1)과 비트라인 콘택(2)이 형성될 부분사이를 지나도록 형성한다.

그리고 전면에 격리층으로 LTO(저온산화막)(14)을 형성하고 소자영역(6)의 제1불순물영역(22a) 상측(V자 형의 소자영역(6)중 양가지 끝부분)에 스토리지 노드 콘택트(1)를 각각 형성한 후 커패시턴스를 최대로 확보하기 위하여 워드라인(3)과 격리영역(7)을 이용하여 단차가 있는 스토리지 노드 폴리(15)를 형성한다.

그리고, 상기 스토리지 노드 폴리(15) 위에 박막유전체(16)를 형성하고 그 위에 플레이트 폴리(17)를 형성시킨 후 격리를 위하여 BSPG(18)를 전면에 형성하고, V자형 소자영역(6)의 꼭지점이 서로 마주보고 있으므로 비트라인 콘택(2)은 메인 셀 내에서 가장 평탄한 곳에 위치하게 된다.

따라서, 비트라인 콘택(2) 형성 후 비트라인(4)을 형성하고 전면에 보호막(20)을 형성한다.

따라서 상기와 같이 적층형 커패시터를 갖는 디램에 있어서는 소자영역(6)의 배열을 V자형을 이용한 벌집구조의 형태로 유지하여 1개의 메모리 셀(1개의 트랜지스터 +1개의 커패시터)이 점유하는 면적을 최소화시키므로 집적도를 향상시킬 수 있고, 또한 적층형 셀 구조 채택시 굴곡효과가 가장 중요한데 커패시터 주변이 3/4 정도는 워드라인(3)이며, 1/4 정도는 소자영역과 격리영역이 구분되는 경계선이므로 굴곡 효과를 최대로 이용하여 커패시턴스를 증가시킬 수 있을 뿐만 아니라 비트라인(4)이 소자영역 (6)과 만나는 영역이 V자형 꼭지점이 서로 마주보고 있는 관계로 비트라인 콘택(2) 형성에 유리함과 동시에 비트라인 스탭 커버리지가 양호하여 후 공정시 비트라인(4)에서 발생하는 패일(fail)비를 감소시킬 수 있는 효과가 있다.

Claims (2)

1. 반도체 기판(11) ; 상기 반도체 기판(11) 상에 V자 형상을 갖는 복수개의 소자영역(6) ; 각 소자영역(6)의 꼭지점에 해당되는 영역에 형성되는 복수개의 비트라인 콘택(2) 영역 ; 각 소자영역(6) 양측 가지 선단부에 형성되는 복수개의 스토리지 노드 콘택(1) 영역 ; 소정간격을 갖는 상기 소자영역(6)의 일측 가지선단부에 형성된 스토리지 노드 콘택(1)과 비트라인 콘택(2) 사이를 통하고 타측가지 선단부에 형성된 스토리지 노드 콘택(1)과 비트라인 콘택(2) 사이를 통해서 각각 일방향으로 연장되는 복수개의 워드라인(3) 영역 ; 상기 복수개의 워드라인과 수직되는 방향으로 비트라인 콘택(2)를 통해서 소정간격을 두고 연장되는 복수개의 비트라인(4) 영역 ; 각 스토리지 노드 콘택을 중심으로 형성되는 복수개의 커패시터 영역을 구비함을 특징으로 하는 적층형 커패시터를 갖는 디램.
2. 제1항에 있어서, 복수개 소자영역(6)은 일소자영역을 중심으로 상하좌우에 배열되는 소자영역이 역형상을 갖도록 배열함을 특징으로 하는 적층형 커패시터를 갖는 디램.

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