JPH08227981A - Ｄｒａｍユニットセルおよびｄｒａｍユニットセルのアレー、またはサブストレート内のｄｒａｍユニットの製造方法 - Google Patents
Ｄｒａｍユニットセルおよびｄｒａｍユニットセルのアレー、またはサブストレート内のｄｒａｍユニットの製造方法Info
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- JPH08227981A JPH08227981A JP7297075A JP29707595A JPH08227981A JP H08227981 A JPH08227981 A JP H08227981A JP 7297075 A JP7297075 A JP 7297075A JP 29707595 A JP29707595 A JP 29707595A JP H08227981 A JPH08227981 A JP H08227981A
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Abstract
(57)【要約】 （修正有）
【課題】 サブストレートに占める面積を最小にしたＤ
ＲＡＭユニットセルを提供する。 【解決手段】 トレンチキャパシタ２２と、動作用ワー
ド線３６と、プレーナ型ＦＥＴ２６とを有し、トレンチ
キャパシタに、信号電極２４とビット線４８を設け、動
作用ワード線３６をトレンチキャパシタとオーバーラッ
プさせ、プレーナ型ＦＥＴの導通経路をトレンチキャパ
シタの信号電極２４とビット線４８との間に接続し、動
作用ワード線３６によりゲート電極を形成する。
ＲＡＭユニットセルを提供する。 【解決手段】 トレンチキャパシタ２２と、動作用ワー
ド線３６と、プレーナ型ＦＥＴ２６とを有し、トレンチ
キャパシタに、信号電極２４とビット線４８を設け、動
作用ワード線３６をトレンチキャパシタとオーバーラッ
プさせ、プレーナ型ＦＥＴの導通経路をトレンチキャパ
シタの信号電極２４とビット線４８との間に接続し、動
作用ワード線３６によりゲート電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭユニット
セルおよびＤＲＡＭユニットセルのアレー、またはサブ
ストレート内のＤＲＡＭユニットの製造方法に関する。
セルおよびＤＲＡＭユニットセルのアレー、またはサブ
ストレート内のＤＲＡＭユニットの製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭのユニットセルは、ストレージ
キャパシタおよび絶縁ゲート型電界効果トランジスタ
（ＦＥＴ）とから構成される。ストレージキャパシタの
電極とビット線との間にＦＥＴのメインの導通経路が接
続されている。ワード線は、ＦＥＴの制御電極に接続さ
れている。従来技術のユニットセルでは、半導体サブス
トレート上のトレンチ構造内でストレージキャパシタを
少なくとも部分的に製造することにより、サブストレー
トの表面積を増やすことなくキャパシタの極板の面積を
増大することができた。次にＦＥＴはサブストレートの
表面上にプレーナ構造（つまり水平方向）で製造され
る。拡散領域から構成されるＦＥＴのソース電極は、ト
レンチ構造のキャパシタの１枚の極板に接続され、別の
拡散領域から構成されるドレイン電極は、ビット線に接
続され、ソースの拡散領域とドレインの拡散領域との間
の活性領域の上に位置するゲート電極は、ワード線に接
続されている。
キャパシタおよび絶縁ゲート型電界効果トランジスタ
（ＦＥＴ）とから構成される。ストレージキャパシタの
電極とビット線との間にＦＥＴのメインの導通経路が接
続されている。ワード線は、ＦＥＴの制御電極に接続さ
れている。従来技術のユニットセルでは、半導体サブス
トレート上のトレンチ構造内でストレージキャパシタを
少なくとも部分的に製造することにより、サブストレー
トの表面積を増やすことなくキャパシタの極板の面積を
増大することができた。次にＦＥＴはサブストレートの
表面上にプレーナ構造（つまり水平方向）で製造され
る。拡散領域から構成されるＦＥＴのソース電極は、ト
レンチ構造のキャパシタの１枚の極板に接続され、別の
拡散領域から構成されるドレイン電極は、ビット線に接
続され、ソースの拡散領域とドレインの拡散領域との間
の活性領域の上に位置するゲート電極は、ワード線に接
続されている。
【０００３】ユニットセルに要求されるサブストレート
の表面積の大きさを低減するために、従来技術のユニッ
トセルの中には、サブストレート内部でいくつかの構成
素子を縦に再構成したものがある。Dhong 他による１９
９３年５月２５日発行の米国特許第５２１４６０３号明
細書では、プレーナ構造にする代わりにワード線を縦に
構成し、トレンチ構造のキャパシタと部分的にオーバー
ラップさせてＦＥＴを製作している。Shinichiによる１
９９０年９月２５日発行の米国特許第４９５９６９８号
明細書では、ある実施例の図面（図１５）に、キャパシ
タを含む溝の側壁に縦に構成されたＦＥＴが示されてお
り、ワード線は縦に構成されて、溝の縦な側壁上にＦＥ
Ｔチャネルにわたって溝内部に配設されている。別の実
施例（図１４）では、キャパシタを含む溝の１つの側壁
にＦＥＴのドレイン領域があり、溝のふちの近傍のサブ
ストレートの表面にソース領域があり、ワード線はＬ形
の断面をしており、縦のドレイン領域と平坦なソース領
域との間に形成されるチャネルの上部に位置する溝のふ
ちにわたって配設されている。１９８９年５月９日発行
のMalhi による米国特許第４８２９０１７号明細書で
は、ＦＥＴのメインの導電経路（ソース−チャネル−ド
レイン）は、溝のキャパシタの上部に縦に構成されてい
る。ワード線には、ＦＥＴ構造の水平方向の中心に配設
されたスタッドが含まれ、ＦＥＴを縦に取り囲むメイン
の導電経路を構成する環状のチャネルに対する中央のゲ
ート電極を形成する。これらのユニットセルの構成によ
り、サブストレートの表面積は減少するが、実質的に複
雑な製造技術を必要とし、生産性を低下させコストを増
大させる。
の表面積の大きさを低減するために、従来技術のユニッ
トセルの中には、サブストレート内部でいくつかの構成
素子を縦に再構成したものがある。Dhong 他による１９
９３年５月２５日発行の米国特許第５２１４６０３号明
細書では、プレーナ構造にする代わりにワード線を縦に
構成し、トレンチ構造のキャパシタと部分的にオーバー
ラップさせてＦＥＴを製作している。Shinichiによる１
９９０年９月２５日発行の米国特許第４９５９６９８号
明細書では、ある実施例の図面（図１５）に、キャパシ
タを含む溝の側壁に縦に構成されたＦＥＴが示されてお
り、ワード線は縦に構成されて、溝の縦な側壁上にＦＥ
Ｔチャネルにわたって溝内部に配設されている。別の実
施例（図１４）では、キャパシタを含む溝の１つの側壁
にＦＥＴのドレイン領域があり、溝のふちの近傍のサブ
ストレートの表面にソース領域があり、ワード線はＬ形
の断面をしており、縦のドレイン領域と平坦なソース領
域との間に形成されるチャネルの上部に位置する溝のふ
ちにわたって配設されている。１９８９年５月９日発行
のMalhi による米国特許第４８２９０１７号明細書で
は、ＦＥＴのメインの導電経路（ソース−チャネル−ド
レイン）は、溝のキャパシタの上部に縦に構成されてい
る。ワード線には、ＦＥＴ構造の水平方向の中心に配設
されたスタッドが含まれ、ＦＥＴを縦に取り囲むメイン
の導電経路を構成する環状のチャネルに対する中央のゲ
ート電極を形成する。これらのユニットセルの構成によ
り、サブストレートの表面積は減少するが、実質的に複
雑な製造技術を必要とし、生産性を低下させコストを増
大させる。
【０００４】半導体メモリチップのユニットセルは、ユ
ニットセルの所定の数の行から構成されるアレー構成で
あり、行内の各ユニットセルのワード線は、半導体メモ
リチップ上の別のアドレシング回路の出力端子に共通接
続されている。各行には所定の数のユニットセル（列の
数と同数である）がある。さらに行内のユニットセルは
列を構成し、列内の各ユニットセルのビット線は、ユニ
ットセルから情報を読み出しまたは情報を書き込むため
の外部回路に共通接続されている。
ニットセルの所定の数の行から構成されるアレー構成で
あり、行内の各ユニットセルのワード線は、半導体メモ
リチップ上の別のアドレシング回路の出力端子に共通接
続されている。各行には所定の数のユニットセル（列の
数と同数である）がある。さらに行内のユニットセルは
列を構成し、列内の各ユニットセルのビット線は、ユニ
ットセルから情報を読み出しまたは情報を書き込むため
の外部回路に共通接続されている。
【０００５】従来技術のメモリアレーの中にはユニット
セルを、折り重ねたビット線の構成で配列しているもの
があり、ＦＥＴのゲート電極に接続された動作用ワード
線の面積だけでなく、隣の行内のユニットセルのワード
線に接続された接続用ワード線（別に設けられる）の面
積も必要である。ユニットセルの製造に必要な面積が小
さくなるので、２本のワード線のピッチが、ユニットセ
ルの大きさを制限する制約になる。この制約を克服する
ためにユニットセルの中には（上述のように）、縦方向
の動作用ワード線および／またはＦＥＴと、縦方向の接
続用ワード線および／またはＦＥＴを用いて製造された
ものがある。この結果ユニットセルの寸法が幾分縮小さ
れるが、製造技術は平坦なワード線とＦＥＴを製造する
場合よりずっと複雑になる。さらにこの結果、そのよう
なユニットセルを用いる半導体メモリチップに対して、
生産性が低下し価格を高騰させることになる。
セルを、折り重ねたビット線の構成で配列しているもの
があり、ＦＥＴのゲート電極に接続された動作用ワード
線の面積だけでなく、隣の行内のユニットセルのワード
線に接続された接続用ワード線（別に設けられる）の面
積も必要である。ユニットセルの製造に必要な面積が小
さくなるので、２本のワード線のピッチが、ユニットセ
ルの大きさを制限する制約になる。この制約を克服する
ためにユニットセルの中には（上述のように）、縦方向
の動作用ワード線および／またはＦＥＴと、縦方向の接
続用ワード線および／またはＦＥＴを用いて製造された
ものがある。この結果ユニットセルの寸法が幾分縮小さ
れるが、製造技術は平坦なワード線とＦＥＴを製造する
場合よりずっと複雑になる。さらにこの結果、そのよう
なユニットセルを用いる半導体メモリチップに対して、
生産性が低下し価格を高騰させることになる。
【０００６】高密度の半導体メモリチップに投げかけら
れた要求を満たすために、半導体サブストレート上に占
める面積を小さくするようにユニットセルを構成する必
要がある。しかしそのように構成したユニットセルの製
造技術が過度に複雑にならず、できる限り生産性を維持
し、そのような半導体チップのコストを最小にすること
が重要である。そのように構成したユニットセルの性能
に妥協しないことも重要である。
れた要求を満たすために、半導体サブストレート上に占
める面積を小さくするようにユニットセルを構成する必
要がある。しかしそのように構成したユニットセルの製
造技術が過度に複雑にならず、できる限り生産性を維持
し、そのような半導体チップのコストを最小にすること
が重要である。そのように構成したユニットセルの性能
に妥協しないことも重要である。
【０００７】
【発明が解決しようとする課題】本発明の課題は、製造
技術が過度に複雑にならず、生産性を維持し、コストが
最小になるユニットセルを提供し、またその製造方法を
提案することである。
技術が過度に複雑にならず、生産性を維持し、コストが
最小になるユニットセルを提供し、またその製造方法を
提案することである。
【０００８】
【課題を解決するための手段】本発明の課題は、トレン
チキャパシタと、平坦な動作用ワード線と、プレーナ型
ＦＥＴとを有し、前記トレンチキャパシタに、信号電極
とビット線が設けられ、前記平坦な動作用ワード線は、
トレンチキャパシタとオーバーラップし、前記プレーナ
型ＦＥＴに、トレンチキャパシタの信号電極とビット線
との間に接続されたメインの導通経路と、動作用ワード
線により形成されたゲート電極とが設けられているＤＲ
ＡＭユニットセルにより達成される。
チキャパシタと、平坦な動作用ワード線と、プレーナ型
ＦＥＴとを有し、前記トレンチキャパシタに、信号電極
とビット線が設けられ、前記平坦な動作用ワード線は、
トレンチキャパシタとオーバーラップし、前記プレーナ
型ＦＥＴに、トレンチキャパシタの信号電極とビット線
との間に接続されたメインの導通経路と、動作用ワード
線により形成されたゲート電極とが設けられているＤＲ
ＡＭユニットセルにより達成される。
【０００９】ワード線がトレンチキャパシタとオーバ−
ラップしているので、本発明によるユニットセルの面積
は、従来技術のユニットセルより小さなサブストレート
の面積で済む。本発明によるユニットセルでは、メモリ
の集積度は溝のピッチにより制約される。ワード線がト
レンチキャパシタとオーバーラップするので、ＦＥＴ接
合領域は小さくなる。この結果接合部を流れる漏れ電流
が小さくなり、従来技術のユニットセルを上回ったユニ
ットセルの性能が得られる。またワード線とＦＥＴの両
方を平坦な方向に製造するので、そのようなユニットセ
ルの製造技術は、縦方向のユニットセルの構成よりかな
り簡単になる。したがって生産性を高め、コストを相応
に削減できる。
ラップしているので、本発明によるユニットセルの面積
は、従来技術のユニットセルより小さなサブストレート
の面積で済む。本発明によるユニットセルでは、メモリ
の集積度は溝のピッチにより制約される。ワード線がト
レンチキャパシタとオーバーラップするので、ＦＥＴ接
合領域は小さくなる。この結果接合部を流れる漏れ電流
が小さくなり、従来技術のユニットセルを上回ったユニ
ットセルの性能が得られる。またワード線とＦＥＴの両
方を平坦な方向に製造するので、そのようなユニットセ
ルの製造技術は、縦方向のユニットセルの構成よりかな
り簡単になる。したがって生産性を高め、コストを相応
に削減できる。
【００１０】
【発明の実施の形態】以下に説明する図面には必ずしも
寸法を決める必要がなく、それらは本発明によるユニッ
トセルの実施例の素子を最も明確に表す図面である。さ
らに別に特に示さない限り、以下の実測値は説明のため
だけに与えられており、ユニットセルの製造または動作
にとって重要ではない。さらに以下に説明する実施例に
より、好適な半導体サブストレートの型と、好適なドー
ピングの型およびドーピング濃度が明らかになる。他の
半導体サブストレートの型と、ドーピングの型およびド
ーピング濃度も用いることができることを当業者は理解
するはずである。
寸法を決める必要がなく、それらは本発明によるユニッ
トセルの実施例の素子を最も明確に表す図面である。さ
らに別に特に示さない限り、以下の実測値は説明のため
だけに与えられており、ユニットセルの製造または動作
にとって重要ではない。さらに以下に説明する実施例に
より、好適な半導体サブストレートの型と、好適なドー
ピングの型およびドーピング濃度が明らかになる。他の
半導体サブストレートの型と、ドーピングの型およびド
ーピング濃度も用いることができることを当業者は理解
するはずである。
【００１１】図１は、本発明によるユニットセル２０の
平面図であり、図２は、本発明によるユニットセル２０
の断面図である。ここで図２は、図１の平面図の２−２
の断面を示す。図１と図２の対応する構成部材は、同一
の参照番号で示す。図１および図２では、ユニットセル
２０はＰ形サブストレート１０上に製造される。図１で
はユニットセル２０の周囲を２点鎖線を用いて箱型に表
す。この箱はユニットセル２０の周囲を相対的に示した
だけのもので、サブストレート１０上のいずれの領域の
境界をも示すものではない。ストレージキャパシタはト
レンチ構造で形成される。平面図では溝は概ねダイヤモ
ンドの形状であり、実施例では六角形である。ストレー
ジキャパシタには、Ｎ形領域または真性のポリシリコン
領域から構成される信号電極２４が含まれ、キャパシタ
２２の一枚の極板に接続されている。このキャパシタ２
２の極板は、第１Ｎ形ポリシリコン領域２３および第２
ポリシリコン領域２５（Ｎ形ポリシリコンまたは真性ポ
リシリコンにすることができる）で形成される。
平面図であり、図２は、本発明によるユニットセル２０
の断面図である。ここで図２は、図１の平面図の２−２
の断面を示す。図１と図２の対応する構成部材は、同一
の参照番号で示す。図１および図２では、ユニットセル
２０はＰ形サブストレート１０上に製造される。図１で
はユニットセル２０の周囲を２点鎖線を用いて箱型に表
す。この箱はユニットセル２０の周囲を相対的に示した
だけのもので、サブストレート１０上のいずれの領域の
境界をも示すものではない。ストレージキャパシタはト
レンチ構造で形成される。平面図では溝は概ねダイヤモ
ンドの形状であり、実施例では六角形である。ストレー
ジキャパシタには、Ｎ形領域または真性のポリシリコン
領域から構成される信号電極２４が含まれ、キャパシタ
２２の一枚の極板に接続されている。このキャパシタ２
２の極板は、第１Ｎ形ポリシリコン領域２３および第２
ポリシリコン領域２５（Ｎ形ポリシリコンまたは真性ポ
リシリコンにすることができる）で形成される。
【００１２】図２に示すようにキャパシタの他方の極板
は、下部のポリシリコン領域２３を取り囲むＮ形拡散領
域２１で形成される。図２から分かるようにＮ形拡散領
域２１は全ての溝から形成されるＮ形拡散領域と一体に
なり、全てのストレージキャパシタ２２に対する共通電
極を形成する。全てのストレージキャパシタ２２に対す
るこの共通電極は、基準電位の電圧源（図示しない）に
接続されている。トレンチキャパシタ２２に対する誘電
体は、第１ポリシリコン領域２３を取り囲む溝２２の壁
と接する薄い絶縁層２７と、第２ポリシリコン領域２５
を取り囲む溝２２の壁と接する薄い酸化柱環（collar）
２９とにより形成されれる。Ｎ形拡散領域２１にトレン
チキャパシタ２２を取り囲むＰウエル３１を形成し、そ
の内部にユニットセルのＦＥＴが形成される。
は、下部のポリシリコン領域２３を取り囲むＮ形拡散領
域２１で形成される。図２から分かるようにＮ形拡散領
域２１は全ての溝から形成されるＮ形拡散領域と一体に
なり、全てのストレージキャパシタ２２に対する共通電
極を形成する。全てのストレージキャパシタ２２に対す
るこの共通電極は、基準電位の電圧源（図示しない）に
接続されている。トレンチキャパシタ２２に対する誘電
体は、第１ポリシリコン領域２３を取り囲む溝２２の壁
と接する薄い絶縁層２７と、第２ポリシリコン領域２５
を取り囲む溝２２の壁と接する薄い酸化柱環（collar）
２９とにより形成されれる。Ｎ形拡散領域２１にトレン
チキャパシタ２２を取り囲むＰウエル３１を形成し、そ
の内部にユニットセルのＦＥＴが形成される。
【００１３】プレーナ形ＦＥＴ２６がサブストレート１
０の表面に形成される。Ｎ形拡散領域から形成される埋
込ストラップ２８は、ＦＥＴ２６のソース電極を形成
し、またストレージキャパシタ２２の信号電極２４に接
続されている。別のＮ形拡散領域３０は、ＦＥＴ２６の
ドレイン電極を形成する。絶縁層３４はＦＥＴ２６のゲ
ートの絶縁層を形成し、図１の破線３６で示すように絶
縁層３４の上部のポリシリコンのワード線の部分にゲー
ト電極３６が形成される。
０の表面に形成される。Ｎ形拡散領域から形成される埋
込ストラップ２８は、ＦＥＴ２６のソース電極を形成
し、またストレージキャパシタ２２の信号電極２４に接
続されている。別のＮ形拡散領域３０は、ＦＥＴ２６の
ドレイン電極を形成する。絶縁層３４はＦＥＴ２６のゲ
ートの絶縁層を形成し、図１の破線３６で示すように絶
縁層３４の上部のポリシリコンのワード線の部分にゲー
ト電極３６が形成される。
【００１４】窒化絶縁層４０は、ストレージキャパシタ
２２とゲート電極３６の上部に形成され、その上に厚い
酸化層４６が形成される。ドレインコンタクト領域４２
は、ドレイン拡散領域３０の上部に形成される。ポリシ
リコンコンタクト層４３は、ドレイン拡散領域３０の上
に形成され、タングステンのコンタクト層４４は、ポリ
シリコンコンタクト層４３の上部に形成される。図１の
破線で示すメタルコンタクト層４８（図２では陰影を付
けてあり、第１金属層の一部として形成される）によ
り、列を構成するユニットセルのビット線のコンタクト
（４３、４４）を外部の読み出し／書き込み回路に接続
する。
２２とゲート電極３６の上部に形成され、その上に厚い
酸化層４６が形成される。ドレインコンタクト領域４２
は、ドレイン拡散領域３０の上部に形成される。ポリシ
リコンコンタクト層４３は、ドレイン拡散領域３０の上
に形成され、タングステンのコンタクト層４４は、ポリ
シリコンコンタクト層４３の上部に形成される。図１の
破線で示すメタルコンタクト層４８（図２では陰影を付
けてあり、第１金属層の一部として形成される）によ
り、列を構成するユニットセルのビット線のコンタクト
（４３、４４）を外部の読み出し／書き込み回路に接続
する。
【００１５】埋込ストラップ２８およびドレイン拡散領
域３０の広がりの程度を決定するため、図１の平面図に
斜線領域ＡＡで示す活性領域を除くユニットセル２０の
全ての領域にわたって、シャロートレンチアイソレーシ
ョン（ＳＴＩ）の酸化領域５０が形成されている。ＳＴ
Ｉはトレンチキャパシタの一部を被い、絶縁層５２でト
レンチキャパシタから絶縁されている。
域３０の広がりの程度を決定するため、図１の平面図に
斜線領域ＡＡで示す活性領域を除くユニットセル２０の
全ての領域にわたって、シャロートレンチアイソレーシ
ョン（ＳＴＩ）の酸化領域５０が形成されている。ＳＴ
Ｉはトレンチキャパシタの一部を被い、絶縁層５２でト
レンチキャパシタから絶縁されている。
【００１６】図２から分かるように、絶縁層３４とゲー
ト電極３６はトレンチキャパシタ２２とオーバーラップ
する。この構成により、ワード線３６に所要の横断領域
を持たせ、他方でユニットセル２０に必要なサブストレ
ート１０の表面領域を減少させることができる。埋込ス
トラップ２８は小さな接合領域を形成し、そのことによ
り接合部での漏れを低減する。この構成により、ストレ
ージキャパシタ２２からの充電損失を低減し、ユニット
セルに必要なリフレッシュサイクルを長くすることによ
り、ユニットセルの性能を向上させる。
ト電極３６はトレンチキャパシタ２２とオーバーラップ
する。この構成により、ワード線３６に所要の横断領域
を持たせ、他方でユニットセル２０に必要なサブストレ
ート１０の表面領域を減少させることができる。埋込ス
トラップ２８は小さな接合領域を形成し、そのことによ
り接合部での漏れを低減する。この構成により、ストレ
ージキャパシタ２２からの充電損失を低減し、ユニット
セルに必要なリフレッシュサイクルを長くすることによ
り、ユニットセルの性能を向上させる。
【００１７】動作については、ワード線３６が活性化さ
れると、ＦＥＴ２６が導通し、ストレージキャパシタ２
２の信号電極２４がビット線４８に接続される。半導体
メモリチップの他の回路が、ストレージキャパシタ２２
に電荷を供給し（書き込み動作）、またはストレージキ
ャパシタ２２に前もって記憶されていた電荷を検出する
（読み込み動作）。そのような動作は公知である。
れると、ＦＥＴ２６が導通し、ストレージキャパシタ２
２の信号電極２４がビット線４８に接続される。半導体
メモリチップの他の回路が、ストレージキャパシタ２２
に電荷を供給し（書き込み動作）、またはストレージキ
ャパシタ２２に前もって記憶されていた電荷を検出する
（読み込み動作）。そのような動作は公知である。
【００１８】図３は、図１および図２に示したユニット
セルのアレーの部分構成の平面図である。図３は、ワー
ド線３６およびビット線４８がアレー内で各ユニットセ
ルと相互にオーバーラップする様子を表すアレーの断面
図である。図１および図２の構成部材に相当する構成部
材には同一の参照番号が与えられており、以下の説明は
省略する。
セルのアレーの部分構成の平面図である。図３は、ワー
ド線３６およびビット線４８がアレー内で各ユニットセ
ルと相互にオーバーラップする様子を表すアレーの断面
図である。図１および図２の構成部材に相当する構成部
材には同一の参照番号が与えられており、以下の説明は
省略する。
【００１９】図３の上段左側にユニットセル２０を図１
と同じように示す。他のユニットセルが直ぐ右側に配設
されている。他のユニットセルに、当該ユニットセルの
ＦＥＴのソース拡散領域２８とドレイン拡散領域３０と
の間の接合領域の上に部分的に配設されたワード線（Ｗ
Ｌ）３６（途中で切断されている）を示す。ワード線３
６が当該ユニットセルのトレンチキャパシタ２２と部分
的にオーバーラップしていることも分かる。ワード線３
６は、ゲート絶縁層（図示しない）の上部にある。この
ユニットセルにさらにドレインコンタクト領域４２を示
す。
と同じように示す。他のユニットセルが直ぐ右側に配設
されている。他のユニットセルに、当該ユニットセルの
ＦＥＴのソース拡散領域２８とドレイン拡散領域３０と
の間の接合領域の上に部分的に配設されたワード線（Ｗ
Ｌ）３６（途中で切断されている）を示す。ワード線３
６が当該ユニットセルのトレンチキャパシタ２２と部分
的にオーバーラップしていることも分かる。ワード線３
６は、ゲート絶縁層（図示しない）の上部にある。この
ユニットセルにさらにドレインコンタクト領域４２を示
す。
【００２０】右隣のユニットセルに、当該ユニットセル
のＦＥＴを完全に被うワード線３６とビット線（ＢＬ）
４８（途中で切断されている）を示し、ビット線４８
は、特に当該ユニットセルのドレイン電極のコンタクト
領域４２の上部に部分的に配設されている。図２に示し
また前述したようにビット線４８は、タングステンコン
タクト層４４とポリシリコンコンタクト層４３を介し
て、ドレイン領域３０と電気的に接触している。ユニッ
トセル（一本のビット線がＦＥＴのドレイン電極に接続
されている）をメモリアレーの列と称する。
のＦＥＴを完全に被うワード線３６とビット線（ＢＬ）
４８（途中で切断されている）を示し、ビット線４８
は、特に当該ユニットセルのドレイン電極のコンタクト
領域４２の上部に部分的に配設されている。図２に示し
また前述したようにビット線４８は、タングステンコン
タクト層４４とポリシリコンコンタクト層４３を介し
て、ドレイン領域３０と電気的に接触している。ユニッ
トセル（一本のビット線がＦＥＴのドレイン電極に接続
されている）をメモリアレーの列と称する。
【００２１】ユニットセル２０の直ぐ下の行は、最上段
の行のユニットセルと同様に構成されているが、１８０
°向きが変わっている。最上段の行の最左翼のユニット
セル２０を２行目のユニットセル（最左翼のユニットセ
ル２０の直ぐ下）と比較するとこのことが分かり、そこ
ではストレージキャパシタ２２は右側にあり、ソース拡
散領域２８はストレージキャパシタ２２の左側にあり、
ドレイン拡散領域３０およびドレインコンタクト領域４
２は、ソース拡散領域２８の左側にある。このユニット
セルの真中の行は、ユニットセルの２列目を構成し、最
下段の行は３列目を構成する。図３に示す行の上下には
他の行（図示しない）が物理的に配設されている。
の行のユニットセルと同様に構成されているが、１８０
°向きが変わっている。最上段の行の最左翼のユニット
セル２０を２行目のユニットセル（最左翼のユニットセ
ル２０の直ぐ下）と比較するとこのことが分かり、そこ
ではストレージキャパシタ２２は右側にあり、ソース拡
散領域２８はストレージキャパシタ２２の左側にあり、
ドレイン拡散領域３０およびドレインコンタクト領域４
２は、ソース拡散領域２８の左側にある。このユニット
セルの真中の行は、ユニットセルの２列目を構成し、最
下段の行は３列目を構成する。図３に示す行の上下には
他の行（図示しない）が物理的に配設されている。
【００２２】図３に示すように、列内のユニットセルの
各対応するＦＥＴの上部に、各ワード線（ＷＬ）を配設
されている。ユニットセル（１本のワード線がＦＥＴの
ゲート電極を形成する）は、メモリアレーの行を構成す
る。図３に示す列の左右には他の行（図示しない）が物
理的に配設される。このメモリアレーを図示した範囲で
の残りのユニットセルから、ワード線（ＷＬ）がビット
線（ＢＬ）の下に配設されていることが分かり、下段右
側に完全なメモリアレーを示す。
各対応するＦＥＴの上部に、各ワード線（ＷＬ）を配設
されている。ユニットセル（１本のワード線がＦＥＴの
ゲート電極を形成する）は、メモリアレーの行を構成す
る。図３に示す列の左右には他の行（図示しない）が物
理的に配設される。このメモリアレーを図示した範囲で
の残りのユニットセルから、ワード線（ＷＬ）がビット
線（ＢＬ）の下に配設されていることが分かり、下段右
側に完全なメモリアレーを示す。
【００２３】動作については、公知の方法でチップに供
給される外部アドレス信号に応答して、半導体メモリチ
ップ上のメモリアドレス回路（図示しない）により、ワ
ード線（ＷＬ）の内の１本を選択する。選択されたワー
ド線に接続されたユニットセルの全てのＦＥＴが導通
し、関連するストレージキャパシタの信号電極を関連す
るビット線に接続する。チップ上の書き込み回路（図示
しない）は、外部データ信号に応答して、適切な量の電
荷を各ビット線に接続されたストレージキャパシタに供
給し、またはビット線に接続されたセンスアンプ（図示
しない）が、ストレージキャパシタに前もって蓄積され
た電荷に応答して、データを外部回路に公知の方法で供
給する。
給される外部アドレス信号に応答して、半導体メモリチ
ップ上のメモリアドレス回路（図示しない）により、ワ
ード線（ＷＬ）の内の１本を選択する。選択されたワー
ド線に接続されたユニットセルの全てのＦＥＴが導通
し、関連するストレージキャパシタの信号電極を関連す
るビット線に接続する。チップ上の書き込み回路（図示
しない）は、外部データ信号に応答して、適切な量の電
荷を各ビット線に接続されたストレージキャパシタに供
給し、またはビット線に接続されたセンスアンプ（図示
しない）が、ストレージキャパシタに前もって蓄積され
た電荷に応答して、データを外部回路に公知の方法で供
給する。
【００２４】図３から、図示したユニットセルのアレー
の大きさを小さくすることは、トレンチキャパシタ間の
距離（トレンチピッチと称する）により制約され、ビッ
ト線間の距離またはワード線間の距離には制約されない
ことが明らかである。また実質的にダイヤモンドの形状
（実施例では六角形）に溝を形成することにより、溝を
相互に（特に行から行までを）さらに近接して配設する
ことができる。
の大きさを小さくすることは、トレンチキャパシタ間の
距離（トレンチピッチと称する）により制約され、ビッ
ト線間の距離またはワード線間の距離には制約されない
ことが明らかである。また実質的にダイヤモンドの形状
（実施例では六角形）に溝を形成することにより、溝を
相互に（特に行から行までを）さらに近接して配設する
ことができる。
【００２５】図４から図９に、図１および図２に示した
ユニットセルを製造する際のサブストレート１０の断面
図を、連続するフェーズで示す。図４を参照すると、サ
ブストレート１０に、公知の方法で約７〜８μｍの深さ
に第１溝２２をエッチングする。サブストレート１０の
露出面（トレンチ２２の側壁および底面を含む）に、Ｎ
形をドーピングしたひ素を含むガラス（ＡＳＧ）の薄い
層を付着する。溝２２にホトレジストを充填する。絶縁
柱環２９の底部までの目的の深さをちょうど上回る深さ
（約１〜２μｍ）にホトレジストをエッチングする。次
にサブストレートの表面および溝２２の側壁の上部に残
されているＡＳＧをエッチングにより取り除く。次に溝
の底部に残っているホトレジストをエッチングにより取
り除く。溝２２に残っているものは、溝２２の底部およ
び側壁の下部のＮ形をドーピングしたＡＳＧの薄い層で
あり、絶縁柱環２９の底部までの目的の深さをちょうど
上回る深さから下の方に延在している。
ユニットセルを製造する際のサブストレート１０の断面
図を、連続するフェーズで示す。図４を参照すると、サ
ブストレート１０に、公知の方法で約７〜８μｍの深さ
に第１溝２２をエッチングする。サブストレート１０の
露出面（トレンチ２２の側壁および底面を含む）に、Ｎ
形をドーピングしたひ素を含むガラス（ＡＳＧ）の薄い
層を付着する。溝２２にホトレジストを充填する。絶縁
柱環２９の底部までの目的の深さをちょうど上回る深さ
（約１〜２μｍ）にホトレジストをエッチングする。次
にサブストレートの表面および溝２２の側壁の上部に残
されているＡＳＧをエッチングにより取り除く。次に溝
の底部に残っているホトレジストをエッチングにより取
り除く。溝２２に残っているものは、溝２２の底部およ
び側壁の下部のＮ形をドーピングしたＡＳＧの薄い層で
あり、絶縁柱環２９の底部までの目的の深さをちょうど
上回る深さから下の方に延在している。
【００２６】次にサブストレート１０は熱力学サイクル
を受け、外側へのＮ形拡散領域２１を形成し、全てのト
レンチキャパシタ２２の共通の極板を形成する。残って
いるＡＳＧは全て溝２２から取り除かれる。溝２２の側
壁および底部に薄い絶縁層２７を付着する。次にＮ形を
ドーピングしたポリシリコンを溝に充填し、第１ポリシ
リコン領域２３を形成する。溝内部でＮ形をドーピング
したポリシリコンを約１〜２μｍの深さにエッチング
し、Ｎ形第１ポリシリコン層２３を形成する。次にサブ
ストレート１０の露出面に絶縁酸化層を（第１ポリシリ
コン層２３と接した上部に）形成し、水平面上の酸化層
を取り除くように縦にエッチングする。残りの酸化層
は、溝２２の側壁上に絶縁柱環２９を形成する。溝の残
りの開口部にＮ形のポリシリコンまたは真性のポリシリ
コンのいずれかを充填し、第２ポリシリコン層２５を形
成する。製造プロセスのこの段階でのサブストレートの
断面図を図４に示す。この時点でトレンチキャパシタ２
２が完全に形成され、共通極板は外側へのＮ形拡散領域
２１により形成され、誘電体は、薄い絶縁層２７および
絶縁柱環２９により形成され、第２極板は、第１ポリシ
リコン層２３および第２ポリシリコン層２５により形成
される。
を受け、外側へのＮ形拡散領域２１を形成し、全てのト
レンチキャパシタ２２の共通の極板を形成する。残って
いるＡＳＧは全て溝２２から取り除かれる。溝２２の側
壁および底部に薄い絶縁層２７を付着する。次にＮ形を
ドーピングしたポリシリコンを溝に充填し、第１ポリシ
リコン領域２３を形成する。溝内部でＮ形をドーピング
したポリシリコンを約１〜２μｍの深さにエッチング
し、Ｎ形第１ポリシリコン層２３を形成する。次にサブ
ストレート１０の露出面に絶縁酸化層を（第１ポリシリ
コン層２３と接した上部に）形成し、水平面上の酸化層
を取り除くように縦にエッチングする。残りの酸化層
は、溝２２の側壁上に絶縁柱環２９を形成する。溝の残
りの開口部にＮ形のポリシリコンまたは真性のポリシリ
コンのいずれかを充填し、第２ポリシリコン層２５を形
成する。製造プロセスのこの段階でのサブストレートの
断面図を図４に示す。この時点でトレンチキャパシタ２
２が完全に形成され、共通極板は外側へのＮ形拡散領域
２１により形成され、誘電体は、薄い絶縁層２７および
絶縁柱環２９により形成され、第２極板は、第１ポリシ
リコン層２３および第２ポリシリコン層２５により形成
される。
【００２７】絶縁柱環２９と第２ポリシリコン領域２５
との両方に、約１５０ｎｍの深さで凹部をエッチングす
る。Ｎ形または真性いずれかのポリシリコン層２４をこ
の凹部に充填し、トレンチキャパシタ２２の信号電極を
形成する。この製造段階でのサブストレート１０の断面
図を図５に示す。
との両方に、約１５０ｎｍの深さで凹部をエッチングす
る。Ｎ形または真性いずれかのポリシリコン層２４をこ
の凹部に充填し、トレンチキャパシタ２２の信号電極を
形成する。この製造段階でのサブストレート１０の断面
図を図５に示す。
【００２８】トレンチキャパシタ２２の信号電極を形成
するポリシリコン層２４に、浅い凹部を約５０ｎｍの深
さにエッチングする。次に浅い溝の絶縁層５０のために
深い凹部を活性領域（図１のＡＡ）を取り囲むサブスト
レート１０にエッチングする。サブストレートの露出面
を酸化層５２でカバーする。絶縁層５２を残して、トレ
ンチキャパシタ２２の信号電極２４および浅い溝の絶縁
層５０の上部のサブストレートを平坦にする。この製造
段階でのサブストレート１０の断面図を図６に示す。
するポリシリコン層２４に、浅い凹部を約５０ｎｍの深
さにエッチングする。次に浅い溝の絶縁層５０のために
深い凹部を活性領域（図１のＡＡ）を取り囲むサブスト
レート１０にエッチングする。サブストレートの露出面
を酸化層５２でカバーする。絶縁層５２を残して、トレ
ンチキャパシタ２２の信号電極２４および浅い溝の絶縁
層５０の上部のサブストレートを平坦にする。この製造
段階でのサブストレート１０の断面図を図６に示す。
【００２９】サブストレート１０の露出面にＴＥＯＳ酸
化層を付着し、次にサブストレートを平坦にする。その
結果浅い溝の絶縁層５０にＴＥＯＳ酸化層が充填され
る。次にゲート酸化層３４（Ｎ形またはＰ形のゲートポ
リシリコン層が上に配設される）をサブストレートの表
面に付着する。次にこれをマスクしてエッチングし、ゲ
ート絶縁層３４を形成し、図３に示したワード線（Ｗ
Ｌ）３６の形態でゲート電極３６を形成する。ワード線
３６をマスクの一方の部分として用い、ＳＴＩ酸化層５
０をマスクの他方の部分として用いて、自己整合したド
レイン領域を製造して、ドレインコンタクト領域４２に
Ｎ形をドーピングした注入領域とする。この製造段階で
のサブストレート１０の断面図を図７に示す。
化層を付着し、次にサブストレートを平坦にする。その
結果浅い溝の絶縁層５０にＴＥＯＳ酸化層が充填され
る。次にゲート酸化層３４（Ｎ形またはＰ形のゲートポ
リシリコン層が上に配設される）をサブストレートの表
面に付着する。次にこれをマスクしてエッチングし、ゲ
ート絶縁層３４を形成し、図３に示したワード線（Ｗ
Ｌ）３６の形態でゲート電極３６を形成する。ワード線
３６をマスクの一方の部分として用い、ＳＴＩ酸化層５
０をマスクの他方の部分として用いて、自己整合したド
レイン領域を製造して、ドレインコンタクト領域４２に
Ｎ形をドーピングした注入領域とする。この製造段階で
のサブストレート１０の断面図を図７に示す。
【００３０】次に図７に示したサブストレートを熱処理
する。Ｎ形をドーピングしたドレイン注入領域を外側に
拡散してドレイン電極３０を形成し、トレンチキャパシ
タ２２の信号電極２４のポリシリコン層の露出部分を外
側に拡散し、埋込ストラップ２８を形成する。種々の酸
化層により、酸化層の外側へのどのような拡散も防止さ
れるので、活性領域（図１のＡＡ）（たとえばドレイン
領域３０と、トレンチキャパシタ２２の信号電極２４の
露出部分を介する埋込ストラップ２８）にのみ拡散が生
じる。埋込ストラップ２８はサブストレートの表面まで
外側に拡散し、ＦＥＴ２６のソース領域を形成する。
する。Ｎ形をドーピングしたドレイン注入領域を外側に
拡散してドレイン電極３０を形成し、トレンチキャパシ
タ２２の信号電極２４のポリシリコン層の露出部分を外
側に拡散し、埋込ストラップ２８を形成する。種々の酸
化層により、酸化層の外側へのどのような拡散も防止さ
れるので、活性領域（図１のＡＡ）（たとえばドレイン
領域３０と、トレンチキャパシタ２２の信号電極２４の
露出部分を介する埋込ストラップ２８）にのみ拡散が生
じる。埋込ストラップ２８はサブストレートの表面まで
外側に拡散し、ＦＥＴ２６のソース領域を形成する。
【００３１】熱処理温度と、トレンチキャパシタ２２内
の３つのポリシリコン領域２３、２４、２５のドーピン
グ濃度との両方により、外側に拡散する埋込ストラップ
２８の程度を制御することができる。実施例では、ポリ
シリコン領域２３は高濃度でドーピングされ、ポリシリ
コン領域２５は低濃度でドーピングされ、ポリシリコン
領域２４は真性である。このように熱処理の間に、高濃
度にドーピングされたポリシリコン領域２３は、比較的
ゆっくり制御された状態で、低濃度でドーピングされた
ポリシリコン領域２５および真性のポリシリコン領域２
４を介して周囲のＰウエルに外側へ拡散される。この製
造段階でのサブストレート１０の断面図を図８に示す。
の３つのポリシリコン領域２３、２４、２５のドーピン
グ濃度との両方により、外側に拡散する埋込ストラップ
２８の程度を制御することができる。実施例では、ポリ
シリコン領域２３は高濃度でドーピングされ、ポリシリ
コン領域２５は低濃度でドーピングされ、ポリシリコン
領域２４は真性である。このように熱処理の間に、高濃
度にドーピングされたポリシリコン領域２３は、比較的
ゆっくり制御された状態で、低濃度でドーピングされた
ポリシリコン領域２５および真性のポリシリコン領域２
４を介して周囲のＰウエルに外側へ拡散される。この製
造段階でのサブストレート１０の断面図を図８に示す。
【００３２】サブストレート１０の露出部分の上部に窒
化絶縁層４０を析出し、窒化層４０の上には厚い酸化層
４６を析出する。次に厚い酸化層４６を平坦にする。Ｆ
ＥＴのドレインコンタクト領域４２と接触するようにコ
ンタクトホールを形成する。コンタクトホールをマスク
して厚い酸化層４６をエッチングする。次に窒化層４０
を所定の方向にエッチングし、ドレインコンタクト領域
４２を露出する。コンタクト領域４２とコンタクトホー
ルの側壁部分に薄いポリシリコン層４３を付着する。次
にポリシリコンコンタクト層４３の上部にタングステン
コンタクト層４４を析出する。ドレインコンタクト領域
４２と直接接触するように薄いポリシリコン層４３を用
いるので、適切な電気的接触を得るためには、小さなコ
ンタクト領域で良い。次に第１メタル層の部分にビット
線（図３に示す）を配設し、メモリの列の全てのユニッ
トセル２０のタングステンコンタクト層４４を接続す
る。ビット線４８は、厚い酸化層４６の上部に配設し、
タングステンコンタクト層４４と接触させる。ビット線
４８をアルミニウムから製造することができる。これで
図１、図２、図３に示したユニットセルの製造を終え
る。
化絶縁層４０を析出し、窒化層４０の上には厚い酸化層
４６を析出する。次に厚い酸化層４６を平坦にする。Ｆ
ＥＴのドレインコンタクト領域４２と接触するようにコ
ンタクトホールを形成する。コンタクトホールをマスク
して厚い酸化層４６をエッチングする。次に窒化層４０
を所定の方向にエッチングし、ドレインコンタクト領域
４２を露出する。コンタクト領域４２とコンタクトホー
ルの側壁部分に薄いポリシリコン層４３を付着する。次
にポリシリコンコンタクト層４３の上部にタングステン
コンタクト層４４を析出する。ドレインコンタクト領域
４２と直接接触するように薄いポリシリコン層４３を用
いるので、適切な電気的接触を得るためには、小さなコ
ンタクト領域で良い。次に第１メタル層の部分にビット
線（図３に示す）を配設し、メモリの列の全てのユニッ
トセル２０のタングステンコンタクト層４４を接続す
る。ビット線４８は、厚い酸化層４６の上部に配設し、
タングステンコンタクト層４４と接触させる。ビット線
４８をアルミニウムから製造することができる。これで
図１、図２、図３に示したユニットセルの製造を終え
る。
【００３３】図１０は、本発明によるユニットセルの第
２実施例の断面図である。図１から図１０に示す構成部
材と類似の構成部材には、同一の参照番号を与え、以下
での説明は省略する。図１０には、浅い溝の絶縁層（図
２の５０）を設けていない。代わりにトレンチキャパシ
タ２２を両端の１方の部分にだけ延在するようにポリシ
リコンの信号電極層２４（外側に拡散して埋込ストラッ
プ２８を形成する）を製造する。絶縁柱環２９は、サブ
ストレート１０の表面（図２に示した実施例ではＳＴＩ
が設けられていた位置）まで長々と延在する。さらに絶
縁酸化層５６は、トレンチキャパシタ２２の上を完全に
横切るように配設されている。図１０に示したユニット
セルの動作は、図１および図２に示したユニットセルと
同一の動作であり、図１０に示したユニットセルのアレ
ーは、図３と同等に構成され、同様に動作する。
２実施例の断面図である。図１から図１０に示す構成部
材と類似の構成部材には、同一の参照番号を与え、以下
での説明は省略する。図１０には、浅い溝の絶縁層（図
２の５０）を設けていない。代わりにトレンチキャパシ
タ２２を両端の１方の部分にだけ延在するようにポリシ
リコンの信号電極層２４（外側に拡散して埋込ストラッ
プ２８を形成する）を製造する。絶縁柱環２９は、サブ
ストレート１０の表面（図２に示した実施例ではＳＴＩ
が設けられていた位置）まで長々と延在する。さらに絶
縁酸化層５６は、トレンチキャパシタ２２の上を完全に
横切るように配設されている。図１０に示したユニット
セルの動作は、図１および図２に示したユニットセルと
同一の動作であり、図１０に示したユニットセルのアレ
ーは、図３と同等に構成され、同様に動作する。
【００３４】図１０示したユニットセルの製造方法は、
図１および図２に示したユニットセルの場合と少し異な
る。図１１および図１２に、図４から図９に示した一連
のステップと異なる製造のステップを示す。図１０に示
したユニットセルの製造は、図４と同じサブストレート
を作る一連のステップから開始する。しかしこの時点か
らプロセスが異なる。
図１および図２に示したユニットセルの場合と少し異な
る。図１１および図１２に、図４から図９に示した一連
のステップと異なる製造のステップを示す。図１０に示
したユニットセルの製造は、図４と同じサブストレート
を作る一連のステップから開始する。しかしこの時点か
らプロセスが異なる。
【００３５】図１１では、サブストレート１０の表面に
信号電極２４のためのマスク５８を設ける。次にマスク
から第２ポリシリコン領域２５および絶縁柱環２９に約
１５０ｎｍの深さで凹部６０をエッチングする。この製
造段階でのサブストレート１０の断面図を図１１に示
す。
信号電極２４のためのマスク５８を設ける。次にマスク
から第２ポリシリコン領域２５および絶縁柱環２９に約
１５０ｎｍの深さで凹部６０をエッチングする。この製
造段階でのサブストレート１０の断面図を図１１に示
す。
【００３６】次にマスク５８を除去し、凹部６０にＮ形
のポリシリコンまたは真性のポリシリコンを充填し、ト
レンチキャパシタ２２の信号電極２４を形成する。次に
別の凹部をマスクし、新しく設けたポリシリコンの上部
とトレンチキャパシタ２２の露出した上部とにわたっ
て、約５０ｎｍの深さまでエッチングする。サブストレ
ート１０の露出した上部に絶縁酸化層５６を作り、サブ
ストレートを平坦にする。この製造段階でのサブストレ
ート１０の断面図を図１２に示す。
のポリシリコンまたは真性のポリシリコンを充填し、ト
レンチキャパシタ２２の信号電極２４を形成する。次に
別の凹部をマスクし、新しく設けたポリシリコンの上部
とトレンチキャパシタ２２の露出した上部とにわたっ
て、約５０ｎｍの深さまでエッチングする。サブストレ
ート１０の露出した上部に絶縁酸化層５６を作り、サブ
ストレートを平坦にする。この製造段階でのサブストレ
ート１０の断面図を図１２に示す。
【００３７】図１２に示した製造段階は、第１実施例の
図６に示した製造段階と概ね同じである。図１２に示し
たサブストレート１０に、ゲート酸化層３４およびゲー
トポリシリコン層３６を設け、ドレイン領域注入層（図
７参照）を作り、熱処理を行って埋込ストラップ２８お
よびドレイン領域３０を形成し、窒化層４０、酸化層４
６、ドレインコンタクト４３、４４、ビット線４８を設
ける（図１０）。
図６に示した製造段階と概ね同じである。図１２に示し
たサブストレート１０に、ゲート酸化層３４およびゲー
トポリシリコン層３６を設け、ドレイン領域注入層（図
７参照）を作り、熱処理を行って埋込ストラップ２８お
よびドレイン領域３０を形成し、窒化層４０、酸化層４
６、ドレインコンタクト４３、４４、ビット線４８を設
ける（図１０）。
【００３８】上述のように本発明により製造されるＤＲ
ＡＭのユニットセルについて説明した。そのようなユニ
ットセルを形成するのに、Ｎ形のサブストレートを用い
るうことができ、さらに異なる寸法、ドーピングの型、
濃度を用いることができる。さらにトレンチキャパシタ
の形状を六角形にする必要はなく、本発明でも他の形状
を用いることができる。本発明によるユニットセルの利
点は、トレンチキャパシタのピッチによりそのようなユ
ニットセルのアレーの集積度が制限され、ワード線また
はビット線のピッチにより制限されないことである。
ＡＭのユニットセルについて説明した。そのようなユニ
ットセルを形成するのに、Ｎ形のサブストレートを用い
るうことができ、さらに異なる寸法、ドーピングの型、
濃度を用いることができる。さらにトレンチキャパシタ
の形状を六角形にする必要はなく、本発明でも他の形状
を用いることができる。本発明によるユニットセルの利
点は、トレンチキャパシタのピッチによりそのようなユ
ニットセルのアレーの集積度が制限され、ワード線また
はビット線のピッチにより制限されないことである。
【００３９】
【発明の効果】本発明により、製造技術が過度に複雑に
ならず、生産性を維持し、コストが最小になるユニット
セルを提供し、またその製造方法を提案することができ
る。
ならず、生産性を維持し、コストが最小になるユニット
セルを提供し、またその製造方法を提案することができ
る。
【図１】本発明によるユニットセルの平面図である。
【図２】図１に示した平面図のユニットセルの断面図で
ある。
ある。
【図３】図１および図２に示したユニットセルのアレー
の平面図である。
の平面図である。
【図４】図１および図２に示したユニットセルの製造段
階を示す断面図である。
階を示す断面図である。
【図５】図１および図２に示したユニットセルの製造段
階を示す断面図である。
階を示す断面図である。
【図６】図１および図２に示したユニットセルの製造段
階を示す断面図である。
階を示す断面図である。
【図７】図１および図２に示したユニットセルの製造段
階を示す断面図である。
階を示す断面図である。
【図８】図１および図２に示したユニットセルの製造段
階を示す断面図である。
階を示す断面図である。
【図９】図１および図２に示したユニットセルの製造段
階を示す断面図である。
階を示す断面図である。
【図１０】本発明によるユニットセルの別の実施例の断
面図である。
面図である。
【図１１】図１０に示したユニットセルの製造段階を示
す断面図であり、図４から図９に示した製造段階とは異
なるものである。
す断面図であり、図４から図９に示した製造段階とは異
なるものである。
【図１２】図１０に示したユニットセルの製造段階を示
す断面図であり、図４から図９に示した製造段階とは異
なるものである。
す断面図であり、図４から図９に示した製造段階とは異
なるものである。
２４ 信号電極 ３４ ワード線 ４８ ビット線
Claims (24)
- 【請求項１】 トレンチキャパシタと、平坦な動作用ワ
ード線と、プレーナ型ＦＥＴとを有し、 前記トレンチキャパシタに、信号電極とビット線が設け
られ、 前記平坦な動作用ワード線は、トレンチキャパシタとオ
ーバーラップし、 前記プレーナ型ＦＥＴに、トレンチキャパシタの信号電
極とビット線との間に接続されたメインの導通経路と、
動作用ワード線により形成されたゲート電極とが設けら
れていることを特徴とするＤＲＡＭユニットセル。 - 【請求項２】 前記トレンチキャパシタの信号電極に、
第１ドーピング濃度の第１ポリシリコン層と、第２ドー
ピング濃度の第２ポリシリコン層と、第３ドーピング濃
度の第3ポリシリコン層が含まれる請求項1に記載のユニ
ットセル。 - 【請求項３】 前記トレンチキャパシタは、実質的にダ
イヤモンドの形状である請求項１に記載のユニットセ
ル。 - 【請求項４】 前記トレンチキャパシタは、６角形をし
ている請求項３に記載のユニットセル。 - 【請求項５】 前記プレーナ型ＦＥＴのメインの導通経
路には、トレンチキャパシタの信号電極からの埋込スト
ラップにより形成されるソース電極と、ドレインの拡散
により形成されるドレイン電極が含まれる請求項１に記
載のユニットセル。 - 【請求項６】 前記プレーナ型ＦＥＴのドレインの拡散
層は、ポリシリコン層で被われ、 前記ポリシリコン層は、タングステンのビット線コンタ
クトで被われ、 前記ビット線は、ビットコンタクトに接続されている請
求項５に記載のユニットセル。 - 【請求項７】 活性領域を決定する浅い溝の絶縁領域を
有しており、プレーナ型ＦＥＴのメインの導通経路は前
記活性領域内にある請求項１に記載のユニットセル。 - 【請求項８】 信号電極が設けられた実質的にダイヤモ
ンドの形状をしたトレンチキャパシタと、 ビット線と、 ワード線と、 ＦＥＴとを有し、 前記ＦＥＴには、トレンチキャパシタの信号電極とビッ
ト線との間に接続されたメインの導通経路と、ワード線
に接続されたゲート電極が設けられていることを特徴と
するＤＲＡＭユニットセル。 - 【請求項９】 前記トレンチキャパシタは、６角形をし
ている請求項８に記載のユニットセル。 - 【請求項１０】 前記ワード線は平坦であり、トレンチ
キャパシタとオーバーラップしている請求項８に記載の
ユニットセル。 - 【請求項１１】 前記ＦＥＴはプレーナ型である請求項
１０に記載のユニットセル。 - 【請求項１２】 前記ＦＥＴはプレーナ型である請求項
８に記載のユニットセル。 - 【請求項１３】 アレーを構成するように行と列で構成
された複数のＤＲＡＭユニットセルを有し、各ＤＲＡＭ
ユニットセルは、 信号電極が設けられたトレンチキャパシタと、 プレーナ型ＦＥＴとを有し、 前記プレーナ型ＦＥＴには、トレンチキャパシタの信号
電極とビット線との間に接続されたメインの導通経路
と、ゲート電極が設けられ、 各列のＤＲＡＭユニットセルのビットコンタクトは、第
１方向に配列され、 各行のＤＲＡＭユニットセルのゲート電極は、第２方向
に配列され、 各列のＤＲＡＭユニットセルの各ビットコンタクトは、
共通のビット線に接続され、 各行のＤＲＡＭユニットセルの各ゲート電極は、各トレ
ンチキャパシタとオーバーラップする共通の平坦な動作
用ワード線に接続されていることを特徴とするＤＲＡＭ
ユニットセルのアレー。 - 【請求項１４】 前記第２方向は、第１方向と直交する
請求項１３に記載のアレー。 - 【請求項１５】 各列のＤＲＡＭユニットセルには、各
トレンチキャパシタと、第１方向に配列されたプレーナ
型ＦＥＴが含まれる請求項１３に記載のアレー。 - 【請求項１６】 １列目のＤＲＡＭユニットセルには、
各トレンチキャパシタと、第１方向に配列されたプレー
ナ型ＦＥＴが含まれ、１列目の隣の２列目のＤＲＡＭユ
ニットセルには、各トレンチキャパシタと、第１方向と
反対方向に配設されたプレーナ型ＦＥＴが含まれる請求
項１３に記載のアレー。 - 【請求項１７】 埋込拡散により形成された共通電極
と、信号電極を持つトレンチキャパシタを形成するステ
ップと、 活性領域を決定する浅い溝の絶縁領域を形成するステッ
プと、 トレンチキャパシタと部分的にオーバーラップするよう
に、活性領域にわたってゲート絶縁層の上部に平坦なワ
ード線を配設することにより、ゲート電極を形成するス
テップと、 ドレインのドーピングを打ち込むステップと、 トレンチキャパシタの信号電極から埋込ストラップのソ
ースの拡散と、ドレインの拡散を形成するようにサブス
トレートを熱処理するステップと、 サブストレートの上部に絶縁層を付着するステップと、 ドレインコンタクトを形成するステップと、 ドレインコンタクトに接触するビット線を配設するステ
ップとを有することを特徴とするサブストレート内のＤ
ＲＡＭユニットセルの製造方法。 - 【請求項１８】 前記トレンチキャパシタを形成するス
テップには、 サブストレートに溝をエッチングするステップと、 サブストレートの露出面にドーパントを添加するステッ
プと、 トレンチキャパシタの共通電極を形成する埋込拡散領域
を形成するようにサブストレート熱処理するステップ
と、 トレンチキャパシタの誘電体を形成する溝の露出面に絶
縁層を付着するステップと、 トレンチキャパシタの信号電極を形成するポリシリコン
を溝に充填するステップとが含まれる請求項１７に記載
の方法。 - 【請求項１９】 前記トレンチキャパシタを形成するス
テップには、 サブストレートに溝をエッチングするステップと、 サブストレートの露出面にドーパントを添加するステッ
プと、 ホトレジストを溝に充填するステップと、 溝内のホトレジストの一部を所定の深さまで除去するス
テップと、 露出したドーパントを除去するステップと、 残っているホトレジストを除去するステップと、 トレンチキャパシタの共通電極を形成する埋込拡散領域
を形成するようにサブストレート熱処理するステップ
と、 溝の露出面に絶縁層を付着するステップと、 ポリシリコンの第１層を溝に所定の深さまで十分かつ部
分的に充填するステップと、 溝の露出した側壁に絶縁柱環（colllar ）を配設するス
テップと、 ポリシリコンの第２層を溝に充填するステップとが含ま
れ、前記絶縁層と絶縁柱環は、トレンチキャパシタの誘
電体を形成し、ポリシリコンの第１層と第２層は、トレ
ンチキャパシタの信号電極を形成する請求項１７に記載
の方法。 - 【請求項２０】 前記ポリシリコンの第２層を溝に充填
するステップの後に、 ポリシリコンの第２層の一部と
絶縁柱環を第２の所定の深さまで溝から除去するステッ
プと、 ポリシリコンの第３層を溝に充填するステップとが含ま
れ、ポリシリコンの第１層、第２層、および第３層は、
トレンチキャパシタの信号電極を形成する請求項１９に
記載の方法。 - 【請求項２１】 前記前記浅い溝の絶縁領域を形成する
ステップには、 トレンチキャパシタの上部を第１の所定の深さまで除去
するステップと、 活性領域を取り囲むサブストレートの上部を第２の所定
の深さまで除去するステップと、 第１の所定の深さと少なくとも等しい厚さのサブストレ
ートに絶縁層を付着するステップと、 サブストレートを平坦にするステップと、 第２の所定の深さと少なくとも等しい厚さのＴＥＯＳ酸
化層を付着するステップと、 サブストレートを平坦にするステップとが含まれる請求
項１７に記載の方法。 - 【請求項２２】 前記ゲート電極を形成するステップに
は、 サブストレートの上部にゲート絶縁層を付着するステッ
プと、 ゲート絶縁層の上部にゲート電極のポリシリコン層を付
着するステップと、 ゲート電極をマスクするステップと、 ゲート絶縁層およびゲート電極のポリシリコン層のマス
クされていない部分を除去するステップとが含まれる請
求項１７に記載の方法。 - 【請求項２３】 前記ドレインのドーピングを打ち込む
ステップには、ゲート電極をマスクの第１の部分として
用い、浅い溝の絶縁領域をマスクの第２の部分として用
いて、ドレインのドーピングを自己整合するステップが
含まれる請求項１７に記載の方法。 - 【請求項２４】 前記ドレインコンタクトを形成するス
テップには、 サブストレートの上部の絶縁層に、ドレインの拡散層と
接するコンタクトホールをエッチングするステップと、 コンタクトホールの底部および側壁にポリシリコン層を
付着するステップと、 ドレインコンタクトを形成するようにタングステンをコ
ンタクトホールに充填するステップとが含まれる請求項
１７に記載の方法。
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