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Die
vorliegende Erfindung betrifft ein Layout für eine DRAM-(dynamischer Direktzugriffsspeicher)-Einheitszelle.
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Eine
DRAM-Einheitszelle besteht aus einem Speicherkondensator und einem
Feldeffekttransistor (FET) mit isolierter Gateelektrode. Der Hauptleitweg des
FET ist zwischen einer Elektrode des Speicherkondensators und einer
Bitleitung gekoppelt. Eine Wortleitung ist an eine Steuerelektrode
des FET gekoppelt. Bei einigen Einheitszellen nach dem Stand der
Technik wird der Speicherkondensator zumindest teilweise in einer
Grabenstruktur auf einem Halbleitersubstrat hergestellt, was eine
vergrößerte Kondensatorplattenfläche gestattet,
ohne zusätzliche Substratoberfläche zu erfordern.
Der FET wird dann in einer planaren Orientierung (d.h. horizontal)
auf der Oberfläche
des Substrats hergestellt. Eine aus einem Diffundierungsbereich
bestehende Sourceelektrode des FET ist an eine Platte des Grabenkondensators
gekoppelt; eine aus einem anderen Diffundierungsbereich bestehende
Drainelektrode ist an die Bitleitung gekoppelt und eine über dem
aktiven Bereich zwischen dem Source- und Draindiffundierungsbereich
liegende Gateelektrode ist an die Wortleitung gekoppelt.
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Um
die Größe der Substratoberfläche zu verringern,
die für
eine Einheitszelle erforderlich ist, haben einige Einheitszellen
nach dem Stand der Technik einige Komponenten vertikal innerhalb
des Substrats umorientiert. In dem am 25. Mai 1993 an Dhong et al.
erteilten US-Patent
5,214,603 ist die Wortleitung vertikal orientiert, anstatt planar
zu sein, und der FET ist den Grabenkondensator teilweise überlappend
hergestellt. In dem am 25. September 1990 an Shinichi erteilten
US- Patent 4,959,698
zeigt eine dargestellte Ausführungsform
(15) den FET vertikal an einer Seitenwand
des Grabens hergestellt, der den Kondensator enthält, wobei
die Wortleitung vertikal orientiert und innerhalb des Grabens über dem FET-Kanal
an der vertikalen Seitenwand des Grabens plaziert ist. Bei einer
weiteren Ausführungsform (14) weist der FET ein Draingebiet an einer
Seitenwand des Grabens auf, der den Kondensator enthält, und
ein Sourcegebiet auf der Oberfläche
des Substrats neben der Lippe des Grabens, wobei die Wortleitung
einen L-förmigen
Querschnitt aufweist und über
die Lippe des Grabens auf dem zwischen dem vertikalen Draingebiet
und dem planaren Sourcegebiet ausgebildeten Kanal plaziert ist.
In dem am 9. Mai 1989 an Malhi erteilten US-Patent 4,829,017 ist
der Hauptleitweg (Source-Kanal-Drain) des FET vertikal auf dem Grabenkondensator
hergestellt. Die Wortleitung enthält einen Ansatz, der in der
horizontalen Mitte der FET-Struktur plaziert ist und der eine zentrale
Gateelektrode für
einen den Hauptleitweg des FET ausbildenden ringförmigen Kanal
bildet, ihn vertikal umgebend. Diese Einheitszellenanordnungen erfordern
alle verringerte Substratoberfläche,
erfordern aber substantiell komplexere Herstellungstechniken, wodurch
Ausbeute gesenkt und Kosten erhöht
werden.
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Die
Einheitszellen in einem Halbleiterspeicherchip sind in einem Array
angeordnet, das aus einer vorbestimmten Anzahl von Zeilen von Einheitszellen
besteht, wobei die Wortleitungen jeder Einheitszelle in einer Zeile
gemeinsam an einen Ausgangsanschluß einer separaten Adressierschaltungsanordnung
auf dem Halbleiterspeicherchip gekoppelt sind. Jede Zeile weist
die gleiche vorbestimmte Anzahl von Einheitszellen in ihr auf. Die
Einheitszellen in den Zeilen sind weiter in Spalten angeordnet,
wobei die Bitleitungen jeder Einheitszelle in einer Spalte gemeinsam
an eine externe Schaltungsanordnung gekoppelt sind, um Informationen
aus den Einheitszellen zu lesen oder Informationen in die Einheitszellen
zu schreiben.
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Bei
einigen Speicherarrays nach dem Stand der Technik sind die Einheitszellen
in einer gefalteten Bitleitungsanordnung ausgelegt, bei der jede
Einheitszelle eine Fläche
nicht nur für
die an die Gateelektrode des FET gekoppelte aktive Wortleitung benötigt, sondern
auch für
eine zusätzliche
vorbeilaufende Wortleitung, die an die Wortleitungen von Einheitszellen
in benachbarten Zeilen gekoppelt ist. Da die für die Herstellung von Einheitszellen
erforderliche Fläche
verringert ist, wird die Teilung der beiden Wortleitungen eine begrenzende
Einschränkung
für die
Größe der Einheitszelle.
Um diese Einschränkung
zu überwinden,
wurden einige Einheitszellen (wie oben erörtert) mit vertikal orientierten
aktiven und vorbeilaufenden Wortleitungen und/oder FETs hergestellt.
Wenngleich dies zu einer gewissen Schrumpfung bei den Einheitszellenabmessungen führte, sind
die Herstellungstechniken viel komplizierter als für das Herstellen
planarer Wortleitungen und FETs. Dies wiederum führte zu geringeren Ausbeuten
und höheren
Preisen für
Halbleiterspeicherchips, die solche Einheitszellen verwenden.
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Ein
anderer Ansatz zu Erhöhung
der Dichte besteht darin, ein SOI-Substrat zu verwenden. In
EP 0317 934 A1 wird
eine DRAM-Zelle offenbart, bei der der Transistor auf dem Graben
angeordnet ist. Der Graben ist im unteren Teil des SOI-Substrats
(unter der Isolationsschicht des SOI) ausgebildet, und der Transistor
ist im oberen Teil (über
der Isolationsschicht) ausgebildet.
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Aus
EP 0265616 ist eine DRAM-Zelle
mit einem Grabenkondensator offenbart, bei der die vergrabene Kontaktbrücke, die
die Kondensatorelektrode mit dem Source-/Draingebiet des Kondensators verbindet,
gebildet wird durch Ausdiffundierung von Dotierstoffen aus zwei
dotierten Polysiliziumschichten innerhalb des Grabens.
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Aus
EP 0283964 ist eine DRAM-Zelle
bekannt, bei der die Gateelektrode des Transistors den Graben des
Grabenkondensators überlappt.
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Um
die projizierte Nachfrage nach Halbleiterspeicherchips mit hoher
Dichte zufriedenzustellen, ist es erforderlich, daß Einheitszellen
neu ausgelegt werden, damit sie auf dem Halbleitersubstrat weniger Fläche einnehmen.
Es ist jedoch wichtig, daß die Herstellungstechnik
für solche
neuausgelegten Einheitszellen nicht zu komplex ist, so daß die Ausbeute so
hoch wie möglich
aufrechterhalten wird und dadurch die Kosten eines derartigen Halbleiterchips
minimiert werden. Es ist auch wichtig, daß die Leistung von solchen
neuausgelegten Einheitszellen nicht beeinträchtigt wird.
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Eine
Einheit, die über
das Verfahren von Anspruch 1 hergestellt werden kann, nimmt eine
kleinere Substratfläche
ein als Einheitszellen nach dem Stand der Technik, da die Wortleitung
den Grabenkondensator überlappt.
Bei der Einheitszelle, die über
das Verfahren von Anspruch 1 hergestellt werden kann, ist die begrenzende
Einschränkung
bei der Speicherdichte die Grabenteilung. Weil die Wortleitung den
Grabenkondensator überlappt,
ist der FET-Übergangsbereich
kleiner. Dies führt
zu einem geringeren Leckstrom durch den Übergang, wodurch die Leistung
einer derartigen Einheitszelle ge genüber Einheitszellen nach dem
Stand der Technik erhöht
wird. Weil sowohl die Wortleitung als auch der FET in einer planaren
Orientierung hergestellt werden, ist auch die Herstellungstechnik
für eine
derartige Einheitszelle relativ einfacher als vertikal orientierte
Einheitszellenanordnungen. Somit sind die Ausbeuten höher und
die Kosten entsprechend niedriger.
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In
der Zeichnung zeigen:
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1 eine
Draufsicht auf eine über
das Verfahren von Anspruch 1 hergestellte Einheitszelle;
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2 eine
Querschnittsansicht der Einheitszelle, deren Draufsicht in 1 dargestellt
ist;
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3 eine
Draufsicht eines nichtbeanspruchten Arrays von Einheitszellen, wie
in 1 und 2 dargestellt;
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4 bis 9 Querschnittsansichten
von progressiven Herstellungsstadien einer Einheitszelle wie in 1 und 2 dargestellt;
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10 eine
Querschnittsansicht einer Einheitszelle, die keinen Teil der vorliegenden
Erfindung bildet; und
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11 und 12 Querschnittsansichten von
Herstellungsstadien einer Einheitszelle wie in 10 dargestellt.
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Die
unten beschriebenen Figuren sind nicht notwendigerweise maßstabsgetreu,
sondern sind schematisch, um die Elemente der über das Verfahren von Anspruch
1 hergestellten Einheitszelle am deutlichsten zu veranschaulichen.
Sofern nicht spezifisch anders angegeben, sind die unten angegebenen
Messungen nur veranschaulichend und sind für die Herstellung oder die
Funktionsweise der Einheitszelle nicht kritisch. Zudem offenbart
die dargestellte Ausführungsform
des unten beschriebenen Herstellungsprozesses einen beispielhaften
Halbleitersubstrattyp und beispielhafte Dotiertypen und – konzentrationen.
Der Fachmann versteht, daß andere
Halbleitersubstrattypen und Dotiertypen und – konzentrationen verwendet
werden können.
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1 ist
eine Draufsicht und 2 ist eine Querschnittsansicht
einer über
das Verfahren von Anspuch 1 hergestellten Einheitszelle 20,
wobei 2 einen Querschnitt 2-2 der Draufsicht von 1 darstellt.
Entsprechende Elemente in 1 und 2 sind
mit der gleichen Bezugszahl bezeichnet. In 1 und 2 ist
die Einheitszelle 20 auf einem Substrat 10 vom
P-Typ hergestellt. In 1 ist die Peripherie einer Einheitszelle 20 durch
einen gestrichelten Kasten angedeutet. Dieser Kasten gibt nur die
relative Peripherie der Einheitszelle 20 an und zeigt nicht
die Grenzen irgendwelcher Bereiche auf dem Substrat 10.
Ein Speicherkondensator 22 ist in einer Grabenstruktur
ausgebildet. Der Graben ist grob rautenförmig in der Draufsicht und
ist in Form eines Sechsecks in der bevorzugten Ausführungsform. Der
Speicherkondensator enthält
eine Signalelektrode 24, die gemäß dem Verfahren von Anspruch
1 aus einem eigenleitenden Polysiliziumbereich vor einem thermischen
Ausdiffundierungsschritt zum Ausbilden einer vergrabenen Kontaktbrücke 28 besteht
und die an eine Platte des Kondensators 22 gekoppelt ist. Diese
Platte des Kondensators 22 wird durch einen ersten Polysiliziumbereich 23 vom
N-Typ gebildet, der gemäß dem Verfahren
von Anspruch 1 aus stark dotiertem Polysilizium vor dem thermischen
Ausdiffundierungsschritt besteht, und durch einen zweiten Polysiliziumbereich 25 vom
N-Typ, der gemäß dem Verfahren
von Anspruch 1 aus schwach dotiertem Polysilizium vor dem thermischen
Ausdiffundierungsschritt besteht.
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Die
andere Platte des Kondensators wird durch einen den unteren Polysiliziumbereich 23 umgebenden
Diffundierungsbereich 21 vom N-Typ gebildet, wie durch
die gestrichelten Linien in 2 gezeigt.
Wie aus 2 ersichtlich kommen die Diffundierungsbereiche 21 vom
N-Typ von allen
Gräben
zusammen und bilden die gemeinsame Elektrode für alle Speicherkondensatoren 22 und 22'. Diese gemeinsame
Elektrode für
alle Speicherkondensatoren ist an eine Quelle eines Referenzpotentials
(nicht gezeigt) gekoppelt. Das Dielektrikum für den Grabenkondensator 22 wird
durch eine dünne
Isolierschicht 27 auf der Wand des Grabens 22 um
den ersten Polysiliziumbereich 23 herum und einen dickeren
Oxidkragen 29 an der Wand des Grabens 22 um den zweiten
Polysiliziumbereich 25 herum ausgebildet. Der Diffundierungsbereich 21 vom
N-Typ bildet eine P-Mulde 31 um den Grabenkondensator 22 herum, innerhalb
dessen der Einheitszellen-FET ausgebildet wird.
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Ein
planarer FET 26 wird auf der Oberfläche des Substrats 10 ausgebildet.
Eine durch einen Diffundierungsbereich vom N-Typ ausgebildete vergrabene
Kontaktbrücke 28 bildet
die Sourceelektrode des FET 26 und ist an die Signalelektrode 24 des Speicherkondensators 22 gekoppelt.
Ein weiterer Diffisionsbereich 30 vom N-Typ bildet die
Drainelektrode des FET 26. Eine Isolierschicht 34 bildet
den Gateisolator des FET 26, und eine Gateelektrode 36 wird
von dem Abschnitt der Polysiliziumwortleitung, in 1 als
eine gestrichelte Linie 36 dargestellt, auf der Isolierschicht 34 ausgebildet.
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Eine
Nitridisolierschicht 40 ist auf dem Speicherkondensator 22 und
der Gateelektrode 36 ausgebildet, und eine dickere Oxidschicht 46 ist
darüber ausgebildet.
Ein Drainkontaktbereich 42 ist auf dem Draindiffusionsbereich 30 ausgebildet.
Eine Polysiliziumkontaktschicht 43 ist über dem Draindiffusionsbereich 30 und
ein Wolframkontakt 44 auf der Polysiliziumkontaktschicht 43 ausgebildet.
Ein in 1 als gestrichelte Linie und in 2 schraffiert
dargestellter Metallkontakt 48, als Teil der ersten Metallisierungsschicht
ausgebildet, verbindet die Bitleitungskontakte (43, 44)
in den Einheitszellen, die eine Spalte zu der externen Lese-/Schreibschaltungsanordnung
bilden.
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Um
das Ausmaß der
vergrabenen Kontaktbrücke 28 und
des Draindiffusionsbereichs 30 zu definieren ist über allen
Bereichen der Einheitszelle 20 außer einem aktiven Bereich,
in der Draufsicht von 1 als ein schraffierter Bereich
AA angedeutet, ein STI-(shallow trench isolation – flache
Grabenisolation)-Oxidbereich 50 ausgebildet. Die STI liegt über einem
Abschnitt des Grabenkondensators und ist durch eine Isolierschicht 52 von
dem Grabenkondensator isoliert.
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Wie
man aus 2 erkennen kann, überlappen
die Isolierschicht 34 und die Gateelektrode 36 den
Grabenkondensator 22. Durch diese Anordnung kann die Wortleitung 36 die
erforderliche Querschnittsfläche
aufweisen, gestattet aber eine Reduzierung des Flächeninhalts
des Substrats 10, der von der Einheitszelle 20 benötigt wird.
Die vergrabene Kontaktbrücke 28 bildet
einen Übergang
mit kleinerer Fläche,
was zu einem reduzierten Üebrgangsleckstrom
führt.
Dadurch wird der Ladungsverlust von dem Speicherkondensator 22 verringert
und die Leistung der Einheitszelle durch das Verlängern der
von der Einheitszelle erforderlichen Auffrischperiode verbessert.
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Wenn
bei Betrieb die Wortleitung 36 aktiviert ist, wird der
FET 26 leitend, wodurch die Signalelektrode 24 des
Speicherkondensators 22 an die Bitleitung 48 gekoppelt
wird. Eine weitere Schaltungsanordnung in dem Halbleiterspeicherchip
kann dann entweder dem Speicherkondensator 22 (in einer Schreiboperation)
Ladung liefern oder die Ladung, die zuvor in dem Speicherkondensator 22 gespeichert
wurde, (in einer Leseoperation) lesen. Eine derartige Operation
ist wohlbekannt.
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3 ist
eine Draufsicht auf eine nicht beanspruchte Anordnung eines Abschnitts
eines Arrays von Einheitszellen, wie in 1 und 2 dargestellt. 3 ist
eine Ausschnittsdarstellung des Arrays, die die Art und Weise veranschaulicht,
wie die Wortleitungen 36 und Bitleitungen 48 jeweilige
Einheitszellen in dem Array und einander überlappen. Elemente, die jenen
in 1 und 2 entsprechen, sind mit den
gleichen Bezugszahlen bezeichnet und werden unten nicht ausführlich beschrieben.
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In
der linken oberen Ecke von 3 ist eine Einheitszelle 20 auf ähnliche
Weise wie in 1 dargestellt. Eine weitere
Einheitszelle liegt unmittelbar rechts davon. Diese Einheitszelle
zeigt eine weggeschnittene Wortleitung (WL) 36, die teilweise über dem Übergangsbereich
zwischen den Diffundierungen der Sourceelektrode 28 und
der Drainelektrode 30 dieses FET der Einheitszelle liegt.
Es ist auch zu sehen, daß die
Wortleitung 36 den Grabenkondensator 22 dieser
Einheitszelle teilweise überlappt.
Die Wortleitung 36 liegt auf der nicht gezeigten Gateisolierschicht.
Diese Einheitszelle zeigt auch ihren Drainkontaktbereich 42.
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Die
nächste
Einheitszelle rechts davon zeigt, daß ihre Wortleitung 36 vollständig über dem
FET dieser Einheitszelle liegt, und zeigt eine weggeschnittene Bitleitung
(BL) 48, die teilweise über
dem Drainelektrodenkontaktbereich 42 dieser Einheitszelle
liegt. Die Bitleitung 48 kontaktiert das Draingebiet 30 elektrisch
durch einen Wolframkontakt 44 und eine Polysiliziumkontaktschicht 43,
wie in 2 dargestellt und oben beschrieben. Die Einheitszellen,
für die
eine einzelne Bitleitung mit der Drainelektrode ihres FET verbunden
ist, werden im Speicherarray als eine Spalte bezeichnet.
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Die
nächst
niedrigere Zeile aus Einheitszellen 20 ist kongruent zu
den Einheitszellen der obersten Zeile angeordnet, ist aber um 180° gedreht.
Dies wird ersichtlich durch einen Vergleich der am weitesten links
liegenden Einheitszelle 20 in der obersten Zeile mit der
in der zweiten Zeile (unmittelbar unter ihr), bei der sich der Speicherkondensator 22 rechts, der
Sourcediffundierungsbereich 28 links von dem Speicherkondensator 22 befindet
und der Draindiffundierungsbereich 30 und der Kontaktbereich 42 sich
links von dem Sourcediffundierungsbereich 28 befinden.
Diese mittlere Zeile von Einheitszellen bildet eine zweite Spalte
von Einheitszellen, und die unterste Zeile bildet eine dritte Spalte.
Es gibt andere Spalten (nicht dargestellt), die physisch über und
unter jenen in 3 dargestellten angeordnet sind.
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Jede
Wortleitung (WL) ist auf den jeweiligen FETs entsprechender Einheitszellen
in den Spalten angeordnet, wie in 3 dargestellt.
Die Einheitszellen, für
die eine einzelne Wortleitung die Gateelektrode für ihren
FET bildet, sind in dem Speicherarray als eine Zeile bezeichnet.
Es gibt andere Zeilen (nicht dargestellt), die physisch rechts und
links von den in 3 dargestellten angeordnet sind.
Die übrigen Einheitszellen
in dem dargestellten Abschnitt dieses Speicherarrays zeigen, daß die Wortleitungen
(WL) unter den Bitleitungen (BL) angeordnet sind, und zeigen in
der rechten unteren Ecke, wie ein vollständiges Speicherarray aussieht.
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Im
Betrieb aktiviert eine Speicheradressschaltungsanordnung auf dem
Halbleiterspeicherchip (nicht gezeigt) als Reaktion auf dem Chip
gelieferte externe Adressensignale auf bekannte Weise eine ausgewählte der
Wortleitungen (WL). Die FETs aller der an die aktivierte Wortleitung
gekoppelten Einheitszellen werden leitend, wodurch die Signalelektrode
der assoziierten Speicherkondensatoren an die assoziierten Bitleitungen
gekoppelt werden. Dann liefert entweder eine Schreibschaltungsanordnung auf
dem Chip (nicht gezeigt) entsprechende Ladungen für die an
die jeweiligen Bitleitungen gekoppelten Speicherkondensatoren als
Reaktion auf externe Datensignale, oder ebenfalls nicht gezeigte,
an die Bitleitungen gekoppelte Leseverstärker reagieren auf die zuvor
gespeicherte Ladung in dem Speicherkondensator, um auf bekannte
Weise Daten an eine externe Schaltungsanordnung zu liefern.
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Aus 3 geht
hervor, daß die
begrenzende Einschränkung
bei dem Reduzieren der Größe eines Arrays
von dargestellten Einheitszellen der Abstand zwischen benachbarten
Grabenkondensatoren (als die Grabenteilung bezeichnet) ist und nicht
der Abstand zwischen benachbarten Bitleitungen oder Wortleitungen.
Es ist außerdem offensichtlich,
daß es möglich ist,
die Gräben
noch näher
aneinander anzuordnen, insbesondere von Zeile zu Zeile, wenn die Gräben im wesentlichen
rautenförmig
oder in Form eines Sechsecks ausgebildet werden.
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4 bis 9 zeigen
Querschnittsansichten des Substrats 10 bei aufeinanderfolgenden
Phasen während
der Herstellung einer Einheitszelle wie in 1 und 2 dargestellt.
Unter Bezugnahme auf 4 wird zuerst ein Graben 22 bis
zu einer Tiefe von etwa 7-8 Mikrometern in dem Substrat 10 auf
bekannte Weise geätzt.
Dann wird eine dünne
Schicht aus N-dotiertem Arsenglas (ASG) auf der exponierten Oberfläche des
Substrats 10 einschließlich
der Seitenwände
und des Bodens des Grabens 22 aufgebracht. Der Graben 22 wird
dann mit Fotolack gefüllt.
Der Fotolack wird bis auf eine Tiefe unmittelbar über der
beabsichtigten Tiefe des Bodens des isolierenden Kragens 29 geätzt, die
etwa 1-2 Mikrometer beträgt.
Das ASG, das auf der Oberfläche
des Substrats und auf dem oberen Abschnitt der Seitenwände des
Grabens 22 exponiert bleibt, wird dann weggeätzt. Dann
wird der am Boden des Grabens zurückbleibende Fotolack weggeätzt. Was übrig bleibt,
ist ein Graben 22 mit einer dünnen Schicht aus N-dotiertem
ASG am Boden und unteren Abschnitt der Seitenwände des Grabens 22,
der sich von unmittelbar über
der beabsichtigten Tiefe des Bodens des isolierenden Kragens 29 nach
unten erstreckt.
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Das
Substrat 10 wird dann einem Erwärmungszyklus unterzogen, um
die die gemeinsame Platte aller Grabenkondensatoren 22 bildende
Ausdiffundierung 21 vom N-Typ zu bilden. Etwaiges zurückbleibendes
ASG wird dann aus dem Graben 22 entfernt. Eine dünne Isolierschicht 27 wird
dann an den Seitenwänden
und dem Boden des Grabens 22 aufgebracht. Der Graben wird
dann mit stark N-dotiertem Polysilizium gefüllt, das den ersten Polysiliziumbereich 23 bildet.
Das stark N-dotierte Polysilizium wird bis zu einer Tiefe von etwa
1-2 Mikrometern innerhalb des Grabens geätzt, um die stark dotierte erste
Polysiliziumschicht 23 vom N-Typ auszubilden. Eine isolierende
Oxidschicht wird dann auf den exponierten Oberflächen des Substrats 10 (an
und über der
ersten Polysiliziumschicht 23) ausgebildet, die dann vertikal
gerichtet geätzt
wird, um das Oxid auf den horizontalen Oberflächen zu entfernen. Das verbleibende
Oxid bildet den isolierenden Kragen 29 an den Seitenwänden des
Grabens 22. Der zurückbleibende
offene Bereich in dem Graben wird dann mit schwach dotiertem Polysilizium
vom N-Typ gefüllt, was
die zweite Polysiliziumschicht 25 bildet. Die Querschnittsansicht
des Substrats in diesem Stadium in dem Herstellungsprozeß ist in 4 dargestellt.
An diesem Punkt ist der Grabenkondensator 22 vollständig ausgebildet,
wobei die gemeinsame Platte durch die Ausdiffundierung 21 vom
N-Typ, das Dielektrikum von der dünnen Isolierschicht 27 und
dem isolierenden Kragen 29 und die zweite Platte von der ersten
und zweiten Polysiliziumschicht 23, 25 gebildet
wird.
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Dann
wird eine Vertiefung bis zu einer Tiefe von etwa 150 Nanometern
(nm) sowohl in dem isolierenden Kragen 29 als auch dem
zweiten Polysiliziumbereich 25 geätzt. Diese Vertiefung wird
mit einer Polysiliziumschicht 24, die entweder vom N-Typ
oder eigenleitend ist, gefüllt,
wodurch die Signalelektrode des Grabenkondensators 22 gebildet
wird. Die Querschnittsansicht des Substrats 10 in diesem
Herstellungsstadium ist in 5 dargestellt.
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Eine
flache Vertiefung wird bis zu einer Tiefe von etwa 50 nm in die
Signalelektrodenpolysiliziumschicht 24 des Grabenkondensators 22 geätzt. Dann wird
eine tiefere Vertiefung für
die flache Grabenisolation 50 in das Substrat 10 um
den aktiven Bereich (AA von 1) herum
geätzt.
Die exponierte Oberfläche
des Substrats wird mit einer Oxidschicht 52 bedeckt. Das
Substrat wird dann planarisiert, wodurch eine Isolierschicht 52 auf
der Signalelektrode 24 des Grabenkondensators 22 und
dem flachen Isolationsgraben 50 zurückbleibt. Die Querschnittsansicht
des Substrats 10 in diesem Stadium der Herstellung ist
in 6 dargestellt.
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Eine
TEOS-Oxidschicht wird auf der exponierten Oberfläche des Substrats 10 aufgebracht, und
das Substrat wird dann planarisiert. Das Ergebnis ist die Füllung der
flachen Grabenisolation 50 mit TEOS-Oxid. Eine Schicht
aus Gateoxid 34 gefolgt von einer Schicht aus Gatepolysilizium,
das vom N- oder P-Typ sein kann, wird dann auf der Oberfläche des
Substrats aufgebracht. Diese werden dann maskiert und geätzt, um
die Gateisolierschicht 34 und die Gateelektrode 36 in
der Form von in 3 dargestellten Wortleitungen
(WL) 36 auszubilden. Dann wird unter Verwendung der Wortleitungen 36 als
einem Abschnitt der Maske und dem STI-Oxid 50 als dem anderen
Abschnitt und Vornehmen einer N-dotierten Implantierung 54 in
dem Drainkontaktbereich 42 ein selbstjustiertes Draingebiet
hergestellt. Die Querschnittsansicht des Substrats 10 in
diesem Stadium der Herstellung ist in 7 dargestellt.
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Das
Substrat wie in 7 dargestellt wird dann wärmebehandelt.
Die N-dotierte Drainimplantierung 54 diffundiert aus, um
die Drainelektrode 30 zu bilden, und der exponierte Abschnitt
der Grabenkondensator-22-Signalelektrode-24-Polysiliziumschicht
diffundiert aus, um die vergrabene Kontaktbrücke 28 zu bilden.
Die ver schiedenen Oxidschichten verhindern jede Ausdiffundierung
durch sie, so daß es
zu der einzigen Diffundierung in dem aktiven Bereich (AA in 1)
kommt, spezifisch dem Draingebiet 30 und der vergrabenen
Kontaktbrücke 28 durch
den exponierten Abschnitt der Signalelektrode 24 des Grabenkondensators 22.
Die vergrabene Kontaktbrücke 28 diffundiert
nach außen
zu der Oberfläche
des Substrats und bildet das Sourcegebiet des FET 26.
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Das
Ausmaß der
ausdiffundierten vergrabenen Kontaktbrücke 28 kann sowohl
durch die Temperatur der Wärmebehandlung
als auch die Dotierkonzentration der drei Polysiliziumbereiche (23, 25 und 24)
innerhalb des Grabenkondensators 22 gesteuert werden. Bei
einer bevorzugten Ausführungsform
ist der Polysiliziumbereich 23 stark dotiert, der Polysiliziumbereich 25 schwach
dotiert und der Polysiliziumbereich 24 ist eigenleitend.
Auf diese Weise diffundiert während
der Wärmebehandlung
der stark dotierte Polysiliziumbereich 23 durch den schwach
dotierten Polysiliziumbereich 25 und durch den eigenleitenden
Polysiliziumbereich 24 auf relativ langsame steuerbare
Weise in die umgebende P-Mulde aus. Die Querschnittsansicht des
Substrats 10 in diesem Stadium der Herstellung ist in 8 dargestellt.
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Eine
isolierende Nitridschicht 40 wird auf den exponierten Abschnitten
des Substrats 10 und eine dicke Oxidschicht 46 auf
der Nitridschicht 40 abgeschieden. Die dicke Oxidschicht 46 wird
dann planarisiert. Kontaktlöcher
werden ausgebildet, damit man Zugang zu den Drainkontaktbereichen 42 der
FETs erhält.
Die Kontaktlöcher
werden maskiert und durch die dicke Oxidschicht 46 geätzt. Dann
wird die Nitridschicht 40 gerichtet geätzt, wodurch der Drainkontaktbereich 42 exponiert
wird. Eine dünne
Polysiliziumschicht 43 wird auf dem Kontaktbereich 42 und
einem Abschnitt der Seitenwände
des Kontaktlochs aufgebracht. Dann wird ein Wolframkontakt 44 auf der
Polysiliziumkontaktschicht 43 abgeschieden. Weil die dünne Polysiliziumschicht 43 verwendet wird,
um den Drainkontaktbereich 42 direkt zu kontaktieren, ist
nur ein kleiner Kontaktbereich erforderlich, damit man den richtigen
elektrischen Kontakt erhält.
Die in 3 dargestellte Bitleitung (BL) 48 wird dann
als ein Abschnitt der ersten Metallisierungsschicht aufgebracht
und verbindet die Wolframkontakte 44 aller Einheitszellen 20 in
der Speicherspalte. Die Bitleitung 48 wird auf der dicken
Oxidschicht 46 abgeschieden, den Wolframkontakt 44 kontaktierend,
und kann aus Aluminium bestehen. Dies vervollständigt die Herstellung der in 1, 2 und 3 dargestellten
Einheitszelle.
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10 ist
eine Querschnittsansicht einer unbeanspruchten Einheitszelle. Elemente,
die den in 1 bis 10 dargestellten ähnlich sind,
sind mit der gleichen Bezugszahl bezeichnet und werden unten nicht
ausführlich
erörtert.
In 10 gibt es keine flache Grabenisolation (50 in 2).
Statt dessen wird die Polysiliziumsignalelektrodenschicht 24,
die ausdiffundiert wird, um die vergrabene Kontaktbrücke 28 zu
bilden, so hergestellt, daß sie
sich nur teilweise über
den Grabenkondensator 22 erstreckt. Der isolierende Kragen 29 erstreckt
sich ganz bis zur Oberfläche
des Substrats 10 an dem Ort, wo sich die STI in der in 2 dargestellten
Ausführungsform befand.
Außerdem
wird eine isolierende Oxidschicht 56 vollständig über die
Oberseite des Grabenkondensators 22 hinweg abgeschieden.
Die Funktionsweise der in 10 dargestellten
Einheitszelle ist die gleiche wie die für die in den 1 und 2 dargestellte
Einheitszelle, und ein Array von in 10 dargestellten
Einheitszellen ist auf die gleiche Weise wie in 3 dargestellt
angeordnet und arbeitet auf die gleiche Weise.
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Die
unbeanspruchte Herstellung der in 10 dargestellten
Einheitszelle unterscheidet sich geringfügig von der für die in 1 und 2 dargestellte
Einheitszelle. 11 und 12 zeigen
Herstellungsschritte, die von der in 4 bis 9 dargestellten
Reihe von Schritten verschieden sind. Die Herstellung einer Einheitszelle
wie in 10 dargestellt beginnt mit der
gleichen Reihe von Schritten, die zu einem Substrat wie in 4 dargestellt
führt. An
diesem Punkt differiert die Bearbeitung.
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Unter
Bezugnahme auf 11 wird eine Maske 58 für die Signalelektrode 24 auf
der Oberfläche
des Substrats 10 aufgebracht. Eine Vertiefung 60 wird
dann durch die Maske bis zu einer Tiefe von etwa 150 nm in den zweiten
Polysiliziumbereich 25 und isolierenden Kragen 29 geätzt. Die
Querschnittsansicht des Substrats 10 in diesem Stadium
der Herstellung ist in 11 dargestellt.
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Die
Maske 58 wird dann entfernt und die Vertiefung 60 mit
einem Polysilizium, das vom N-Typ oder eigenleitend ist, gefüllt, das
die Signalelektrode 24 des Grabenkondensators 22 bildet.
Dann wird eine weitere Vertiefung maskiert und bis zu einer Tiefe
von etwa 50 nm über
die Oberseite des neu aufgebrachten Polysiliziums und die exponierte
Oberseite des Grabenkondensators 22 geätzt. Eine isolierende Oxidschicht 56 wird
dann auf der exponierten Oberseite des Substrats 10 aufgebracht
und das Substrat wird planarisiert. Die Querschnittsansicht des
Substrats 10 in diesem Stadium der Herstellung ist in 12 dargestellt.
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Das
in 12 dargestellte Herstellungsstadium ähnelt grob
dem in 6 dargestellten. Das in 12 dargestellte
Substrat 10 ist bereit für das Auftragen des Gateoxids 34 und
des Gatepolysiliziums 36 und das Implantieren des Draingebiets 54 (siehe 7);
Wärmebehandlung
zum Ausbilden der vergrabenen Kontaktbrücke 28 und des Draingebiets 30 (siehe 8)
und das Auftragen der Nitridschicht 40, der Oxidschicht 46,
der Drainkontakte (43, 44) und Bitleitungen 48 (10).
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Die
oben beschriebene Ausführungsform veranschaulicht
eine DRAM-Einheitszelle, die über das
Verfahren von Anspruch 1 hergestellt werden kann. Ein Substrat vom
N-Typ kann verwendet
werden und es können
auch verschiedene Abmessungen, Dotiertypen und -konzentrationen
verwendet werden, um eine solche Einheitszelle auszubilden. Außerdem braucht
die Form des Grabenkondensators nicht sechseckig zu sein; es können andere
Formen verwendet werden. Ein Vorteil einer Einheitszelle, die über das
Verfahren von Anspruch 1 hergestellt werden kann, besteht darin,
daß die
Dichte eines Arrays von solchen Einheitszellen von der Teilung der Grabenkondensatoren
und nicht von der Teilung der Wortleitungen oder Bitleitungen begrenzt
wird.