KR100384326B1 - 고집적dram을위한유니트셀배치및전송게이트설계방법 - Google Patents

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Abstract

신호 전극을 갖는 트렌치 캐패시터, 비트 라인, 트렌치 캐패시터와 중첩된 평면 활성 워드 라인 및, 트렌치 캐패시터의 신호 전극과 비트 라인 사이에 접속된 주 도전성 경로와 활성 워드 라인에 의해 형성된 게이트 전극을 갖는 평면 FET를 포함하는 DRAM 유니트 셀이 개시되었다.

Description

고집적 DRAM을 위한 유니트 셀 배치 및 전송 게이트 설계방법
본 발명은 다이나믹 랜덤 액세스 메모리(DRAM) 유니트 셀을 위한 배치방법에 관한 것이다.
DRAM 유니트 셀은 저장 캐패시터 및 절연 게이트 전계 효과 트랜지스터(FET)로 구성된다. FET의 주 도전성 경로는 저장 캐패시터의 전극과 비트 라인 사이에 연결된다. 워드 라인은 FET의 제어 전극에 연결된다. 어떤 종래 기술의 유니트 셀에 있어서, 저장 캐패시터는 반도체 기판상의 트렌치 구조에서 적어도 부분적으로 제조됨으로써, 추가적인 기판 표면 면적을 요구하지 않고 캐패시터 플레이트 면적(plate area)을 증가시킨다. FET는 기판의 표면상에 평면 방향(즉, 수평적으로)으로 제조된다. 확산 영역을 포함하는 FET의 소스전극은 트렌치 캐패시터의 하나의 플레이트와 연결되고; 다른 확산 영역을 포함하는 드레인 전극은 비트 라인과 연결되고; 소스와 드레인의 확산 영역 사이의 활성 영역위에 놓여 있는 게이트 전극은 워드 라인과 연결된다.
유니트 셀을 위하여 필요한 기판 표면적의 크기를 줄이기 위하여, 종래 기술에서의 유니트 셀은 기판내에 수직으로 어떤 구성 소자를 새로 배치시킨다. 동(Dhong) 등에 의한 1993년 5월 25일 공고된 미합중국 특허 제 5,214,603호에서,워드 라인은 수평대신 수직으로 배치되고, FET는 트렌치 캐패시터위에 부분적으로 중첩되어 제조된다. 시니치(Shinichi)에 의한 1990년 9월 25일 공고된 미합중국 특허 제 4,959,698호에서, 도시된 실시예(제 15도)는 FET가 캐패시터를 포함하는 트렌치의 한쪽 벽면상에 수직으로 제조되고, 워드 라인은 트렌치의 수직인 측벽면상의 FET 채널 위의 트렌치내에 수직 방향으로 배치되는 것을 도시한다. 다른 실시예(제 14도)에서 FET는 캐패시터를 포함하는 트렌치의 한쪽 측면상의 드레인 영역, 및 트렌치의 가장자리에 가까운 기판 표면상의 소스 영역을 가지며, 워드 라인은 L형 단면을 가지며 수직인 드레인 영역과 수평인 소스 영역 사이에 형성된 채널 위의 트렌치의 가장자리위에 배치된다. 말히(Malhi)에 의한 1989년 5월 9일 공고된 미합중국 특허 제 4,829,017호에서 FET의 주도전성 경로(소스-채널-드레인)는 트렌치 캐패시터 위에 수직으로 제조된다. 워드 라인은 FET 구조의 수평 중심에 위치하고 FET 구조를 수직으로 둘러싸고 있는 FET의 주도전성 경로를 형성하는 환형 채널에 대한 중앙 게이트 전극을 형성하는 스터드(stud)를 포함한다. 이들 유니트 셀 배치로 인해 기판 표면적은 줄어들지만, 실제로 더 복잡한 제조 기술, 수율 감소 및 비용 증가를 필요로 한다.
반도체 메모리 칩의 유니트 셀은, 소정수의 행으로 구성되는 어레이 내에 배열되고, 각 행내의 각 유닛셀의 워드라인은 반도체 메모리 칩상에 별도 어드레싱 회로의 출력 단자에 공통으로 연결되어 있다. 각 행은 어레이 내에서 동일한 소정수의 유니트 셀을 갖는다. 행에서의 유니트 셀은 열로 구성되고, 열내의 각 유니트 셀의 비트선은 유니트 셀로부터 정보를 판독하고 유니트 셀에 정보를 기록하기 위한 외부 회로에 공통으로 연결되어 있다.
종래 기술의 메모리 어레이에 있어서, 유니트 셀은 접혀진 비트 라인 어레이로 배치되고, 여기서 각 유니트 셀은 FET의 게이트 전극에 결합된 활성 워드 라인뿐만 아니라, 인접한 행의 유니트 셀의 워드 라인에 결합된 추가 통과 워드 라인을 위한 영역이 필요하다. 유니트 셀의 제조를 위하여 필요한 면적이 감소됨에 따라, 두 개의 워드 라인의 피치는 유니트 셀의 크기를 제한하는 제약이 된다. 이러한 제약을 극복하기 위하여, (상기 설명된) 유니트 셀은 수직으로 배치된 활성 및 통과 워드 라인 및/또는 FET를 사용하여 제조된다. 이것은 유니트 셀 치수에서 어느 정도 감소가 되지만, 제조 기술은 수평 워드 라인 및 FET를 제조하는 경우보다 더욱 복잡하게 된다. 이것은 또한 그러한 유니트 셀을 사용한 반도체 메모리 칩에 대하여 더 낮은 수율 및 높은 가격으로 나타난다.
고집적 반도체 메모리 칩에 대하여 계획된 요구를 만족하기 위하여, 유니트 셀은 반도체 기판 상에서 더 작은 면적을 차지하도록 재설계될 필요가 있다. 그러나, 그러한 재설계된 유니트 셀을 위한 제조 기술은 지나치게 복잡하지 않아야 하고, 수율은 가능한한 높아야 하고, 따라서, 그와 같은 반도체 칩의 비용을 최소화하는 것이 중요하다. 또한 그렇게 재설계된 유니트 셀의 성능에는 영향을 주지 않는 것이 중요하다.
본 발명에 따른 유니트 셀은 워드 라인이 트렌치 캐패시터에 중첩되기 때문에 종래 기술에서의 유니트 셀보다 더 작은 기판 면적을 차지한다. 본 발명에 따른 유니트 셀에서, 메모리 밀도의 제한된 한계요소는 트렌치 피치이다. 워드 라인이트렌치 캐패시터에 중첩되기 때문에, FET 접합 면적이 더 작다. 이것은 접합부를 흐르는 더 낮은 누설 전류로 나타나고, 종래 기술에 대하여 유니트 셀의 성능을 증가시킨다. 또한, 워드 라인과 FET 모두는 수평 배치로 제조되기 때문에, 그러한 유니트 셀을 위한 제조 기술은 수직으로 배치된 유니트 셀 어레이보다 상대적으로 더 간단하다. 따라서, 수율은 더 높고 그에 대응하여 가격은 낮아진다.
아래에 설명된 도면은, 치수를 결정할 필요는 없지만, 본 발명에 따른 유니트 셀의 도시된 실시예의 부재를 가장 분명하게 도시한 것이다. 추가로, 다른 특별한 지시사항이 없다면, 아래에 주어진 측정치는 도시목적만을 위한 것이고, 유니트 셀의 제조 및 동작에 대해 결정적인 것은 아니다. 게다가, 아래에 설명된 도시된 실시예는 예시적인 반도체 기판형 및 예시적인 도핑형 및 도핑 농도를 개시한다. 종래 기술에 숙련된 사람들은 다른 반도체 기판형 및 도핑형 및 농도가 사용될 수 있음을 이해할 것이다.
제 1도는 평면도이고, 제 2도는 본 발명에 따른 유니트 셀(20)의 단면도이고, 여기서 제 2도는 제 1도의 평면도의 단면(2-2)을 도시한다. 제 1도 및 2도의 대응하는 소자는 동일한 참조 번호에 의하여 지시된다. 제 1도 및 제 2도에서, 유니트 셀(20)은 P형 기판(10)상에서 제조된다. 제 1도에서, 유니트 셀(20)의 주변은 점선 박스로 지시된다. 이 박스는 유니트셀(20)의 관련된 주변만을 나타내고 기판(10)상의 어떤 영역의 경계를 나타내지는 않는다. 저장 캐패시터(22)는 트렌치 구조내에서 형성된다. 트렌치는 평면도에서 대충 다이아몬드 형태가 되고, 바람직한 실시예는 육각형 구조가 된다. 저장 캐패시터는 N형 또는 진성 폴리실리콘 영역으로 구성되는 신호전극(24)을 포함하고, 캐패시터(22)의 한쪽 플레이트에 결합되어 있다. 캐패시터(22)의 플레이트는 제 1 N형 폴리실리콘 영역(23) 및, N형 또는 진성 폴리실리콘이 될 수 있는 제 2 폴리실리콘 영역(25)으로 형성된다.
캐패시터의 다른 플레이트는 제 2 도에 점선으로 나타낸 바와 같은 하위 폴리실리콘 영역(23)을 둘러싸는 N형 확산 영역(21)으로 만들어진다. 제2도에서 볼 수 있는 바와 같이, 모든 트렌치로부터의 N형 확산 영역(21)은, 모든 저장 캐패시터(22)에 대한 공통 전극을 형성하기 위하여 모두 통합된다. 모든 저장 캐패시터에 대한 공통 전극은 기준 전위의 전원(도시되지 않음)에 연결된다. 트렌치 캐패시터(22)에 대한 유전체는 제 1 폴리실리콘 영역(23)을 둘러싸는 트렌치(22)의 벽면상에 얇은 절연층(27) 및, 제 2 폴리실리콘 영역(25)을 둘러싸는 트렌치(22)의 벽면 상에 두꺼운 산화 칼라(collar)(29)로 형성된다. N형 확산 영역(21)은 트렌치 캐패시터(22)를 둘러싸는 P 우물(31)을 형성하고, 그 내부에서 유니트 셀 FET가 형성된다.
평면 FET(26)는 기판(10)의 표면 위에 형성된다. N형 확산 영역에 의해 형성된 매립된 스트랩(28)은 FET(26)의 소스 전극을 형성하고, 저장 캐패시터(22)의 신호 전극(24)에 연결된다. 다른 N형 확산 영역(30)은 FET(26)의 드레인 전극을 형성한다. 절연층(34)은 FET(26)의 게이트 절연체를 형성하고, 게이트 전극(36)은 제 1도에서 점선(36)으로 나타낸 절연층(34)의 위인 폴리실리콘 워드 라인 부분에 의해 형성된다.
질화물 절연층(40)은 저장 캐패시터(22) 및 게이트 전극(36)위에 형성되고,두꺼운 산화층(46)이 그 위에 형성된다. 드레인 접속 영역(42)은 드레인 확산 영역(30)위에 형성된다. 폴리실리콘 접속층(43)은 드레인 확산 영역(30)위에 형성되고 텅스텐 접속부(44)는 폴리실리콘 접속층(43) 위에 형성된다. 제 1도에서 점선으로 도시되고 제 2도에서 교차된 빗금으로 나타낸 제1 금속층의 일부분으로 형성된 금속 접속부(48)은 외부의 판독/기록 회로에 열을 형성하는 유니트 셀의 비트 라인 접속(43, 44)을 연결한다.
매립된 스트랩(28) 및 드레인 확산 영역(30)의 확장을 정의하기 위하여, 얕은 트렌치 격리(STI) 산화 영역(50)이 제1도의 평면도에서 교차 빗금 영역 AA로 나타낸 활성 영역을 제외한 유니트 셀(20)의 전체 영역에 대하여 형성된다. STI는 트렌치 캐패시터의 일부분을 덮고, 절연층(52)에 의해 트렌치 캐패시터로부터 격리된다.
제 2도로부터 살펴볼 수 있는 바와 같이, 절연층(34) 및 게이트 전극(36)은 트렌치 캐패시터(22)에 중첩된다. 이러한 배치는 워드 라인(38)이 필요한 단면적을 갖도록 허용하고, 유니트 셀(20)에 의해 요구되는 기판(10)의 표면적을 감소시킨다. 매립된 스트랩(28)은 접합 누설을 감소시키는 작은 면적의 접합을 형성한다. 이것은 저장 캐패시터(22)로부터 충전 손실을 감소시키고, 유니트 셀에 의하여 요구되는 리프레쉬 주기를 길게 함으로써 유니트 셀의 성능을 개선한다.
동작하는 동안, 워드 라인(36)이 활성화되면, FET(26)는 도전되고, 저장 캐패시터(22)의 신호 전극(24)은 비트 라인(48)과 결합한다. 반도체 메모리 칩의 다른 회로는 (기록 동작동안) 저장 캐패시터(22)에 전하를 공급하거나, 또는 (판독동작 동안) 저장 캐패시터(22)에 이미 저장되어 있는 전하를 검출할 수 있다. 이러한 동작들은 기지의 사실이다.
제 3도는 제 1도 및 제 2도에 도시된 바와 같은 유니트 셀 어레이의 일부분에 대한 바람직한 어레이의 평면도이다. 제 3도는 워드 라인(36)과 비트 라인(48)이 각각 어레이의 개별적인 유니트 셀에 중첩되는 방법을 도시하는 어레이의 단면도이다. 제 1도 및 2도에서 워드 라인 및 비트 라인에 대응하는 소자는 동일한 참조번호로 나타내었으므로, 자세한 것은 아래에서 설명되지 않았다.
제 3도의 좌측 상단에 있어서, 유니트 셀(20)은 제 1도에서와 비슷한 방법으로 도시된다. 다른 유니트 셀은 바로 오른쪽에 위치한다. 이러한 유니트 셀은 유니트 셀의 FET의 소스(28) 및 드레인(30) 확산 영역 사이의 접합 영역위에 부분적으로 중첩되는 절단면 워드 라인(WL)을 도시한다. 또한 워드 라인(36)이 유니트 셀의 트렌치 캐패시터(22)에 부분적으로 중첩되도록 보여질 수 있다. 워드 라인(36)은 게이트 절연층(도시되지 않음) 위에 놓인다. 이러한 유니트 셀은 또한 그의 드레인 접속 영역(42)을 도시한다.
우측의 다음 유니트 셀은 유니트 셀의 FET를 완전히 덮는 워드 라인(36)을 도시하고, 이러한 유니트 셀의 드레인 전극 접속 영역(42)을 부분적으로 덮는 절단된 비트 라인(BL)을 도시한다. 비트 라인(48)은 제 2도에 도시되고 상기 설명된 바와 같이, 텅스텐 접속(44) 및 폴리실리콘 접속층(43)을 통하여 드레인 영역(30)과 전기적으로 접속된다. 단일 비트 라인을 FET의 드레인 전극에 연결하기 위한 유니트 셀은 메모리 어레이의 열로 된다.
유니트 셀(20)의 바로 아래쪽 행은 맨 꼭대기 행의 유니트 셀에 일치하도록 어레이되었으나 180˚회전하였다. 이것은 최상위 행에서 가장 좌측의 유니트 셀(20)과 제 2 열(가장 좌측 유니트셀의 바로 아래의 열)의 유니트 셀을 비교함으로써 확인할 수 있으며, 여기서 저장 캐패시터(22)는 우측에 있고, 소스 확산 영역(28)은 저장 캐패시터(22)의 좌측에 존재하며, 드레인 확산 영역(30) 및 접속 영역(42)은 소스 확산 영역(28)의 좌측에 있다. 이러한 유니트 셀의 중간 행은 유니트 셀의 제 2 열을 형성하고, 맨 아래의 행은 제 3 열을 형성한다. 제 3도에 도시된 열의 위 및 아래에 물리적으로 배열된 다른 열(도시되지는 않음)이 존재한다.
제 3도에 도시된 바와 같이, 각 워드 라인(WL)은 열에서의 대응하는 유니트 셀의 각각의 FET 위에 배열된다. 단일 워드 라인이 FET의 게이트 전극을 형성하는 유니트 셀은, 메모리 어레이에서의 행을 형성한다. 제 3도에 도시된 행의 우측 및 좌측에 물리적으로 배열된 다른 행(도시되지 않음)이 있다. 이러한 메모리 어레이의 도시된 부분의 나머지 유니트 셀은 워드 라인(WL)이 비트 라인(BL) 아래에 배치되는 것을 나타내고, 아래쪽에서 우측 모서리 부분은 완전한 메모리 어레이를 도시한다.
동작에 있어서, 기지의 방법으로 칩에 공급된 외부 어드레스 신호에 응답하여 반도체 메모리 칩상의 메모리 어드레스 회로(도시되지 않음)는 워드 라인(WL) 중 선택된 하나를 활성화한다. 활성화된 워드 라인에 결합된 유니즈 셀의 모든 FET는 도통되고, 관련된 저장 캐패시터의 신호 전극을 관련된 비트 라인에 결합한다. 이때, 칩상의 기록 회로(도시되지 않음)는 외부 데이터 신호에 응답하여 적절한 양의 전하를 각 비트 라인에 결합된 저장 캐패시터에 공급하거나, 또는 비트 라인에 결합된 센스앰프(도시되지 않음)는 저장 캐패시터에 미리 저장된 전하에 응답하여 기지의 방법으로 외부 회로에 데이터를 공급한다.
제 3도로부터 도시된 유니트 셀의 어레이의 크기를 감소시키는 것은 인접한 트렌치 캐패시터 사이의 거리(트렌치 피치로 정의)에 의해 제한되며, 인접한 비트 라인 또는 워드 라인 사이의 거리에는 제약을 받지 않는 것이 분명하다. 또한 트렌치는 실제로 다이아몬드형, 또는 도시된 바람직한 실시예와 같이 육각형 모양으로 형성함으로써, 트렌치의 어레이를 서로(특히, 행에서 행까지) 보다 근접시켜 배치하는 것이 가능하다.
제 4도 내지 9도는 제 1도 및 2도에 도시된 바와 같이 유니트 셀을 제조할 때의 기판(10)의 단면을 연속적인 페이스로 도시한다. 제 4도를 참조하면, 먼저 트렌치(22)는 기지의 방법으로 기판(10)에서 약 7-8미크론 깊이로 에칭된다. N 도핑된 비소 유리(ASG)의 얇은 층은 트렌치(22)의 벽면 및 바닥을 포함하는 기판의 노출된 표면에 부착된다. 트렌치(22)는 포토레지스트로 채워진다. 포토레지스트는 약 1-2 미크론인 절연 칼라(29)의 바닥의 예정된 깊이를 조금 상회하는 깊이로 에칭되어 나간다. 그다음에 기판 표면 및 트렌치(22)의 측벽면의 상위 부분 상에 노광되어 남아 있는 ASG가 에칭된다. 그리고 나서, 트렌치 저부에 남아 있는 포토레지스트가 에칭된다. 남아 있는 것은, 트렌치(22)의 측벽면의 바닥 및 하위 부분상의 N 도핑된 ASG의 얇은 층이며, 절연 칼라(29) 바닥의 예정된 깊이를 조금 상회하는 깊이로부터 아래쪽으로 확장된다.
기판(10)은 모든 트렌치 캐패시터(22)의 공통 플레이트를 형성하는 외부로의 N형 확산(21)을 형성하도록 열역학 사이클에 놓인다. 임의의 남아 있는 ASG는 트렌치(22)로부터 제거된다. 얇은 절연층(27)은 트렌치(22)의 측벽면 및 바닥에 부착된다. 트렌치는 제 1 폴리실리콘 영역(23)을 형성할 N도핑된 폴리실리콘으로 채워진다. N도핑된 폴리실리콘은 N형 제 1 폴리실리콘층(23)을 형성하기 위하여 트렌치내에 약 1-2 미크론 길이로 에칭된다. 절연 산화층은 (제 1 폴리실리콘층(23)위 및 상부에) 기판(10)의 노출된 표면상에 형성되고, 그것은 수평 표면상의 산화물을 제거하기 위하여 수직으로 에칭된다. 산화 잔여물은 트렌치(22)의 측벽면에 절연성 칼라(29)를 형성한다. 트렌치에서 잔여 개방 영역은 제 2 폴리실리콘층(25)을 형성할 N형 또는 진성 폴리실리콘으로 채워진다. 이 제조 단계에서의 기판 단면도가 제 4도에 도시되어 있다. 이 시점에서, 트렌치 캐패시터(22)는 완전히 형성되고, 공통 플레이트는 외측으로의 N형 확산부(21)에 의해 형성되고, 유전체는 얇은 절연층(27) 및 절연 칼라(29)로 만들어지며, 제2 플레이트는 제 1(23) 및 제 2(25) 폴리실리콘층으로 형성된다.
리세스는 절연 칼라(29) 및 제 2 폴리실리콘 영역(25)에서 약 150나노미터 깊이로 에칭된다. 이러한 리세스는 트렌치 캐패시터(22)의 신호 전극을 형성하는 N형 또는 진성 폴리실리콘층(24)으로 채워진다. 이러한 제조 단계에서의 기판(10)의 단면도가 제 5도에 도시되어 있다.
트렌치 캐패시터(22)의 신호 전극을 형성하는 폴리실리콘층(24)에 약 50나노미터 깊이로 얕은 리세스를 에칭한다. 얕은 트렌치 절연부(50)를 위한 더 깊은 리세스는 활성 영역(제 1도의 AA)을 둘러싸는 기판(10)에 에칭된다. 기판의 노출된 표면을 산화층(52)으로 덮인다. 기판은 트렌치 캐패시터(22)의 신호 전극(24) 및 얕은 절연 트렌치(50) 위에 절연층(52)을 남겨 평평하게 된다. 이 제조 단계에서의 기판(10)의 단면도가 제 6도가 도시되어 있다.
TEOS 산화층은 기판(10)의 노출된 표면에 공급되고, 기판은 평탄화 된다. 그 결과, 얕은 트렌치 절연부(50)가 TEOS 산화물로 채워지는 것이다. 다음에, N형 또는 P형이 될 수 있는 게이트 폴리실리콘층 다음에 게이트 산화물(34)의 층이 기판의 표면에 공급된다. 이들은 마스크되고 에칭되어, 제 3도에 도시된 워드 라인(WL)(36)의 형태로 게이트 절연층(34) 및 게이트 전극(36)을 형성한다. 자기-정렬된(self-aligned) 드레인 영역은 마스크의 일부분으로서 워드 라인(36), 다른 부분으로서 STI 산화물(50)을 사용하여 제조하고, 드레인 접속 영역(42)에 N도핑된 주입영역(54)을 만든다. 이 제조공정 단계에서의 기판(10)의 단면도가 제 7도에 도시되어 있다.
제 7도에 도시된 바와 같이 기판을 열처리한다. N 도핑된 드레인 주입영역(54)은 드레인 전극(30)을 형성하기 위하여 외부로 확산되고, 트렌치 캐패시터(22)의 신호 전극(24)의 폴리실리콘층의 노출된 부분은 매립된 스트랩(28)를 형성하기 위하여 외부 확산된다. 다양한 산화물층은 산화물을 통한 임의의 외부 확산을 방지하고, 따라서 확산은 오직 활성 영역(제 1도의 AA), 특히 드레인 영역(30)과 트렌치 캐패시터(22)의 신호 전극(24)의 노출된 부분을 통한 매립된 스트랩(28)에서만 발생한다. 매립된 스트랩(28)은 기판 표면까지 외부로 확산되고FET(26)의 소스 영역을 형성한다.
외부 확산된 매립된 스트랩(28)의 확장 정도는 가열 처리의 온도 및 트렌치 캐패시터(22)내의 3개의 폴리실리콘 영역(23, 24, 및 25)의 도핑 농도에 의해 제어될 수 있다. 바람직한 실시예에서, 폴리실리콘 영역(23)은 고농도 도핑되어 있고, 폴리실리콘 영역(25)은 저농도 도핑되어 있으며, 폴리실리콘 영역(24)은 진성이다. 이러한 가열 처리 동안, 고농도 도핑된 폴리실리콘 영역(23)은 비교적 천천히 제어되는 방식으로 저농도 도핑된 폴리실리콘 영역(25) 및 진성 폴리실리콘 영역(24)을 통하여 주위의 P 우물로 외부 확산된다. 이 제조 단계에서의 기판의 단면도가 제 8도에 도시된다.
절연 질화물층(40)은 기판(10)의 노출된 부분 위에 증착되고 두꺼운 산화물층(46)은 질화물층(40)위에 증착된다. 그다음에, 두꺼운 산화물층(46)은 평탄화된다. 접속 홀은 FET의 드레인 접속 영역(42)에 접근하도록 형성된다. 접속 홀은 두꺼운 산화물층(46)을 통하여 마스크되고 에칭된다. 질화물 층(40)을 에칭하여, 드레인 접속 영역(42)을 노출시킨다. 얇은 폴리실리콘층(43)은 접속 영역(42)과 접속 홀의 측벽의 일부분에 공급된다. 텅스텐 접속(44)은 폴리실리콘 접속층(43) 상부에 증착된다. 얇은 폴리실리콘층(43)이 드레인 접속 영역(42)을 직접 접속하는데 사용되기 때문에, 단지 작은 접속 영역만이 적당한 전기적 접속을 제공하도록 요구한다. (제 3도에 도시된) 비트 라인(BL)(48)은 제 1 금속층의 일부분에 제공되고, 메모리 열의 모든 유니트 셀(20)의 텅스텐 접속부(44)를 연결한다. 비트 라인(48)은 두꺼운 산화물층(46)위에 증착되어, 텅스텐 접속부(44)를 접촉시킨다. 상기 비트라인은 알루미늄으로 구성될 수도 있다. 이것으로 제 1, 2, 및 3도에 도시된 유니트 셀의 제조를 완성한다.
제 10도는 본 발명에 따른 유니트 셀의 제 2 실시예의 단면도이다. 제 1도 내지 10도에 도시된 것과 동일한 소자들은 동일한 참조번호로 지시되고 아래에서 자세히 설명되지 않을 것이다. 제 10도에서 얕은 트렌치 절연부(제 2도에서 참조번호 50)는 없다. 대신, 매립된 스트랩(28)을 형성하기 위하여 외부 확산될 폴리실리콘의 신호 전극층(24)은 트렌치 캐패시터(22)를 가로질러 한쪽부분으로만 확장되도록 제조된다. 절연 칼라(29)는 제 2도에 도시된 실시예에서 STI가 존재하는 위치의 기판(10)의 표면까지 계속 확장한다. 추가로, 절연층(56)은 트렌치 캐패시터(22)의 위를 완전히 가로지르도록 배치된다. 제 10도에 도시된 유니트 셀의 동작은 제 1도 및 2도에 도시된 유니트 셀과 동일하고, 제 10도에 도시된 유니트 셀의 어레이는 제 3도에 도시된 것과 같은 방법으로 배열되고, 동일한 방법으로 동작한다.
제 10도에 도시된 유니트 셀의 제조방법은 제 1도 및 2도에 도시된 유니트 셀의 제조방법과는 약간 다르다. 제 11도 및 제 12도는 제 4도 내지 9도에 도시된 일련의 단계와는 다른 제조 단계를 도시한다. 제 10도에 도시된 바와 같은 유니트 셀의 제조 방법은 제 4도에 도시된 바와 같은 기판에 나타나는 동일한 일련의 단계로 시작한다. 그러나, 이 시점에서 처리과정은 다르다.
제 11도를 참조하여, 신호 전극(24)을 위한 마스크(58)가 기판(10)의 표면에 공급된다. 리세스(60)는 마스크를 통하여 약 150나노미터 깊이로 제 2 폴리실리콘 영역(25) 및 절연 칼라(29)로 에칭된다. 이러한 제조공정 단계에서의 기판(10)의단면도가 제 11도에 도시되어 있다.
마스크(58)는 제거되고, 리세스(60)는 트렌치 캐패시터(22)의 신호 전극을 형성할 N형 또는 진성 폴리실리콘으로 채워진다. 다른 리세스는 마스킹되고, 새롭게 공급된 폴리실리콘 상부 및 트렌치 캐패시터(22)의 노출부위를 가로질러 약 50나노미터 깊이로 에칭된다. 절연성 산화물층(56)은 기판(10)의 노출된 상부에 제공되고, 기판은 평탄화된다. 이러한 제조공정 단계에서의 기판(10)의 단면도가 제 12도에 나타나 있다.
제 12도에 도시된 제조 단계는 제 1 실시예를 위하여 제 6도에 도시된 단계와 개략적으로 유사하다. 제 12도에 도시된 기판(10)에 게이트 산화물(34) 및 게이트 폴리실리콘(36)을 설치하고, 드레인 영역(54)(제 7도 비교)을 만들고; 열처리하여 매립된 스트랩(28) 및 드레인 영역(30)(제 8도 비교)을 형성하며; 질화물층(40), 산화물층(46), 드레인 접속(43, 44) 및 비트 라인(48)(제 10도)을 설치한다.
상기 설명된 실시예는 본 발명에 따라 제조될 수 있는 DRAM 유니트 셀을 도시한 것이다. N형 기판이 사용될 수 있고, 다른 크기, 도핑형 및 농도가 그와 같은 유니트 셀을 형성하기 위하여 사용될 수 있다. 추가로, 트렌치 캐패시터의 형태가 육각형 모양일 필요는 없고; 본 발명에 따른다면 다른 모양이 사용될 수 있다. 본 발명에 따른 유니트 셀의 장점은 그러한 유니트 셀의 어레이의 밀도가 트렌치 캐패시터의 피치에 의해 제한되고, 워드 라인 또는 비트 라인에 의해 제한되지 않는다는 것이다.
제 1도는 본 발명에 따른 유니트 셀의 평면도이고;
제 2도는 제 1도에 도시된 평면도의 유니트 셀의 단면도이고;
제 3도는 제 1도 및 제 2도에 도시된 바와 같은 유니트 셀의 배치의 평면도이고;
제 4도에서 9도는 제 1도 및 제 2도에 도시된 바와 같은 유니트 셀 제조의 진행단계에 따른 단면도이고;
제 10도는 본 발명에 유니트 셀의 다른 실시예의 단면도이며;
제 11도 및 12도는 제 4도에서 9도에서 도시된 단계와는 구별되는 제 10도에 도시된 바와 같은 유니트 셀의 제조 단계에서의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 기판 20 : 유니트 셀
21 : 확산 영역 22 : 트렌치 캐패시터
23,25 : 폴리실리콘 영역 24 : 신호 전극
26 : 평면 FET 27,34,40,52 : 절연층
28 : 매립된 스트랩 30 : 드레인 확산 영역
36 : 워드 라인 42 : 드레인 접속 영역
43,44 : 비트 라인 접속 46 : 산화층
48 : 비트 라인 50 : 산화물 영역

Claims (23)

  1. 신호 전극을 갖는 트렌치 캐패시터;
    비트 라인;
    트렌치 캐패시터와 중첩된 평평한 활성 워드 라인; 및
    트렌치 캐패시터의 신호 전극과 비트 라인 사이에 접속된 주 도전성 경로 및 활성 워드 라인에 의해 형성된 게이트 전극을 갖는 평평한 FET를 포함하고,
    상기 트렌치 캐패시터의 신호 전극은 제 1 도핑 농도를 갖는 제 1 폴리실리콘층, 제 2 도핑 농도를 갖는 제 2 폴리실리콘층 및 제 3 도핑 농도를 갖는 제 3 폴리실리콘층을 더 포함하는 것을 특징으로 하는 DRAM 유니트 셀.
  2. 제 1항에 있어서, 상기 트렌치 캐패시터는 실질적으로 다이아몬드 형태인 것을 특징으로 하는 DRAM 유니트 셀.
  3. 제 2항에 있어서, 상기 트렌치 캐패시터는 육각형 형태인 것을 특징으로 하는 DRAM 유니트 셀.
  4. 제 1항에 있어서, 평평한 FET의 주 도전성 경로는 트렌치 캐패시터의 신호 전극으로 부터 매립된 스트랩으로 형성된 소스 전극 및 드레인 확산에 의하여 형성된 드레인 전극을 포함하는 것을 특징으로 하는 DRAM 유니트 셀.
  5. 제 4항에 있어서,
    상기 평평한 FET의 드레인 확산은 폴리실리콘층에 의하여 덮여지고;
    상기 폴리실리콘층은 텅스텐 비트 접속부로 덮여지고;
    상기 비트 라인은 비트 접속부에 연결되는 것을 특징으로 하는 DRAM 유니트 셀.
  6. 제 1항에 있어서, 활성 영역을 형성하는 얕은 트렌치 절연 영역을 더 포함하며; 평평한 FET의 주 도전성 경로는 활성 영역내에 있는 것을 특징으로 하는 DRAM 유니트 셀.
  7. 신호 전극을 갖는 실질적으로 다이아몬드형 트렌치 캐패시터;
    비트 라인;
    워드 라인;
    트렌치의 신호 전극과 비트 라인 사이에 결합된 주 도전성 경로 및 워드 라인에 결합된 게이트 전극을 갖는 FET를 포함하는 것을 특징으로 하는 유니트 셀.
  8. 제 7항에 있어서, 상기 트렌치 캐패시터는 육각형 모양인 것을 특징으로 하는 유니트 셀.
  9. 제 7항에 있어서, 상기 워드 라인은 평평하고 트렌치 캐패시터에 중첩되는 것을 특징으로 하는 유니트 셀.
  10. 제 9항에 있어서, 상기 FET는 평평한 것을 특징으로 하는 유니트 셀.
  11. 제 7항에 있어서, 상기 FET는 평평한 것을 특징으로 하는 유니트 셀.
  12. 어레이를 형성하기 위하여 행과 열로 배치된 복수의 DRAM 유니트 셀을 포함하며, 각 DRAM 유니트 셀은;
    신호 전극을 갖는 트렌치 캐패시터; 및
    트렌치 캐패시터의 신호 전극과 비트 접속부 사이에 결합된 주 도전성 경로 및 게이트 전극을 갖는 평평한 FET를 포함하고;
    각 열에서의 DRAM 유니트 셀의 비트 접속부는 제 1 방향으로 정렬되며;
    각 행에서의 DRAM 유니트 셀의 게이트 전극은 제 2 방향으로 정렬되고;
    각 열에서의 DRAM 유니트 셀의 개별적인 비트 접속부는 공통 비트 라인과 결합되며:
    각 행에서의 DRAM 유니트 셀의 개별적인 게이트 전극은 개별적인 트렌치 캐패시터와 중첩된 공통 활성 평면 워드 라인에 결합되는 것을 특징으로 하는 DRAM 유니트 셀의 어레이.
  13. 제 12항에 있어서, 상기 제2 방향은 제 1 방향과 직교인 것을 특징으로 하는 DRAM 유니트 셀의 어레이.
  14. 제 12항에 있어서, 상기 각 열에서의 DRAM 유니트 셀은 각각의 트렌치 캐패시터 및 제 1 방향으로 정렬된 평평한 FET를 갖는 것을 특징으로 하는 DRAM 유니트 셀의 어레이.
  15. 제 12항에 있어서, 제 1열의 DRAM 유니트 셀은 각각의 트렌치 캐패시터 및 제 1 방향으로 정렬된 평평한 FET를 포함하며,
    제 1 열과 인접한 제 2 열의 DRAM 유니트 셀은 각각의 트렌치 캐패시터 및 제 1 방향과 반대 방향으로 배열된 평평한 FET를 포함하는 것을 특징으로 하는 DRAM 유니트 셀의 어레이.
  16. 매립 확산에 의해 형성된 공통 전극 및 신호 전극을 포함하는 트렌치 캐패시터를 형성하는 단계;
    활성 영역을 결정하는 얕은 트렌치 절연 영역을 형성하는 단계;
    활성 영역 상으로 게이트 절연체 위에 평면 워드 라인을 제공하고, 트렌치 캐패시터를 부분적으로 중첩시킴으로써 게이트 전극을 형성하는 단계;
    드레인 도핑을 주입하는 단계;
    트렌치 캐패시터의 신호 전극으로부터 매립 스트랩 소스 확산 및 드레인 확산을 형성하기 위하여 기판을 가열처리하는 단계;
    기판 상부에 절연층을 부착하는 단계;
    드레인 접속부를 형성하는 단계; 및
    드레인 접속부에 접촉하는 비트 라인을 공급하는 단계를 포함하는 것을 특징으로 하는 기판에 DRAM 유니트 셀을 제조하기 위한 방법.
  17. 제 16 항에 있어서, 트렌치 캐패시터를 형성하는 단계는;
    기판에서 트렌치를 에칭하는 단계;
    기판의 노출된 표면에 도판트를 공급하는 단계;
    트렌치 캐패시터의 공통 전극을 형성하는 매립 확산 영역을 형성하기 위하여 기판을 가열 처리하는 단계;
    트렌치 캐패시터의 유전체를 형성하는 트렌치의 노출된 표면에 절연 층을 공급하는 단계;
    트렌치 캐패시터의 신호 전극을 형성하는 폴리실리콘으로 트렌치를 채우는 단계를 포함하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
  18. 제 16항에 있어서, 트렌치 캐패시터를 형성하는 단계는:
    기판에 트렌치를 에칭하는 단계;
    기판의 노출된 표면에 도판트를 공급하는 단계;
    포토레지스트로 트렌치를 채우는 단계;
    미리 결정된 깊이로 트렌치에서 포토레지스트의 일부분을 제거하는 단계;
    노출된 도판트를 제거하는 단계;
    남아 있는 포토레지스트를 제거하는 단계;
    트렌치 캐패시터의 공통 전극을 형성하는 매립 확산 영역을 형성하기 위하여 기판을 가열 처리하는 단계;
    트렌치의 노출된 표면에 절연층을 부착하는 단계;
    미리 결정된 깊이까지 제 1층의 폴리실리콘으로 트렌치를 부분적으로 채우는 단계;
    트렌치의 노출된 측벽면에 절연 칼라를 부착하는 단계;
    제 2층의 폴리실리콘으로 트렌치를 채우는 단계를 포함하며,
    절연층 및 절연 칼라는 트렌치 캐패시터의 유전체를 형성하고 폴리실리콘의 제 1 및 제 2 층은 트렌치 캐패시터의 신호 전극을 형성하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
  19. 제 18항에 있어서, 제 2층의 폴리실리콘으로 트렌치를 채우는 단계 이후에:
    제 2 미리 결정된 깊이까지 트렌치로부터 제 2층의 폴리실리콘, 및 절연 칼라의 일부분을 제거하는 단계;
    제 3층의 폴리실리콘으로 트렌치를 채우는 단계를 더 포함하며,
    상기 제 1, 제 2 및 제 3층의 폴리실리콘을 트렌치 캐패시터의 신호 전극을 형성하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
  20. 제 16항에 있어서, 얕은 트렌치 절연 영역을 형성하는 단계는:
    트렌치 캐패시터의 상부 부분을 미리 결정된 제 1 깊이까지 제거하는 단계;
    활성 영역을 둘러싼 기판의 상부 부분을 미리 결정된 제 2 깊이까지 제거하는 단계;
    적어도 미리 결정된 제 1 깊이와 동일한 두께를 갖는 기판에 절연층을 부착하는 단계;
    기판을 평탄화하는 단계;
    적어도 미리 결정된 제 2 깊이와 동일한 두께를 갖는 TEOS 산화물 층을 부착하는 단계; 및
    기판을 평탄화하는 단계를 포함하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
  21. 제 16항에 있어서, 게이트 전극을 형성하는 단계는:
    기판 상부에 게이트 절연층을 부착하는 단계;
    게이트 절연층 상부에 게이트 전극 폴리실리콘층을 부착하는 단계;
    게이트 전극을 마스킹하는 단계;
    게이트 절연부 및 게이트 전극 폴리실리콘층의 마스킹되지 않은 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 DRAM, 유니트 셀을 제조하는 방법.
  22. 제 16항에 있어서, 드레인 도핑을 주입하는 단계는, 마스크의 제 1 부분으로서 게이트 전극 및 마스크의 제 2 부분으로서 얕은 트렌치 절연 영역을 사용하여 드레인 도핑을 자기정렬하는 단계를 포함하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
  23. 제 16항에 있어서, 드레인 접속부를 형성하는 단계는:
    기판 상부의 절연층에 접속 홀을 드레인 확산부로 에칭하는 단계;
    폴리실리콘층을 접속 홀의 바닥 및 측벽에 부착하는 단계; 및
    드레인 접속을 형성하기 위하여 텅스텐으로 접속 홀을 채우는 단계를 포함하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
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