JPH11186514A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH11186514A JPH11186514A JP9353494A JP35349497A JPH11186514A JP H11186514 A JPH11186514 A JP H11186514A JP 9353494 A JP9353494 A JP 9353494A JP 35349497 A JP35349497 A JP 35349497A JP H11186514 A JPH11186514 A JP H11186514A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor layer
- trench
- layer
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000003860 storage Methods 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims description 13
- 239000010408 film Substances 0.000 description 154
- 239000010410 layer Substances 0.000 description 119
- 238000000034 method Methods 0.000 description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 238000009792 diffusion process Methods 0.000 description 20
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- 238000001020 plasma etching Methods 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 13
- 239000012535 impurity Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000001459 lithography Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 150000001450 anions Chemical class 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229940057857 capsin Drugs 0.000 description 1
- JBFKSLZFABCEAI-UHFFFAOYSA-N capsin Natural products CC(C)(O)C1CCC(C)(O1)C2CCC3(CO)C2C(O)CC4C5(C)CCC(OC6OC(CO)C(O)C(O)C6O)C(C)(C)C5CCC34C JBFKSLZFABCEAI-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 トランジスタを形成する領域の半導体層の品
質確保と、ソース／ドレインの一方と蓄積電極との接続
の安定化をはる。 【解決手段】 Ｓｉ基板１に選択的に設けられたトレン
チ５内に蓄積電極８，１０を埋め込んで形成されたキャ
パシタと、基板１及びキャパシタの上部に蓄積電極８，
１０とは絶縁して形成された第１のエピタキシャルＳｉ
層１２と、このＳｉ層１２を一部除去して設けられた接
続孔１４内に、蓄積電極８，１０とコンタクトを取るた
めに埋込み形成された接続電極１６と、Ｓｉ層１２と接
続電極１６の上部に形成された第２のエピタキシャルＳ
ｉ層１７と、このＳｉ層１７に形成されたＭＯＳトラン
ジスタとを具備した半導体記憶装置であって、接続電極
１６は、基板面内方向において第１のＳｉ層１２とは絶
縁され、基板積層方向において第２のＳｉ層１７により
トランジスタのソース／ドレインの一方と接続されてい
る。
質確保と、ソース／ドレインの一方と蓄積電極との接続
の安定化をはる。 【解決手段】 Ｓｉ基板１に選択的に設けられたトレン
チ５内に蓄積電極８，１０を埋め込んで形成されたキャ
パシタと、基板１及びキャパシタの上部に蓄積電極８，
１０とは絶縁して形成された第１のエピタキシャルＳｉ
層１２と、このＳｉ層１２を一部除去して設けられた接
続孔１４内に、蓄積電極８，１０とコンタクトを取るた
めに埋込み形成された接続電極１６と、Ｓｉ層１２と接
続電極１６の上部に形成された第２のエピタキシャルＳ
ｉ層１７と、このＳｉ層１７に形成されたＭＯＳトラン
ジスタとを具備した半導体記憶装置であって、接続電極
１６は、基板面内方向において第１のＳｉ層１２とは絶
縁され、基板積層方向において第２のＳｉ層１７により
トランジスタのソース／ドレインの一方と接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタとキ
ャパシタでメモリセルを構成した半導体記憶装置に係わ
り、特にトランジスタをキャパシタの上部領域に形成す
る構造を採用した半導体記憶装置及びその製造方法に関
する。
ャパシタでメモリセルを構成した半導体記憶装置に係わ
り、特にトランジスタをキャパシタの上部領域に形成す
る構造を採用した半導体記憶装置及びその製造方法に関
する。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタとキャパシタ
を用いたＤＲＡＭ等の半導体記憶装置においては、キャ
パシタ面積を増やすために、キャパシタ構造の３次元化
が進行している。３次元化の一つとしてのトレンチ型の
キャパシタは、シリコン基板に溝（トレンチ）を掘り、
溝の側面にキャパシタを形成するものであり、平坦性に
優れているので、２５６ＭビットＤＲＡＭや１Ｇビット
ＤＲＡＭ用として開発が進められている。
を用いたＤＲＡＭ等の半導体記憶装置においては、キャ
パシタ面積を増やすために、キャパシタ構造の３次元化
が進行している。３次元化の一つとしてのトレンチ型の
キャパシタは、シリコン基板に溝（トレンチ）を掘り、
溝の側面にキャパシタを形成するものであり、平坦性に
優れているので、２５６ＭビットＤＲＡＭや１Ｇビット
ＤＲＡＭ用として開発が進められている。
【０００３】しかし、トレンチ型のキャパシタにおいて
も、セルの微細化に伴い、トレンチ側面積を十分に確保
するのが困難になっている。トレンチの面積を増やせな
い理由の一つとして、ＭＯＳトランジスタとキャパシタ
が隣接して並列にレイアウトされているので、メモリセ
ル面積が小さくなるに従ってトレンチ径が小さくなるこ
とがあげられる。
も、セルの微細化に伴い、トレンチ側面積を十分に確保
するのが困難になっている。トレンチの面積を増やせな
い理由の一つとして、ＭＯＳトランジスタとキャパシタ
が隣接して並列にレイアウトされているので、メモリセ
ル面積が小さくなるに従ってトレンチ径が小さくなるこ
とがあげられる。
【０００４】そこで、このような問題を解決するため
に、トレンチ型キャパシタの上部にトランジスタを形成
することにより、トレンチ形成面積を増加させる試みが
提案されている（IEDM'88 Technical Digest,pp.588-59
1,“A Buried-Trench DRAM Cell Using A Self-aligned
Epitaxy Over Trench Technology ”）。これは、図１
７に示すような自己整合エピタキシャル技術を用いて、
トレンチ型キャパシタの上部にエピタキシャルＳｉ層を
成長させ、このＳｉ層にトランジスタを形成すると共
に、トランジスタのソース／ドレインの一方とキャパシ
タの蓄積電極とを電気的に接続するという優れた方法で
ある。
に、トレンチ型キャパシタの上部にトランジスタを形成
することにより、トレンチ形成面積を増加させる試みが
提案されている（IEDM'88 Technical Digest,pp.588-59
1,“A Buried-Trench DRAM Cell Using A Self-aligned
Epitaxy Over Trench Technology ”）。これは、図１
７に示すような自己整合エピタキシャル技術を用いて、
トレンチ型キャパシタの上部にエピタキシャルＳｉ層を
成長させ、このＳｉ層にトランジスタを形成すると共
に、トランジスタのソース／ドレインの一方とキャパシ
タの蓄積電極とを電気的に接続するという優れた方法で
ある。
【０００５】しかしながら、このようなＤＲＡＭ構造に
おいては、トレンチ上部の酸化膜上のエピタキシャルＳ
ｉ層の結晶性の制御が困難であり、しかもトレンチ上部
のエピタキシャルＳｉ層にトランジスタを形成するた
め、ウェハ全面に渡ってトランジスタの品質を保つこと
が難しかった。また、トランジスタのソース／ドレイン
の一方とキャパシタの蓄積電極との接続は蓄積電極から
の拡散を利用した埋込み接続であり、この接続が不安定
で製造歩留まりの低下を招く問題があった。
おいては、トレンチ上部の酸化膜上のエピタキシャルＳ
ｉ層の結晶性の制御が困難であり、しかもトレンチ上部
のエピタキシャルＳｉ層にトランジスタを形成するた
め、ウェハ全面に渡ってトランジスタの品質を保つこと
が難しかった。また、トランジスタのソース／ドレイン
の一方とキャパシタの蓄積電極との接続は蓄積電極から
の拡散を利用した埋込み接続であり、この接続が不安定
で製造歩留まりの低下を招く問題があった。
【０００６】
【発明が解決しようとする課題】このように従来、トレ
ンチ型キャパシタを形成した基板上にエピタキシャルＳ
ｉ層を形成し、このＳｉ層にトランジスタを形成したＤ
ＲＡＭ構造においては、トレンチ上部の酸化膜上のエピ
タキシャルＳｉ層の結晶性の制御が困難で、ウェハ全面
に渡ってトランジスタの品質を保つことが難しかった。
また、トランジスタのソース／ドレインの一方とキャパ
シタの蓄積電極との接続が不安定で、製造歩留まりの低
下を招く問題があった。
ンチ型キャパシタを形成した基板上にエピタキシャルＳ
ｉ層を形成し、このＳｉ層にトランジスタを形成したＤ
ＲＡＭ構造においては、トレンチ上部の酸化膜上のエピ
タキシャルＳｉ層の結晶性の制御が困難で、ウェハ全面
に渡ってトランジスタの品質を保つことが難しかった。
また、トランジスタのソース／ドレインの一方とキャパ
シタの蓄積電極との接続が不安定で、製造歩留まりの低
下を招く問題があった。
【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、トランジスタを形成す
る領域の半導体層の品質確保と、ソース／ドレインの一
方と蓄積電極との接続の安定化をはかり得る半導体記憶
装置及びその製造方法を提供することにある。
ので、その目的とするところは、トランジスタを形成す
る領域の半導体層の品質確保と、ソース／ドレインの一
方と蓄積電極との接続の安定化をはかり得る半導体記憶
装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は、次のような構成を採用している。
即ち本発明は、半導体基板に設けられたトレンチ内に蓄
積電極を埋め込んで形成されたキャパシタと、前記基板
及びキャパシタの上部に前記蓄積電極とは絶縁して形成
された第１の半導体層と、この第１の半導体層を一部除
去して設けられた接続孔内に、前記蓄積電極とコンタク
トを取るために埋込み形成された接続電極と、第１の半
導体層と前記接続電極の上部に形成された第２の半導体
層と、この第２の半導体層に形成されたトランジスタと
を具備した半導体記憶装置であって、前記接続電極は、
基板面内方向において第１の半導体層とは絶縁され、基
板積層方向において第２の半導体層により前記トランジ
スタのソース／ドレインの一方と接続されていることを
特徴とする。
するために本発明は、次のような構成を採用している。
即ち本発明は、半導体基板に設けられたトレンチ内に蓄
積電極を埋め込んで形成されたキャパシタと、前記基板
及びキャパシタの上部に前記蓄積電極とは絶縁して形成
された第１の半導体層と、この第１の半導体層を一部除
去して設けられた接続孔内に、前記蓄積電極とコンタク
トを取るために埋込み形成された接続電極と、第１の半
導体層と前記接続電極の上部に形成された第２の半導体
層と、この第２の半導体層に形成されたトランジスタと
を具備した半導体記憶装置であって、前記接続電極は、
基板面内方向において第１の半導体層とは絶縁され、基
板積層方向において第２の半導体層により前記トランジ
スタのソース／ドレインの一方と接続されていることを
特徴とする。
【０００９】また本発明は、上記半導体装置の製造方法
において、半導体基板にトレンチを形成する工程と、前
記トレンチ内にキャパシタ絶縁膜を介して蓄積電極を埋
込んでキャパシタを形成する工程と、前記キャパシタの
上部にストッパ絶縁膜を形成する工程と、前記基板及び
キャパシタの上に第１の半導体層を形成する工程と、第
１の半導体層の一部を選択エッチングして前記蓄積電極
の一部が露出するように接続孔を形成する工程と、前記
接続孔の側面に側壁絶縁膜を形成する工程と、前記接続
孔内に接続電極を埋込み形成する工程と、第１の半導体
層及び前記接続電極上に第２の半導体層を形成する工程
と、第２の半導体層にＭＯＳトランジスタを形成し、か
つ該トランジスタのソース／ドレインの一方を前記接続
電極に接続する工程とを含むことを特徴とする。
において、半導体基板にトレンチを形成する工程と、前
記トレンチ内にキャパシタ絶縁膜を介して蓄積電極を埋
込んでキャパシタを形成する工程と、前記キャパシタの
上部にストッパ絶縁膜を形成する工程と、前記基板及び
キャパシタの上に第１の半導体層を形成する工程と、第
１の半導体層の一部を選択エッチングして前記蓄積電極
の一部が露出するように接続孔を形成する工程と、前記
接続孔の側面に側壁絶縁膜を形成する工程と、前記接続
孔内に接続電極を埋込み形成する工程と、第１の半導体
層及び前記接続電極上に第２の半導体層を形成する工程
と、第２の半導体層にＭＯＳトランジスタを形成し、か
つ該トランジスタのソース／ドレインの一方を前記接続
電極に接続する工程とを含むことを特徴とする。
【００１０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１及び第２の半導体層は、エピタキシャルＳｉで
あること。 (2) 第１の半導体層の膜厚は、第２の半導体層の膜厚よ
りも厚いこと。 (3) 第１の半導体層を形成した後、第２の半導体層を形
成する前に第１の半導体層の表面を平坦にしたこと。 (4) 接続孔の側面は、接続電極と第１の半導体層とを絶
縁分離するために熱酸化膜とＣＶＤ酸化膜で覆われてい
ること。 (5) トレンチは該トレンチの長手方向がワード線方向と
平行となるように形成され、該トレンチの上部を避けた
領域にトランジスタのチャネル領域を配置したこと。 (6) ストッパ絶縁膜は、シリコン窒化膜であると。 (7) キャパシタ絶縁膜は、シリコン窒化膜と酸化膜を含
む積層膜であること。 (8) トレンチの上部側面に、キャパシタ絶縁膜よりも膜
厚の厚い絶縁膜があること。 (9) 接続孔が第１の半導体層を越えて半導体基板に達す
る深さに形成される場合に、接続孔の底部の一部が半導
体基板の表面より下にあること。
は、次のものがあげられる。 (1) 第１及び第２の半導体層は、エピタキシャルＳｉで
あること。 (2) 第１の半導体層の膜厚は、第２の半導体層の膜厚よ
りも厚いこと。 (3) 第１の半導体層を形成した後、第２の半導体層を形
成する前に第１の半導体層の表面を平坦にしたこと。 (4) 接続孔の側面は、接続電極と第１の半導体層とを絶
縁分離するために熱酸化膜とＣＶＤ酸化膜で覆われてい
ること。 (5) トレンチは該トレンチの長手方向がワード線方向と
平行となるように形成され、該トレンチの上部を避けた
領域にトランジスタのチャネル領域を配置したこと。 (6) ストッパ絶縁膜は、シリコン窒化膜であると。 (7) キャパシタ絶縁膜は、シリコン窒化膜と酸化膜を含
む積層膜であること。 (8) トレンチの上部側面に、キャパシタ絶縁膜よりも膜
厚の厚い絶縁膜があること。 (9) 接続孔が第１の半導体層を越えて半導体基板に達す
る深さに形成される場合に、接続孔の底部の一部が半導
体基板の表面より下にあること。
【００１１】（作用）本発明によれば、キャパシタがト
ランジスタの下部にあるので、トランジスタの下の領域
までキャパシタ領域として使用でき、キャパシタ面積を
拡大できる。その結果、蓄積電荷量を大きくでき、メモ
リセル動作マージンを大きくでき、製品の歩留まり向上
を達成できる。キャパシタ絶縁膜の膜厚が一定の場合
は、トレンチの深さを浅くできるため、トレンチ形成の
一連のプロセスが簡略化され、製造コストの低減をはか
ることができる。
ランジスタの下部にあるので、トランジスタの下の領域
までキャパシタ領域として使用でき、キャパシタ面積を
拡大できる。その結果、蓄積電荷量を大きくでき、メモ
リセル動作マージンを大きくでき、製品の歩留まり向上
を達成できる。キャパシタ絶縁膜の膜厚が一定の場合
は、トレンチの深さを浅くできるため、トレンチ形成の
一連のプロセスが簡略化され、製造コストの低減をはか
ることができる。
【００１２】２段階のエピタキシャル成長法を用いるこ
とによって、エピタキシャル半導体層の欠陥レベル等を
低減でき、トランジスタ形成領域の酸化膜欠陥等を低減
できる。トランジスタのソース／ドレインの一方とキャ
パシタの蓄積電極とを電気的に接続する時に表面接続法
を使えるため、接続が安定していて製品の製造歩留まり
が向上する。トレンチ形成時、素子分離時、トランジス
タ形成時等に素子表面の平坦度が良好であるため、リソ
グラフィに有利である。さらに、接続孔に埋め込んだポ
リＳｉ中の不純物が第２のエピタキシャル半導体層に拡
散していき、通過ワード線下への不純物拡散によりトラ
ンジスタのソース／ドレイン拡散層と蓄積電極を接続す
る拡散層領域を自己整合的に形成できるので、工程の簡
略化が可能となる。
とによって、エピタキシャル半導体層の欠陥レベル等を
低減でき、トランジスタ形成領域の酸化膜欠陥等を低減
できる。トランジスタのソース／ドレインの一方とキャ
パシタの蓄積電極とを電気的に接続する時に表面接続法
を使えるため、接続が安定していて製品の製造歩留まり
が向上する。トレンチ形成時、素子分離時、トランジス
タ形成時等に素子表面の平坦度が良好であるため、リソ
グラフィに有利である。さらに、接続孔に埋め込んだポ
リＳｉ中の不純物が第２のエピタキシャル半導体層に拡
散していき、通過ワード線下への不純物拡散によりトラ
ンジスタのソース／ドレイン拡散層と蓄積電極を接続す
る拡散層領域を自己整合的に形成できるので、工程の簡
略化が可能となる。
【００１３】また、接続孔の側面を、接続電極と第１の
半導体層とを絶縁分離するために熱酸化膜とＣＶＤ酸化
膜で覆うことにより、接続孔を開けた後、キャパシタの
蓄積電極の表面を露出させて接続孔の接続電極と電気的
な接続を取る時に発生する基板とのリーク電流の可能性
を低減できる。
半導体層とを絶縁分離するために熱酸化膜とＣＶＤ酸化
膜で覆うことにより、接続孔を開けた後、キャパシタの
蓄積電極の表面を露出させて接続孔の接続電極と電気的
な接続を取る時に発生する基板とのリーク電流の可能性
を低減できる。
【００１４】また、２段階のエピタキシャル成長と表面
平坦化により、ストッパ絶縁膜がトレンチ上部表面に形
成されているため、接続孔を形成するための第１の半導
体層のエッチングがストッパ層で止まり、ポリＳｉ等か
らなる蓄積電極の表面にエッチング・ダメージが残った
りして接続抵抗を上昇させるなどの問題の発生を抑える
ことができる。
平坦化により、ストッパ絶縁膜がトレンチ上部表面に形
成されているため、接続孔を形成するための第１の半導
体層のエッチングがストッパ層で止まり、ポリＳｉ等か
らなる蓄積電極の表面にエッチング・ダメージが残った
りして接続抵抗を上昇させるなどの問題の発生を抑える
ことができる。
【００１５】第１の半導体層は半導体基板表面のみなら
ず、トレンチ上の絶縁物表面にもエピタキシャル成長さ
せるために、成長の面方位依存性があり、いわゆるファ
セットなどが生じることがある。このファセットなどに
よる表面の凹凸は、第２の半導体層を成長させる時や、
接続孔を形成するためのリソグラフィ時においても悪い
影響があるので、下地の第１の半導体層を平坦にする必
要がある。そのため、ＣＭＰ（Chemical Mechanical Po
lishing ）法などにより平坦化した後に、ＲＩＥ（Reac
tive Ion Etching）法等で接続孔のリソグラフィを行う
と、パターンの寸法制御性が向上する。さらに、第１の
半導体層を平坦にした後に第２の半導体層をエピタキシ
ャル成長させると、第１の半導体層のファセットの影響
などを第２の半導体層に伝えることなく良質の第２の半
導体層を形成できる。
ず、トレンチ上の絶縁物表面にもエピタキシャル成長さ
せるために、成長の面方位依存性があり、いわゆるファ
セットなどが生じることがある。このファセットなどに
よる表面の凹凸は、第２の半導体層を成長させる時や、
接続孔を形成するためのリソグラフィ時においても悪い
影響があるので、下地の第１の半導体層を平坦にする必
要がある。そのため、ＣＭＰ（Chemical Mechanical Po
lishing ）法などにより平坦化した後に、ＲＩＥ（Reac
tive Ion Etching）法等で接続孔のリソグラフィを行う
と、パターンの寸法制御性が向上する。さらに、第１の
半導体層を平坦にした後に第２の半導体層をエピタキシ
ャル成長させると、第１の半導体層のファセットの影響
などを第２の半導体層に伝えることなく良質の第２の半
導体層を形成できる。
【００１６】シリコン窒化膜と酸化膜からなるキャパシ
タ絶縁膜は、トレンチキャパシタ形成後の１０００℃程
度の高温工程にも耐えることができるので、キャパシタ
形成後のトランジスタ形成工程にとって有利である。
タ絶縁膜は、トレンチキャパシタ形成後の１０００℃程
度の高温工程にも耐えることができるので、キャパシタ
形成後のトランジスタ形成工程にとって有利である。
【００１７】また、トレンチの配置を工夫し、トレンチ
の長手方向がワード線方向と平行となるようにトレンチ
を形成し、さらにトランジスタのチャネル領域を避ける
ようにトレンチを形成することにより、トランジスタの
チャネル領域に良質の半導体層が使用できることにな
り、トランジスタの移動度などの劣化の少ないトランジ
スタが形成できる。
の長手方向がワード線方向と平行となるようにトレンチ
を形成し、さらにトランジスタのチャネル領域を避ける
ようにトレンチを形成することにより、トランジスタの
チャネル領域に良質の半導体層が使用できることにな
り、トランジスタの移動度などの劣化の少ないトランジ
スタが形成できる。
【００１８】また、トレンチ上部側面にキャパシタ絶縁
膜よりも膜厚の厚い絶縁膜を形成することにより、トラ
ンジスタのソース／ドレインとキャパシタのプレート
（基板中の拡散層）の間に流れる縦型の寄生トランジス
タによるリーク電流の発生を抑制できる。
膜よりも膜厚の厚い絶縁膜を形成することにより、トラ
ンジスタのソース／ドレインとキャパシタのプレート
（基板中の拡散層）の間に流れる縦型の寄生トランジス
タによるリーク電流の発生を抑制できる。
【００１９】また、第１の半導体層はトレンチの絶縁膜
の上にも形成する必要があるため少なくともトレンチの
短辺方向幅の１／２よりも大きな膜厚が必要である。一
方、第２の半導体層の膜厚は接続孔の中の接続電極とト
ランジスタのソース／ドレインとを電気的に接続するの
が役目なので薄くてよい。その結果、厚い第１の半導体
層と薄い第２の半導体層を組み合わせて使うことによ
り、第１の半導体層と第２の半導体層の向上と生産性の
向上が達成できる。
の上にも形成する必要があるため少なくともトレンチの
短辺方向幅の１／２よりも大きな膜厚が必要である。一
方、第２の半導体層の膜厚は接続孔の中の接続電極とト
ランジスタのソース／ドレインとを電気的に接続するの
が役目なので薄くてよい。その結果、厚い第１の半導体
層と薄い第２の半導体層を組み合わせて使うことによ
り、第１の半導体層と第２の半導体層の向上と生産性の
向上が達成できる。
【００２０】また、トレンチと接続孔の間の重ね合わせ
誤差（約５０ｎｍ）によって生じるトレンチ側壁の微細
な溝の底部の位置（深さ）をトレンチ中の蓄積電極の表
面よりも深くすることにより、接続孔の中のポリＳｉ等
の接続電極と半導体基板の間のリーク電流の発生を防ぐ
ことができる。
誤差（約５０ｎｍ）によって生じるトレンチ側壁の微細
な溝の底部の位置（深さ）をトレンチ中の蓄積電極の表
面よりも深くすることにより、接続孔の中のポリＳｉ等
の接続電極と半導体基板の間のリーク電流の発生を防ぐ
ことができる。
【００２１】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１及び図２は本発明の第１の実施
形態に係わるＤＲＡＭの１ビット分とその隣接パターン
を説明するためのもので、図１は平面図、図２は図１の
Ａ−Ａ′断面図である。
形態によって説明する。 （第１の実施形態）図１及び図２は本発明の第１の実施
形態に係わるＤＲＡＭの１ビット分とその隣接パターン
を説明するためのもので、図１は平面図、図２は図１の
Ａ−Ａ′断面図である。
【００２２】不純物濃度１〜５×１０15ｃｍ-3程度の
（１００）配向のｐ型シリコン基板１の表面に深いトレ
ンチ（ＤＴ）５が形成され、トレンチ５内の上部を除く
領域には、キャパシタ絶縁膜７を介してｎ+ ポリＳｉ膜
（蓄積電極）８が埋込み形成されている。ｎ+ ポリＳｉ
膜８に対向する基板側にはｎ- 拡散層６が形成され、６
〜８からトレンチ・キャパシタが構成されている。トレ
ンチ５内の上部にはカラー酸化膜９を介してｎ+ ポリＳ
ｉ膜１０が埋込み形成され、このポリＳｉ膜１０の上面
にはストッパＳｉＮ膜１１が形成されている。
（１００）配向のｐ型シリコン基板１の表面に深いトレ
ンチ（ＤＴ）５が形成され、トレンチ５内の上部を除く
領域には、キャパシタ絶縁膜７を介してｎ+ ポリＳｉ膜
（蓄積電極）８が埋込み形成されている。ｎ+ ポリＳｉ
膜８に対向する基板側にはｎ- 拡散層６が形成され、６
〜８からトレンチ・キャパシタが構成されている。トレ
ンチ５内の上部にはカラー酸化膜９を介してｎ+ ポリＳ
ｉ膜１０が埋込み形成され、このポリＳｉ膜１０の上面
にはストッパＳｉＮ膜１１が形成されている。
【００２３】基板１及びトレンチ・キャパシタの上部に
は厚膜エピタキシャルＳｉ層（第１の半導体層）１２が
形成され、このＳｉ層１２には接続孔１４が形成されて
いる。接続孔１４には側壁ＳｉＯ2 膜１５を介して接続
ポリＳｉ膜（接続電極）１６が埋込み形成されている。
Ｓｉ層１２上には薄膜エピタキシャルＳｉ層（第２の半
導体層）１７が形成され、Ｓｉ層１７，１２の一部に素
子分離のためのＳＴＩ（Shallow Trench Isolation）２
０が形成されている。
は厚膜エピタキシャルＳｉ層（第１の半導体層）１２が
形成され、このＳｉ層１２には接続孔１４が形成されて
いる。接続孔１４には側壁ＳｉＯ2 膜１５を介して接続
ポリＳｉ膜（接続電極）１６が埋込み形成されている。
Ｓｉ層１２上には薄膜エピタキシャルＳｉ層（第２の半
導体層）１７が形成され、Ｓｉ層１７，１２の一部に素
子分離のためのＳＴＩ（Shallow Trench Isolation）２
０が形成されている。
【００２４】Ｓｉ層１７上にワード線（ＷＬ）となるゲ
ート電極２２が形成され、ゲート電極２２の側部には側
壁Ｓｉ3 Ｎ4 膜２５が形成されている。そして、Ｓｉ層
１７にソース／ドレイン拡散層を形成することにより、
トランジスタが構成されている。
ート電極２２が形成され、ゲート電極２２の側部には側
壁Ｓｉ3 Ｎ4 膜２５が形成されている。そして、Ｓｉ層
１７にソース／ドレイン拡散層を形成することにより、
トランジスタが構成されている。
【００２５】トランジスタを形成した基板表面はストッ
パＳｉＮ膜２６で覆われ、さらにＢＰＳＧ膜２７で覆わ
れて平坦化されている。そして、ＢＰＳＧ膜２７及びス
トッパＳｉＮ膜２６を一部除去してコンタクト孔が形成
され、このコンタクト孔内にビット線コンタクト（ＢＬ
コンタクト）２８が形成されている。そして、ＰＢＳＧ
膜２８上にはビット線（ＢＬ）２９が形成されている。
パＳｉＮ膜２６で覆われ、さらにＢＰＳＧ膜２７で覆わ
れて平坦化されている。そして、ＢＰＳＧ膜２７及びス
トッパＳｉＮ膜２６を一部除去してコンタクト孔が形成
され、このコンタクト孔内にビット線コンタクト（ＢＬ
コンタクト）２８が形成されている。そして、ＰＢＳＧ
膜２８上にはビット線（ＢＬ）２９が形成されている。
【００２６】このように本実施形態では、Ｓｉ基板１内
に形成されたトレンチ・キャパシタとその上に２段階に
別けて形成したエピタキシャルＳｉ層１２，１７と、エ
ピタキシャルＳｉ層１７に形成したＭＯＳトランジスタ
からＤＲＡＭ構造を実現している。このような素子構造
にすると、トランジスタをトレンチ（キャパシタ）の上
部に形成でき、トレンチの面積を大きくできる。即ち、
蓄積容量を大きくできる。
に形成されたトレンチ・キャパシタとその上に２段階に
別けて形成したエピタキシャルＳｉ層１２，１７と、エ
ピタキシャルＳｉ層１７に形成したＭＯＳトランジスタ
からＤＲＡＭ構造を実現している。このような素子構造
にすると、トランジスタをトレンチ（キャパシタ）の上
部に形成でき、トレンチの面積を大きくできる。即ち、
蓄積容量を大きくできる。
【００２７】次に、本実施形態のＤＲＡＭの製造方法に
ついて、図３から図１１を用いて説明する。ここで、図
３から図１１において、（ａ）は平面図を示し、（ｂ）
は（ａ）のＡ−Ａ′断面図を示している。
ついて、図３から図１１を用いて説明する。ここで、図
３から図１１において、（ａ）は平面図を示し、（ｂ）
は（ａ）のＡ−Ａ′断面図を示している。
【００２８】まず、図３に示すように、（１００）配向
を持った、不純物濃度１〜５×１０15ｃｍ-3程度のｐ型
Ｓｉ基板（又は、ｐ型Ｓｉ基板の表面にｐ型エピタキシ
ャルＳｉ層を例えば１μｍ程度の膜厚成長させた所謂エ
ピタキシャル基板）１に、ｎチャネルＭＯＳトランジス
タ形成領域にはｐウェル（図示せず）、またｐチャネル
ＭＯＳトランジスタ形成領域にはｎウェルを形成する
（図示せず）。
を持った、不純物濃度１〜５×１０15ｃｍ-3程度のｐ型
Ｓｉ基板（又は、ｐ型Ｓｉ基板の表面にｐ型エピタキシ
ャルＳｉ層を例えば１μｍ程度の膜厚成長させた所謂エ
ピタキシャル基板）１に、ｎチャネルＭＯＳトランジス
タ形成領域にはｐウェル（図示せず）、またｐチャネル
ＭＯＳトランジスタ形成領域にはｎウェルを形成する
（図示せず）。
【００２９】続いて、例えばＣＶＤ−ＴＥＯＳ酸化膜
（膜厚７００ｎｍ）４／Ｓｉ窒化膜（膜厚１５０ｎｍ）
３／熱酸化膜（膜厚８ｎｍ）２の多層膜マスクにより、
Ｓｉ基板１に深いトレンチ（ＤＴ）５を例えば５．０μ
ｍの深さに形成する。その後、砒素（Ａｓ）ガラスを用
いた固相拡散法を用いて、トレンチ側面及び底面の上部
側面領域を除いた領域に選択的にｎ- 拡散層６を、例え
ば接合深さ０．２μｍ程度形成する。勿論他の不純物、
例えばリン（Ｐ）などを用いてＰＳＧ膜によって形成し
てもよい。
（膜厚７００ｎｍ）４／Ｓｉ窒化膜（膜厚１５０ｎｍ）
３／熱酸化膜（膜厚８ｎｍ）２の多層膜マスクにより、
Ｓｉ基板１に深いトレンチ（ＤＴ）５を例えば５．０μ
ｍの深さに形成する。その後、砒素（Ａｓ）ガラスを用
いた固相拡散法を用いて、トレンチ側面及び底面の上部
側面領域を除いた領域に選択的にｎ- 拡散層６を、例え
ば接合深さ０．２μｍ程度形成する。勿論他の不純物、
例えばリン（Ｐ）などを用いてＰＳＧ膜によって形成し
てもよい。
【００３０】次いで、図４に示すように、トレンチ内面
のＳｉ面を露出させた後、表面洗浄を行いキャパシタ絶
縁膜７を形成する。このキャパシタ絶縁膜７には、シリ
コン窒化膜（Ｓｉ3 Ｎ4 ）とシリコン酸化膜（ＳｉＯ
2 ）の積層膜を用いてもよい。この場合、酸化膜換算膜
厚で４．０ｎｍ程度の膜になるようにそれぞれの膜厚を
調整する。続いて、Ａｓなどのｎ型の不純物を高濃度に
ドープしたｎ+ ポリＳｉ膜を堆積し、ＣＭＰ法とＲＩＥ
（Reactive Ion Etching）法を用いてトレンチ５の中に
埋込み、第１の蓄積電極８を形成する。この第１の蓄積
電極８は、例えばシリコン表面から１．０μｍ程度の深
さになるように形成する。
のＳｉ面を露出させた後、表面洗浄を行いキャパシタ絶
縁膜７を形成する。このキャパシタ絶縁膜７には、シリ
コン窒化膜（Ｓｉ3 Ｎ4 ）とシリコン酸化膜（ＳｉＯ
2 ）の積層膜を用いてもよい。この場合、酸化膜換算膜
厚で４．０ｎｍ程度の膜になるようにそれぞれの膜厚を
調整する。続いて、Ａｓなどのｎ型の不純物を高濃度に
ドープしたｎ+ ポリＳｉ膜を堆積し、ＣＭＰ法とＲＩＥ
（Reactive Ion Etching）法を用いてトレンチ５の中に
埋込み、第１の蓄積電極８を形成する。この第１の蓄積
電極８は、例えばシリコン表面から１．０μｍ程度の深
さになるように形成する。
【００３１】続いて、埋め込んだ第１の蓄積電極８をマ
スクとしてトレンチ内面上部のキャパシタ絶縁膜７を選
択的に除去し、全面に例えばＣＶＤ−ＴＥＯＳ膜を堆積
し、ＲＩＥ法によりエッチングを行い、所謂「側壁残し
法」により膜厚４０ｎｍ程度のカラー（Collar）酸化膜
９を第１の蓄積電極８上でかつトレンチ上部側面に形成
する。
スクとしてトレンチ内面上部のキャパシタ絶縁膜７を選
択的に除去し、全面に例えばＣＶＤ−ＴＥＯＳ膜を堆積
し、ＲＩＥ法によりエッチングを行い、所謂「側壁残し
法」により膜厚４０ｎｍ程度のカラー（Collar）酸化膜
９を第１の蓄積電極８上でかつトレンチ上部側面に形成
する。
【００３２】次いで、図５に示すように、Ａｓなどのｎ
型の不純物を高濃度にドープしたｎ+ ポリＳｉ膜を堆積
し、ＣＭＰ法とＲＩＥ法を用いてトレンチの中に埋込
み、第２の蓄積電極１０を形成する。この第２の蓄積電
極１０は、例えばシリコン基板表面から５０ｎｍ程度の
深さになるように形成する。この表面から５０ｎｍ程度
の段差は、残りの工程でＤＴマークからアライメント信
号が十分な強度で取れるようにするためのものである。
型の不純物を高濃度にドープしたｎ+ ポリＳｉ膜を堆積
し、ＣＭＰ法とＲＩＥ法を用いてトレンチの中に埋込
み、第２の蓄積電極１０を形成する。この第２の蓄積電
極１０は、例えばシリコン基板表面から５０ｎｍ程度の
深さになるように形成する。この表面から５０ｎｍ程度
の段差は、残りの工程でＤＴマークからアライメント信
号が十分な強度で取れるようにするためのものである。
【００３３】次いで、図６に示すように、第２の蓄積電
極１０及びマスク材のシリコン窒化膜３をマスクにし
て、カラー酸化膜９のシリコン基板表面から露出してい
る領域を除去し、カラー酸化膜９をトレンチ５の側壁部
のみに残置する。続いて、マスク材のシリコン窒化膜３
を除去した後、全面にシリコン窒化膜を例えば１００ｎ
ｍ程度堆積し、ＣＭＰ法を用いてトレンチ５中の第２の
蓄積電極１０の窪みに埋込み形成し、ストッパＳｉＮ膜
１１を形成する。
極１０及びマスク材のシリコン窒化膜３をマスクにし
て、カラー酸化膜９のシリコン基板表面から露出してい
る領域を除去し、カラー酸化膜９をトレンチ５の側壁部
のみに残置する。続いて、マスク材のシリコン窒化膜３
を除去した後、全面にシリコン窒化膜を例えば１００ｎ
ｍ程度堆積し、ＣＭＰ法を用いてトレンチ５中の第２の
蓄積電極１０の窪みに埋込み形成し、ストッパＳｉＮ膜
１１を形成する。
【００３４】次いで、図７に示すように、シリコン基板
表面の酸化膜２を除去し、さらに自然酸化膜等を除去
し、Ｓｉ表面を露出させた後、全面に第１のエピタキシ
ャルＳｉ層１２を成長させる。このエピタキシャルＳｉ
層１２は、アモルファスＳｉ層を堆積した後に熱処理に
より再結晶化させてもよい。膜厚は、例えば３００ｎｍ
程度とする。ストッパＳｉＮ膜１１上には隣接するＳｉ
基板表面からエピタキシャル成長をさせることができ
る。もし必要であれば、エピタキシャル成長させたＳｉ
層１２の表面をＣＭＰして表面の凹凸を除去してもよ
い。このようにすると、トレンチ上に形成した第１のエ
ピタキシャルＳｉ層１２のファセット等を除去でき、２
回目のエピタキシャルＳｉ成長の品質を向上できる。
表面の酸化膜２を除去し、さらに自然酸化膜等を除去
し、Ｓｉ表面を露出させた後、全面に第１のエピタキシ
ャルＳｉ層１２を成長させる。このエピタキシャルＳｉ
層１２は、アモルファスＳｉ層を堆積した後に熱処理に
より再結晶化させてもよい。膜厚は、例えば３００ｎｍ
程度とする。ストッパＳｉＮ膜１１上には隣接するＳｉ
基板表面からエピタキシャル成長をさせることができ
る。もし必要であれば、エピタキシャル成長させたＳｉ
層１２の表面をＣＭＰして表面の凹凸を除去してもよ
い。このようにすると、トレンチ上に形成した第１のエ
ピタキシャルＳｉ層１２のファセット等を除去でき、２
回目のエピタキシャルＳｉ成長の品質を向上できる。
【００３５】次いで、図８に示すように、第１のエピタ
キシャルＳｉ層１２の表面にＳｉＯ2 膜１３を例えば膜
厚５０ｎｍ程度形成してから、リソグラフィ法とＲＩＥ
法を用いて、ＤＴパターンに少なくとも一部が接するよ
うに所望の接続用の孔１４を開口する。このようにする
と、レジストプロセス、エッチングプロセス中における
エピタキシャルＳｉ層１２の表面の汚染等を防止でき
る。また、ＤＴパターン上のエッチングはストッパＳｉ
Ｎ膜１１上でエッチングがストップするような条件で行
うことが望ましい。
キシャルＳｉ層１２の表面にＳｉＯ2 膜１３を例えば膜
厚５０ｎｍ程度形成してから、リソグラフィ法とＲＩＥ
法を用いて、ＤＴパターンに少なくとも一部が接するよ
うに所望の接続用の孔１４を開口する。このようにする
と、レジストプロセス、エッチングプロセス中における
エピタキシャルＳｉ層１２の表面の汚染等を防止でき
る。また、ＤＴパターン上のエッチングはストッパＳｉ
Ｎ膜１１上でエッチングがストップするような条件で行
うことが望ましい。
【００３６】その後、接続孔１４の側壁に、例えばＣＶ
Ｄ−ＳｉＯ2 膜を４０ｎｍ程度形成する。これには、全
面にＳｉＯ2 膜を堆積した後ＲＩＥ法により段差の側壁
部にＳｉＯ2 膜を残置する「側壁残し法」を使用する。
この側壁ＳｉＯ2 膜１５は、接続孔１４と第１のエピタ
キシャルＳｉ層１２を電気的に絶縁分離するための絶縁
層であると同時に、縦方向に形成される寄生トランジス
タの反転防止のために膜厚をある程度厚く（４０ｎｍ程
度）する必要がある。
Ｄ−ＳｉＯ2 膜を４０ｎｍ程度形成する。これには、全
面にＳｉＯ2 膜を堆積した後ＲＩＥ法により段差の側壁
部にＳｉＯ2 膜を残置する「側壁残し法」を使用する。
この側壁ＳｉＯ2 膜１５は、接続孔１４と第１のエピタ
キシャルＳｉ層１２を電気的に絶縁分離するための絶縁
層であると同時に、縦方向に形成される寄生トランジス
タの反転防止のために膜厚をある程度厚く（４０ｎｍ程
度）する必要がある。
【００３７】次いで、図９に示すように、接続孔１４の
底部のストッパＳｉＮ膜１１をＲＩＥ法などを用いて選
択的に除去した後に、蓄積電極ポリＳｉ膜１０の表面を
露出させ、全面に例えばＡｓをドープさせたポリＳｉ膜
を堆積しＣＭＰ法とＲＩＥ法等を用いて接続孔の中に接
続孔ポリＳｉ膜１６を埋込み形成する。このとき、Ｓｉ
Ｏ2 膜１３はＣＭＰ及びＲＩＥ中に第１のエピタキシャ
ルＳｉ層１２の表面を保護する働きもある。
底部のストッパＳｉＮ膜１１をＲＩＥ法などを用いて選
択的に除去した後に、蓄積電極ポリＳｉ膜１０の表面を
露出させ、全面に例えばＡｓをドープさせたポリＳｉ膜
を堆積しＣＭＰ法とＲＩＥ法等を用いて接続孔の中に接
続孔ポリＳｉ膜１６を埋込み形成する。このとき、Ｓｉ
Ｏ2 膜１３はＣＭＰ及びＲＩＥ中に第１のエピタキシャ
ルＳｉ層１２の表面を保護する働きもある。
【００３８】次いで、図１０に示すように、第１のエピ
タキシャルＳｉ層１２の表面のＳｉＯ2 膜１３を除去
し、さらに表面の自然酸化膜等を除いた後に、全面に第
２のエピタキシャルＳｉ層１７を成長させる。このエピ
タキシャルＳｉ層１７は、アモルファスＳｉ層を堆積し
た後に熱処理により再結晶化させてもよい。膜厚は、例
えば５０ｎｍ程度とする。接続孔ポリＳｉ膜１６や側壁
ＳｉＯ2 膜１５上には隣接するエピタキシャルＳｉ層１
２の表面からエピタキシャル成長をさせることができ
る。
タキシャルＳｉ層１２の表面のＳｉＯ2 膜１３を除去
し、さらに表面の自然酸化膜等を除いた後に、全面に第
２のエピタキシャルＳｉ層１７を成長させる。このエピ
タキシャルＳｉ層１７は、アモルファスＳｉ層を堆積し
た後に熱処理により再結晶化させてもよい。膜厚は、例
えば５０ｎｍ程度とする。接続孔ポリＳｉ膜１６や側壁
ＳｉＯ2 膜１５上には隣接するエピタキシャルＳｉ層１
２の表面からエピタキシャル成長をさせることができ
る。
【００３９】ここで、もし必要であれば、エピタキシャ
ル成長させたＳｉ層１７の表面をＣＭＰ等の方法で研磨
して表面の凹凸を除去してもよい。このようにすると、
接続孔１４上に形成した第２のエピタキシャルＳｉ層１
７の凹凸等を除去でき、以降に形成するトランジスタの
品質を向上できる。また、ここでは図示していないが、
第２のエピタキシャルＳｉ層１７の形成前にトランジス
タのパンチスルーを防止するためのディープ・チャネル
・イオン注入を行ってもよい。このようにすると、パン
チスルーを防止するのに理想的なチャネルイオン注入プ
ロファイルを実現できる。
ル成長させたＳｉ層１７の表面をＣＭＰ等の方法で研磨
して表面の凹凸を除去してもよい。このようにすると、
接続孔１４上に形成した第２のエピタキシャルＳｉ層１
７の凹凸等を除去でき、以降に形成するトランジスタの
品質を向上できる。また、ここでは図示していないが、
第２のエピタキシャルＳｉ層１７の形成前にトランジス
タのパンチスルーを防止するためのディープ・チャネル
・イオン注入を行ってもよい。このようにすると、パン
チスルーを防止するのに理想的なチャネルイオン注入プ
ロファイルを実現できる。
【００４０】次いで、図１１に示すように、素子分離の
ためのＳＴＩを形成するためのマスク層として、第２の
エピタキシャルＳｉ層１７の表面にＳｉＯ2 膜１８及び
Ｓｉ3 Ｎ4 膜１９を形成する。その後、リソグラフィ法
とＲＩＥ法を用いて素子分離領域に浅い（２００ｎｍ程
度）トレンチ（溝）を第２のエピタキシャルＳｉ層１７
中に形成する。トレンチ内壁のＲＩＥときのダメージ層
等の除去を行った後、全面に例えば膜厚３００ｎｍ程度
のＣＶＤ−ＴＥＯＳ膜（ＳｉＯ2 膜）を堆積する。その
後、ＣＭＰ法やＲＩＥ法を用いて素子領域のトレンチの
中にＳｉＯ2 膜２０を埋込み形成する。
ためのＳＴＩを形成するためのマスク層として、第２の
エピタキシャルＳｉ層１７の表面にＳｉＯ2 膜１８及び
Ｓｉ3 Ｎ4 膜１９を形成する。その後、リソグラフィ法
とＲＩＥ法を用いて素子分離領域に浅い（２００ｎｍ程
度）トレンチ（溝）を第２のエピタキシャルＳｉ層１７
中に形成する。トレンチ内壁のＲＩＥときのダメージ層
等の除去を行った後、全面に例えば膜厚３００ｎｍ程度
のＣＶＤ−ＴＥＯＳ膜（ＳｉＯ2 膜）を堆積する。その
後、ＣＭＰ法やＲＩＥ法を用いて素子領域のトレンチの
中にＳｉＯ2 膜２０を埋込み形成する。
【００４１】次いで、図１２に示すように、マスク層の
Ｓｉ3 Ｎ4 膜１９とＳｉＯ2 膜１８を順次選択的に除去
し、第２のエピタキシャルＳｉ層１７の表面にゲート絶
縁膜として例えば６ｎｍ程度のＳｉＯ2 膜２１を熱酸化
法により形成する。この後は、通常のトランジスタのゲ
ート電極２２の形成工程を行う。即ち、ｎ+ ポリＳｉ層
（膜厚５０ｎｍ程度）、タングステン・シリサイド膜
（膜厚５０ｎｍ程度）、キャップＳｉ3 Ｎ4 膜２３を順
次堆積し、その後、例えばフォトリソグラフィ法とＲＩ
Ｅ法などを用いてまずキャップＳｉ3 Ｎ4 膜２３を加工
した後、キャップＳｉ3 Ｎ4 膜２３をマスクにしてタン
グステン・シリサイド膜、ｎ+ ポリＳｉ層をゲート電極
パターンに加工する。
Ｓｉ3 Ｎ4 膜１９とＳｉＯ2 膜１８を順次選択的に除去
し、第２のエピタキシャルＳｉ層１７の表面にゲート絶
縁膜として例えば６ｎｍ程度のＳｉＯ2 膜２１を熱酸化
法により形成する。この後は、通常のトランジスタのゲ
ート電極２２の形成工程を行う。即ち、ｎ+ ポリＳｉ層
（膜厚５０ｎｍ程度）、タングステン・シリサイド膜
（膜厚５０ｎｍ程度）、キャップＳｉ3 Ｎ4 膜２３を順
次堆積し、その後、例えばフォトリソグラフィ法とＲＩ
Ｅ法などを用いてまずキャップＳｉ3 Ｎ4 膜２３を加工
した後、キャップＳｉ3 Ｎ4 膜２３をマスクにしてタン
グステン・シリサイド膜、ｎ+ ポリＳｉ層をゲート電極
パターンに加工する。
【００４２】本実施形態では、ゲート電極２２としてタ
ングステン・シリサイド膜／ｎ+ ポリＳｉ膜を用いた例
を示しているが、ポリＳｉ単層膜でもよいし、他の積層
膜構成でもよい。キャップＳｉ3 Ｎ4 膜２３は後の工程
での自己整合コンタクトに用いるための膜である。
ングステン・シリサイド膜／ｎ+ ポリＳｉ膜を用いた例
を示しているが、ポリＳｉ単層膜でもよいし、他の積層
膜構成でもよい。キャップＳｉ3 Ｎ4 膜２３は後の工程
での自己整合コンタクトに用いるための膜である。
【００４３】次いで、ＬＤＤ（Lightly Doped Drain ）
構造を形成するため、ゲート電極２２をマスクにして、
フォトリソグラフィ法を用いて、所望の領域に、例えば
リン（ｐ+ ）イオンの注入を７０ｋｅＶ，４×１０13ｃ
ｍ-2程度行い、ｎ- 型ソース・ドレイン拡散層２４を形
成する。
構造を形成するため、ゲート電極２２をマスクにして、
フォトリソグラフィ法を用いて、所望の領域に、例えば
リン（ｐ+ ）イオンの注入を７０ｋｅＶ，４×１０13ｃ
ｍ-2程度行い、ｎ- 型ソース・ドレイン拡散層２４を形
成する。
【００４４】次いで、前記図１に示すように、Ｓｉ3 Ｎ
4 膜を全面に堆積した後、レジストマスクで所望の領域
のＲＩＥを行い、ゲート電極の側壁部にＳｉ3 Ｎ4 を残
す、所謂「側壁残し」を行い、ゲート電極２２の側壁に
膜厚３０ｎｍ程度のＳｉ3 Ｎ4 側壁絶縁膜２５を形成す
る。その後、フォトリソグラフィ法を用いて所望の領
域、例えばＡｓ+ イオンの注入を３０ｋｅＶ，５×１０
15ｃｍ-2程度行い、ｎ+型拡散層（図中にはない）を形
成し、所謂ＬＤＤ構造を形成する。ここではＬＤＤ構造
を用いているが、ｎ- 型拡散層のみ、或いはｎ+ 型拡散
層のみの、所謂シングル・ソース／ドレイン方式でもよ
い。また、ここではｎチャネルの場合のソース／ドレイ
ン形成について説明したが、ｐチャネルの場合はｐ- 、
ｐ+ のソース／ドレイン拡散層を形成する。
4 膜を全面に堆積した後、レジストマスクで所望の領域
のＲＩＥを行い、ゲート電極の側壁部にＳｉ3 Ｎ4 を残
す、所謂「側壁残し」を行い、ゲート電極２２の側壁に
膜厚３０ｎｍ程度のＳｉ3 Ｎ4 側壁絶縁膜２５を形成す
る。その後、フォトリソグラフィ法を用いて所望の領
域、例えばＡｓ+ イオンの注入を３０ｋｅＶ，５×１０
15ｃｍ-2程度行い、ｎ+型拡散層（図中にはない）を形
成し、所謂ＬＤＤ構造を形成する。ここではＬＤＤ構造
を用いているが、ｎ- 型拡散層のみ、或いはｎ+ 型拡散
層のみの、所謂シングル・ソース／ドレイン方式でもよ
い。また、ここではｎチャネルの場合のソース／ドレイ
ン形成について説明したが、ｐチャネルの場合はｐ- 、
ｐ+ のソース／ドレイン拡散層を形成する。
【００４５】次いで、全面にＣＶＤ−Ｓｉ3 Ｎ4 膜２６
を例えば３０ｎｍ程度堆積してストッパＳｉ3 Ｎ4 膜２
６を形成し、全面に層間絶縁膜としてＢＰＳＧ膜２７を
５００ｎｍ程度堆積する。この後、例えば８００℃程度
のＮ2 雰囲気で３０分程度デンシファイを行う。この熱
工程は、ソース／ドレインのイオン注入層の活性化も兼
ねて行ってもよい。拡散層の深さ（Ｘｊ）を抑えたいと
きは、デンシファイの温度を７５０℃程度に低温化し
て、９５０℃で１０秒程度のＲＴＡ（rapid Thermal An
neal）プロセスを併用してイオン注入層の活性化を行っ
てもよい。
を例えば３０ｎｍ程度堆積してストッパＳｉ3 Ｎ4 膜２
６を形成し、全面に層間絶縁膜としてＢＰＳＧ膜２７を
５００ｎｍ程度堆積する。この後、例えば８００℃程度
のＮ2 雰囲気で３０分程度デンシファイを行う。この熱
工程は、ソース／ドレインのイオン注入層の活性化も兼
ねて行ってもよい。拡散層の深さ（Ｘｊ）を抑えたいと
きは、デンシファイの温度を７５０℃程度に低温化し
て、９５０℃で１０秒程度のＲＴＡ（rapid Thermal An
neal）プロセスを併用してイオン注入層の活性化を行っ
てもよい。
【００４６】次いで、全面をＣＭＰすることにより平坦
化を行う。さらに、ビット線コンタクト領域にｎ+ ポリ
Ｓｉ膜２８を埋込み形成し、続いてソース、ドレイン、
ゲート電極へコンタクトの形成（図示せず）、ビット線
２９、層間絶縁膜（図示せず）、メタル配線層（図示せ
ず）を順次形成する。さらに、全面にパッシベーション
膜（図示せず）を堆積し、ＤＲＡＭの基本構造が完了す
る。
化を行う。さらに、ビット線コンタクト領域にｎ+ ポリ
Ｓｉ膜２８を埋込み形成し、続いてソース、ドレイン、
ゲート電極へコンタクトの形成（図示せず）、ビット線
２９、層間絶縁膜（図示せず）、メタル配線層（図示せ
ず）を順次形成する。さらに、全面にパッシベーション
膜（図示せず）を堆積し、ＤＲＡＭの基本構造が完了す
る。
【００４７】このように本実施形態によれば、トレンチ
をＭＯＳトランジスタの下部まで張り出して形成でき、
トレンチの面積を大きくできるため、キャパシタに蓄積
される蓄積容量を大きくできる。キャパシタ絶縁膜の膜
厚が一定の場合は、トレンチの深さを浅くできるためト
レンチ形成の一連のプロセスが簡単化され、製造コスト
が著しく低下できる。また、２段階のエピタキシャル成
長法を用いることによりエピタキシャルＳｉ層の欠陥レ
ベル等を低減できる。
をＭＯＳトランジスタの下部まで張り出して形成でき、
トレンチの面積を大きくできるため、キャパシタに蓄積
される蓄積容量を大きくできる。キャパシタ絶縁膜の膜
厚が一定の場合は、トレンチの深さを浅くできるためト
レンチ形成の一連のプロセスが簡単化され、製造コスト
が著しく低下できる。また、２段階のエピタキシャル成
長法を用いることによりエピタキシャルＳｉ層の欠陥レ
ベル等を低減できる。
【００４８】また、トランジスタのソース／ドレインの
一方とキャパシタの蓄積電極を電気的に接続するときに
表面接続法を使えるため、接続が安定していて製品の製
造歩留まりが向上する。さらに、トレンチ形成時、素子
分離時、トランジスタ形成時等に素子表面の平坦度が良
好でリソグラフィに有利である。また、接続に埋め込ん
だポリＳｉ中の不純物が第２のエピタキシャルＳｉ層に
拡散していき、通過ワード線下への不純物拡散によりト
ランジスタの一方のソース／ドレイン拡散層と蓄積電極
を接続する拡散層領域を自己整合的に形成できるので、
工程の簡略化をはかることができる。
一方とキャパシタの蓄積電極を電気的に接続するときに
表面接続法を使えるため、接続が安定していて製品の製
造歩留まりが向上する。さらに、トレンチ形成時、素子
分離時、トランジスタ形成時等に素子表面の平坦度が良
好でリソグラフィに有利である。また、接続に埋め込ん
だポリＳｉ中の不純物が第２のエピタキシャルＳｉ層に
拡散していき、通過ワード線下への不純物拡散によりト
ランジスタの一方のソース／ドレイン拡散層と蓄積電極
を接続する拡散層領域を自己整合的に形成できるので、
工程の簡略化をはかることができる。
【００４９】（第２の実施形態）図１３及び図１４は本
発明の第２の実施形態を説明するためのもので、図１３
は平面図、図１４は図１３のＡ−Ａ′断面図である。な
お、図１及び図２と同一部分には同一符号を付して、そ
の詳しい説明は省略する。また、これらの図は前記図８
に対応している。
発明の第２の実施形態を説明するためのもので、図１３
は平面図、図１４は図１３のＡ−Ａ′断面図である。な
お、図１及び図２と同一部分には同一符号を付して、そ
の詳しい説明は省略する。また、これらの図は前記図８
に対応している。
【００５０】第１の実施形態では、接続孔１４の側壁に
例えばＳｉＯ2 膜１５を４０ｎｍ程度形成する例を述べ
た。しかし、図１３及び図１４に示すように、トレンチ
５と接続孔１４の合わせずれがある場合には、接続孔１
４のエッチングが第２エピタキシャルＳｉ層１２を突き
抜けてシリコン基板１にまで達し、ＤＴパターンの側面
に溝が形成される。このような溝が形成されると、スト
ッパＳｉＮ膜１１を剥離して蓄積電極１０の表面を露出
させる時に溝部のシリコン基板表面も露出され、シリコ
ン基板との電気的なリークをもたらすなどの原因とな
る。そこで、第２の実施形態として、この溝に対する側
壁ＳｉＯ2 膜の形成方法と溝の深さについて述べる。
例えばＳｉＯ2 膜１５を４０ｎｍ程度形成する例を述べ
た。しかし、図１３及び図１４に示すように、トレンチ
５と接続孔１４の合わせずれがある場合には、接続孔１
４のエッチングが第２エピタキシャルＳｉ層１２を突き
抜けてシリコン基板１にまで達し、ＤＴパターンの側面
に溝が形成される。このような溝が形成されると、スト
ッパＳｉＮ膜１１を剥離して蓄積電極１０の表面を露出
させる時に溝部のシリコン基板表面も露出され、シリコ
ン基板との電気的なリークをもたらすなどの原因とな
る。そこで、第２の実施形態として、この溝に対する側
壁ＳｉＯ2 膜の形成方法と溝の深さについて述べる。
【００５１】まず、接続孔１４の内壁のシリコン表面に
例えば６ｎｍ程度の膜厚の熱酸化膜５１を形成した後
に、ＣＶＤ酸化膜５２を用いてこの溝を完全に埋め込む
ようにする。溝を埋め込むには、溝の幅の２倍以上の膜
厚が必要であるが、この場合、溝の幅はトレンチ５と接
続孔１４のリソグラフィにおける重ね合わせ（ＯＬ）に
よって決まる。また、溝の深さは接続孔形成のエッチン
グ時間で決まる値である。リソグラフィにおける重ね合
わせ（ＯＬ）は露光装置にもよるが約５０ｎｍ以下を達
成できるため、図中の溝の幅Ｗは＜５０ｎｍとなる。
例えば６ｎｍ程度の膜厚の熱酸化膜５１を形成した後
に、ＣＶＤ酸化膜５２を用いてこの溝を完全に埋め込む
ようにする。溝を埋め込むには、溝の幅の２倍以上の膜
厚が必要であるが、この場合、溝の幅はトレンチ５と接
続孔１４のリソグラフィにおける重ね合わせ（ＯＬ）に
よって決まる。また、溝の深さは接続孔形成のエッチン
グ時間で決まる値である。リソグラフィにおける重ね合
わせ（ＯＬ）は露光装置にもよるが約５０ｎｍ以下を達
成できるため、図中の溝の幅Ｗは＜５０ｎｍとなる。
【００５２】さらに、図中の溝の深さＤはストッパＳｉ
Ｎ膜１１を除去して第２のポリＳｉ膜１０の表面を露出
する工程でも溝の底部及び側面のシリコン基板表面が露
出してはならないので、深さＤのコントロールが必要で
ある。即ち、ストッパＳｉＮ膜１１をＲＩＥ法などで選
択的に除去した後、第２のポリＳｉ膜１０の表面を露出
する工程でカラー酸化膜９や溝の側壁部の酸化膜が等方
的にエッチングされる量をＳnmと仮定すると、Ｄ＞Ｓの
関係が必要である。酸化膜のエッチング速度等を考え
て、溝に形成する酸化膜を熱酸化膜とＣＶＤ−ＳｉＯ2
膜で形成するのは有益である。
Ｎ膜１１を除去して第２のポリＳｉ膜１０の表面を露出
する工程でも溝の底部及び側面のシリコン基板表面が露
出してはならないので、深さＤのコントロールが必要で
ある。即ち、ストッパＳｉＮ膜１１をＲＩＥ法などで選
択的に除去した後、第２のポリＳｉ膜１０の表面を露出
する工程でカラー酸化膜９や溝の側壁部の酸化膜が等方
的にエッチングされる量をＳnmと仮定すると、Ｄ＞Ｓの
関係が必要である。酸化膜のエッチング速度等を考え
て、溝に形成する酸化膜を熱酸化膜とＣＶＤ−ＳｉＯ2
膜で形成するのは有益である。
【００５３】以上の議論から、Ｓを５ｎｍ程度と仮定す
ると、ＤはストッパＳｉＮ膜１１の底面からの距離であ
るがエッチングのばらつきによる深さのばらつきも考慮
して、Ｄ〜３×Ｓ＋エッチングばらつき、具体的にはＤ
〜３×５ｎｍ＋３０ｎｍ＝４５ｎｍ程度に設定すればよ
い。この接続孔の形成が本発明のポイントである。
ると、ＤはストッパＳｉＮ膜１１の底面からの距離であ
るがエッチングのばらつきによる深さのばらつきも考慮
して、Ｄ〜３×Ｓ＋エッチングばらつき、具体的にはＤ
〜３×５ｎｍ＋３０ｎｍ＝４５ｎｍ程度に設定すればよ
い。この接続孔の形成が本発明のポイントである。
【００５４】このように本実施形態によれば、接続孔１
４とトレンチ５の重ね合わせ誤差により形成される溝の
幅Ｗと深さＤに制限を加えることにより、接続孔１４の
中に埋込み形成するポリＳｉ膜１６とシリコン基板１の
電気的なショートを防止できるので、製品歩留まりが向
上する。
４とトレンチ５の重ね合わせ誤差により形成される溝の
幅Ｗと深さＤに制限を加えることにより、接続孔１４の
中に埋込み形成するポリＳｉ膜１６とシリコン基板１の
電気的なショートを防止できるので、製品歩留まりが向
上する。
【００５５】（第３の実施形態）図１５及び図１６は本
発明の第３の実施形態を説明するためのもので、図１５
は平面図、図１６は図１５のＡ−Ａ′断面図である。な
お、図１及び図２と同一部分には同一符号を付して、そ
の詳しい説明は省略する。
発明の第３の実施形態を説明するためのもので、図１５
は平面図、図１６は図１５のＡ−Ａ′断面図である。な
お、図１及び図２と同一部分には同一符号を付して、そ
の詳しい説明は省略する。
【００５６】基本的な構成は第１の実施形態と全く同様
であるが、本実施形態ではトレンチ（ＤＴ）５の配置が
第１の実施形態とは異なっている。即ち、第１の実施形
態では、トレンチ５の長辺方向がビット線方向と一致し
ている例を説明したが、本実施形態ではトレンチ５の長
辺方向がワード線方向と一致している。
であるが、本実施形態ではトレンチ（ＤＴ）５の配置が
第１の実施形態とは異なっている。即ち、第１の実施形
態では、トレンチ５の長辺方向がビット線方向と一致し
ている例を説明したが、本実施形態ではトレンチ５の長
辺方向がワード線方向と一致している。
【００５７】このようなトレンチの配置を取ると、トラ
ンジスタのチャネル部をトレンチの上部から避けた領域
に配置することができる。この場合、トランジスタのチ
ャネル部の下にはシリコン基板があり、このシリコン面
からの品質の良いエピタキシャルＳｉ成長を期待でき
る。従って、トランジスタのチャネル領域に良質の半導
体層が使用できることになり、トランジスタの移動度な
どの劣化の少ないトランジスタが形成できる。
ンジスタのチャネル部をトレンチの上部から避けた領域
に配置することができる。この場合、トランジスタのチ
ャネル部の下にはシリコン基板があり、このシリコン面
からの品質の良いエピタキシャルＳｉ成長を期待でき
る。従って、トランジスタのチャネル領域に良質の半導
体層が使用できることになり、トランジスタの移動度な
どの劣化の少ないトランジスタが形成できる。
【００５８】なお、本発明は上述した各実施形態に限定
されるものではない。基板及びその上に形成する第１及
び第２の半導体層は必ずしもＳｉに限るものではなく、
他の半導体を用いることも可能である。また、キャパシ
タの蓄積電極、接続電極の材料、更には各種の絶縁膜の
材料等は仕様に応じて適宜変更可能である。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
されるものではない。基板及びその上に形成する第１及
び第２の半導体層は必ずしもＳｉに限るものではなく、
他の半導体を用いることも可能である。また、キャパシ
タの蓄積電極、接続電極の材料、更には各種の絶縁膜の
材料等は仕様に応じて適宜変更可能である。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
【００５９】
【発明の効果】以上詳述したように本発明によれば、ト
ランジスタをキャパシタの上部領域に形成する構造を採
用した半導体記憶装置において、２段階のエピタキシャ
ル成長法を用いることにより、エピタキシャル半導体層
の欠陥レベル等を低減でき、トランジスタ形成領域の酸
化膜欠陥等を低減できる。さらに、トランジスタのソー
ス／ドレインの一方とキャパシタの蓄積電極とを電気的
に接続する時に表面接続法を使えるため、接続が安定し
ていて製品の製造歩留まりが向上する。つまり、トラン
ジスタを形成する領域の半導体層の品質確保と、ソース
／ドレインの一方と蓄積電極との接続の安定化をはかる
ことが可能となる。
ランジスタをキャパシタの上部領域に形成する構造を採
用した半導体記憶装置において、２段階のエピタキシャ
ル成長法を用いることにより、エピタキシャル半導体層
の欠陥レベル等を低減でき、トランジスタ形成領域の酸
化膜欠陥等を低減できる。さらに、トランジスタのソー
ス／ドレインの一方とキャパシタの蓄積電極とを電気的
に接続する時に表面接続法を使えるため、接続が安定し
ていて製品の製造歩留まりが向上する。つまり、トラン
ジスタを形成する領域の半導体層の品質確保と、ソース
／ドレインの一方と蓄積電極との接続の安定化をはかる
ことが可能となる。
【図１】第１の実施形態に係わるＤＲＡＭの１ビット分
とその隣接パターンを示す平面図。
とその隣接パターンを示す平面図。
【図２】図１のＡ−Ａ′断面図。
【図３】第１の実施形態のＤＲＡＭ製造工程を示す平面
図と断面図。
図と断面図。
【図４】第１の実施形態のＤＲＡＭ製造工程を示す平面
図と断面図。
図と断面図。
【図５】第１の実施形態のＤＲＡＭ製造工程を示す平面
図と断面図。
図と断面図。
【図６】第１の実施形態のＤＲＡＭ製造工程を示す平面
図と断面図。
図と断面図。
【図７】第１の実施形態のＤＲＡＭ製造工程を示す平面
図と断面図。
図と断面図。
【図８】第１の実施形態のＤＲＡＭ製造工程を示す平面
図と断面図。
図と断面図。
【図９】第１の実施形態のＤＲＡＭ製造工程を示す平面
図と断面図。
図と断面図。
【図１０】第１の実施形態のＤＲＡＭ製造工程を示す平
面図と断面図。
面図と断面図。
【図１１】第１の実施形態のＤＲＡＭ製造工程を示す平
面図と断面図。
面図と断面図。
【図１２】第１の実施形態のＤＲＡＭ製造工程を示す平
面図と断面図。
面図と断面図。
【図１３】第２の実施形態に係わるＤＲＡＭの１ビット
分とその隣接パターンを示す平面図。
分とその隣接パターンを示す平面図。
【図１４】図１２のＡ−Ａ′断面図。
【図１５】第３の実施形態に係わるＤＲＡＭの１ビット
分とその隣接パターンを示す平面図。
分とその隣接パターンを示す平面図。
【図１６】図１５のＡ−Ａ′断面図。
【図１７】従来の問題点を説明するための断面図。
１…ｐ型シリコン基板 ２…バッファ酸化膜 ３…マスクシリコン窒化膜（Ｓｉ3 Ｎ4 ） ４…マスクＣＶＤ酸化膜 ５…トレンチ（溝） ６…ｎ- 型拡散層 ７…キャパシタ絶縁膜（ＮＯ膜） ８…ｎ+ ポリＳｉ膜（第１の蓄積電極） ９…カラー酸化膜 １０…ｎ+ ポリＳｉ膜（第２の蓄積電極） １１…ストッパ膜（Ｓｉ3 Ｎ4 ） １２…厚膜エピタキシャルＳｉ層（第１の半導体層） １３…マスク酸化膜 １４…接続孔 １５…側壁酸化膜 １６…接続ポリＳｉ膜（接続電極） １７…薄膜エピタキシャルＳｉ層（第２の半導体層） １８…マスク酸化膜 １９…ＳｉＮマスク層 ２０…ＳＴＩ素子分離層 ２１…ゲート絶縁膜 ２２…ゲート電極（ＷＳｉ／ポリＳｉ） ２３…キャップＳｉＮ層 ２４…ソース／ドレイン拡散層 ２５…側壁膜 ２６…ストッパ膜（Ｓｉ3 Ｎ4 ） ２７…ＢＰＳＧ膜 ２８…ビット線コンタクト ２９…ビット線 ５１…熱酸化膜 ５２…ＣＶＤ酸化膜
Claims (4)
- 【請求項１】半導体基板に設けられたトレンチ内に蓄積
電極を埋め込んで形成されたキャパシタと、前記基板及
びキャパシタの上部に前記蓄積電極とは絶縁して形成さ
れた第１の半導体層と、この第１の半導体層を一部除去
して設けられた接続孔内に、前記蓄積電極とコンタクト
を取るために埋込み形成された接続電極と、第１の半導
体層と前記接続電極の上部に形成された第２の半導体層
と、この第２の半導体層に形成されたトランジスタとを
具備してなり、 前記接続電極は、基板面内方向において第１の半導体層
とは絶縁され、基板積層方向において第２の半導体層に
より前記トランジスタのソース／ドレインの一方と接続
されていることを特徴とする半導体記憶装置。 - 【請求項２】前記接続孔の側面は、前記接続電極と第１
の半導体層とを絶縁分離するために熱酸化膜とＣＶＤ酸
化膜で覆われていることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】前記トレンチは該トレンチの長手方向がワ
ード線方向と平行となるように形成され、該トレンチの
上部を避けた領域に前記トランジスタのチャネル領域が
位置することを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項４】半導体基板にトレンチを形成する工程と、
前記トレンチ内にキャパシタ絶縁膜を介して蓄積電極を
埋込んでキャパシタを形成する工程と、前記キャパシタ
の上部にストッパ絶縁膜を形成する工程と、前記基板及
びキャパシタの上に第１の半導体層を形成する工程と、
第１の半導体層の一部を選択エッチングして前記蓄積電
極の一部が露出するように接続孔を形成する工程と、前
記接続孔の側面に側壁絶縁膜を形成する工程と、前記接
続孔内に接続電極を埋込み形成する工程と、第１の半導
体層及び前記接続電極上に第２の半導体層を形成する工
程と、第２の半導体層にＭＯＳトランジスタを形成し、
かつ該トランジスタのソース／ドレインの一方を前記接
続電極に接続する工程とを含むことを特徴とする半導体
記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353494A JPH11186514A (ja) | 1997-12-22 | 1997-12-22 | 半導体記憶装置及びその製造方法 |
| US09/216,835 US6373085B1 (en) | 1997-12-22 | 1998-12-21 | Semiconductor memory cell having two epitaxial layers and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353494A JPH11186514A (ja) | 1997-12-22 | 1997-12-22 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186514A true JPH11186514A (ja) | 1999-07-09 |
Family
ID=18431227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9353494A Pending JPH11186514A (ja) | 1997-12-22 | 1997-12-22 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6373085B1 (ja) |
| JP (1) | JPH11186514A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399447B1 (en) * | 2000-07-19 | 2002-06-04 | International Business Machines Corporation | Method of producing dynamic random access memory (DRAM) cell with folded bitline vertical transistor |
| DE10226583B4 (de) * | 2002-06-14 | 2010-07-08 | Qimonda Ag | DRAM-Speicherzelle für schnellen Schreib-/Lesezugriff und Speicherzellenfeld |
| DE10233916C1 (de) * | 2002-07-25 | 2003-08-21 | Infineon Technologies Ag | Verfahren zur Herstellung eines vertikalen Transistors sowie Halbleiterspeicherzelle mit einem Grabenkondensator und einem zugehörigen vertikalen Auswahltransistor |
| JP2006295048A (ja) * | 2005-04-14 | 2006-10-26 | Toshiba Corp | 半導体装置 |
| TWI277177B (en) * | 2005-10-13 | 2007-03-21 | Promos Technologies Inc | Dynamic random access memory and manufacturing method thereof |
| US20090096003A1 (en) * | 2007-10-11 | 2009-04-16 | International Business Machines Corporation | Semiconductor cell structure including buried capacitor and method for fabrication thereof |
| JP2016162904A (ja) * | 2015-03-03 | 2016-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4728623A (en) * | 1986-10-03 | 1988-03-01 | International Business Machines Corporation | Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method |
| US5936271A (en) * | 1994-11-15 | 1999-08-10 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers |
| US5658816A (en) * | 1995-02-27 | 1997-08-19 | International Business Machines Corporation | Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond |
| US5792685A (en) * | 1996-02-22 | 1998-08-11 | Siemens Aktiengesellschaft | Three-dimensional device layout having a trench capacitor |
| US5914510A (en) | 1996-12-13 | 1999-06-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| US5998821A (en) | 1997-05-21 | 1999-12-07 | Kabushiki Kaisha Toshiba | Dynamic ram structure having a trench capacitor |
| US6013937A (en) * | 1997-09-26 | 2000-01-11 | Siemens Aktiengesellshaft | Buffer layer for improving control of layer thickness |
| US5843820A (en) * | 1997-09-29 | 1998-12-01 | Vanguard International Semiconductor Corporation | Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor |
-
1997
- 1997-12-22 JP JP9353494A patent/JPH11186514A/ja active Pending
-
1998
- 1998-12-21 US US09/216,835 patent/US6373085B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6373085B1 (en) | 2002-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518130B1 (en) | Method for forming a semiconductor device having a DRAM region and a logic region on the substrate | |
| JP3466938B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JP3923653B2 (ja) | 半導体記憶装置の製造方法 | |
| US8294236B2 (en) | Semiconductor device having dual-STI and manufacturing method thereof | |
| US5909044A (en) | Process for forming a high density semiconductor device | |
| US6767789B1 (en) | Method for interconnection between transfer devices and storage capacitors in memory cells and device formed thereby | |
| US6943071B2 (en) | Integrated memory cell and method of fabrication | |
| US7214621B2 (en) | Methods of forming devices associated with semiconductor constructions | |
| US7511340B2 (en) | Semiconductor devices having gate structures and contact pads that are lower than the gate structures | |
| JPH06101546B2 (ja) | １トランジスタ・メモリ・セル装置の製造方法 | |
| WO2006046442A1 (ja) | 半導体装置及びその製造方法 | |
| US6300172B1 (en) | Method of field isolation in silicon-on-insulator technology | |
| US6780707B2 (en) | Method of forming semiconductor device having contact pad on source/drain region in peripheral circuit area | |
| JP3195785B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH11186514A (ja) | 半導体記憶装置及びその製造方法 | |
| KR100577603B1 (ko) | 적층형 반도체 장치 및 그 제조 방법 | |
| US6911740B2 (en) | Semiconductor device having increased gaps between gates | |
| JPH1174526A (ja) | 半導体装置及びその製造方法 | |
| JP3129750B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH06209088A (ja) | 半導体記憶装置及びその製造方法 | |
| KR100373709B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2000269460A (ja) | 半導体記憶装置及びその製造方法 | |
| US6251769B1 (en) | Method of manufacturing contact pad | |
| JPH06104399A (ja) | 半導体記憶装置 | |
| JP3938765B2 (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |