JP2000269460A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トレンチキャパシタを最密に配置してその占
有面積を極大化することを可能とした半導体記憶装置と
その製造方法を提供する。 【解決手段】 半導体基板に２Ｆ×２Ｆの大きさのトレ
ンチキャパシタ２を、その対角線の方向がビット線ＢＬ
とワード線ＷＬの直交二方向になるように配置する。キ
ャパシタ２が形成された半導体基板上に半導体層をエピ
タキシャル成長させ、この半導体層に素子分離絶縁膜に
より区画された能動素子領域５を、ビット線方向の二つ
のキャパシタ２にまたがるように形成する。各能動素子
領域５に２個ずつトランジスタ６を形成する。トランジ
スタ６の拡散層の一方はビット線ＢＬに接続され、他方
はキャパシタ・コンタクト層９を介してキャパシタノー
ド層に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、１トランジスタ
／１キャパシタ構造のメモリセルを持つ半導体記憶装置
（ＤＲＡＭ）に係り、特にトレンチキャパシタを持つＤ
ＲＡＭとその製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭの高集積化は、素子及び配線の
微細化により達成されてきた。しかし、素子の微細化
は、メモリセル動作に必要なキャパシタの容量確保を難
しくするため、キャパシタ構造の三次元化が行われてい
る。特に、基板に溝（トレンチ）を掘り、その側壁にキ
ャパシタを形成するものは、平坦性に優れており、２５
６ＭビットＤＲＡＭや１ＧビットＤＲＡＭ用として開発
が進められている。

【０００３】しかし、キャパシタ絶縁膜の薄膜化に限界
があるため、いかにしてトレンチ側壁面積を増やすかが
大きな課題である。トレンチの側壁面積を増大できない
理由の一つとして、トランジスタとキャパシタが隣接し
て並列にレイアウトされるので、メモリセル面積が小さ
くなるにつれて、トレンチの径が小さくなることが挙げ
られる。

【０００４】この問題を解決するために、トレンチキャ
パシタの上部にトランジスタを形成することにより、ト
レンチ面積の増大を図る技術が提案されている（例え
ば、IEDM'88 Technical Digest,pp.588-591,"A buried-
Trench DRAM Cell Using A Self-aligned Epitaxy Over
Trench Technology"）。

【０００５】

【発明が解決しようとする課題】トレンチキャパシタが
形成された基板上にエピタキシャル層を成長させ、ここ
にトランジスタを形成する方法により、キャパシタ面積
を増大させるとができるが、この技術でも未だ問題が残
る。即ち、トランジスタとキャパシタノード層との接続
部分がキャパシタに対して合わせずれがあると、コンタ
クト抵抗が増大する。また埋め込みプレートを形成する
工程、キャパシタとトランジスタの接続工程等が複雑で
ある。更に、キャパシタ上部の酸化膜上に形成するエピ
タキシャル層は結晶性の制御が困難であり、ウェハ全体
にわたってトランジスタの品質を確保することが難し
い。

【０００６】この発明は、上記課題を解決して、トレン
チキャパシタを最密に配置してその占有面積を極大化す
ることを可能とした半導体記憶装置とその製造方法を提
供することを目的としている。

【０００７】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、半導体基板と、この半導体基板に一定ピッチ
で配列形成され複数のトレンチキャパシタと、これらの
トレンチキャパシタが形成された半導体基板上に形成さ
れた半導体層と、この半導体層に埋め込み形成されて、
隣接する二つのトレンチキャパシタにまたがる複数の能
動素子領域を区画する素子分離絶縁膜と、前記各能動素
子領域に、ソース、ドレイン拡散層の一方を共有し他方
が隣接する二つのトレンチキャパシタの領域上に位置す
るように２個ずつ形成されて、ゲートが一方向に連続す
るワード線に接続された複数のトランジスタと、前記各
トランジスタの前記ソース、ドレイン拡散層の他方を対
応する前記トレンチキャパシタのキャパシタノード層に
接続するコンタクト層と、前記ワード線と交差して配設
されて前記トランジスタのソース、ドレイン拡散層の一
方に接続されたビット線とを有することを特徴とする。

【０００８】この発明において、トレンチキャパシタは
具体的には、（ａ）最小加工寸法をＦとして一辺が２Ｆ
の略正方形であり、その正方形の対角線の方向を前記ワ
ード線とビット線の直交二方向に一致させて、その正方
形の直交する二辺の方向にスペースが１Ｆ以下の一定ピ
ッチで配列されるか、或いは（ｂ）最小加工寸法をＦと
して一辺が２Ｆの略正方形であり、その正方形の辺の方
向を前記ワード線とビット線の直交二方向に一致させ、
ビット線方向にスペースが２Ｆ以上の一定ピッチで且
つ、隣接するビット線では順次１／２ピッチずつずれた
状態に配列されてる。（ａ），（ｂ）いずれのトレンチ
キャパシタ配列の場合も、能動素子領域は、ビット線方
向に一定ピッチで且つ隣接するビット線で順次１／４ピ
ッチずつずれた状態に配列される。

【０００９】この発明において、トランジスタの拡散層
をトレンチキャパシタのキャパシタノード層に接続する
ためにコンタクト層が半導体層に埋め込まれるが、その
具体的なコンタクトの態様には、次のような手法が用い
られる。 （１）コンタクト層を、トランジスタ形成後に、トラン
ジスタ拡散層を貫通してキャパシタノード層に達するよ
うに埋め込み形成する。 （２）能動素子領域を形成する半導体層が第１及び第２
のエピタキシャル成長層により構成する。そして、コン
タクト層は、第２のエピタキシャル成長層の形成前に第
１のエピタキシャル成長層に前記キャパシタノード層に
達するように埋め込み形成する。トランジスタ拡散層は
第２のエピタキシャル成長層形成後に形成して、その底
面がコンタクト層の上面に接続されるようにする。 （３）コンタクト層を、トランジスタ形成前に半導体層
にキャパシタノード層に達するように埋め込み形成し、
トランジスタ拡散層が、コンタクト層の上部側方に形成
された埋め込み拡散層を介してコンタクト層に接続され
るようにする。 （４）コンタクト層を、トランジスタ形成前に半導体層
にキャパシタノード層に達するように埋め込み形成し、
トランジスタ拡散層は、その表面に形成された接続導体
を介してコンタクト層の上面に接続されるようにする。

【００１０】この発明において、トレンチキャパシタは
具体的に、トレンチ面から基板に拡散形成された半導体
基板と逆導電型層からなる埋め込みプレートを有する。
この埋め込みプレートの上端が半導体基板の表面位置よ
り下になるように形成した場合には、トレンチキャパシ
タの上部に寄生トランジスタ等の動作を防止するための
カラー絶縁膜を形成することが必要になる。従ってま
た、キャパシタコンタクト層も２段階に埋め込むことが
必要になる。

【００１１】これに対して、埋め込みプレートを半導体
基板の表面まで形成する構造としてもよい。この場合に
は、トレンチキャパシタは、トレンチ内壁全体にキャパ
シタ絶縁膜を形成し、１ステップでコンタクト層を埋め
込んだ簡単な構造とすることができる。これにより、プ
ロセスの簡略化が図られ、またトレンチキャパシタの実
質面積が大きくなって、後のコンタクト孔形成の際の合
わせズレに対する余裕が大きくなる。

【００１２】また上述した（４）の表面ストラップ方式
を採用する場合、キャパシタノード層上に埋め込まれる
コンタクト層と、この上に形成されるトランジスタ拡散
層との間には一部重なる状態で一定の位置ズレを与える
ことが必要である。そのためには、例えば、能動素子
領域をその中心がトレンチキャパシタの中心を通るよう
にレイアウトする場合には、コンタクト層はトレンチキ
ャパシタの中心からワード線方向にずれた位置に形成す
る。或いは、コンタクト層をトレンチキャパシタの中
心に配置する場合に、能動素子領域がその中心がトレン
チキャパシタの中心からワード線方向にずれた状態で配
設する。

【００１３】またこの発明において、トレンチキャパシ
タはその上に半導体層をエピタキシャル成長させる際に
キャップ絶縁膜で覆われる。このため、トレンチキャパ
シタ領域上には多結晶半導体層が成長する。従って、能
動能動素子領域にトランジスタ形成に先立ってウェルを
形成する場合に、ウェルの境界が多結晶半導体層に接し
ない状態とすることが好ましい。具体的に、ウェルとト
レンチキャパシタの埋め込みプレートの間で形成される
ｐｎ接合面が、多結晶層領域より上に形成されるように
することで、接合リークを低減することができる。

【００１４】この発明において、半導体層は、キャパシ
タが形成された半導体基板に貼り合わせられた別の半導
体基板のバルク半導体層と、このバルク半導体層に形成
されたエピタキシャル成長層とから構成することもでき
る。この場合、トランジスタ拡散層をキャパシタノード
層に接続するコンタクト層は、エピタキシャル成長層の
形成前にバルク半導体層にキャパシタノード層に達する
ように埋め込み形成される。そして、ソース、ドレイン
拡散層はエピタキシャル成長層形成後に形成されて、そ
の底面がコンタクト層の上面に接続されるようにする。

【００１５】また基板貼り合わせ技術を用いる場合に、
好ましくは基板接合面には基板分離用絶縁膜を介在させ
る。そして、素子分離絶縁膜を、ビット線方向の素子分
離領域に基板分離用絶縁膜に達する深さに埋め込み形成
された第１の素子分離絶縁膜と、この第１の素子分離絶
縁膜と一部重なりビット線方向とワード線方向の素子分
離領域に第１の素子分離絶縁膜より浅く埋め込み形成さ
れた第２の素子分離絶縁膜とから構成する。

【００１６】この発明に係る半導体装置はまた、半導体
基板と、この半導体基板に能動素子領域を区画するため
に埋め込み形成された、第１の絶縁膜とこれより浅い第
２の絶縁膜とからなる素子分離絶縁膜と、この素子分離
絶縁膜により区画された前記能動素子領域に形成された
素子とを有することを特徴とする。

【００１７】この発明に係る半導体記憶装置の製造方法
は、半導体基板に、キャパシタノード層がキャップ絶縁
膜で覆われた状態で且つそのキャップ絶縁膜表面が前記
半導体基板の表面より下に位置するように、複数のトレ
ンチキャパシタを一定ピッチで配列形成する工程と、前
記トレンチキャパシタが形成された半導体基板上に半導
体層をエピタキシャル成長させる工程と、前記半導体層
に素子分離絶縁膜を形成することにより、各能動素子領
域が隣接する二つのトレンチキャパシタにまたがるよう
に複数の能動素子領域を区画する工程と、前記各能動素
子領域に二つずつのトランジスタをそのソース、ドレイ
ン拡散層の一方を共有し、他方が前記トレンチキャパシ
タ上に位置するように、且つゲート電極が一方向に連続
するワード線となるように形成する工程と、前記ゲート
電極の間に前記ソース、ドレイン拡散層の他方を貫通し
て前記キャパシタノード層に達するコンタクト層を埋め
込む工程と、前記ソース、ドレイン拡散層の一方に接続
されて前記ワード線と交差するようにビット線を形成す
る工程とを有することを特徴とする。

【００１８】この発明に係る半導体記憶装置の製造方法
はまた、半導体基板に、キャパシタノード層がキャップ
絶縁膜で覆われた状態で且つそのキャップ絶縁膜表面が
前記半導体基板の表面より下に位置するように、複数の
トレンチキャパシタを一定ピッチで配列形成する工程
と、前記トレンチキャパシタが形成された半導体基板上
に第１の半導体層をエピタキシャル成長させる工程と、
前記第１の半導体層に前記キャパシタノード層に達する
コンタクト層を埋め込む工程と、前記コンタクト層が埋
め込まれた第１の半導体層上に第２の半導体層をエピタ
キシャル成長させる工程と、前記第２の半導体層に素子
分離絶縁膜を形成することにより、各能動素子領域が隣
接する二つのトレンチキャパシタにまたがるように複数
の能動素子領域を区画する工程と、前記各能動素子領域
に二つずつのトランジスタをそのソース、ドレイン拡散
層の一方を共有し、他方が前記コンタクト層の上面に接
続されるように、且つゲート電極が一方向に連続するワ
ード線となるように形成する工程と、前記ソース、ドレ
イン拡散層の一方に接続されて前記ワード線と交差する
ようにビット線を形成する工程とを有することを特徴と
する。

【００１９】この発明に係る半導体記憶装置の他の製造
方法は、半導体基板に、キャパシタノード層がキャップ
絶縁膜で覆われた状態で且つそのキャップ絶縁膜表面が
前記半導体基板の表面より下に位置するように、複数の
トレンチキャパシタを一定ピッチで配列形成する工程
と、前記トレンチキャパシタが形成された半導体基板上
に半導体層をエピタキシャル成長させる工程と、前記半
導体層に前記トレンチキャパシタのキャパシタノード層
に達するコンタクト層をその上端部が前記半導体層に形
成される不純物拡散層に接続された状態に埋め込み形成
する工程と、前記半導体層に素子分離絶縁膜を形成する
ことにより、各能動素子領域が隣接する二つのトレンチ
キャパシタにまたがるように複数の能動素子領域を区画
する工程と、前記各能動素子領域に二つずつのトランジ
スタをそのソース、ドレイン拡散層の一方を共有し、他
方が前記不純物拡散層を介して前記コンタクト層に接続
されるように、且つゲート電極が一方向に連続するワー
ド線となるように形成する工程と、前記ソース、ドレイ
ン拡散層の一方に接続されて前記ワード線と交差するよ
うにビット線を形成する工程とを有することを特徴とす
る。

【００２０】この発明に係る半導体記憶装置の更に他の
製造方法は、半導体基板に、キャパシタノード層がキャ
ップ絶縁膜で覆われた状態で且つそのキャップ絶縁膜表
面が前記半導体基板の表面より下に位置するように、複
数のトレンチキャパシタを一定ピッチで配列形成する工
程と、前記トレンチキャパシタが形成された半導体基板
上に半導体層をエピタキシャル成長させる工程と、前記
半導体層に前記トレンチキャパシタのキャパシタノード
層に達するコンタクト層を埋め込み形成する工程と、前
記半導体層に素子分離絶縁膜を形成することにより、各
能動素子領域が隣接する二つのトレンチキャパシタにま
たがるように複数の能動素子領域を区画する工程と、前
記各能動素子領域に二つずつのトランジスタをそのソー
ス、ドレイン拡散層の一方を共有し、他方が前記トレン
チキャパシタ領域上に位置するように、且つゲート電極
が一方向に連続するワード線となるように形成する工程
と、前記ソース、ドレイン拡散層の他方を対応する前記
コンタクト層に接続するための表面接続導体を前記ワー
ド線に自己整合された状態に形成する工程と、前記ソー
ス、ドレイン拡散層の一方に接続されて前記ワード線と
交差するようにビット線を形成する工程とを有すること
を特徴とする。

【００２１】この発明に係る半導体記憶装置の更に他の
製造方法は、半導体基板に、キャパシタノード層がキャ
ップ絶縁膜で覆われた状態で複数のトレンチキャパシタ
を一定ピッチで配列形成する工程と、前記トレンチキャ
パシタが形成された半導体基板上に基板分離用絶縁膜を
介して別の半導体基板を貼り合わせることにより第１の
半導体層を形成する工程と、前記第１の半導体層に前記
キャパシタノード層に達するコンタクト層を埋め込む工
程と、前記コンタクト層が埋め込まれた第１の半導体層
上に第２の半導体層をエピタキシャル成長させる工程
と、前記第１及び第２の半導体層に素子分離絶縁膜を形
成することにより、各能動素子領域が隣接する二つのト
レンチキャパシタにまたがるように複数の能動素子領域
を区画する工程と、前記各能動素子領域に二つずつのト
ランジスタをそのソース、ドレイン拡散層の一方を共有
し、他方が前記コンタクト層の上面に接続されるよう
に、且つゲート電極が一方向に連続するワード線となる
ように形成する工程と、前記ソース、ドレイン拡散層の
一方に接続されて前記ワード線と交差するようにビット
線を形成する工程とを有することを特徴とする。

【００２２】この発明によると、トレンチキャパシタが
埋め込まれた基板上に半導体層を形成してトランジスタ
を形成することにより、トレンチキャパシタを最密に配
置してその占有面積を極大化することができる。またこ
れにより、トレンチキャパシタ溝加工の際のアスペクト
比を下げ、更にキャパシタ面積を大きくしてトランジス
タとの接続部の合わせずれに対する耐性を大きいものと
することができる。

【００２３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、実施の形態１のＤＲＡＭレイ
アウトを示し、図２及び図３し図１のａＡ−Ａ′及びＢ
−Ｂ′断面を示している。この実施の形態では、シリコ
ン基板１に、図１に破線で示すように、トレンチキャパ
シタ（以下、単にキャパシタという）２が正方形をなし
て一定ピッチで配列される。キャパシタ２の大きさは、
最小加工寸法をＦとして例えば２Ｆ×２Ｆであり、その
対角線の方向がビット線ＢＬとワード線ＷＬの直交二方
向（以下、ビット線ＢＬの方向をｘ、ワード線ＷＬの方
向をｙとする）に一致するように、且つｘ，ｙ方向から
４５°傾斜した方向（即ち、キャパシタの直交する二辺
の方向）に、スペースが１Ｆの一定ピッチでマトリクス
配列されている。実際にはキャパシタ溝形成時、オーバ
ーエッチングを行う等の加工条件により、スペースは１
Ｆ以下になり得る。

【００２４】キャパシタ２が形成された基板１上には、
シリコン層３がエピタキシャル成長され、このシリコン
層３にキャパシタ２に一部重なる状態でトランジスタ６
が形成される。トランジスタ６が形成される能動素子領
域５は、図１に太線で囲んだように、ｘ方向に隣接する
二つのキャパシタ２の領域にまたがるように細長い島状
をなして素子分離絶縁膜４により区画され、ｘ方向に６
Ｆの大きさで且つ、２Ｆのスペースをもって配列され、
ｙ方向には順次１／４ピッチずつずれた状態で配列され
る。ワード線ＷＬは、トランジスタ６のゲート電極６２
をｙ方向に連続的に配設して形成される。ビット線（Ｂ
Ｌ）７は、ワード線ＷＬと直交して配設される。

【００２５】ビット線ＢＬは、トランジスタ６のソー
ス、ドレイン拡散層６３のうち、一つの素子領域４に形
成された隣接する二つのトランジスタの共通拡散層６３
に対して、キャパシタ・コンタクト層８を介して接続さ
れる。トランジスタの他方の拡散層６３は、キャパシタ
２の領域に位置して、キャパシタ２上に埋め込み形成さ
れたコンタクト層９に接続される。コンタクト層９は後
述するように、ワード線ＷＬの間に自己整合されて埋め
込み形成される。

【００２６】この実施の形態の具体的なＤＲＡＭ製造工
程を、図２の断面に対応する断面を用いて、図４〜図１
３を参照して説明する。シリコン基板１（少なくともそ
のメモリセルアレイ領域がｐ型である）にまず、５ｎｍ
程度のパッド酸化膜（シリコン酸化膜）１０１を熱酸化
により形成し、その上に２００ｎｍ程度のパッド窒化膜
（シリコン窒化膜）１０２を堆積する。更にその上にＴ
ＥＯＳ酸化膜（図示せず）を堆積する。そして、リソグ
ラフィによりＴＥＯＳ酸化膜上に、図１に示すトレンチ
２のレジストパターンを形成し、ＴＥＯＳ酸化膜、パッ
ド窒化膜１０２、パッド酸化膜１０１をＲＩＥ（Reacti
veIon Etching）によりエッチングする。

【００２７】レジスト剥離後、パッド窒化膜１０２とパ
ッド酸化膜１０１をマスクとして、シリコン基板１をＲ
ＩＥによりエッチングし、キャパシタ用トレンチ２１を
形成する。トレンチ２１の形成後、その内部を軽く酸化
し、ＡＳＧの堆積と熱処理による固相拡散、またはＡｓ
気相拡散により、ｎ型埋め込みプレート２４を形成す
る。トレンチ上部には、ｎ型にならずにｐ型層が残るよ
うにする。この埋め込みプレート２４が形成された後、
トレンチ側壁にキャパシタ絶縁膜２２を形成する。キャ
パシタ絶縁膜２２は、シリコン窒化膜又はこれとシリコ
ン酸化膜の積層膜であり、酸化膜換算で３ｎｍ程度の膜
厚とする。

【００２８】更に、Ａｓドープ多結晶シリコンを堆積
し、ＣＭＰ（Chemical Mechanical Polishing）やＲＩ
Ｅにより、表面が埋め込みプレート２４より下に位置す
るようにリセスエッチングすることにより、トレンチ２
１に内にキャパシタノード層（ストレージノード層）２
３を埋め込む。続いて、キャパシタノード層２３をマス
クとしてキャパシタ絶縁膜２１の上部をエッチングする
（ここまで、図４）。

【００２９】次に、トレンチ上部を軽く酸化した後、厚
いシリコン酸化膜２５を堆積し、これをＲＩＥによって
トレンチ２１の側壁に残す。このシリコン酸化膜２５
は、埋め込みプレート２４と後に形成されるトランジス
タのｎ型拡散層の間で縦型寄生トランジスタが動作する
のを防止する働きをする。続いて、再度Ａｓドープ多結
晶シリコンを堆積し、これをＣＭＰやＲＩＥによりシリ
コン基板１の面より下に表面が位置するようにリセスし
て、図５に示すように、第２のキャパシタノード層２６
を埋め込み形成する。

【００３０】次に、トレンチ２１内の多結晶シリコンか
らなるキャパシタノード層２３，２６が後の工程で酸化
されるのを防止するために、図６に示すように、シリコ
ン窒化膜２７とシリコン酸化膜２８を積層形成する。そ
して、シリコン酸化膜２８をＣＭＰ処理により平坦化し
た後、ＲＩＥによりシリコン酸化膜２８をエッチングし
て、図７に示すように、シリコン酸化膜２８の表面位置
がシリコン基板１の表面より下に位置するようにする。
これは、後のシリコン層エピタキシャル工程で良質のシ
リコン結晶を得るために必要である。またシリコン酸化
膜２８は、この後形成されるシリコン層とキャパシタノ
ード層２６を分離する、キャパシタノード層２６を覆う
キャップ絶縁膜となる。

【００３１】次に、酸化膜１０１と窒化膜１０２を除去
した後、シリコン層３を２μｍ程度エピタキシャル成長
させる。そして表面を平坦化するため、ＣＭＰ処理を行
い、５００ｎｍ程度のシリコン層３を残す（ここまで、
図８）。このとき、ＣＭＰによる平坦化の負担を減らす
ため、水素アニールを併用してもよい。シリコン層３は
キャパシタ２の周囲にあるシリコン基板１の結晶面を種
として結晶成長し、トランジスタ形成に適した良質の結
晶性を有するものとなる。シリコン層３は成長時はノン
ドープ（ｉ型）であり、後に説明するようにウェルイオ
ン注入によりｐ型ウェルが形成される。

【００３２】次いで、ＳＴＩ（Shallow Trench Isolati
on）技術による素子分離工程に入る。図９に示すよう
に、シリコン酸化膜１０３とシリコン窒化膜１０４を堆
積し、その上に能動素子領域５のレジストパターン（図
示せず）をリソグラフィにより形成し、窒化膜１０４と
酸化膜１０３をエッチングする。そして、これらの窒化
膜１０４と酸化膜１０３をマスクとしてシリコン層３を
ＲＩＥによりエッチングして素子分離溝を形成した後、
図９に示すように、ＣＶＤシリコン酸化膜からなる素子
分離絶縁膜４を埋め込む。これにより能動素子領域５
は、図１に太線で示したように、ｘ方向に隣接する二つ
のキャパシタ２にまたがり、２Ｆのスペースをもって細
長い島状パターンとして配列され、ｙ方向には１／４ピ
ッチずつずれた状態に配列形成される。

【００３３】その後、窒化膜１０４と酸化膜１０３を除
去して、素子領域５に犠牲酸化膜（図示せず）を形成す
る。そして、この犠牲酸化膜を通してウェル形成のイオ
ン注入としきい値調整のイオン注入を行う。これにより
素子領域５にはｐ型ウェルが形成される。犠牲酸化膜を
剥離した後、トランジスタ６の形成工程に入る。即ちゲ
ート絶縁膜６１を例えばシリコン窒化酸化膜により形成
し、その上にゲート電極６２をパターン形成する。ゲー
ト電極６２は、７０ｎｍの多結晶シリコン膜６２ａ、４
５ｎｍの窒化タングステン／タングステン膜６２ｂ、及
び１５０ｎｍのシリコン窒化膜６４を積層し、これらを
リソグラフィでパターン形成することにより形成され
る。

【００３４】ゲート電極６２は、図１に示すように連続
的に配設され、これがワード線ＷＬとなる。そしてゲー
ト電極６２の側壁にシリコン窒化膜６５を形成した後、
イオン注入を行って、ソース、ドレインとなるｎ型拡散
層６３を形成する。更にエッチングストップ用の薄いシ
リコン窒化膜６６を介して層間絶縁膜となるＢＰＳＧ膜
６７を堆積し、ＣＭＰ処理を行う。これにより、図１０
に示すように、ゲート電極６２の間にＢＰＳＧ膜６７が
埋め込まれた状態で全体が平坦化される。

【００３５】次に、キャパシタ・コンタクトとビット線
コンタクトを同時に形成する工程に入る。まず、素子領
域５の反転パターンのレジストパターン（図示せず）を
形成し、図１１に示すように、素子領域５上のＢＰＳＧ
膜６７をエッチングする。更に、ＢＰＳＧ膜６７の下の
薄いシリコン窒化膜６６もＲＩＥによりエッチングし
て、シリコン層３の表面即ち、ｎ型拡散層６３の表面を
露出させる。

【００３６】次いで、図１２に示すように、キャパシタ
２の領域に開口を持つレジストパターン１０５を形成
し、シリコン窒化膜に対して高選択比を持つエッチング
法でシリコンエッチングを行い、露出したシリコン酸化
膜２８をもエッチングして、キャパシタノード層２６に
対するコンタクト孔１０６を形成する。このとき、コン
タクト孔１０６の位置は、図１のレイアウト上のＡ−
Ａ′方向については、ゲート電極６２の間のスペース、
即ちゲート電極６２とキャパシタ２の位置合わせで決ま
る。またＢ−Ｂ′方向については、素子領域５とキャパ
シタ２の位置合わせで決まる。いずれも十分な合わせ余
裕があるため、コンタクト孔１０６がキャパシタノード
層２６から外れて、コンタクト抵抗が増大する可能性は
少ない。

【００３７】レジストパターン１０５を除去した後、図
１３に示すように、コンタクト孔１０６の側壁に、縦型
の寄生トランジスタの動作を防止するためにカラー絶縁
膜１０７を形成する。この工程はまず、ＴＥＯＳ酸化膜
をコンタクト孔１０６内に２０ｎｍ程度堆積し、ＲＩＥ
により側壁のみに残す。更にレジストをコンタクト孔１
０６に埋め込み、リセスして、側壁絶縁膜のソース、ド
レイン拡散層６３との接続部を露出させる。続いてウエ
ットエッチングを行って、側壁絶縁膜を除去する。これ
により、ｎ型拡散層６３との接続部を露出させた状態の
カラー絶縁膜１０７が形成される。

【００３８】上のカラー絶縁膜１０７の形成工程で、ビ
ット線コンタクト部にはレジストが残らないため、ウェ
ットエッチング工程でＢＰＳＧ膜６７が除去され、コン
タクト孔１０８が形成される。そこで次に、Ａｓドープ
多結晶シリコンを堆積してＣＭＰ又はＲＩＥにより平坦
化することにより、図１３に示すように、トランジスタ
６の拡散層６３をキャパシタノード層２６に接続するた
めのキャパシタ・コンタクト層９と、ビット線コンタク
ト層８が同時に埋め込み形成される。トランジスタ拡散
層６３は、埋め込まれたコンタクト層９の上部側面に接
続されることになる。

【００３９】なお、ｎ型多結晶シリコンからなるコンタ
クト層９とｐ型シリコン層３との間の接合リークを軽減
し、またコンタクト層９がシリコン層３と接触する部分
から結晶化するのを防止するために、多結晶シリコン堆
積前にコンタクト孔１０６の側壁にごく薄いシリコン窒
化膜を形成することも有効である。最後に、公知のダマ
シーン法を用いて、図２及び図３に示すように、層間絶
縁膜７１を介してビット線７を形成する。以下、図には
示さないが公知の金属配線技術を適用して、ＤＲＡＭが
完成する。

【００４０】この実施の形態によると、キャパシタは１
Ｆ或いはそれ以下の一定スペースをもって最密配置さ
れ、メモリセル面積に対してキャパシタ面積及びキャパ
シタ周辺長は極大、従ってキャパシタ容量が極大にな
る。しかもキャパシタ面積が大きく且つ、その形状が対
称的であることから、キャパシタ溝加工時のアスペクト
比を小さくすることができ、キャパシタ加工が容易であ
る。更に、一辺が２Ｆのキャパシタ構造とすることによ
り、キャパシタノード層に対するトランジスタのコンタ
クトを形成する際の合わせ余裕が大きく、従って低抵抗
のコンタクトが可能になる。

【００４１】［実施の形態２］実施の形態１では、ｎ型
層からなる埋め込みプレート２４をシリコン基板１の上
部にｐ型層が残る状態に形成した。これに対して実施の
形態２では、シリコン基板１の上部まで埋め込みプレー
ト２４を形成する。実施の形態１の図４に対応する断面
を、図１４に示す。

【００４２】実施の形態１と同様に、キャパシタ溝２１
を形成するＲＩＥを行った後、埋め込みプレート２４を
形成するために、ＡＳＧからの固相拡散又は気相Ａｓ拡
散を行う。このとき、図１４に示すように、埋め込みプ
レート２４はシリコン基板１の上部まで形成する。この
様にすると、実施の形態１で必要であったレジストリセ
ス工程（ＡＳＧ固相拡散を用いた場合）又はブロック層
の形成（気相Ａｓ拡散を用いた場合）が不要となるの
で、工程が簡略化される。

【００４３】埋め込みプレート２４の形成後、キャパシ
タ絶縁膜２２を形成し、Ａｓドープ多結晶シリコンから
なるキャパシタノード層２３を埋め込み形成する。キャ
パシタノード層２３の上端は、シリコン基板１の表面よ
り下になるようにし、これより上にあるキャパシタ絶縁
膜はウェットエッチングにより除去する。ここまでが、
図１４の状態である。

【００４４】この後、図１５に示すように、キャパシタ
ノード層２３の酸化防止用及びキャパシタノード２３と
基板の分離用となるシリコン酸化膜２８を堆積する。こ
の酸化膜２８をＣＭＰにより平坦化した後、ＲＩＥ等に
より酸化膜２８の表面がシリコン基板１の面より下に位
置するようにリセスする。そして、酸化膜１０１と窒化
膜１０２を剥離した後、図１６に示すように、シリコン
層３をエピタキシャル成長させる。シリコン層３は、２
μｍ程度成長させた後、ＣＭＰにより平坦化して５００
ｎｍ程度の厚み残す。このとき、ＣＭＰによる平坦化の
負担を減らすため、水素アニールを併用してもよい。シ
リコン層３はキャパシタ２の周囲にあるシリコン基板１
の結晶面を種として結晶成長するため、キャパシタ２の
領域上でもトランジスタ形成に適した良質の結晶性を有
するものとなる。

【００４５】以下、実施の形態１と同様の工程を経て、
ＤＲＡＭを完成する。図１７がビット線７まで形成した
状態の、図２に対応する断面である。この実施の形態に
よると、埋め込みプレートをシリコン基板の上部まで形
成することにより、埋め込みプレートの上部を決定する
レジストリセス工程が省略できる。また、２ステップの
キャパシタノード層を埋め込む実施の形態１に対して、
この実施の形態ではキャパシタ上部のカラー酸化膜が不
要になり、キャパシタノード層の面積が実施の形態１に
比べて大きくなり、コンタクト孔に対する許容範囲が大
きくなる。

【００４６】［実施の形態３］図１８は、実施の形態３
によるＤＲＡＭのレイアウトを、図１に対応させて示し
ている。この実施の形態では、キャパシタ２の配列を市
松模様としている。即ち、キャパシタ２は、一辺が２Ｆ
の略正方形であり、その辺をｘ，ｙ方向に一致させ、ｘ
方向にスペースが２Ｆ以上の一定ピッチで且つ、隣接す
るビット線では順次１／２ピッチずつずれた状態に配列
される。ｙ方向についても同様に、スペースが２Ｆ以上
の一定ピッチで且つ、隣接するワード線で順次１／２ピ
ッチずつずれた状態に配列される。従って、キャパシタ
配列は市松模様をなす。その断面構造及び製造工程は、
実施の形態１或いは２によるものと同様である。

【００４７】この実施の形態によると、キャパシタの面
積及び周辺長はメモリセル面積に対して極大となり、大
きなキャパシタ容量が得られる。またキャパシタ溝形成
時のアスペクト比が小さく、キャパシタ加工が容易であ
る。更に、大きな面積のキャパシタを用いることによ
り、トランジスタ拡散層とキャパシタの接続のコンタク
トに対する合わせ余裕も大きくなる。

【００４８】［実施の形態４］次に、トランジスタ拡散
層のキャパシタノード層に対するコンタクトを改良した
実施の形態４を説明する。この実施の形態４では、シリ
コン層３を２回のエピタキシャル成長工程により形成す
ること、第１層シリコン層にキャパシタノード層に達す
るコンタクト層を埋め込み、第２層シリコン層を形成し
た後トランジスタを形成すること、トランジスタ拡散層
はその底面でキャパシタノード層に対するコンタクト層
に接すること、等を特徴とする。

【００４９】ＤＲＡＭレイアウトは、実施の形態１或い
は３と同様であるから説明を省き、製造工程を説明す
る。実施の形態１の図８のステップまでは同じ工程をと
る。この後の工程が、図１９〜図２３である。図１９
は、第１のシリコン層３ａを実施の形態１と同様にエピ
タキシャル成長させた後、キャパシタノード層２６に対
するコンタクト孔１０６を形成した状態を示している。

【００５０】この後、図２０に示すように、コンタクト
孔１０６の内壁にカラー酸化膜１０７を形成する。具体
的には、ＴＥＯＳ酸化膜を２０ｎｍ程度コンタクト孔１
０６内に堆積し、ＲＩＥにより側壁にカラー酸化膜１０
７として残す。次に、リン又は砒素をドープした多結晶
シリコンを堆積し、ＣＭＰとＲＩＥによるエッチングを
行って、キャパシタ・コンタクト層９として埋め込む。
このとき、コンタクト層９の表面はシリコン層３ａの表
面より下に位置するようにする。

【００５１】次に、窒化膜１０２、酸化膜１０１及びカ
ラー酸化膜１０７のコンタクト層９の上部に露出する部
分を除去した後、図２１に示すように、第２のシリコン
層３ｂをエピタキシャル成長させる。第２のシリコン層
３ｂの表面は平坦化する。その後、図２２に示すよう
に、実施の形態１と同様にしてシリコン酸化膜１０３と
シリコン窒化膜１０４のマスクをパターン形成して、Ｓ
ＴＩにより素子分離絶縁膜４を形成する。素子分離絶縁
膜４は、好ましくは第１のシリコン層３ａに達する深さ
に埋め込む。

【００５２】続いて、窒化膜１０４と酸化膜１０３を除
去して、実施の形態１と同様にｐ型ウェル形成及びしき
い値調整のためのイオン注入を行う。その後、図２３に
示すように、ゲート絶縁膜６１を介してゲート電極６２
を形成し、ソース、ドレインのイオン注入を行う。この
とき、ソース、ドレイン拡散層は、図２３に示すよう
に、ビット線に接続される拡散層６３ａ側は先の実施の
形態と同様である。キャパシタノード側のｎ型拡散層６
３ｂは、キャパシタノード層９からの不純物の上方拡散
と上からのイオン注入不純物が重なり、実質的に深くな
って、その底面がキャパシタノード層９の上端に接続さ
れる。

【００５３】その後、公知のセルフアラインコンタクト
（ＳＡＣ）技術を用いて、ｎ型拡散層６３ａに対するビ
ット線コンタクト層８を埋め込み形成し、更に公知のダ
マシーン法によりビット線７を形成する。この実施の形
態によると、トランジスタの拡散層は、キャパシタノー
ド層上に埋め込まれたコンタクト層の上面に接続される
ことになり、コンタクト面積が大きくなり、安定で低抵
抗のコンタクトが得られる。

【００５４】［実施の形態５］図２４は、実施の形態５
によるＤＲＡＭの断面を実施の形態２の図１７に対応さ
せて示している。シリコン層３をエピタキシャル成長さ
せたとき、下地が単結晶でないキャパシタ２の上の部分
は多結晶となり、図２４に破線で示すようなファセット
２０１が生じる。ｐ型ウェルの境界２０２がこのファセ
ット２０１に重なると、リーク電流の原因となる。特に
ｎ型層である埋め込みプレート２４が境界２０２と重な
る状態のとき、その接合面がファセット２０１と重なる
と、ｐ型ウェルと埋め込みプレート２４の間のｐｎ接合
でリーク電流が増大する。

【００５５】そこでこの実施の形態では、図２４に示す
ように、ウェル境界２０２がファセット２０１に重なら
ないようにする。具体的には、ｐ型ウェル形成時、高加
速イオン注入により、急峻な不純物濃度分布をもつよう
に深さコントロールを行う。これにより、リーク電流の
増大を防止することができる。

【００５６】［実施の形態６］実施の形態２と同様のキ
ャパシタ構造を用いて、キャパシタノード層とトランジ
スタ拡散層の接続に埋め込みストラップ方式を適用した
実施の形態６を説明する。図２５はこの実施の形態６の
ＤＲＡＭのレイアウトを、図１に対応させて示してい
る。基本的なレイアウトは図１と同様であるが、図１で
はトランジスタ拡散層とキャパシタノードを接続するコ
ンタクト層９がキャパシタ２のほぼ中心に配置されたの
に対し、この実施の形態６ではキャパシタ２の中心から
ｘ方向にずれて、素子分離領域近くに配置されている点
が異なる。これは、埋め込みストラップによる接続を確
実にするための配慮である。

【００５７】図２６〜図３１は、この実施の形態のＤＲ
ＡＭ製造工程を、図２５のＡ−Ａ′断面を用いて示した
ものである。図１６までの工程は実施の形態２と同じで
あり、この後図２６に示すように、シリコン酸化膜３０
１とシリコン窒化膜３０２のマスクを用いて、キャパシ
タノード層２３に対するコンタクト孔１０６を加工す
る。図示のように、コンタクト孔１０６は、キャパシタ
２の中心から外側にずれている。

【００５８】次に、図２７に示すように、コンタクト孔
１０６の内壁にカラー酸化膜１０７を形成する。具体的
には、ＴＥＯＳ酸化膜を２０ｎｍ程度コンタクト孔１０
６内に堆積し、ＲＩＥにより側壁にカラー酸化膜１０７
として残す。次に、リン又は砒素をドープした多結晶シ
リコンを堆積し、ＣＭＰとＲＩＥによるエッチングを行
って、コンタクト層９ａとして埋め込む。このとき、コ
ンタクト層９ａの表面はシリコン層３ａの表面より１５
０ｎｍ程度下に位置するようにする。

【００５９】続いて、コンタクト層９ａの上部に露出す
るカラー酸化膜１０７をウェットエッチングにより除去
し、斜めイオン注入を行って、図２８に示すように、コ
ンタクト孔１０６の上部側壁に、後に形成されるトラン
ジスタ拡散層に接続されるｎ型拡散層（埋め込みストラ
ップ）３０３を形成する。次に再度、砒素又はリンがド
ープされた多結晶シリコンを堆積し、ＣＭＰとＲＩＥに
よりリセスして、コンタクト孔１０６の上部に第２のコ
ンタクト層９ｂを埋め込む。このコンタクト層９ｂの表
面は、シリコン基板表面から７０ｎｍ程度下に位置する
ようにする。

【００６０】その後、ＳＴＩ技術により、図２９に示す
ように素子分離溝を加工し、図３０に示すように素子分
離絶縁膜４を埋め込む。素子分離溝は、能動素子領域５
の外側にも形成される無用な埋め込みストラップ３０３
を削り取るように、コンタクト層９ｂ，９ａの外側上部
にかかるように形成される。素子分離絶縁膜４は、シリ
コン層表面にほぼ一致する表面を持つように埋め込むこ
とにより、コンタクト層９ａの表面を絶縁膜４ａで覆っ
た状態とする。

【００６１】その後、ウェル形成やしきい値調整用のイ
オン注入工程を経た後、先の実施の形態と同様、図３１
に示すように、トランジスタ６を形成する。トランジス
タ６のソース、ドレイン拡散層６３のうち、キャパシタ
ノード側の拡散層６３ｂは、埋め込みストラップ３０３
を介し、更にコンタクト層９ｂ，９ａを介してキャパシ
タノード層２３に接続される。この後は図を示さない
が、ビット線コンタクトのセルフアライン埋め込みを行
い、更にダマシーン法によるビット線形成を行う。

【００６２】この実施の形態によると、キャパシタ２上
に埋め込み形成されたコンタクト層９に対して埋め込み
ストラップ方式でトランジスタ拡散層を接続することが
できる。この場合、コンタクト層９の位置をキャパシタ
２の中心位置からｘ方向に素子分離領域側にずらしてお
り、これによりトランジスタ拡散層との合わせ余裕を確
保することができる。なおこの実施の形態の埋め込みス
トラップ方式は、図１８に示すキャパシタレイアウトの
場合にも同様に適用することが可能である。

【００６３】［実施の形態７］図３２は、トランジスタ
とキャパシタの接続に表面ストラップ方式を採用した実
施の形態７によるＤＲＡＭレイアウトを示し、図３３及
び図３４はそれぞれ、図３２のＡ−Ａ′断面及びＢ−
Ｂ′断面を示している。キャパシタレイアウトについて
は実施の形態１と同様のレイアウトを採用し、キャパシ
タ構造については実施の形態２と同様の構造を採用して
いる。

【００６４】図３２のレイアウトにおいて、図１と異な
る点は、トランジスタ６をキャパシタ２のノードに接続
するための埋め込みコンタクト層９が、キャパシタ２の
中心からワード線ＷＬの方向にずれた位置に形成されて
いることである。言い換えれば、コンタクト層９は、正
方形のキャパシタ２の対角線上に形成される能動素子領
域５に対して、略半分重なる状態で形成される。そし
て、図３３及び図３４に示すように、トランジスタ６の
キャパシタ２に接続されるべき拡散層６３とコンタクト
層９と間をそれらの表面に形成した接続導体１０により
接続している。

【００６５】その具体的な製造工程を、図３３の断面に
対応する図３５〜図４２の工程断面図を用いて説明す
る。図３５は基本的に図３３と同様であり、キャパシタ
２が形成された基板にシリコン層３をエピタキシャル成
長させた後、キャパシタ２に対するコンタクト孔１０６
を形成した状態を示している。コンタクト孔１０６は、
図３５の断面ではキャパシタ２の略中心にあるが、これ
と直交するＷＬ方向の断面ではキャパシタ２の中心から
ずれて、図３２にコンタクト層９として示した位置に形
成される。

【００６６】この後、図３６に示すようにコンタクト孔
１０６に先の実施例と同様にしてカラー酸化膜１０７を
形成し、砒素或いはリンドープの多結晶シリコンによる
コンタクト層９を埋め込む。コンタクト層９の面位置
は、シリコン層３の表面から５０ｎｍ程度下にあるよう
にする。その後、ＳＴＩ技術により、図３７に示すよう
に素子分離溝を加工し、図３８に示すように素子分離絶
縁膜４を埋め込む。素子分離絶縁膜４は、シリコン層表
面にほぼ一致する表面を持つように埋め込むことによ
り、コンタクト層９の表面を絶縁膜４ａで覆った状態と
する。

【００６７】その後、シリコン酸化膜３０１とシリコン
窒化膜３０２は剥離し、犠牲酸化膜を形成してウェル形
成及びしきい値調整のイオン注入を行う。そして犠牲酸
化膜を剥離して、図３８に示すようにゲート酸化膜６１
を形成する。この後、図３９に示すように、先の各実施
の形態と同様の工程でトランジスタ６を形成する。トラ
ンジスタ６のゲート電極６２の間は層間絶縁膜６７によ
り平坦に埋め込まれる。

【００６８】次に、ビット線コンタクトと表面ストラッ
プを同時に形成するため、図４０に示すように能動素子
領域５の反転パターンのレジスト４０１を形成し、これ
を用いて能動素子領域５上のゲート電極６２間にある層
間絶縁膜であるＢＰＳＧ膜６７をエッチング除去する。
更に、除去した層間絶縁膜６７の下に露出したシリコン
窒化膜６６、ゲート酸化膜６１、更にコンタクト層９を
覆っている絶縁膜４ａをエッチングして、図４１に示す
ように、コンタクト層９及びビット線を接続する拡散層
６３の面を露出させる。このとき、コンタクト層９上の
開口は、能動素子領域５に整合されているから、図の断
面に直交するワード線方向については、図３２から明ら
かなように、コンタクト層９の上面の半分を露出させた
状態となる。

【００６９】この後、砒素又はリンドープの多結晶シリ
コンを堆積し、ＣＭＰにより平坦化して、図４２に示す
ようにビット線コンタクト層８と同時に、キャパシタと
トランジスタを接続する接続導体としての表面ストラッ
プ１０を埋め込み形成する。ワード線方向については、
図３４の断面に示すように、表面ストラップ１０は、ト
ランジスタ６の拡散層６３とコンタクト層９にまたがっ
て形成され、これらを接続する。この後は図示しない
が、先の各実施の形態と同様にダマシーン法によりビッ
ト線７を形成する。

【００７０】この実施の形態では、トランジスタ形成後
にキャパシタとトランジスタが表面ストラップにより接
続されるので、ストラップ形成後の熱工程が少なく、シ
リコン層３に結晶欠陥が入りにくい。また、表面ストラ
ップであるため、多結晶シリコンであるコンタクト層９
と能動領域のシリコン層３の接触面積が小さく、これも
結晶欠陥の導入を抑える。更に、図３２に示したよう
に、コンタクト層９はキャパシタ２の中心からずれた位
置に埋め込まれるが、キャパシタ面積が大きいから、表
面ストラップ１０はコンタクト層９と拡散層６３を低抵
抗で接続することができる。

【００７１】［実施の形態８］図４３は、実施の形態７
でのレイアウトを変更した実施の形態のレイアウトであ
る。実施の形態７では、能動素子領域５の中心がキャパ
シタ２の対角線上を横切るように、従ってキャパシタ２
の中心を通ようにレイアウトした。このため、キャパシ
タ２とトランジスタ６を接続するコンタクト層９をキャ
パシタ２の中心からずらして配置している。これに対
し、図４３では、コンタクト層９をキャパシタ２の中心
に配置している。そしてその結果として、能動素子領域
５は、キャパシタ２の対角線上からｙ方向にずれて、コ
ンタクト層９を分断するようにレイアウトしている。

【００７２】この様なレイアウトを採用することによ
り、コンタクト層９とキャパシタ２の合わせズレに対す
る余裕が大きくなる。即ちこの合わせズレが多少あった
としても、コンタクト層９がキャパシタ２の領域外のシ
リコン層と短絡する事態は確実に防止される。

【００７３】［実施の形態９］図４４は、単位セルの面
積をより小さくした実施の形態のＤＲＡＭレイアウトで
ある。ここまでの実施の形態では能動素子領域５のｘ方
向の大きさを６Ｆとしたのに対し、この実施の形態では
能動素子領域５のｘ方向配列は、大きさが５Ｆ、スペー
スが１Ｆとしている。ｙ方向には１／３ピッチずつずれ
る。

【００７４】ビット線ＢＬ及びワード線ＷＬをライン／
スペース＝１Ｆ／１Ｆで形成するとして、キャパシタ２
は、破線で示すように、各能動素子領域５の両端部に、
ｘ方向の大きさ１Ｆ、ｙ方向の大きさ２Ｆの長方形とし
て配置される。断面構造及び製造工程については説明を
省くが、実施の形態１或いは実施の形態２いずれを用い
てもよい。

【００７５】この実施の形態の場合、ビット線ＢＬ方向
にワード線ＷＬの配列をみると、トランジスタ６を駆動
する２本のアクティブワード線に対して通過ワード線１
本という割合で配置される。単位セルの大きさは、ビッ
ト線方向に３Ｆ、ワード線方向に２Ｆであり、６Ｆ²と
なる。現在一般に用いられているＤＲＡＭセルアレイ
は、ワード線方向に４Ｆ、ビット線方向に２Ｆである。
これと比較すると、同じデザインルールであれば、メモ
リセル面積を縮小することができ、同じメモリセル面積
とすればデザインルールを緩くすることができる。

【００７６】従来の技術では、トランジスタとキャパシ
タの間のコンタクトと、ワード線との間で合わせ余裕が
必要であったため、完全な６Ｆ²のメモリセルを実現す
ることが困難であった。この発明の場合、ワード線とキ
ャパシタコンタクトを自己整合的に形成することができ
るため、６Ｆ²の大きさのメモリセルを容易に実現する
ことができる。

【００７７】［実施の形態１０］実施の形態１では、キ
ャパシタ・コンタクト層９とビット線コンタクト層８を
別工程で埋め込んだのに対し、この実施の形態ではセル
フアラインコンタクト技術を用いてこれらを同時に埋め
込み形成し、且つキャパシタのコンタクト層９とｎ型拡
散層の接続を表面ストラップ方式により行う。その製造
工程を、図４５〜図４８を用いて説明する。なお、キャ
パシタ構造については、実施の形態２と同じ構造を用い
ているが、実施の形態１の構造を用いることも可能であ
る。

【００７８】実施の形態１或いは実施の形態２と同様に
して、基板１にキャパシタ２を形成し、シリコン層３を
エピタキシャル成長させ、素子分離を行ってトランジス
タ６を形成する。この後、素子領域５の反転パターンの
レジストを用いて、層間絶縁膜６７をＲＩＥによりエッ
チング除去する。更にゲート電極間に露出したシリコン
窒化膜を除去してｎ型拡散層６３を露出させた後、２０
〜３０ｎｍの薄いシリコン酸化膜４０２を堆積し、これ
をゲート側壁に残す。この状態が図４５である。

【００７９】この後、キャパシタのコンタクト部分に開
口を持つレジスト４０３をリソグラフィによりパターン
形成し、シリコン窒化膜に対して選択比の大きいエッチ
ング法でシリコンエッチングを行い、図４６に示すよう
にキャパシタ２に対するコンタクト孔１０６を形成す
る。コンタクト孔１０６の底部に露出する酸化膜２８を
エッチングして、コンタクト孔１０６の底部にキャパシ
タノード層２３を露出させる。

【００８０】次に、ゲート側壁のシリコン酸化膜４０２
をウェットエッチングにより除去した後、コンタクト孔
１０６の内部に熱酸化により１５ｎｍ程度のカラー酸化
膜１０７を形成する。更にカラー酸化膜１０７の上部を
エッチングし、同時にキャパシタコンタクト部及びビッ
ト線コンタクト部の素子領域表面の酸化膜を除去する。
この状態が図４７である。このとき、図示のように、コ
ンタクト孔１０６の上部周囲には、素子領域のｎ型拡散
層６３の表面が露出する。

【００８１】この後、砒素ドープ又はリンドープ多結晶
シリコンを堆積し、ＣＭＰで平坦化して、図４８に示す
ように、キャパシタ・コンタクト層９とビット線コンタ
クト層８を同時に埋め込み形成する。その後は先の実施
の形態と同様にビット線及び金属配線を形成して、ＤＲ
ＡＭを完成する。

【００８２】この実施の形態によると、キャパシタ・コ
ンタクト層９は、その上部がコンタクト孔開口後の側壁
酸化膜除去工程によって露出したｎ型拡散層６３の表面
にコンタクトしており、表面ストラップとなる。即ち、
コンタクト孔周囲に素子領域の空き領域が形成されて、
表面ストラップがビット線コンタクトと同時に形成され
る。

【００８３】［実施の形態１１］ここまでの実施の形態
では、能動素子領域を形成する半導体層として、キャパ
シタが形成された基板上にエピタキシャル成長させたシ
リコン層３を用いた。これに対してこの実施の形態で
は、能動素子領域として一層結晶性のよい半導体層を用
いるために、キャパシタが形成されたシリコン基板上に
シリコン基板を貼り合わせる直接接着技術を用いる。貼
り合わせにより得られたＳＯＩ基板に、キャパシタノー
ドに接続するためのコンタクト層を埋め込み形成し、そ
の上に更にシリコン層をエピタキシャル成長させて、能
動素子領域を形成する。

【００８４】図４９はこの実施の形態のＤＲＡＭ断面構
造を示している。キャパシタ２のレイアウトは実施の形
態１或いは実施の形態３と同じである。キャパシタ構造
は実施の形態２と同様の構造の場合を示しているが、実
施の形態１のようなキャパシタ構造でもよい。図４９の
構造において、酸化膜３０３と３０４の境界が基板接着
面であり、その上のシリコン層（ＳＯＩ層）３０１が接
着されたシリコン基板を研磨して残されたバルクシリコ
ン層である。酸化膜３０３と３０４は基板分離用絶縁膜
となっている。その具体的な製造工程を図５０〜図５５
を参照して、以下に説明する。

【００８５】シリコン基板１は、（１００）配向をもっ
た、不純物濃度１〜５×１０¹⁵ｃｍ ^-3程度のｐ型シリコ
ン基板（又はその表面にｐ型エピタキシャル層を１μｍ
程度成長させたエピタキシャル基板）である。この基板
１の図示しない周辺回路領域には、ＰＭＯＳトランジス
タ領域、ＮＭＯＳトランジスタ領域にそれぞれｎ型ウェ
ル、ｐ型ウェルを形成する。その後メモリセルアレイ領
域に、先の各実施の形態と同様、図５０に示すようにキ
ャパシタ２を形成する。キャパシタ２のキャパシタノー
ド層２３は、トレンチ加工にマスクとして用いられたシ
リコン窒化膜１０２の表面位置に合わせた面位置に埋め
込まれる。

【００８６】この後、図５１に示すように、キャパシタ
ノード層２３の表面をキャップ絶縁膜２８により覆う。
キャップ絶縁膜２８には、ＣＶＤ酸化膜、熱酸化膜或い
はシリコン窒化膜を用い得る。次に、キャップ絶縁膜２
８で覆われた基板を平坦化するＣＶＤシリコン酸化膜３
０３を形成する。具体的には、３００ｎｍ程度のシリコ
ン酸化膜を堆積し、ＣＭＰにより平坦化する。

【００８７】この後、ＳＯＩ層の形成を行う。即ち、第
２のシリコン基板を用意し、その表面に貼り合わせを行
うための絶縁膜（図５１に示す酸化膜３０４）として、
熱酸化膜を１０ｎｍ程度形成し、好ましくは更に、ＢＰ
ＳＧ（又はＣＶＤＳｉＯ２）膜を２００ｎｍ程度堆積し
て平坦化する。そして、この第２のシリコン基板をその
酸化膜３０４側を第１のシリコン基板１の酸化膜３０３
に接する状態に重ねて、９００℃程度の加熱条件下で直
接接着する。酸化膜３０４としてＢＰＳＧ膜を用いる
と、比較的低温で良好な密着性が得られること、またキ
ャップ絶縁膜２８にシリコン窒化膜を用いた場合に、後
のコンタクト孔形成工程でエッチングストップの制御が
容易になること、等の点で好ましい。

【００８８】この後、貼り合わせた第２のシリコン基板
を研磨し、エッチングして、１５０ｎｍ程度のシリコン
層３０１として残し、ＳＯＩ基板を得る。図５１はこの
状態を示している。このＳＯＩ基板のシリコン層３０１
の表面は、後のトランジスタ形成に耐えられるように、
鏡面研磨されているものとする。なお、ＳＯＩ基板の形
成方法として、上の例に限られず、イオン注入法を用い
る方法等、他の方法を用いることもできる。

【００８９】次に、図５２に示すように、シリコン層３
０１の表面にシリコン酸化膜３０５を例えば熱酸化法に
より５０ｎｍ程度形成する。そして、リソグラフィとＲ
ＩＥによりエッチングを行って、キャパシタ２の領域に
キャパシタノード層２３に対するコンタクト孔１０６を
加工する。酸化膜３０５は、レジストプロセス及びエッ
チングプロセスにおけるシリコン層３０１の表面汚染を
防止する。コンタクト孔１０６の加工は、まずシリコン
層３０１をエッチングし、露出した酸化膜３０４，３０
３をエッチングし、更にキャップ絶縁膜２８をエッチン
グして、キャパシタノード層２３の面を露出させる。こ
のときキャップ絶縁膜２８としてシリコン窒化膜を用い
ていれば、これが酸化膜３０４，３０３のエッチング時
のストッパとなる。

【００９０】形成されたコンタクト孔１０６の側壁に次
に、３０ｎｍ程度のＣＶＤシリコン酸化膜１０７を形成
する。これは、全面にＣＶＤシリコン酸化膜を堆積した
後、ＲＩＥにより側壁のみに残す方法で形成する。その
後、砒素ドープの多結晶シリコンを堆積し、ＣＭＰとＲ
ＩＥにより、コンタクト孔１０６内にコンタクト層９と
して埋め込む。酸化膜３０５はこのＣＭＰとＲＩＥの
間、シリコン層３０１を保護する。こうして得られた状
態が、図５２である。コンタクト層９は例えば、シリコ
ン基板１の表面から０．４μｍ程度上に出るようにす
る。

【００９１】この後、酸化膜３０５をエッチング除去
し、図５３に示すように、シリコン層３０１上にシリコ
ン層３０２を６０ｎｍ程度エピタキシャル成長させる。
ＳＯＩ基板のシリコン層３０１とこの上にエピタキシャ
ル成長させたシリコン層３０２の二層が、先の各実施の
形態における能動素子形成用のシリコン層３に相当する
ことになる。

【００９２】シリコン層３０２は必要に応じて、ＣＭＰ
等の方法で研磨して凹凸のない平坦面とする。この様に
すると、コンタクト孔１０６内の多結晶シリコンである
コンタクト層９上に成長した部分と単結晶シリコン層３
０１上に成長した部分の厚みの相違による凹凸をなくす
ことができ、その後形成されるトランジスタの品質向上
が図られる。また図には示さないが、シリコン層３０２
の成長工程前に、トランジスタのパンチスルー防止のた
めに深いチャネルイオン注入を行ってもよい。これによ
り、パンチスルー防止のための理想的なチャネル不純物
プロファイルをトランジスタ領域に形成することができ
る。

【００９３】この後、図５４に示すように、ＳＴＩ技術
により素子分離絶縁膜４を形成する。即ち、シリコン酸
化膜１０３とシリコン窒化膜１０４の積層膜マスクをパ
ターン形成し、ＲＩＥによりシリコン層３０２１，３０
２に２０ｎｍ程度のトレンチを加工した後、ＣＶＤ−Ｔ
ＥＯＳ酸化膜の堆積と平坦化により、素子分離絶縁膜４
を埋め込む。

【００９４】次に、シリコン窒化膜１０４と酸化膜１０
３を除去した後、通常のトランジスタ工程に入る。即ち
図５５に示すように、ゲート絶縁膜を介してゲート電極
６２を形成し、ソース、ドレインとなるｎ型拡散層６３
を形成する。ゲート電極６２は、多結晶シリコン膜（５
０ｎｍ）とタングステン・シリサイド膜（５０ｎｍ）の
積層膜とする。具体的にはこの積層膜上に更にキャップ
絶縁膜としてのシリコン窒化膜６４をパターン形成し、
これをマスクとして、タングステン・シリサイド膜と多
結晶シリコン膜を順次エッチングする。但し、ゲート電
極として多結晶シリコン単層でもよいし、他の積層構造
を用いることもできる。

【００９５】図５５では、通常のシングル・ソース／ド
レイン構造を示しているが、これをＬＤＤ構造とするこ
ともできる。その場合には、図５５の状態では、例えば
リンのイオン注入を、加速電圧７０ＫｅＶ、ドーズ量４
×１０¹³ｃｍ^-2程度の条件で行って低濃度のｎ型拡散層
を形成する。そして、図４９に示すように、ゲート電極
６２の側壁に側壁絶縁膜６９を形成した状態で、砒素イ
オン注入を例えば、加速電圧３０ＫｅＶ、ドーズ量５×
１０¹⁵ｃｍ^-2の条件で行って、高濃度ｎ型拡散層を形成
する。

【００９６】このトランジスタ形成工程で、一つの素子
領域に二つ形成されるトランジスタの拡散層６３のう
ち、キャパシタに接続されるべき拡散層６３は、丁度キ
ャパシタ２上のコンタクト層９に位置し、コンタクト層
９に対して底面が接続されることになる。実際には、コ
ンタクト層９から上方へのｎ型不純物拡散が、上からの
ソース、ドレインｎ型拡散層と重なり、低抵抗の接続が
可能となる。

【００９７】トランジスタ形成後、図４９に示すよう
に、全面にＣＶＤシリコン窒化膜６６を３０ｎｍ程度堆
積し、更に層間絶縁膜６７としてＢＰＳＧ膜を堆積す
る。これらの膜堆積後、Ｎ₂雰囲気中で８００℃，３０
分程度のデンシファイ熱熱処理を行う。この熱工程は、
ソース、ドレインの不純物活性化を兼ねて行ってもよ
い。ソース、ドレインの拡散深さを抑えたい場合には、
熱処理の温度を７５０℃程度の低温とし、９５０℃，１
０秒程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）プロセスを併用する。層間絶縁膜６７はその
後、ＣＭＰにより平坦化する。

【００９８】次に、ビット線コンタクト領域にコンタク
ト孔を開口し、砒素ドープ多結晶シリコンを埋め込んで
ビット線コンタクト層８とする。続いて、図には示さな
いが、ソース、ドレイン、ゲート電極へのコンタクト孔
を形成し、ビット線７を形成する。更に、層間絶縁膜を
堆積し、金属配線を形成した後、全面にパシベーション
膜を形成して、ＤＲＡＭが完成する。

【００９９】この実施の形態によると、ＳＯＩ基板とエ
ピタキシャル成長技術を組み合わせることにより、キャ
パシタ上に重ねられるトランジスタを形成する能動素子
領域の結晶欠陥を低減できる。より具体的には、キャパ
シタ上に形成されるトランジスタのゲート酸化膜の欠陥
を抑えて、信頼性の高いＤＲＡＭを得ることが可能にな
る。

【０１００】［実施の形態１２］実施の形態１１におい
て、素子分離絶縁膜４は、シリコン層３０２を成長させ
た後に形成される一層の埋め込み絶縁膜である。これに
対して実施の形態１２においては、ＳＴＩ技術による２
段階の埋め込みによる素子分離構造を用いる。図５６
は、図１のＤＲＡＭレイアウトを用いた場合の第１の素
子分離絶縁膜４１の埋め込みの様子を示すレイアウトで
あり、図５７は第１の素子分離絶縁膜４１を形成した
後、シリコン層３０２をエピタキシャル成長させた状態
を示す、図５６のＡ−Ａ′断面図である。

【０１０１】第１の素子分離絶縁膜４１は、図５６に示
すように、ｘ方向の素子分離領域のみに埋め込み形成さ
れ、この段階でｙ方向の素子分離は行われない。第１の
素子分離絶縁膜４１は、図５７に示すように、シリコン
層３０１の底面の酸化膜３０４に達する深さに埋め込ま
れる。そして、第１の素子分離絶縁膜４１の一部を貫通
するように、キャパシタノード層への接続用コンタクト
孔を加工し、側壁絶縁膜１０７を形成した後、コンタク
ト層９を埋め込む。その後、シリコン層３０２をエピタ
キシャル成長させる。

【０１０２】この後、第２の素子分離絶縁膜４２をやは
りＳＴＩ技術により埋め込む。図５８はその第２の素子
分離絶縁膜４２のレイアウトを示している。即ち、第２
の素子分離絶縁膜４２は、ｘ，ｙ方向の素子分離領域を
全て連結した状態で、且つｘ方向の素子分離領域では第
１の素子分離絶縁膜４１のエッジより外側にあるように
埋め込まれる。図５９が図５８のＡ−Ａ′断面図であ
り、第２の素子分離絶縁膜４２は第１の素子分離絶縁膜
４１より浅く埋め込まれている。図６０はこの様な２ス
テップの素子分離絶縁膜構造を用いた基板にトランジス
タを形成した状態の断面図である。

【０１０３】この実施の形態によると、隣接するメモリ
セルのキャパシタノードが対向するｘ方向の素子分離領
域に、底部酸化膜に達する深い第１の素子分離絶縁膜４
１を形成することにより、ｘ方向に隣接するキャパシタ
ノード間の短絡やリークを確実に防止することが可能に
なる。また、第２の素子分離絶縁膜４２は、図５９から
明らかなように、ｘ方向については第１の素子分離絶縁
膜４１のエッジより外側に形成されるから、トランジス
タのｎ型拡散層６３とコンタクト層９との接続面積を大
きく確保することができる。これにより、工程のゆらぎ
等があった場合にも、キャパシタとトランジスタの接続
を低抵抗で且つ安定に行うことができる。

【０１０４】なお、この様な２段階のＳＴＩによる素子
分離構造は、ＤＲＡＭの限らず、その他の各種半導体集
積回路に適用することができる。即ち、一定の電気的導
通を維持しながら素子分離を行う箇所に浅いＳＴＩ分離
膜を形成し、リークやラッチアップ防止のため電気的導
通を完全に遮断したい箇所には底部絶縁膜に達する深い
ＳＴＩ分離膜を形成することにより、所望の特性の集積
回路を得ることが可能になる。

【０１０５】

【発明の効果】以上述べたようにこの発明によれば、ト
レンチキャパシタを最密に配置してその占有面積を極大
化することを可能とした半導体記憶装置とその製造方法
を提供することができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＤＲＡＭのレイ
アウトを示す図である。

【図２】図１のＡ−Ａ′断面図である。

【図３】図１のＢ−Ｂ′断面図である。

【図４】同実施の形態のキャパシタ形成工程を示す断面
図である。

【図５】同実施の形態のキャパシタ形成工程を示す断面
図である。

【図６】同実施の形態のキャップ絶縁膜形成工程を示す
断面図である。

【図７】同実施の形態のキャップ絶縁膜形成工程を示す
断面図である。

【図８】同実施の形態のシリコン層エピタキシャル成長
工程を示す断面図である。

【図９】同実施の形態の素子分離工程を示す断面図であ
る。

【図１０】同実施の形態のトランジスタ形成工程を示す
断面図である。

【図１１】同実施の形態のコンタクト孔形成工程を示す
断面図である。

【図１２】同実施の形態のキャパシタ側コンタクト孔形
成工程を示す断面図である。

【図１３】同実施の形態のコンタクト層埋め込み工程を
示す断面図である。

【図１４】この発明の実施の形態２によるキャパシタ形
成工程を示す断面図である。

【図１５】同実施の形態のキャップ絶縁膜形成工程を示
す断面図である。

【図１６】同実施の形態のシリコン層エピタキシャル成
長の工程を示す断面図である。

【図１７】同実施の形態のＤＲＡＭの断面図である。

【図１８】この発明の実施の形態３によるＤＲＡＭのレ
イアウトを示す図である。

【図１９】この発明の実施の形態４によるＤＲＡＭのキ
ャパシタに対するコンタクト孔形成工程を示す断面図で
ある。

【図２０】同実施の形態のコンタクト層埋め込み工程を
示す断面図である。

【図２１】同実施の形態の第２のシリコン層エピタキシ
ャル成長工程を示す断面図である。

【図２２】同実施の形態の素子分離工程を示す断面図で
ある。

【図２３】同実施の形態のＤＲＡＭの断面図である。

【図２４】この発明の実施の形態５によるＤＲＡＭの断
面図である。

【図２５】この発明の実施の形態６によるＤＲＡＭのレ
イアウトを示す図である。

【図２６】同実施の形態のコンタクト孔開口の工程を示
す断面図である。

【図２７】同実施の形態のコンタクト層埋め込みの工程
を示す断面図である。

【図２８】同実施の形態の埋め込みストラップの形成工
程を示す断面図である。

【図２９】同実施の形態の素子分離溝形成工程を示す断
面図である。

【図３０】同実施の形態の素子分離絶縁膜埋め込みの工
程を示す断面図である。

【図３１】同実施の形態のＤＲＡＭの断面図である。

【図３２】この発明の実施の形態７によるＤＲＡＭのレ
イアウトを示す図である。

【図３３】図３２のＡ−Ａ′断面図である。

【図３４】図３２のＢ−Ｂ′断面図である。

【図３５】同実施の形態のコンタクト孔形成工程を示す
断面図である。

【図３６】同実施の形態のコンタクト層埋め込み工程を
示す断面図である。

【図３７】同実施の形態の素子分離溝形成工程を示す断
面図である。

【図３８】同実施の形態の素子分離絶縁膜埋め込み工程
を示す断面図である。

【図３９】同実施の形態のトランジスタ形成工程を示す
断面図である。

【図４０】同実施の形態のビット線コンタクト及び表面
ストラップの形成工程を示す断面図である。

【図４１】同実施の形態のビット線コンタクト及び表面
ストラップの形成工程を示す断面図である。

【図４２】同実施の形態のビット線コンタクト及び表面
ストラップの形成工程を示す断面図である。

【図４３】この発明の実施の形態８によるＤＲＡＭのレ
イアウトを示す図である。

【図４４】この発明の実施の形態９によるＤＲＡＭのレ
イアウトを示す図である。

【図４５】この発明の実施の形態１０によるコンタクト
孔形成工程を示す断面図である。

【図４６】同実施の形態１０によるコンタクト孔形成工
程を示す断面図である。

【図４７】同実施の形態１０によるコンタクト孔形成工
程を示す断面図である。

【図４８】同実施の形態１０によるコンタクト層埋め込
み工程を示す断面図である。

【図４９】この発明の実施の形態１１によるＤＲＡＭの
断面図である。

【図５０】同実施の形態のキャパシタ形成工程を示す断
面図である。

【図５１】同実施の形態のＳＯＩ層形成工程を示す断面
図である。

【図５２】同実施の形態のコンタクト層埋め込み工程を
示す断面図である。

【図５３】同実施の形態のシリコン層エピタキシャル成
長工程を示す断面図である。

【図５４】同実施の形態の素子分離工程を示す断面図で
ある。

【図５５】同実施の形態のＤＲＡＭの断面図である。

【図５６】この発明の実施の形態１２によるＤＲＡＭの
第１の素子分離工程のレイアウトを示す図である。

【図５７】図５６のＡ−Ａ′断面図である。

【図５８】同実施の形態の第２の素子分離工程のレイア
ウトを示す図である。

【図５９】図５８のＡ−Ａ′断面図である。

【図６０】同実施の形態のトランジスタ形成工程を示す
断面図である。

【符号の説明】 １…シリコン基板、２…トレンチキャパシタ、３…シリ
コン層、４…素子分離絶縁膜、５…能動素子領域、６…
トランジスタ、６２…ゲート電極（ワード線ＷＬ）、７
…ビット線（ＢＬ）、８…ビット線コンタクト層、９…
キャパシタ・コンタクト層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 幸山 裕亮 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 仁田山 晃寛 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F083 AD17 AD51 AD54 AD60 GA09 GA28 GA30 HA02 JA04 JA19 JA32 JA39 JA40 JA56 LA01 LA21 MA06 MA17 MA20 NA01 PR03 PR05 PR06 PR10 PR12 PR21 PR25 PR29 PR33 PR34 PR36 PR39 PR40

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この半導体基板に一定ピッチで配列形成され複数のトレ
   ンチキャパシタと、 これらのトレンチキャパシタが形成された半導体基板上
   に形成された半導体層と、 この半導体層に埋め込み形成されて、隣接する二つのト
   レンチキャパシタにまたがる複数の能動素子領域を区画
   する素子分離絶縁膜と、 前記各能動素子領域に、ソース、ドレイン拡散層の一方
   を共有し他方が隣接する二つのトレンチキャパシタの領
   域上に位置するように２個ずつ形成されて、ゲートが一
   方向に連続するワード線に接続された複数のトランジス
   タと、 前記各トランジスタの前記ソース、ドレイン拡散層の他
   方を対応する前記トレンチキャパシタのキャパシタノー
   ド層に接続するコンタクト層と、 前記ワード線と交差して配設されて前記トランジスタの
   ソース、ドレイン拡散層の一方に接続されたビット線と
   を有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記トレンチキャパシタは、最小加工寸
   法をＦとして一辺が２Ｆの略正方形であり、その正方形
   の対角線の方向を前記ワード線とビット線の直交二方向
   に一致させて、その正方形の直交する二辺の方向にスペ
   ースが１Ｆ以下の一定ピッチで配列されていることを特
   徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記トレンチキャパシタは、最小加工寸
   法をＦとして一辺が２Ｆの略正方形であり、その正方形
   の辺の方向を前記ワード線とビット線の直交二方向に一
   致させ、ビット線方向にスペースが２Ｆ以上の一定ピッ
   チで且つ、隣接するビット線では順次１／２ピッチずつ
   ずれた状態に配列されていることを特徴とする請求項１
   記載の半導体記憶装置。
4. 【請求項４】 前記能動素子領域は、前記ビット線方向
   に一定ピッチで且つ隣接するビット線で順次１／４ピッ
   チずつずれた状態に配列されることを特徴とする請求項
   ２又は３に記載の半導体記憶装置。
5. 【請求項５】 前記コンタクト層は、前記トランジスタ
   形成後に前記ソース、ドレイン拡散層の他方を貫通して
   前記キャパシタノード層に達するように埋め込み形成さ
   れていることを特徴とする請求項１記載の半導体記憶装
   置。
6. 【請求項６】 前記半導体層は、第１のエピタキシャル
   成長層とこの上に形成された第２のエピタキシャル成長
   層とからなり、 前記コンタクト層は、前記第２のエピタキシャル成長層
   の形成前に前記第１のエピタキシャル成長層に前記キャ
   パシタノード層に達するように埋め込み形成され、 前記ソース、ドレイン拡散層は前記第２のエピタキシャ
   ル成長層形成後に形成されて、前記ソース、ドレイン拡
   散層の他方の底面が前記コンタクト層の上面に接続され
   ることを特徴とする請求項１記載の半導体記憶装置。
7. 【請求項７】 前記コンタクト層は、前記トランジスタ
   形成前に前記半導体層に前記キャパシタノード層に達す
   るように埋め込み形成され、前記ソース、ドレイン拡散
   層の他方は、前記コンタクト層の上部側方に形成された
   埋め込み拡散層を介して前記コンタクト層に接続されて
   いることを特徴とする請求項１記載の半導体記憶装置。
8. 【請求項８】 前記コンタクト層は、前記トランジスタ
   形成前に前記半導体層に前記キャパシタノード層に達す
   るように埋め込み形成され、前記ソース、ドレイン拡散
   層の他方は、その表面に形成された接続導体を介して前
   記コンタクト層の上面に接続されていることを特徴とす
   る請求項１記載の半導体記憶装置。
9. 【請求項９】 前記半導体層は、前記キャパシタが形成
   された半導体基板に貼り合わせられた別の半導体基板の
   バルク半導体層と、このバルク半導体層に形成されたエ
   ピタキシャル成長層とからなり、 前記コンタクト層は、前記エピタキシャル成長層の形成
   前に前記バルク半導体層に前記キャパシタノード層に達
   するように埋め込み形成され、 前記ソース、ドレイン拡散層は前記エピタキシャル成長
   層形成後に形成されて、前記ソース、ドレイン拡散層の
   他方の底面が前記コンタクト層の上面に接続されること
   を特徴とする請求項１記載の半導体記憶装置。
10. 【請求項１０】 前記半導体基板とこれに貼り合わされ
    た別の半導体基板の貼り合わせ面には基板分離用絶縁膜
    が介在し、 前記素子分離絶縁膜は、ビット線方向の素子分離領域に
    前記基板分離用絶縁膜に達する深さに埋め込み形成され
    た第１の素子分離絶縁膜と、この第１の素子分離絶縁膜
    と一部重なりビット線方向とワード線方向の素子分離領
    域に第１の素子分離絶縁膜より浅く埋め込み形成された
    第２の素子分離絶縁膜を有することを特徴とする請求項
    ９記載の半導体記憶装置。
11. 【請求項１１】 半導体基板と、 この半導体基板に能動素子領域を区画するために埋め込
    み形成された、第１の絶縁膜とこれより浅い第２の絶縁
    膜とからなる素子分離絶縁膜と、 この素子分離絶縁膜により区画された前記能動素子領域
    に形成された素子とを有することを特徴とする半導体装
    置。
12. 【請求項１２】半導体基板に、キャパシタノード層がキ
    ャップ絶縁膜で覆われた状態で且つそのキャップ絶縁膜
    表面が前記半導体基板の表面より下に位置するように、
    複数のトレンチキャパシタを一定ピッチで配列形成する
    工程と、 前記トレンチキャパシタが形成された半導体基板上に半
    導体層をエピタキシャル成長させる工程と、 前記半導体層に素子分離絶縁膜を形成することにより、
    各能動素子領域が隣接する二つのトレンチキャパシタに
    またがるように複数の能動素子領域を区画する工程と、 前記各能動素子領域に二つずつのトランジスタをそのソ
    ース、ドレイン拡散層の一方を共有し、他方が前記トレ
    ンチキャパシタ上に位置するように、且つゲート電極が
    一方向に連続するワード線となるように形成する工程
    と、 前記ゲート電極の間に前記ソース、ドレイン拡散層の他
    方を貫通して前記キャパシタノード層に達するコンタク
    ト層を埋め込む工程と、 前記ソース、ドレイン拡散層の一方に接続されて前記ワ
    ード線と交差するようにビット線を形成する工程とを有
    することを特徴とする半導体記憶装置の製造方法。
13. 【請求項１３】半導体基板に、キャパシタノード層がキ
    ャップ絶縁膜で覆われた状態で且つそのキャップ絶縁膜
    表面が前記半導体基板の表面より下に位置するように、
    複数のトレンチキャパシタを一定ピッチで配列形成する
    工程と、 前記トレンチキャパシタが形成された半導体基板上に第
    １の半導体層をエピタキシャル成長させる工程と、 前記第１の半導体層に前記キャパシタノード層に達する
    コンタクト層を埋め込む工程と、 前記コンタクト層が埋め込まれた第１の半導体層上に第
    ２の半導体層をエピタキシャル成長させる工程と、 前記第２の半導体層に素子分離絶縁膜を形成することに
    より、各能動素子領域が隣接する二つのトレンチキャパ
    シタにまたがるように複数の能動素子領域を区画する工
    程と、 前記各能動素子領域に二つずつのトランジスタをそのソ
    ース、ドレイン拡散層の一方を共有し、他方が前記コン
    タクト層の上面に接続されるように、且つゲート電極が
    一方向に連続するワード線となるように形成する工程
    と、 前記ソース、ドレイン拡散層の一方に接続されて前記ワ
    ード線と交差するようにビット線を形成する工程とを有
    することを特徴とする半導体記憶装置の製造方法。
14. 【請求項１４】 半導体基板に、キャパシタノード層が
    キャップ絶縁膜で覆われた状態で且つそのキャップ絶縁
    膜表面が前記半導体基板の表面より下に位置するよう
    に、複数のトレンチキャパシタを一定ピッチで配列形成
    する工程と、 前記トレンチキャパシタが形成された半導体基板上に半
    導体層をエピタキシャル成長させる工程と、 前記半導体層に前記トレンチキャパシタのキャパシタノ
    ード層に達するコンタクト層をその上端部が前記半導体
    層に形成される不純物拡散層に接続された状態に埋め込
    み形成する工程と、 前記半導体層に素子分離絶縁膜を形成することにより、
    各能動素子領域が隣接する二つのトレンチキャパシタに
    またがるように複数の能動素子領域を区画する工程と、 前記各能動素子領域に二つずつのトランジスタをそのソ
    ース、ドレイン拡散層の一方を共有し、他方が前記不純
    物拡散層を介して前記コンタクト層に接続されるよう
    に、且つゲート電極が一方向に連続するワード線となる
    ように形成する工程と、 前記ソース、ドレイン拡散層の一方に接続されて前記ワ
    ード線と交差するようにビット線を形成する工程とを有
    することを特徴とする半導体記憶装置の製造方法。
15. 【請求項１５】 半導体基板に、キャパシタノード層が
    キャップ絶縁膜で覆われた状態で且つそのキャップ絶縁
    膜表面が前記半導体基板の表面より下に位置するよう
    に、複数のトレンチキャパシタを一定ピッチで配列形成
    する工程と、 前記トレンチキャパシタが形成された半導体基板上に半
    導体層をエピタキシャル成長させる工程と、 前記半導体層に前記トレンチキャパシタのキャパシタノ
    ード層に達するコンタクト層を埋め込み形成する工程
    と、 前記半導体層に素子分離絶縁膜を形成することにより、
    各能動素子領域が隣接する二つのトレンチキャパシタに
    またがるように複数の能動素子領域を区画する工程と、 前記各能動素子領域に二つずつのトランジスタをそのソ
    ース、ドレイン拡散層の一方を共有し、他方が前記トレ
    ンチキャパシタ領域上に位置するように、且つゲート電
    極が一方向に連続するワード線となるように形成する工
    程と、 前記ソース、ドレイン拡散層の他方を対応する前記コン
    タクト層に接続するための表面接続導体を前記ワード線
    に自己整合された状態に形成する工程と、 前記ソース、ドレイン拡散層の一方に接続されて前記ワ
    ード線と交差するようにビット線を形成する工程とを有
    することを特徴とする半導体記憶装置の製造方法。
16. 【請求項１６】半導体基板に、キャパシタノード層がキ
    ャップ絶縁膜で覆われた状態で複数のトレンチキャパシ
    タを一定ピッチで配列形成する工程と、 前記トレンチキャパシタが形成された半導体基板上に基
    板分離用絶縁膜を介して別の半導体基板を貼り合わせる
    ことにより第１の半導体層を形成する工程と、 前記第１の半導体層に前記キャパシタノード層に達する
    コンタクト層を埋め込む工程と、 前記コンタクト層が埋め込まれた第１の半導体層上に第
    ２の半導体層をエピタキシャル成長させる工程と、 前記第１及び第２の半導体層に素子分離絶縁膜を形成す
    ることにより、各能動素子領域が隣接する二つのトレン
    チキャパシタにまたがるように複数の能動素子領域を区
    画する工程と、 前記各能動素子領域に二つずつのトランジスタをそのソ
    ース、ドレイン拡散層の一方を共有し、他方が前記コン
    タクト層の上面に接続されるように、且つゲート電極が
    一方向に連続するワード線となるように形成する工程
    と、 前記ソース、ドレイン拡散層の一方に接続されて前記ワ
    ード線と交差するようにビット線を形成する工程とを有
    することを特徴とする半導体記憶装置の製造方法。