JP4021602B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭのセルトランスファトランジスタに関し、特に、縦型トランジスタを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
スタック型のキャパシタを有するＤＲＡＭのセルトランスファゲートトランジスタでは、デザインルールが小さくなるにしたがって、ゲート長も最小デザインルールと同等の長さで縮小される必要がある。この際、セルトランスファトランジスタのしきい値は、トランジスタオフ時のリーク電流を考えるとほぼ一定に保つ必要がある。一方、セルトランスファトランジスタのしきい値を一定に保つためには、ショートチャネル効果を考慮してチャネル領域の不純物を高くすることが要求されている。しかし、チャネル領域の不純物が高くなると、接合リークの増大及びポーズ特性の悪化をもたらす。
【０００３】
これらを抑制するためには、従来の平面型トランジスタの代わりに縦型トランジスタを導入してセルトランスファトランジスタのゲート長を最小デザインルールから切り離すことが対策となる。縦型トランジスタの例としては、International Electron Device Meeting (IEDM) 1989 Technical Digest の２３頁乃至２６頁に記載されている「A Surrounding Gate Transistor (SGT) Cell for 64/256Mbit DRAM」がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の縦型トランジスタ構造からなるメモリセルは、シリコン基板をエッチングしてシリコン柱を形成し、このシリコン柱の周りにトランスファゲートを形成している。このため、製造工程が複雑でかつ製造コストが高くなるという問題があった。
【０００５】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、製造工程が容易でかつ製造コストを低減できる半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００７】
本発明の第１の半導体記憶装置は、半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、前記素子領域の表面に形成された第１導電型の第１の拡散領域と、前記半導体基板上に選択的に形成された第１乃至第３の電極と、前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第２導電型の第１の単結晶シリコン層と、前記第２及び第３の電極間に隣接して形成され、前記第１の拡散領域に接する第２導電型の第２の単結晶シリコン層と、前記素子分離領域上に形成され、前記第１の単結晶シリコン層と連続して結晶成長された多結晶シリコン層と、前記第１及び第２の単結晶シリコン層、前記多結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、前記ストレージノードコンタクトに接続するキャパシタと、前記多結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと、前記ビット線コンタクトに接続するビット線とを具備する。
【０００８】
本発明の第２の半導体記憶装置は、半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、前記素子領域の表面に形成された第１導電型の第１の拡散領域と、前記半導体基板上に選択的に形成された第１乃至第３の電極と、前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第１導電型の第１の単結晶シリコン層と、前記第２及び第３の電極間に隣接して形成され、前記第１の拡散領域及び前記素子分離領域に接する第２導電型の第２の単結晶シリコン層と、前記素子分離領域上に形成され、前記第１の単結晶シリコン層と連続して結晶成長された多結晶シリコン層と、前記第１及び第２の単結晶シリコン層、前記多結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、前記ストレージノードコンタクトに接続するキャパシタと、前記多結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと、前記ビット線コンタクトに接続するビット線とを具備する。
【０００９】
本発明の第３の半導体記憶装置は、半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、前記素子領域の表面に形成された第１導電型の第１の拡散領域と、前記素子領域の表面に前記素子分離領域及び前記第１の拡散領域と接して形成された第２導電型の第３の拡散領域と、前記半導体基板上に選択的に形成された第１乃至第３の電極と、前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第１導電型の第１の単結晶シリコン層と、前記第２及び第３の電極間に隣接して形成され、前記第１及び第３の拡散領域に接する第２導電型の第２の単結晶シリコン層と、前記素子分離領域上に形成され、前記第１の単結晶シリコン層と連続して結晶成長された多結晶シリコン層と、前記第１及び第２の単結晶シリコン層、前記多結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、前記ストレージノードコンタクトに接続するキャパシタと、前記多結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと、前記ビット線コンタクトに接続するビット線とを具備する。
【００１０】
本発明の第１乃至第３の半導体記憶装置において、前記第２の拡散領域の下面は、前記絶縁膜の下面よりも下方に位置することが望ましい。
【００１２】
本発明の第１の半導体記憶装置の製造方法は、半導体基板内に素子領域を分離する素子分離領域を選択的に形成する工程と、前記半導体基板上に犠牲絶縁膜を形成する工程と、前記素子領域の表面に第１導電型の第１の拡散領域を形成する工程と、前記犠牲絶縁膜上にダミー層を形成する工程と、前記ダミー層を選択的にエッチングし、前記素子領域の表面を露出する第１の凹部と、前記素子分離領域の表面を露出する第２の凹部とを形成する工程と、全面に層間絶縁膜を形成し、前記第１、第２の凹部を埋め込む工程と、前記ダミー層の表面が露出するまで前記層間絶縁膜を平坦化する工程と、前記第１の凹部内の前記層間絶縁膜を除去し、前記素子領域の表面を露出する工程と、エピタキシャル成長により、前記第１の凹部内に第２導電型の単結晶シリコン層を形成する工程と、前記ダミー層を除去し、前記単結晶シリコン層の側面を露出することにより、溝を形成する工程と、前記単結晶シリコン層の露出された側面にゲート絶縁膜を形成する工程と、全面に金属材料を形成し、前記溝を埋め込む工程と、前記単結晶シリコン層の表面が露出するまで前記金属材料を平坦化し、前記溝内にワード線を形成する工程と、前記ワード線の上層のみを除去する工程と、前記ワード線の上層に絶縁膜を形成する工程と、前記単結晶シリコン層の上層に第１導電型の第２の拡散領域を形成する工程とを含んでいる。
【００１３】
本発明の第２の半導体記憶装置の製造方法は、半導体基板内に素子領域を分離する素子分離領域を選択的に形成する工程と、前記半導体基板上に犠牲絶縁膜を形成する工程と、前記素子領域の表面に第１導電型の第１の拡散領域を形成する工程と、前記犠牲絶縁膜上にダミー層を形成する工程と、前記ダミー層を選択的にエッチングし、前記素子領域の表面を露出する第１の凹部と、前記素子分離領域の表面を露出する第２の凹部と、前記素子領域と前記素子分離領域の表面を露出する第３の凹部とを形成する工程と、全面に層間絶縁膜を形成し、前記第１、第２、第３の凹部を埋め込む工程と、前記ダミー層の表面が露出するまで前記層間絶縁膜を平坦化する工程と、前記第１、第３の凹部内の前記層間絶縁膜を除去し、前記素子領域の表面を露出する工程と、エピタキシャル成長により、前記第１、第３の凹部内に単結晶シリコン層を形成する工程と、前記ダミー層を除去し、前記単結晶シリコン層の側面を露出することにより、溝を形成する工程と、前記単結晶シリコン層の露出された側面にゲート絶縁膜を形成する工程と、全面に金属材料を形成し、前記溝を埋め込む工程と、前記単結晶シリコン層の表面が露出するまで前記金属材料を平坦化し、前記溝内にワード線を形成する工程と、イオン注入により、前記第１の凹部内に第１導電型の単結晶シリコン層を形成し、前記第３の凹部内に第２導電型の単結晶シリコン層を形成する工程と、前記ワード線の上層のみを除去する工程と、前記ワード線の上層に絶縁膜を形成する工程と、前記第１、第２導電型の単結晶シリコン層の上層に第１導電型の第２の拡散領域を形成する工程とを含んでいる。
【００１４】
本発明の第３の半導体記憶装置の製造方法は、半導体基板内に素子領域を分離する素子分離領域を選択的に形成する工程と、前記半導体基板上に犠牲絶縁膜を形成する工程と、前記素子領域の表面に第１導電型の第１の拡散領域を形成し、前記素子領域の表面の前記素子分離領域と隣接する領域に第２導電型の第２の拡散領域を形成する工程と、前記犠牲絶縁膜上にダミー層を形成する工程と、前記ダミー層を選択的にエッチングし、前記第１の拡散領域の表面を露出する第１の凹部と、前記素子分離領域の表面を露出する第２の凹部と、前記第１、第２の拡散領域の表面を露出する第３の凹部とを形成する工程と、全面に層間絶縁膜を形成し、前記第１、第２、第３の凹部を埋め込む工程と、前記ダミー層の表面が露出するまで前記層間絶縁膜を平坦化する工程と、前記第１、第３の凹部内の前記層間絶縁膜を除去し、前記素子領域の表面を露出する工程と、エピタキシャル成長により、前記第１、第３の凹部内に単結晶シリコン層を形成する工程と、前記ダミー層を除去し、前記単結晶シリコン層の側面を露出することにより、溝を形成する工程と、前記単結晶シリコン層の露出された側面にゲート絶縁膜を形成する工程と、全面に金属材料を形成し、前記溝を埋め込む工程と、前記単結晶シリコン層の表面が露出するまで前記金属材料を平坦化し、前記溝内にワード線を形成する工程と、イオン注入により、前記第１の凹部内に第１導電型の単結晶シリコン層を形成し、前記第３の凹部内に第２導電型の単結晶シリコン層を形成する工程と、前記ワード線の上層のみを除去する工程と、前記ワード線の上層に絶縁膜を形成する工程と、前記第１、第２導電型の単結晶シリコン層の上層に第１導電型の第３の拡散領域を形成する工程とを含んでいる。
【００１５】
本発明の第１乃至第３の半導体記憶装置の製造方法において、前記犠牲絶縁膜の形成時の膜厚は、前記ゲート絶縁膜の膜厚よりも厚く形成することが望ましい。
【００１６】
本発明の第１乃至第３の半導体記憶装置の製造方法において、前記ゲート絶縁膜は、前記単結晶シリコン層の露出された側面を酸化することにより形成してもよい。また、前記ゲート絶縁膜は、高融点金属膜を堆積することにより形成してもよい。
【００１７】
本発明の第１乃至第３の半導体記憶装置の製造方法において、選択性のエピタキシャル成長により、前記単結晶シリコン層を前記ダミー層の表面の高さ程度まで形成した後、続いて、非選択性のエピタキシャル成長により、前記層間絶縁膜上に多結晶シリコン層を形成する工程をさらに含んでもよい。
【００１８】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００１９】
［第１の実施形態］
第１の実施形態は、半導体基板上にエピタキシャル成長により単結晶シリコン層を形成し、この単結晶シリコン層をセルトランスファトランジスタのチャネル領域として用いることに特徴がある。
【００２０】
図１（ａ）、（ｂ）は、第１の実施形態に係る半導体記憶装置の平面図を示す。図１（ａ）は、素子領域１２ａ（ｎ型拡散領域１４）、ＳＴＩ１２ｂ、ワード線２１、単結晶シリコン層１８及び多結晶シリコン層１８ｃの位置関係を示している。図１（ｂ）は、素子領域１２ａ、ビット線コンタクト２５、ビット線２７、ストレージノードコンタクト２９及びストレージノード３１の位置関係を示している。尚、図１（ｂ）において、ワード線２１の図示は省略している。
【００２１】
図２乃至図５は、図１（ａ）の５−５線に沿った工程断面図である。図６（ａ）は、図１（ｂ）の６Ａ−６Ａ線に沿った断面図である。図６（ｂ）は、図１（ｂ）の６Ｂ−６Ｂ線に沿った断面図である。以下、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００２２】
まず、図２に示すように、半導体基板１１内に素子領域１２ａを分離するＳＴＩ（Shallow Trench Isolation）構造の素子分離領域（以下、ＳＴＩと称す）１２ｂが選択的に形成される。その後、半導体基板１１上に犠牲酸化膜１３が形成される。この犠牲酸化膜１３は、後述するワード線の形成後も残存し、ワード線と基板１１との間の絶縁膜となる。したがって、ワード線容量を小さくするために、犠牲酸化膜１３の膜厚は後述するゲート絶縁膜よりも厚い方が望ましい。
【００２３】
次に、セルトランスファトランジスタが例えばＮチャネルの場合、素子領域１２ａの表面は、通常チャネル領域とするためにｐ型拡散領域を形成するが、本実施形態の場合はソース・ドレイン領域を形成する。このため、素子領域１２ａの表面はｎ型となるようにイオン注入が行われる。その結果、素子領域１２ａの表面にセルトランスファトランジスタのソースとなるｎ型拡散領域１４が形成される。
【００２４】
次に、犠牲酸化膜１３の上に、ダミーワード線となる例えば窒化膜（以下、ダミー層と称す）１５が形成される。このダミー層１５上にレジスト膜（図示せず）が形成され、リソグラフィにより所望のワード線パターンにレジスト膜がパターニングされる。このパターニングされたレジスト膜をマスクとして、ＲＩＥ（Reactive Ion Etching）により、ダミー層１５がエッチングされる。これにより、素子領域１２ａの表面を露出する第１の凹部１６ａ、ＳＴＩ１２ｂの表面を露出する第２の凹部１６ｂが形成される。その後、レジスト膜が除去される。
【００２５】
次に、周辺回路のソース・ドレイン（図示せず）のイオン注入が行われた後、全面に例えばＢＰＳＧ（Boron Phospho Silicate Glass）からなる層間絶縁膜１７が形成され、第１、第２の凹部１６ａ、１６ｂが埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polish）により、ダミー層１５の表面が露出するまで層間絶縁膜１７が平坦化される。
【００２６】
次に、図３に示すように、リソグラフィにより、第１の凹部１６ａ内の層間絶縁膜１７が除去され、素子領域１２ａの表面が露出される。次に、露出した素子領域１２ａの基板１１面上にボロン等の不純物を含んだｐ型のシリコンをエピタキシャル成長させ、第１の凹部１６ａ内に単結晶シリコン層１８が形成される。この際、エピタキシャル成長は、選択性（シリコン基板上のみ成長する）とする。続いて、単結晶シリコン層１８の高さがダミー層１５の表面の高さより高くなった時点で、結晶成長を選択性から非選択性に切り替える。これにより、層間絶縁膜１７上に多結晶シリコン層（図示せず）が堆積される。その後、ＣＭＰにより、ダミー層１５の表面が露出するまで単結晶シリコン層１８及び多結晶シリコン層が平坦化される。
【００２７】
このようにして、素子領域１２ａ上の第１の凹部１６ａ内にのみ、単結晶シリコン層１８が埋め込まれた状態になる。また、図１（ａ）に示すように、一部のＳＴＩ１２ｂ上には多結晶シリコン層１８ｃが形成されている。この多結晶シリコン層１８ｃは、後述するビット線コンタクトとセルトランスファトランジスタとを接続させるビット線引き出し部となる。尚、周辺回路の部分に凹部は形成されないので、ＣＭＰによりシリコン層を平坦化した後には基板１１上にシリコン層は残らない。
【００２８】
次に、図４に示すように、例えば弗酸とグリセロールを用いて、ダミー層１５が除去され、溝１９が形成される。この溝１９形成により露出された単結晶シリコン層１８の側面が酸化され、溝１９（露出された単結晶シリコン層１８）の側面にゲート絶縁膜２０が形成される。次に、ゲート電極となる材料、例えば多結晶シリコンやタングステン等の金属材料２１ａにより溝１９が埋め込まれる。その後、ＣＭＰにより、単結晶シリコン層１８の表面が露出するまで金属材料２１ａが平坦化され、溝１９内にワード線２１が形成される。
【００２９】
次に、図５に示すように、ＲＩＥを用いたリセス処理により、ワード線２１の上部のみが除去される。これにより、ワード線２１の表面が、多結晶シリコン層１８等の周囲の高さよりも低くなるため、後述するストレージノードコンタクト形成時の位置合わせが容易となる。次に、全面に例えばＴＥＯＳ（Tetra Ethyl Orso Silicate）等の酸化膜又は窒化膜からなる絶縁膜２２が形成され、ＣＭＰにより単結晶シリコン層１８の表面が露出するまで絶縁膜２２が平坦化される。その結果、ワード線２１の上部のみに絶縁膜２２が形成される。
【００３０】
次に、単結晶シリコン層１８の上層がｎ型となるように、燐又は砒素等の不純物がイオン注入され、セルトランスファトランジスタのドレインとなるｎ型拡散領域２３が形成される。ここで、ドレインとトランスファゲートのオフセット状態を防ぐため、ｎ型拡散領域２３は絶縁膜２２の下面よりも深く形成されることが望ましい。
【００３１】
このようにして、単結晶シリコン層１８からなるチャネル領域と、単結晶シリコン層１８の上部と下部に形成されたｎ型拡散領域１４、２３からなるソース・ドレイン領域と、ワード線２１からなる埋め込み型のゲート電極とを有する縦型セルトランスファトランジスタＴｒ１、Ｔｒ２、Ｔｒ３が形成される。ここで、絶縁膜２２とｎ型拡散領域２３の上面は同一の高さとなっており、段差のないほぼ平坦な面となっている。
【００３２】
次に、図６（ａ）、（ｂ）に示すように、通常のＤＲＡＭプロセスと同様に、ビット線コンタクト絶縁膜２４内にセルトランスファトランジスタＴｒ３に接続するビット線コンタクト２５が形成され、ビット線間絶縁膜２６内にビット線２７が形成される。このビット線２７上にビット線キャップ絶縁膜２８が形成される。次に、ビット線コンタクト絶縁膜２４及びビット線間絶縁膜２６内にセルトランスファトランジスタＴｒ１、Ｔｒ２に接続するストレージノードコンタクト２９ａ、２９ｂが形成される。次に、全面にキャパシタ間絶縁膜３０が形成され、このキャパシタ間絶縁膜３０内に開口が形成される。この開口内にキャパシタの下部電極となるストレージノート３１が形成され、誘電体膜３２により開口が埋め込まれる。その後、上部電極（図示せず）が形成され、ストレージノードコンタクト２９ａ、２９ｂに接続するキャパシタＣ１、Ｃ２が形成される。
【００３３】
このとき、ワード線２１上の絶縁膜２２が窒化膜の場合は、ビット線コンタクト２５及びストレージノードコンタクト２９ａ、２９ｂ形成時のエッチングは自己整合的になる。一方、ワード線２１上の絶縁膜２２が酸化膜の場合は、ビット線コンタクト２５及びストレージノードコンタクト２９ａ、２９ｂを形成する際にはワード線２１とトランジスタ部分の単結晶シリコン層１８との高さの差を利用してエッチング時間を調節し、単結晶シリコン層１８にはエッチングが到達してもワード線２１上には到達しないようにすることが必要となる。
【００３４】
図７は、第１の実施形態の等価回路を示す。図７に示すように、トランジスタＴｒ１ｂにおいて、電流通路の一端はキャパシタＣ１に接続され、ゲートは第１のワード線ＷＬ１に接続されている。トランジスタＴｒ１ａにおいて、電流通路はトランジスタＴｒ１ｂと並列接続され、ゲートは第２のワード線ＷＬ２に接続されている。トランジスタＴｒ３ａにおいて、電流通路の一端はトランジスタＴｒ１ｂの電流通路の他端に接続され、ゲートは第１のワード線ＷＬ１に接続され、電流通路の他端はビット線ＢＬ１に接続されている。
【００３５】
このような等価回路によれば、例えばキャパシタＣ１から電荷を読み出す場合、例えばワード線ＷＬ１が選択されると、キャパシタＣ１に蓄積された電荷が、トランジスタＴｒ１ｂ、Ｔｒ３ａを通ってビット線ＢＬ１に放電される。一方、例えばワード線ＷＬ２が選択されると、キャパシタＣ１に蓄積された電荷が、トランジスタＴｒ１ａ、Ｔｒ３ａを通ってビット線ＢＬ１に放電されることなく、キャパシタＣ３に蓄積された電荷が、トランジスタＴｒ４ｂ、Ｔｒ５ａを通ってビット線ＢＬ２に放電される。
【００３６】
つまり、ビット線コンタクト２５に接続する他のセルトランスファトランジスタＴｒ３（ストレージノード側とは直列）が形成されていない場合、ストレージノードコンタクト２９ａに接続されたセルトランスファトランジスタＴｒ１ａ、Ｔｒ１ｂは、ワード線ＷＬ１、ＷＬ２のいずれを選択した場合にもトランジスタ動作を行ってしまう。しかい、第１の実施形態において、セルトランスファトランジスタＴｒ３を形成することにより、ワード線ＷＬ２が選択された場合でもキャパシタＣ１からの電荷がビット線ＢＬ１に読み出されないような回路となっている。
【００３７】
上記第１の実施形態によれば、エピタキシャル成長した単結晶シリコン層１８により縦型トランジスタのチャネル領域を形成している。このため、第１の実施形態における製造工程を現在のスタック型キャパシタを用いたＤＲＡＭ工程に取り込むのが容易であり、かつ製造コストも抑制できる。
【００３８】
また、絶縁膜２２とｎ型拡散領域２３の上面は同一の高さとなっており、段差のないほぼ平坦な面となっている。したがって、ストレージノードコンタクト２９ａ、２９ｂを平坦面上に形成できるため、コンタクトの形成が容易となる。
【００３９】
さらに、縦型セルトランスファトランジスタを用いることにより、ゲート長を最小デザインルールより長くできる。したがって、ショートチャネル効果によるセルトランスファトランジスタのしきい値低下を防ぐことができるため、チャネル部分の不純物濃度を上げる必要がなく、ポーズ特性の劣化を抑制できる。
【００４０】
尚、単結晶シリコン層１８の形成において、エピタキシャル成長時にはシリコン不純物を含まずにシリコンを成長させ、その後、イオン注入等で不純物を導入してもよい。
【００４１】
また、ゲート絶縁膜２０はＣＶＤにより形成してもよい。この際、ゲート絶縁膜として、例えばタンタルオキサイド、ハフニウムオキサイド、ジルコニウムオキサイド等の高融点金属酸化膜を用いてもよい。
【００４２】
また、ｎ型拡散領域２３の不純物導入方法に関しては、ダミー層１５を窒化膜とＰＳＧ膜又はＡｓＳＧ膜との積層構造により形成し、ダミー層１５を剥離する前に熱処理によってＰＳＧ膜から不純物（燐又は砒素）を拡散させる方法をとってもよい。
【００４３】
［第２の実施形態］
第２の実施形態は、第１の実施形態の縦型セルトランスファトランジスタを用い、かつ素子領域をビット線に対して斜めに配置することに特徴がある。
【００４４】
図８（ａ）、（ｂ）は、第２の実施形態に係る半導体記憶装置の平面図を示す。図８（ａ）は、素子領域１２ａ、ワード線２１及び単結晶シリコン層１８の位置関係を示している。図８（ｂ）は、素子領域１２ａ、ビット線コンタクト２５、ビット線２７、ストレージノードコンタクト２９及びストレージノード３１の位置関係を示している。尚、図８（ｂ）において、ワード線２１の図示は省略している。図９は、図８（ｂ）の９−９線に沿った断面図である。
【００４５】
図８（ａ）、（ｂ）に示すように、素子領域１２ａは、ワード線２１と垂直とならず、かつ、ビット線２７に対して平行とならないように形成されている。これにより、素子領域１２ａ上にビット線コンタクト２５を設けることができるため、第１の実施形態で示したビット線引き出し部（多結晶シリコン層１８ｃ）を形成する必要がない。
【００４６】
図１乃至図３に示すように、第１の実施形態と同様に、エピタキシャル成長により、第１の凹部１６ａ内に単結晶シリコン層１８が形成され、平坦化される。ここで、ビット線引き出し部を設ける必要がないため、縦型トランジスタのチャネル領域の形成は選択性のエピタキシャル成長のみで非選択性の堆積は行われない。次に、図４に示すように、第１の実施形態と同様に、ワード線２１が形成される。その後は、第１の実施形態の製造工程と同様であるため、説明は省略する。その結果、図９に示すように、第２の実施形態に係る半導体記憶装置が形成される。
【００４７】
上記第２の実施形態によれば、第１の実施形態と同様の効果が得られる。さらに、第１の実施形態の縦型セルトランスファトランジスタを用いたセルで、素子領域をビット線に対して斜めに配置している。このため、ストレージノードコンタクト３１がビット線２７と重なることを防止できる。したがって、ＳＴＩ１２ｂ上にビット線引き出し部を作る必要がないため、縦型トランジスタのチャネル領域を形成する工程が選択性のエピタキシャル成長のみとなり、第１の実施形態よりも製造工程を簡略化できる。
【００４８】
［第３の実施形態］
第３の実施形態は、第１、第２の実施形態の縦型セルトランスファトランジスタを用い、かつ第１、第２の実施形態よりもＳＴＩ相互間の距離を短くすることにより、通過ワード線に隣接する側の縦型トランジスタのチャネル領域の直下をＳＴＩとすることを特徴とする。
【００４９】
図１０は、第３の実施形態に係る半導体記憶装置の平面図を示す。図１０は、素子領域１２ａ、ワード線２１、単結晶シリコン層１８ａ、１８ｂ及び多結晶シリコン層１８ｃの位置関係を示している。図１０に示すように、素子領域１２ａはｐ型単結晶シリコン層１８ａの一部と重なるように形成されている。尚、第３の実施形態において、素子領域１２ａ、ビット線コンタクト２５、ビット線２７、ストレージノードコンタクト２９及びストレージノード３１の位置関係は、図１（ｂ）に示す第１の実施形態と同様である。
【００５０】
図１１乃至図１４は、図１０の１４−１４線に沿った工程断面図である。以下、第３の実施形態に係る半導体記憶装置の製造方法について説明する。尚、第３の実施形態において、上記第１の実施形態と同様の工程については説明を簡略化する。
【００５１】
まず、図１１に示すように、半導体基板１１内にＳＴＩ１２ｂが選択的に形成され、半導体基板１１上に犠牲酸化膜１３が形成される。次に、半導体基板１１の素子領域１２ａの表面にｎ型拡散領域１４が形成される。
【００５２】
次に、犠牲酸化膜１３の上に窒化膜からなるダミー層１５が形成され、このダミー層１５が選択的にエッチングされる。その結果、素子領域１２ａ及びＳＴＩ１２ｂの表面を露出する第１、第２、第３の凹部１６ａ、１６ｂ、１６ｃが形成される。ここで、凹部１６ａは素子領域１２ａ上に形成され、凹部１６ｂはＳＴＩ１２ｂ上に形成され、凹部１６ｃは素子領域１２ａ及びＳＴＩ１２ｂの境界上に形成されている。このため、ｎ型拡散領域１４の端部は、後述するｐ型単結晶シリコン層１８ａの一部と重なるように位置している。
【００５３】
次に、全面に例えばＢＰＳＧからなる層間絶縁膜１７が形成され、第１の凹部１６ａ、１６ｂ、１６ｃが埋め込まれる。その後、ＣＭＰにより、ダミー層１５の表面が露出するまで層間絶縁膜１７が平坦化される。
【００５４】
次に、図１２に示すように、リソグラフィにより、第１、第３の凹部１６ａ、１６ｃ内の層間絶縁膜１７が除去され、素子領域１２ａの表面が露出される。次に、露出した素子領域１２ａの基板１１面上に不純物を含まないシリコンをエピタキシャル成長させ、第１、第３の凹部１６ａ、１６ｃ内に単結晶シリコン層１８が形成される。この際、エピタキシャル成長は、選択性（シリコン基板上のみ成長する）とする。続いて、単結晶シリコン層１８の高さがダミー層１５の表面の高さより高くなった時点で、結晶成長を選択性から非選択性に切り替える。これにより、層間絶縁膜１７上にも多結晶シリコン層（図示せず）が堆積される。その後、ＣＭＰにより、ダミー層１５の表面が露出するまで単結晶シリコン層１８及び多結晶シリコン層が平坦化される。
【００５５】
このようにして、素子領域１２ａ上の第１、第３の凹部１６ａ、１６ｃ内にのみ、単結晶シリコン層１８が埋め込まれた状態になる。また、図１０に示すように、一部のＳＴＩ１２ｂ上には多結晶シリコン層１８ｃが形成されている。この多結晶シリコン層１８ｃは、後述するビット線コンタクトとセルトランスファトランジスタとを接続させるビット線引き出し部となる。
【００５６】
次に、図１３に示すように、例えば弗酸とグリセロールによってダミー層１５が除去され、溝１９が形成される。次に、単結晶シリコン層１８の露出された側面が酸化され、溝１９の側面にゲート絶縁膜２０が形成される。次に、ゲート電極となる材料、例えば多結晶シリコンやタングステン等の金属材料２１ａにより溝１９が埋め込まれる。その後、ＣＭＰにより、単結晶シリコン層１８の表面が露出するまで金属材料２１ａが平坦化され、溝１９内にワード線２１が形成される。ここで、ＳＴＩ１２ｂ上に形成されたワード線２１は通過ワード線となり、素子領域１２ａ上に形成されたワード線２１はアクティブワード線となる。
【００５７】
さらに、フォトレジスト（図示せず）をマスクとして、第１の凹部１６ｃ内の多結晶シリコン層がｐ型に、第１の凹部１６ａ内の多結晶シリコン層がｎ型になるように、不純物がイオン注入される。これにより、トランジスタチャネル部となるｐ型多結晶シリコン層１８ｃ、ビット線コンタクト部となるｎ型多結晶シリコン層１８ｂが形成される。
【００５８】
次に、図１４に示すように、ＲＩＥを用いたリセス処理により、ワード線２１の上部のみが除去される。次に、全面に例えばＴＥＯＳ等の酸化膜又は窒化膜からなる絶縁膜２２が形成され、ＣＭＰにより絶縁膜２２が平坦化される。その結果、ワード線２１の上部のみに絶縁膜２２が形成される。
【００５９】
次に、ｐ型、ｎ型単結晶シリコン層１８ａ、１８ｂの上部がｎ型となるように、燐又は砒素等の元素がイオン注入され、セルトランスファトランジスタのドレインとなるｎ型拡散領域２３が形成される。ｎ型拡散領域２３は絶縁膜２２の下面よりも深く形成されることが望ましい。
【００６０】
このようにして、単結晶シリコン層１８ａからなるチャネル領域と、単結晶シリコン層１８ａの上部と下部に形成されたｎ型拡散領域１４、２３からなるソース・ドレイン領域と、ワード線２１からなる埋め込み型のゲート電極とを有する縦型セルトランスファトランジスタＴｒ１、Ｔｒ２が形成される。ここで、絶縁膜２２とｎ型拡散領域２３の上面は同一の高さとなっており、段差のないほぼ平坦な面となっている。
【００６１】
次に、図１５（ａ）、１５（ｂ）に示すように、第１の実施形態と同様に、ビット線コンタクト２５、ビット線２７、ストレージノードコンタクト２９ａ、２９ｂ、キャパシタＣ１、Ｃ２が形成される。尚、第３の実施形態の等価回路は、通常のＤＲＡＭセルと同様になる。
【００６２】
上記第３の実施形態によれば、第１の実施形態と同様の効果が得られる。さらに、第１の実施形態よりもＳＴＩ１２ｂ相互間の距離を短くして、通過ワード線に隣接する側の縦型トランジスタのチャネル領域（ｐ型単結晶シリコン層１８ａ）の直下をＳＴＩ１２ｂとする。このため、通過ワード線が選択された場合でもトランジスタＴｒ１の電荷の読み出し経路を作らない。したがって、ビット線コンタクト２５直下にトランジスタを形成する必要がなくなり、素子の抵抗を低減することができる。
【００６３】
尚、第３の実施形態は、第２の実施形態のように、ビット線に対して斜めに素子領域の配置した場合にも適用できる。
【００６４】
［第４の実施形態］
第４の実施形態は、第１、第２の実施形態の縦型セルトランスファトランジスタを用い、かつ素子領域の表面にｐ型とｎ型の拡散領域を形成することを特徴とする。
【００６５】
図１６（ａ）、（ｂ）は、第４の実施形態に係る半導体記憶装置の平面図を示す。図１６（ａ）は、素子領域１２ａ（ｎ型拡散領域１４ａ、ｐ型拡散領域１４ｂ）、ＳＴＩ１２ｂ、ワード線２１、単結晶シリコン層１８ａ、１８ｂ及び多結晶シリコン層１８ｃの位置関係を示している。図１６（ｂ）は、素子領域１２ａ、ビット線コンタクト２５、ビット線２７、ストレージノードコンタクト２９及びストレージノード３１の位置関係を示している。尚、図１６（ｂ）において、ワード線の図示は省略している。
【００６６】
図１７乃至図２０は、図１６（ａ）の２０−２０線に沿った工程断面図である。図２１（ａ）は、図１６（ｂ）の２１Ａ−２１Ａ線に沿った断面図である。図２１（ｂ）は、図１６（ｂ）の２１Ｂ−２１Ｂ線に沿った断面図である。以下、第４の実施形態に係る半導体記憶装置の製造方法について説明する。尚、第４の実施形態において、上記第１の実施形態と同様の工程については説明を簡略化する。
【００６７】
まず、図１７に示すように、半導体基板１１内にＳＴＩ１２ｂが選択的に形成され、半導体基板１１上に犠牲酸化膜１３が形成される。次に、素子領域１２ａの表面において、ＳＴＩ１２ｂと接する領域にｐ型拡散領域１４ｂが形成され、素子領域１２ａの中央にｐ型拡散領域１４ｂと隣接してｎ型拡散領域１４ａが形成される。
【００６８】
次に、犠牲酸化膜１３の上に窒化膜からなるダミー層１５が形成され、このダミー層１５が選択的にエッチングされる。その結果、素子領域１２ａ及びＳＴＩ１２ｂの表面を露出する第１、第２、第３の凹部１６ａ、１６ｂ、１６ｃが形成される。ここで、凹部１６ａは素子領域１２ａ上に形成され、凹部１６ｂはＳＴＩ１２ｂ上に形成され、凹部１６ｃは素子領域１２ａ及びＳＴＩ１２ｂの境界上に形成されている。このため、素子領域１２ａのｎ型拡散領域１４の端部は、後述する層間絶縁膜１７に隣接するワード２１の一部と重なるように位置している。
【００６９】
次に、全面に例えばＢＰＳＧからなる層間絶縁膜１７が形成され、第１の凹部１６ａ、１６ｂ、１６ｃが埋め込まれる。その後、ＣＭＰにより、ダミー層１５の表面が露出するまで層間絶縁膜１７が平坦化される。
【００７０】
次に、図１８に示すように、リソグラフィにより、第１、第３の凹部１６ａ、１６ｃ内の層間絶縁膜１７が除去され、素子領域１２ａの表面が露出される。次に、露出した素子領域１２ａの基板１１面上に不純物を含まないシリコンをエピタキシャル成長させ、第１、第３の凹部１６ａ、１６ｃ内に単結晶シリコン層１８が形成される。この際、エピタキシャル成長は、選択性（シリコン基板上のみ成長する）とする。続いて、単結晶シリコン層１８の高さがダミー層１５の表面の高さより高くなった時点で、結晶成長を選択性から非選択性に切り替える。これにより、層間絶縁膜１７上にも多結晶シリコン層（図示せず）が堆積される。その後、ＣＭＰにより、ダミー層１５の表面が露出するまで単結晶シリコン層１８及び多結晶シリコン層が平坦化される。
【００７１】
このようにして、素子領域１２ａ上の第１、第３の凹部１６ａ、１６ｃ内にのみ、単結晶シリコン層１８が埋め込まれた状態になる。また、図１０に示すように、一部のＳＴＩ１２ｂ上には多結晶シリコン層１８ｃが形成されている。この多結晶シリコン層１８ｃは、後述するビット線コンタクトとセルトランスファトランジスタとを接続させるビット線引き出し部となる。
【００７２】
次に、図１９に示すように、例えば弗酸とグリセロールによってダミー層１５が除去され、溝１９が形成される。次に、単結晶シリコン層１８の露出された側面が酸化され、溝１９の側面にゲート絶縁膜２０が形成される。次に、ゲート電極となる材料、例えば多結晶シリコンやタングステン等の金属材料２１ａにより溝１９が埋め込まれる。その後、ＣＭＰにより、単結晶シリコン層１８の表面が露出するまで金属材料２１ａが平坦化され、溝１９内にワード線２１が形成される。
【００７３】
さらに、フォトレジスト（図示せず）をマスクとして、第３の凹部１６ｃ内の多結晶シリコン層がｐ型に、第１の凹部１６ａ内の多結晶シリコン層がｎ型になるように、不純物がイオン注入される。これにより、トランジスタチャネル部となるｐ型多結晶シリコン層１８ｃ、ビット線コンタクト部となるｎ型多結晶シリコン層１８ｂが形成される。
【００７４】
次に、図２０に示すように、ＲＩＥを用いたリセス処理により、ワード線２１の上部のみが除去される。次に、全面に例えばＴＥＯＳ等の酸化膜又は窒化膜からなる絶縁膜２２が形成され、ＣＭＰにより絶縁膜２２が平坦化される。その結果、ワード線２１の上部のみに絶縁膜２２が形成される。
【００７５】
次に、ｐ型、ｎ型単結晶シリコン層１８ａ、１８ｂの上部がｎ型となるように、燐又は砒素等の元素がイオン注入され、セルトランスファトランジスタのドレインとなるｎ型拡散領域２３が形成される。ｎ型拡散領域２３は絶縁膜２２の下面よりも深く形成されることが望ましい。
【００７６】
このようにして、単結晶シリコン層１８からなるチャネル領域と、単結晶シリコン層１８の上部と下部に形成されたｎ型拡散領域１４、２３からなるソース・ドレイン領域と、ワード線２１からなる埋め込み型のゲート電極とを有する縦型セルトランスファトランジスタＴｒ１、Ｔｒ２が形成される。ここで、絶縁膜２２とｎ型拡散領域２３の上面は同一の高さとなっており、段差のないほぼ平坦な面となっている。
【００７７】
次に、図２１（ａ）、２１（ｂ）に示すように、第１の実施形態と同様に、ビット線コンタクト２５、ビット線コンタクト２７、ストレージノードコンタクト２９ａ、２９ｂ、キャパシタＣ１、Ｃ２が形成される。尚、第４の実施形態の等価回路は通常のＤＲＡＭセルと同様になる。
【００７８】
上記第４の実施形態によれば、第１及び第３の実施形態と同様の効果が得られる。
【００７９】
尚、第４の実施形態は、第２の実施形態のように、ビット線に対して斜めに素子領域の配置した場合にも適用できる。
【００８０】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００８１】
【発明の効果】
以上説明したように本発明によれば、製造工程が容易でかつ製造コストを低減できる半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装置の平面図。
【図２】本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７】本発明の第１の実施形態の半導体記憶装置に係る等価回路。
【図８】本発明の第２の実施形態に係わる半導体記憶装置の平面図。
【図９】図８の９−９線に沿った本発明の第２の実施形態に係わる半導体記憶装置の断面図。
【図１０】本発明の第３の実施形態に係わる半導体記憶装置の平面図。
【図１１】本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１６】本発明の第４の実施形態に係わる半導体記憶装置の平面図。
【図１７】本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１９】図１８に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【符号の説明】
１１…半導体基板、
１２ａ…素子領域、
１２ｂ…ＳＴＩ（素子分離領域）、
１３…犠牲酸化膜、
１４、１４ａ、２３…ｎ型拡散領域、
１４ｂ…ｐ型拡散領域、
１５…ダミー層、
１６ａ…第１の凹部、
１６ｂ…第２の凹部、
１６ｃ…第３の凹部、
１７…層間絶縁膜、
１８、１８ａ…ｎ型単結晶シリコン層、
１８ｂ…ｐ型単結晶シリコン層、
１８ｃ…多結晶シリコン層、
１９…溝、
２０…ゲート絶縁膜、
２１…ワード線、
２１ａ…電極材料、
２２…絶縁膜、
２４…ビット線コンタクト絶縁膜、
２５…ビット線コンタクト、
２６…ビット線間絶縁膜、
２７…ビット線、
２８…ビット線キャップ絶縁膜、
２９ａ、２９ｂ、２９ｃ…ストレージノードコンタクト、
３０…キャパシタ間絶縁膜、
３１…ストレージノード（キャパシタの下部電極）、
３２…誘電体膜。
【発明の属する技術分野】
本発明は、ＤＲＡＭのセルトランスファトランジスタに関し、特に、縦型トランジスタを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
スタック型のキャパシタを有するＤＲＡＭのセルトランスファゲートトランジスタでは、デザインルールが小さくなるにしたがって、ゲート長も最小デザインルールと同等の長さで縮小される必要がある。この際、セルトランスファトランジスタのしきい値は、トランジスタオフ時のリーク電流を考えるとほぼ一定に保つ必要がある。一方、セルトランスファトランジスタのしきい値を一定に保つためには、ショートチャネル効果を考慮してチャネル領域の不純物を高くすることが要求されている。しかし、チャネル領域の不純物が高くなると、接合リークの増大及びポーズ特性の悪化をもたらす。
【０００３】
これらを抑制するためには、従来の平面型トランジスタの代わりに縦型トランジスタを導入してセルトランスファトランジスタのゲート長を最小デザインルールから切り離すことが対策となる。縦型トランジスタの例としては、International Electron Device Meeting (IEDM) 1989 Technical Digest の２３頁乃至２６頁に記載されている「A Surrounding Gate Transistor (SGT) Cell for 64/256Mbit DRAM」がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の縦型トランジスタ構造からなるメモリセルは、シリコン基板をエッチングしてシリコン柱を形成し、このシリコン柱の周りにトランスファゲートを形成している。このため、製造工程が複雑でかつ製造コストが高くなるという問題があった。
【０００５】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、製造工程が容易でかつ製造コストを低減できる半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００７】
本発明の第１の半導体記憶装置は、半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、前記素子領域の表面に形成された第１導電型の第１の拡散領域と、前記半導体基板上に選択的に形成された第１乃至第３の電極と、前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第２導電型の第１の単結晶シリコン層と、前記第２及び第３の電極間に隣接して形成され、前記第１の拡散領域に接する第２導電型の第２の単結晶シリコン層と、前記素子分離領域上に形成され、前記第１の単結晶シリコン層と連続して結晶成長された多結晶シリコン層と、前記第１及び第２の単結晶シリコン層、前記多結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、前記ストレージノードコンタクトに接続するキャパシタと、前記多結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと、前記ビット線コンタクトに接続するビット線とを具備する。
【０００８】
本発明の第２の半導体記憶装置は、半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、前記素子領域の表面に形成された第１導電型の第１の拡散領域と、前記半導体基板上に選択的に形成された第１乃至第３の電極と、前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第１導電型の第１の単結晶シリコン層と、前記第２及び第３の電極間に隣接して形成され、前記第１の拡散領域及び前記素子分離領域に接する第２導電型の第２の単結晶シリコン層と、前記素子分離領域上に形成され、前記第１の単結晶シリコン層と連続して結晶成長された多結晶シリコン層と、前記第１及び第２の単結晶シリコン層、前記多結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、前記ストレージノードコンタクトに接続するキャパシタと、前記多結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと、前記ビット線コンタクトに接続するビット線とを具備する。
【０００９】
本発明の第３の半導体記憶装置は、半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、前記素子領域の表面に形成された第１導電型の第１の拡散領域と、前記素子領域の表面に前記素子分離領域及び前記第１の拡散領域と接して形成された第２導電型の第３の拡散領域と、前記半導体基板上に選択的に形成された第１乃至第３の電極と、前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第１導電型の第１の単結晶シリコン層と、前記第２及び第３の電極間に隣接して形成され、前記第１及び第３の拡散領域に接する第２導電型の第２の単結晶シリコン層と、前記素子分離領域上に形成され、前記第１の単結晶シリコン層と連続して結晶成長された多結晶シリコン層と、前記第１及び第２の単結晶シリコン層、前記多結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、前記ストレージノードコンタクトに接続するキャパシタと、前記多結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと、前記ビット線コンタクトに接続するビット線とを具備する。
【００１０】
本発明の第１乃至第３の半導体記憶装置において、前記第２の拡散領域の下面は、前記絶縁膜の下面よりも下方に位置することが望ましい。
【００１２】
本発明の第１の半導体記憶装置の製造方法は、半導体基板内に素子領域を分離する素子分離領域を選択的に形成する工程と、前記半導体基板上に犠牲絶縁膜を形成する工程と、前記素子領域の表面に第１導電型の第１の拡散領域を形成する工程と、前記犠牲絶縁膜上にダミー層を形成する工程と、前記ダミー層を選択的にエッチングし、前記素子領域の表面を露出する第１の凹部と、前記素子分離領域の表面を露出する第２の凹部とを形成する工程と、全面に層間絶縁膜を形成し、前記第１、第２の凹部を埋め込む工程と、前記ダミー層の表面が露出するまで前記層間絶縁膜を平坦化する工程と、前記第１の凹部内の前記層間絶縁膜を除去し、前記素子領域の表面を露出する工程と、エピタキシャル成長により、前記第１の凹部内に第２導電型の単結晶シリコン層を形成する工程と、前記ダミー層を除去し、前記単結晶シリコン層の側面を露出することにより、溝を形成する工程と、前記単結晶シリコン層の露出された側面にゲート絶縁膜を形成する工程と、全面に金属材料を形成し、前記溝を埋め込む工程と、前記単結晶シリコン層の表面が露出するまで前記金属材料を平坦化し、前記溝内にワード線を形成する工程と、前記ワード線の上層のみを除去する工程と、前記ワード線の上層に絶縁膜を形成する工程と、前記単結晶シリコン層の上層に第１導電型の第２の拡散領域を形成する工程とを含んでいる。
【００１３】
本発明の第２の半導体記憶装置の製造方法は、半導体基板内に素子領域を分離する素子分離領域を選択的に形成する工程と、前記半導体基板上に犠牲絶縁膜を形成する工程と、前記素子領域の表面に第１導電型の第１の拡散領域を形成する工程と、前記犠牲絶縁膜上にダミー層を形成する工程と、前記ダミー層を選択的にエッチングし、前記素子領域の表面を露出する第１の凹部と、前記素子分離領域の表面を露出する第２の凹部と、前記素子領域と前記素子分離領域の表面を露出する第３の凹部とを形成する工程と、全面に層間絶縁膜を形成し、前記第１、第２、第３の凹部を埋め込む工程と、前記ダミー層の表面が露出するまで前記層間絶縁膜を平坦化する工程と、前記第１、第３の凹部内の前記層間絶縁膜を除去し、前記素子領域の表面を露出する工程と、エピタキシャル成長により、前記第１、第３の凹部内に単結晶シリコン層を形成する工程と、前記ダミー層を除去し、前記単結晶シリコン層の側面を露出することにより、溝を形成する工程と、前記単結晶シリコン層の露出された側面にゲート絶縁膜を形成する工程と、全面に金属材料を形成し、前記溝を埋め込む工程と、前記単結晶シリコン層の表面が露出するまで前記金属材料を平坦化し、前記溝内にワード線を形成する工程と、イオン注入により、前記第１の凹部内に第１導電型の単結晶シリコン層を形成し、前記第３の凹部内に第２導電型の単結晶シリコン層を形成する工程と、前記ワード線の上層のみを除去する工程と、前記ワード線の上層に絶縁膜を形成する工程と、前記第１、第２導電型の単結晶シリコン層の上層に第１導電型の第２の拡散領域を形成する工程とを含んでいる。
【００１４】
本発明の第３の半導体記憶装置の製造方法は、半導体基板内に素子領域を分離する素子分離領域を選択的に形成する工程と、前記半導体基板上に犠牲絶縁膜を形成する工程と、前記素子領域の表面に第１導電型の第１の拡散領域を形成し、前記素子領域の表面の前記素子分離領域と隣接する領域に第２導電型の第２の拡散領域を形成する工程と、前記犠牲絶縁膜上にダミー層を形成する工程と、前記ダミー層を選択的にエッチングし、前記第１の拡散領域の表面を露出する第１の凹部と、前記素子分離領域の表面を露出する第２の凹部と、前記第１、第２の拡散領域の表面を露出する第３の凹部とを形成する工程と、全面に層間絶縁膜を形成し、前記第１、第２、第３の凹部を埋め込む工程と、前記ダミー層の表面が露出するまで前記層間絶縁膜を平坦化する工程と、前記第１、第３の凹部内の前記層間絶縁膜を除去し、前記素子領域の表面を露出する工程と、エピタキシャル成長により、前記第１、第３の凹部内に単結晶シリコン層を形成する工程と、前記ダミー層を除去し、前記単結晶シリコン層の側面を露出することにより、溝を形成する工程と、前記単結晶シリコン層の露出された側面にゲート絶縁膜を形成する工程と、全面に金属材料を形成し、前記溝を埋め込む工程と、前記単結晶シリコン層の表面が露出するまで前記金属材料を平坦化し、前記溝内にワード線を形成する工程と、イオン注入により、前記第１の凹部内に第１導電型の単結晶シリコン層を形成し、前記第３の凹部内に第２導電型の単結晶シリコン層を形成する工程と、前記ワード線の上層のみを除去する工程と、前記ワード線の上層に絶縁膜を形成する工程と、前記第１、第２導電型の単結晶シリコン層の上層に第１導電型の第３の拡散領域を形成する工程とを含んでいる。
【００１５】
本発明の第１乃至第３の半導体記憶装置の製造方法において、前記犠牲絶縁膜の形成時の膜厚は、前記ゲート絶縁膜の膜厚よりも厚く形成することが望ましい。
【００１６】
本発明の第１乃至第３の半導体記憶装置の製造方法において、前記ゲート絶縁膜は、前記単結晶シリコン層の露出された側面を酸化することにより形成してもよい。また、前記ゲート絶縁膜は、高融点金属膜を堆積することにより形成してもよい。
【００１７】
本発明の第１乃至第３の半導体記憶装置の製造方法において、選択性のエピタキシャル成長により、前記単結晶シリコン層を前記ダミー層の表面の高さ程度まで形成した後、続いて、非選択性のエピタキシャル成長により、前記層間絶縁膜上に多結晶シリコン層を形成する工程をさらに含んでもよい。
【００１８】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００１９】
［第１の実施形態］
第１の実施形態は、半導体基板上にエピタキシャル成長により単結晶シリコン層を形成し、この単結晶シリコン層をセルトランスファトランジスタのチャネル領域として用いることに特徴がある。
【００２０】
図１（ａ）、（ｂ）は、第１の実施形態に係る半導体記憶装置の平面図を示す。図１（ａ）は、素子領域１２ａ（ｎ型拡散領域１４）、ＳＴＩ１２ｂ、ワード線２１、単結晶シリコン層１８及び多結晶シリコン層１８ｃの位置関係を示している。図１（ｂ）は、素子領域１２ａ、ビット線コンタクト２５、ビット線２７、ストレージノードコンタクト２９及びストレージノード３１の位置関係を示している。尚、図１（ｂ）において、ワード線２１の図示は省略している。
【００２１】
図２乃至図５は、図１（ａ）の５−５線に沿った工程断面図である。図６（ａ）は、図１（ｂ）の６Ａ−６Ａ線に沿った断面図である。図６（ｂ）は、図１（ｂ）の６Ｂ−６Ｂ線に沿った断面図である。以下、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００２２】
まず、図２に示すように、半導体基板１１内に素子領域１２ａを分離するＳＴＩ（Shallow Trench Isolation）構造の素子分離領域（以下、ＳＴＩと称す）１２ｂが選択的に形成される。その後、半導体基板１１上に犠牲酸化膜１３が形成される。この犠牲酸化膜１３は、後述するワード線の形成後も残存し、ワード線と基板１１との間の絶縁膜となる。したがって、ワード線容量を小さくするために、犠牲酸化膜１３の膜厚は後述するゲート絶縁膜よりも厚い方が望ましい。
【００２３】
次に、セルトランスファトランジスタが例えばＮチャネルの場合、素子領域１２ａの表面は、通常チャネル領域とするためにｐ型拡散領域を形成するが、本実施形態の場合はソース・ドレイン領域を形成する。このため、素子領域１２ａの表面はｎ型となるようにイオン注入が行われる。その結果、素子領域１２ａの表面にセルトランスファトランジスタのソースとなるｎ型拡散領域１４が形成される。
【００２４】
次に、犠牲酸化膜１３の上に、ダミーワード線となる例えば窒化膜（以下、ダミー層と称す）１５が形成される。このダミー層１５上にレジスト膜（図示せず）が形成され、リソグラフィにより所望のワード線パターンにレジスト膜がパターニングされる。このパターニングされたレジスト膜をマスクとして、ＲＩＥ（Reactive Ion Etching）により、ダミー層１５がエッチングされる。これにより、素子領域１２ａの表面を露出する第１の凹部１６ａ、ＳＴＩ１２ｂの表面を露出する第２の凹部１６ｂが形成される。その後、レジスト膜が除去される。
【００２５】
次に、周辺回路のソース・ドレイン（図示せず）のイオン注入が行われた後、全面に例えばＢＰＳＧ（Boron Phospho Silicate Glass）からなる層間絶縁膜１７が形成され、第１、第２の凹部１６ａ、１６ｂが埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polish）により、ダミー層１５の表面が露出するまで層間絶縁膜１７が平坦化される。
【００２６】
次に、図３に示すように、リソグラフィにより、第１の凹部１６ａ内の層間絶縁膜１７が除去され、素子領域１２ａの表面が露出される。次に、露出した素子領域１２ａの基板１１面上にボロン等の不純物を含んだｐ型のシリコンをエピタキシャル成長させ、第１の凹部１６ａ内に単結晶シリコン層１８が形成される。この際、エピタキシャル成長は、選択性（シリコン基板上のみ成長する）とする。続いて、単結晶シリコン層１８の高さがダミー層１５の表面の高さより高くなった時点で、結晶成長を選択性から非選択性に切り替える。これにより、層間絶縁膜１７上に多結晶シリコン層（図示せず）が堆積される。その後、ＣＭＰにより、ダミー層１５の表面が露出するまで単結晶シリコン層１８及び多結晶シリコン層が平坦化される。
【００２７】
このようにして、素子領域１２ａ上の第１の凹部１６ａ内にのみ、単結晶シリコン層１８が埋め込まれた状態になる。また、図１（ａ）に示すように、一部のＳＴＩ１２ｂ上には多結晶シリコン層１８ｃが形成されている。この多結晶シリコン層１８ｃは、後述するビット線コンタクトとセルトランスファトランジスタとを接続させるビット線引き出し部となる。尚、周辺回路の部分に凹部は形成されないので、ＣＭＰによりシリコン層を平坦化した後には基板１１上にシリコン層は残らない。
【００２８】
次に、図４に示すように、例えば弗酸とグリセロールを用いて、ダミー層１５が除去され、溝１９が形成される。この溝１９形成により露出された単結晶シリコン層１８の側面が酸化され、溝１９（露出された単結晶シリコン層１８）の側面にゲート絶縁膜２０が形成される。次に、ゲート電極となる材料、例えば多結晶シリコンやタングステン等の金属材料２１ａにより溝１９が埋め込まれる。その後、ＣＭＰにより、単結晶シリコン層１８の表面が露出するまで金属材料２１ａが平坦化され、溝１９内にワード線２１が形成される。
【００２９】
次に、図５に示すように、ＲＩＥを用いたリセス処理により、ワード線２１の上部のみが除去される。これにより、ワード線２１の表面が、多結晶シリコン層１８等の周囲の高さよりも低くなるため、後述するストレージノードコンタクト形成時の位置合わせが容易となる。次に、全面に例えばＴＥＯＳ（Tetra Ethyl Orso Silicate）等の酸化膜又は窒化膜からなる絶縁膜２２が形成され、ＣＭＰにより単結晶シリコン層１８の表面が露出するまで絶縁膜２２が平坦化される。その結果、ワード線２１の上部のみに絶縁膜２２が形成される。
【００３０】
次に、単結晶シリコン層１８の上層がｎ型となるように、燐又は砒素等の不純物がイオン注入され、セルトランスファトランジスタのドレインとなるｎ型拡散領域２３が形成される。ここで、ドレインとトランスファゲートのオフセット状態を防ぐため、ｎ型拡散領域２３は絶縁膜２２の下面よりも深く形成されることが望ましい。
【００３１】
このようにして、単結晶シリコン層１８からなるチャネル領域と、単結晶シリコン層１８の上部と下部に形成されたｎ型拡散領域１４、２３からなるソース・ドレイン領域と、ワード線２１からなる埋め込み型のゲート電極とを有する縦型セルトランスファトランジスタＴｒ１、Ｔｒ２、Ｔｒ３が形成される。ここで、絶縁膜２２とｎ型拡散領域２３の上面は同一の高さとなっており、段差のないほぼ平坦な面となっている。
【００３２】
次に、図６（ａ）、（ｂ）に示すように、通常のＤＲＡＭプロセスと同様に、ビット線コンタクト絶縁膜２４内にセルトランスファトランジスタＴｒ３に接続するビット線コンタクト２５が形成され、ビット線間絶縁膜２６内にビット線２７が形成される。このビット線２７上にビット線キャップ絶縁膜２８が形成される。次に、ビット線コンタクト絶縁膜２４及びビット線間絶縁膜２６内にセルトランスファトランジスタＴｒ１、Ｔｒ２に接続するストレージノードコンタクト２９ａ、２９ｂが形成される。次に、全面にキャパシタ間絶縁膜３０が形成され、このキャパシタ間絶縁膜３０内に開口が形成される。この開口内にキャパシタの下部電極となるストレージノート３１が形成され、誘電体膜３２により開口が埋め込まれる。その後、上部電極（図示せず）が形成され、ストレージノードコンタクト２９ａ、２９ｂに接続するキャパシタＣ１、Ｃ２が形成される。
【００３３】
このとき、ワード線２１上の絶縁膜２２が窒化膜の場合は、ビット線コンタクト２５及びストレージノードコンタクト２９ａ、２９ｂ形成時のエッチングは自己整合的になる。一方、ワード線２１上の絶縁膜２２が酸化膜の場合は、ビット線コンタクト２５及びストレージノードコンタクト２９ａ、２９ｂを形成する際にはワード線２１とトランジスタ部分の単結晶シリコン層１８との高さの差を利用してエッチング時間を調節し、単結晶シリコン層１８にはエッチングが到達してもワード線２１上には到達しないようにすることが必要となる。
【００３４】
図７は、第１の実施形態の等価回路を示す。図７に示すように、トランジスタＴｒ１ｂにおいて、電流通路の一端はキャパシタＣ１に接続され、ゲートは第１のワード線ＷＬ１に接続されている。トランジスタＴｒ１ａにおいて、電流通路はトランジスタＴｒ１ｂと並列接続され、ゲートは第２のワード線ＷＬ２に接続されている。トランジスタＴｒ３ａにおいて、電流通路の一端はトランジスタＴｒ１ｂの電流通路の他端に接続され、ゲートは第１のワード線ＷＬ１に接続され、電流通路の他端はビット線ＢＬ１に接続されている。
【００３５】
このような等価回路によれば、例えばキャパシタＣ１から電荷を読み出す場合、例えばワード線ＷＬ１が選択されると、キャパシタＣ１に蓄積された電荷が、トランジスタＴｒ１ｂ、Ｔｒ３ａを通ってビット線ＢＬ１に放電される。一方、例えばワード線ＷＬ２が選択されると、キャパシタＣ１に蓄積された電荷が、トランジスタＴｒ１ａ、Ｔｒ３ａを通ってビット線ＢＬ１に放電されることなく、キャパシタＣ３に蓄積された電荷が、トランジスタＴｒ４ｂ、Ｔｒ５ａを通ってビット線ＢＬ２に放電される。
【００３６】
つまり、ビット線コンタクト２５に接続する他のセルトランスファトランジスタＴｒ３（ストレージノード側とは直列）が形成されていない場合、ストレージノードコンタクト２９ａに接続されたセルトランスファトランジスタＴｒ１ａ、Ｔｒ１ｂは、ワード線ＷＬ１、ＷＬ２のいずれを選択した場合にもトランジスタ動作を行ってしまう。しかい、第１の実施形態において、セルトランスファトランジスタＴｒ３を形成することにより、ワード線ＷＬ２が選択された場合でもキャパシタＣ１からの電荷がビット線ＢＬ１に読み出されないような回路となっている。
【００３７】
上記第１の実施形態によれば、エピタキシャル成長した単結晶シリコン層１８により縦型トランジスタのチャネル領域を形成している。このため、第１の実施形態における製造工程を現在のスタック型キャパシタを用いたＤＲＡＭ工程に取り込むのが容易であり、かつ製造コストも抑制できる。
【００３８】
また、絶縁膜２２とｎ型拡散領域２３の上面は同一の高さとなっており、段差のないほぼ平坦な面となっている。したがって、ストレージノードコンタクト２９ａ、２９ｂを平坦面上に形成できるため、コンタクトの形成が容易となる。
【００３９】
さらに、縦型セルトランスファトランジスタを用いることにより、ゲート長を最小デザインルールより長くできる。したがって、ショートチャネル効果によるセルトランスファトランジスタのしきい値低下を防ぐことができるため、チャネル部分の不純物濃度を上げる必要がなく、ポーズ特性の劣化を抑制できる。
【００４０】
尚、単結晶シリコン層１８の形成において、エピタキシャル成長時にはシリコン不純物を含まずにシリコンを成長させ、その後、イオン注入等で不純物を導入してもよい。
【００４１】
また、ゲート絶縁膜２０はＣＶＤにより形成してもよい。この際、ゲート絶縁膜として、例えばタンタルオキサイド、ハフニウムオキサイド、ジルコニウムオキサイド等の高融点金属酸化膜を用いてもよい。
【００４２】
また、ｎ型拡散領域２３の不純物導入方法に関しては、ダミー層１５を窒化膜とＰＳＧ膜又はＡｓＳＧ膜との積層構造により形成し、ダミー層１５を剥離する前に熱処理によってＰＳＧ膜から不純物（燐又は砒素）を拡散させる方法をとってもよい。
【００４３】
［第２の実施形態］
第２の実施形態は、第１の実施形態の縦型セルトランスファトランジスタを用い、かつ素子領域をビット線に対して斜めに配置することに特徴がある。
【００４４】
図８（ａ）、（ｂ）は、第２の実施形態に係る半導体記憶装置の平面図を示す。図８（ａ）は、素子領域１２ａ、ワード線２１及び単結晶シリコン層１８の位置関係を示している。図８（ｂ）は、素子領域１２ａ、ビット線コンタクト２５、ビット線２７、ストレージノードコンタクト２９及びストレージノード３１の位置関係を示している。尚、図８（ｂ）において、ワード線２１の図示は省略している。図９は、図８（ｂ）の９−９線に沿った断面図である。
【００４５】
図８（ａ）、（ｂ）に示すように、素子領域１２ａは、ワード線２１と垂直とならず、かつ、ビット線２７に対して平行とならないように形成されている。これにより、素子領域１２ａ上にビット線コンタクト２５を設けることができるため、第１の実施形態で示したビット線引き出し部（多結晶シリコン層１８ｃ）を形成する必要がない。
【００４６】
図１乃至図３に示すように、第１の実施形態と同様に、エピタキシャル成長により、第１の凹部１６ａ内に単結晶シリコン層１８が形成され、平坦化される。ここで、ビット線引き出し部を設ける必要がないため、縦型トランジスタのチャネル領域の形成は選択性のエピタキシャル成長のみで非選択性の堆積は行われない。次に、図４に示すように、第１の実施形態と同様に、ワード線２１が形成される。その後は、第１の実施形態の製造工程と同様であるため、説明は省略する。その結果、図９に示すように、第２の実施形態に係る半導体記憶装置が形成される。
【００４７】
上記第２の実施形態によれば、第１の実施形態と同様の効果が得られる。さらに、第１の実施形態の縦型セルトランスファトランジスタを用いたセルで、素子領域をビット線に対して斜めに配置している。このため、ストレージノードコンタクト３１がビット線２７と重なることを防止できる。したがって、ＳＴＩ１２ｂ上にビット線引き出し部を作る必要がないため、縦型トランジスタのチャネル領域を形成する工程が選択性のエピタキシャル成長のみとなり、第１の実施形態よりも製造工程を簡略化できる。
【００４８】
［第３の実施形態］
第３の実施形態は、第１、第２の実施形態の縦型セルトランスファトランジスタを用い、かつ第１、第２の実施形態よりもＳＴＩ相互間の距離を短くすることにより、通過ワード線に隣接する側の縦型トランジスタのチャネル領域の直下をＳＴＩとすることを特徴とする。
【００４９】
図１０は、第３の実施形態に係る半導体記憶装置の平面図を示す。図１０は、素子領域１２ａ、ワード線２１、単結晶シリコン層１８ａ、１８ｂ及び多結晶シリコン層１８ｃの位置関係を示している。図１０に示すように、素子領域１２ａはｐ型単結晶シリコン層１８ａの一部と重なるように形成されている。尚、第３の実施形態において、素子領域１２ａ、ビット線コンタクト２５、ビット線２７、ストレージノードコンタクト２９及びストレージノード３１の位置関係は、図１（ｂ）に示す第１の実施形態と同様である。
【００５０】
図１１乃至図１４は、図１０の１４−１４線に沿った工程断面図である。以下、第３の実施形態に係る半導体記憶装置の製造方法について説明する。尚、第３の実施形態において、上記第１の実施形態と同様の工程については説明を簡略化する。
【００５１】
まず、図１１に示すように、半導体基板１１内にＳＴＩ１２ｂが選択的に形成され、半導体基板１１上に犠牲酸化膜１３が形成される。次に、半導体基板１１の素子領域１２ａの表面にｎ型拡散領域１４が形成される。
【００５２】
次に、犠牲酸化膜１３の上に窒化膜からなるダミー層１５が形成され、このダミー層１５が選択的にエッチングされる。その結果、素子領域１２ａ及びＳＴＩ１２ｂの表面を露出する第１、第２、第３の凹部１６ａ、１６ｂ、１６ｃが形成される。ここで、凹部１６ａは素子領域１２ａ上に形成され、凹部１６ｂはＳＴＩ１２ｂ上に形成され、凹部１６ｃは素子領域１２ａ及びＳＴＩ１２ｂの境界上に形成されている。このため、ｎ型拡散領域１４の端部は、後述するｐ型単結晶シリコン層１８ａの一部と重なるように位置している。
【００５３】
次に、全面に例えばＢＰＳＧからなる層間絶縁膜１７が形成され、第１の凹部１６ａ、１６ｂ、１６ｃが埋め込まれる。その後、ＣＭＰにより、ダミー層１５の表面が露出するまで層間絶縁膜１７が平坦化される。
【００５４】
次に、図１２に示すように、リソグラフィにより、第１、第３の凹部１６ａ、１６ｃ内の層間絶縁膜１７が除去され、素子領域１２ａの表面が露出される。次に、露出した素子領域１２ａの基板１１面上に不純物を含まないシリコンをエピタキシャル成長させ、第１、第３の凹部１６ａ、１６ｃ内に単結晶シリコン層１８が形成される。この際、エピタキシャル成長は、選択性（シリコン基板上のみ成長する）とする。続いて、単結晶シリコン層１８の高さがダミー層１５の表面の高さより高くなった時点で、結晶成長を選択性から非選択性に切り替える。これにより、層間絶縁膜１７上にも多結晶シリコン層（図示せず）が堆積される。その後、ＣＭＰにより、ダミー層１５の表面が露出するまで単結晶シリコン層１８及び多結晶シリコン層が平坦化される。
【００５５】
このようにして、素子領域１２ａ上の第１、第３の凹部１６ａ、１６ｃ内にのみ、単結晶シリコン層１８が埋め込まれた状態になる。また、図１０に示すように、一部のＳＴＩ１２ｂ上には多結晶シリコン層１８ｃが形成されている。この多結晶シリコン層１８ｃは、後述するビット線コンタクトとセルトランスファトランジスタとを接続させるビット線引き出し部となる。
【００５６】
次に、図１３に示すように、例えば弗酸とグリセロールによってダミー層１５が除去され、溝１９が形成される。次に、単結晶シリコン層１８の露出された側面が酸化され、溝１９の側面にゲート絶縁膜２０が形成される。次に、ゲート電極となる材料、例えば多結晶シリコンやタングステン等の金属材料２１ａにより溝１９が埋め込まれる。その後、ＣＭＰにより、単結晶シリコン層１８の表面が露出するまで金属材料２１ａが平坦化され、溝１９内にワード線２１が形成される。ここで、ＳＴＩ１２ｂ上に形成されたワード線２１は通過ワード線となり、素子領域１２ａ上に形成されたワード線２１はアクティブワード線となる。
【００５７】
さらに、フォトレジスト（図示せず）をマスクとして、第１の凹部１６ｃ内の多結晶シリコン層がｐ型に、第１の凹部１６ａ内の多結晶シリコン層がｎ型になるように、不純物がイオン注入される。これにより、トランジスタチャネル部となるｐ型多結晶シリコン層１８ｃ、ビット線コンタクト部となるｎ型多結晶シリコン層１８ｂが形成される。
【００５８】
次に、図１４に示すように、ＲＩＥを用いたリセス処理により、ワード線２１の上部のみが除去される。次に、全面に例えばＴＥＯＳ等の酸化膜又は窒化膜からなる絶縁膜２２が形成され、ＣＭＰにより絶縁膜２２が平坦化される。その結果、ワード線２１の上部のみに絶縁膜２２が形成される。
【００５９】
次に、ｐ型、ｎ型単結晶シリコン層１８ａ、１８ｂの上部がｎ型となるように、燐又は砒素等の元素がイオン注入され、セルトランスファトランジスタのドレインとなるｎ型拡散領域２３が形成される。ｎ型拡散領域２３は絶縁膜２２の下面よりも深く形成されることが望ましい。
【００６０】
このようにして、単結晶シリコン層１８ａからなるチャネル領域と、単結晶シリコン層１８ａの上部と下部に形成されたｎ型拡散領域１４、２３からなるソース・ドレイン領域と、ワード線２１からなる埋め込み型のゲート電極とを有する縦型セルトランスファトランジスタＴｒ１、Ｔｒ２が形成される。ここで、絶縁膜２２とｎ型拡散領域２３の上面は同一の高さとなっており、段差のないほぼ平坦な面となっている。
【００６１】
次に、図１５（ａ）、１５（ｂ）に示すように、第１の実施形態と同様に、ビット線コンタクト２５、ビット線２７、ストレージノードコンタクト２９ａ、２９ｂ、キャパシタＣ１、Ｃ２が形成される。尚、第３の実施形態の等価回路は、通常のＤＲＡＭセルと同様になる。
【００６２】
上記第３の実施形態によれば、第１の実施形態と同様の効果が得られる。さらに、第１の実施形態よりもＳＴＩ１２ｂ相互間の距離を短くして、通過ワード線に隣接する側の縦型トランジスタのチャネル領域（ｐ型単結晶シリコン層１８ａ）の直下をＳＴＩ１２ｂとする。このため、通過ワード線が選択された場合でもトランジスタＴｒ１の電荷の読み出し経路を作らない。したがって、ビット線コンタクト２５直下にトランジスタを形成する必要がなくなり、素子の抵抗を低減することができる。
【００６３】
尚、第３の実施形態は、第２の実施形態のように、ビット線に対して斜めに素子領域の配置した場合にも適用できる。
【００６４】
［第４の実施形態］
第４の実施形態は、第１、第２の実施形態の縦型セルトランスファトランジスタを用い、かつ素子領域の表面にｐ型とｎ型の拡散領域を形成することを特徴とする。
【００６５】
図１６（ａ）、（ｂ）は、第４の実施形態に係る半導体記憶装置の平面図を示す。図１６（ａ）は、素子領域１２ａ（ｎ型拡散領域１４ａ、ｐ型拡散領域１４ｂ）、ＳＴＩ１２ｂ、ワード線２１、単結晶シリコン層１８ａ、１８ｂ及び多結晶シリコン層１８ｃの位置関係を示している。図１６（ｂ）は、素子領域１２ａ、ビット線コンタクト２５、ビット線２７、ストレージノードコンタクト２９及びストレージノード３１の位置関係を示している。尚、図１６（ｂ）において、ワード線の図示は省略している。
【００６６】
図１７乃至図２０は、図１６（ａ）の２０−２０線に沿った工程断面図である。図２１（ａ）は、図１６（ｂ）の２１Ａ−２１Ａ線に沿った断面図である。図２１（ｂ）は、図１６（ｂ）の２１Ｂ−２１Ｂ線に沿った断面図である。以下、第４の実施形態に係る半導体記憶装置の製造方法について説明する。尚、第４の実施形態において、上記第１の実施形態と同様の工程については説明を簡略化する。
【００６７】
まず、図１７に示すように、半導体基板１１内にＳＴＩ１２ｂが選択的に形成され、半導体基板１１上に犠牲酸化膜１３が形成される。次に、素子領域１２ａの表面において、ＳＴＩ１２ｂと接する領域にｐ型拡散領域１４ｂが形成され、素子領域１２ａの中央にｐ型拡散領域１４ｂと隣接してｎ型拡散領域１４ａが形成される。
【００６８】
次に、犠牲酸化膜１３の上に窒化膜からなるダミー層１５が形成され、このダミー層１５が選択的にエッチングされる。その結果、素子領域１２ａ及びＳＴＩ１２ｂの表面を露出する第１、第２、第３の凹部１６ａ、１６ｂ、１６ｃが形成される。ここで、凹部１６ａは素子領域１２ａ上に形成され、凹部１６ｂはＳＴＩ１２ｂ上に形成され、凹部１６ｃは素子領域１２ａ及びＳＴＩ１２ｂの境界上に形成されている。このため、素子領域１２ａのｎ型拡散領域１４の端部は、後述する層間絶縁膜１７に隣接するワード２１の一部と重なるように位置している。
【００６９】
次に、全面に例えばＢＰＳＧからなる層間絶縁膜１７が形成され、第１の凹部１６ａ、１６ｂ、１６ｃが埋め込まれる。その後、ＣＭＰにより、ダミー層１５の表面が露出するまで層間絶縁膜１７が平坦化される。
【００７０】
次に、図１８に示すように、リソグラフィにより、第１、第３の凹部１６ａ、１６ｃ内の層間絶縁膜１７が除去され、素子領域１２ａの表面が露出される。次に、露出した素子領域１２ａの基板１１面上に不純物を含まないシリコンをエピタキシャル成長させ、第１、第３の凹部１６ａ、１６ｃ内に単結晶シリコン層１８が形成される。この際、エピタキシャル成長は、選択性（シリコン基板上のみ成長する）とする。続いて、単結晶シリコン層１８の高さがダミー層１５の表面の高さより高くなった時点で、結晶成長を選択性から非選択性に切り替える。これにより、層間絶縁膜１７上にも多結晶シリコン層（図示せず）が堆積される。その後、ＣＭＰにより、ダミー層１５の表面が露出するまで単結晶シリコン層１８及び多結晶シリコン層が平坦化される。
【００７１】
このようにして、素子領域１２ａ上の第１、第３の凹部１６ａ、１６ｃ内にのみ、単結晶シリコン層１８が埋め込まれた状態になる。また、図１０に示すように、一部のＳＴＩ１２ｂ上には多結晶シリコン層１８ｃが形成されている。この多結晶シリコン層１８ｃは、後述するビット線コンタクトとセルトランスファトランジスタとを接続させるビット線引き出し部となる。
【００７２】
次に、図１９に示すように、例えば弗酸とグリセロールによってダミー層１５が除去され、溝１９が形成される。次に、単結晶シリコン層１８の露出された側面が酸化され、溝１９の側面にゲート絶縁膜２０が形成される。次に、ゲート電極となる材料、例えば多結晶シリコンやタングステン等の金属材料２１ａにより溝１９が埋め込まれる。その後、ＣＭＰにより、単結晶シリコン層１８の表面が露出するまで金属材料２１ａが平坦化され、溝１９内にワード線２１が形成される。
【００７３】
さらに、フォトレジスト（図示せず）をマスクとして、第３の凹部１６ｃ内の多結晶シリコン層がｐ型に、第１の凹部１６ａ内の多結晶シリコン層がｎ型になるように、不純物がイオン注入される。これにより、トランジスタチャネル部となるｐ型多結晶シリコン層１８ｃ、ビット線コンタクト部となるｎ型多結晶シリコン層１８ｂが形成される。
【００７４】
次に、図２０に示すように、ＲＩＥを用いたリセス処理により、ワード線２１の上部のみが除去される。次に、全面に例えばＴＥＯＳ等の酸化膜又は窒化膜からなる絶縁膜２２が形成され、ＣＭＰにより絶縁膜２２が平坦化される。その結果、ワード線２１の上部のみに絶縁膜２２が形成される。
【００７５】
次に、ｐ型、ｎ型単結晶シリコン層１８ａ、１８ｂの上部がｎ型となるように、燐又は砒素等の元素がイオン注入され、セルトランスファトランジスタのドレインとなるｎ型拡散領域２３が形成される。ｎ型拡散領域２３は絶縁膜２２の下面よりも深く形成されることが望ましい。
【００７６】
このようにして、単結晶シリコン層１８からなるチャネル領域と、単結晶シリコン層１８の上部と下部に形成されたｎ型拡散領域１４、２３からなるソース・ドレイン領域と、ワード線２１からなる埋め込み型のゲート電極とを有する縦型セルトランスファトランジスタＴｒ１、Ｔｒ２が形成される。ここで、絶縁膜２２とｎ型拡散領域２３の上面は同一の高さとなっており、段差のないほぼ平坦な面となっている。
【００７７】
次に、図２１（ａ）、２１（ｂ）に示すように、第１の実施形態と同様に、ビット線コンタクト２５、ビット線コンタクト２７、ストレージノードコンタクト２９ａ、２９ｂ、キャパシタＣ１、Ｃ２が形成される。尚、第４の実施形態の等価回路は通常のＤＲＡＭセルと同様になる。
【００７８】
上記第４の実施形態によれば、第１及び第３の実施形態と同様の効果が得られる。
【００７９】
尚、第４の実施形態は、第２の実施形態のように、ビット線に対して斜めに素子領域の配置した場合にも適用できる。
【００８０】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００８１】
【発明の効果】
以上説明したように本発明によれば、製造工程が容易でかつ製造コストを低減できる半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装置の平面図。
【図２】本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７】本発明の第１の実施形態の半導体記憶装置に係る等価回路。
【図８】本発明の第２の実施形態に係わる半導体記憶装置の平面図。
【図９】図８の９−９線に沿った本発明の第２の実施形態に係わる半導体記憶装置の断面図。
【図１０】本発明の第３の実施形態に係わる半導体記憶装置の平面図。
【図１１】本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１６】本発明の第４の実施形態に係わる半導体記憶装置の平面図。
【図１７】本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１９】図１８に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【符号の説明】
１１…半導体基板、
１２ａ…素子領域、
１２ｂ…ＳＴＩ（素子分離領域）、
１３…犠牲酸化膜、
１４、１４ａ、２３…ｎ型拡散領域、
１４ｂ…ｐ型拡散領域、
１５…ダミー層、
１６ａ…第１の凹部、
１６ｂ…第２の凹部、
１６ｃ…第３の凹部、
１７…層間絶縁膜、
１８、１８ａ…ｎ型単結晶シリコン層、
１８ｂ…ｐ型単結晶シリコン層、
１８ｃ…多結晶シリコン層、
１９…溝、
２０…ゲート絶縁膜、
２１…ワード線、
２１ａ…電極材料、
２２…絶縁膜、
２４…ビット線コンタクト絶縁膜、
２５…ビット線コンタクト、
２６…ビット線間絶縁膜、
２７…ビット線、
２８…ビット線キャップ絶縁膜、
２９ａ、２９ｂ、２９ｃ…ストレージノードコンタクト、
３０…キャパシタ間絶縁膜、
３１…ストレージノード（キャパシタの下部電極）、
３２…誘電体膜。
Claims (7)
- 半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、
前記素子領域の表面に形成された第１導電型の第１の拡散領域と、
前記半導体基板上に選択的に形成された第１乃至第３の電極と、
前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第２導電型の第１の単結晶シリコン層と、
前記第２及び第３の電極間に隣接して形成され、前記第１の拡散領域に接する第２導電型の第２の単結晶シリコン層と、
前記素子分離領域上に形成され、前記第１の単結晶シリコン層と連続して結晶成長された多結晶シリコン層と、
前記第１及び第２の単結晶シリコン層、前記多結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、
前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、
前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、
前記ストレージノードコンタクトに接続するキャパシタと、
前記多結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと、
前記ビット線コンタクトに接続するビット線と
を具備することを特徴とする半導体記憶装置。 - 半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、
前記素子領域の表面に形成された第１導電型の第１の拡散領域と、
前記半導体基板上に選択的に形成された第１乃至第３の電極と、
前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第１導電型の第１の単結晶シリコン層と、
前記第２及び第３の電極間に隣接して形成され、前記第１の拡散領域及び前記素子分離領域に接する第２導電型の第２の単結晶シリコン層と、
前記素子分離領域上に形成され、前記第１の単結晶シリコン層と連続して結晶成長された多結晶シリコン層と、
前記第１及び第２の単結晶シリコン層、前記多結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、
前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、
前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、
前記ストレージノードコンタクトに接続するキャパシタと、
前記多結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと、
前記ビット線コンタクトに接続するビット線と
を具備することを特徴とする半導体記憶装置。 - 半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、
前記素子領域の表面に形成された第１導電型の第１の拡散領域と、
前記素子領域の表面に前記素子分離領域及び前記第１の拡散領域と接して形成された第２導電型の第３の拡散領域と、
前記半導体基板上に選択的に形成された第１乃至第３の電極と、
前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第１導電型の第１の単結晶シリコン層と、
前記第２及び第３の電極間に隣接して形成され、前記第１及び第３の拡散領域に接する第２導電型の第２の単結晶シリコン層と、
前記素子分離領域上に形成され、前記第１の単結晶シリコン層と連続して結晶成長された多結晶シリコン層と、
前記第１及び第２の単結晶シリコン層、前記多結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、
前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、
前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、
前記ストレージノードコンタクトに接続するキャパシタと、
前記多結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと、
前記ビット線コンタクトに接続するビット線と
を具備することを特徴とする半導体記憶装置。 - 半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、
前記素子領域の表面に形成された第１導電型の第１の拡散領域と、
前記半導体基板上に選択的に形成された第１乃至第３の電極と、
前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第２導電型の第１の単結晶シリコン層と、
前記第２及び第３の電極間に隣接して形成され、前記第１の拡散領域に接する第２導電型の第２の単結晶シリコン層と、
前記第１及び第２の単結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、
前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、
前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、
前記ストレージノードコンタクトに接続するキャパシタと、
前記第１の単結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと、
前記ビット線コンタクトに接続するビット線と
を具備し、
前記素子領域は、前記ビット線に対して斜めに配置されることを特徴とする半導体記憶装置。 - 半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、
前記素子領域の表面に形成された第１導電型の第１の拡散領域と、
前記半導体基板上に選択的に形成された第１乃至第３の電極と、
前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第１導電型の第１の単結晶シリコン層と、
前記第２及び第３の電極間に隣接して形成され、前記第１の拡散領域及び前記素子分離領域に接する第２導電型の第２の単結晶シリコン層と、
前記第１及び第２の単結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、
前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、
前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、
前記ストレージノードコンタクトに接続するキャパシタと、
前記第１の単結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと 、
前記ビット線コンタクトに接続するビット線と
を具備し、
前記素子領域は、前記ビット線に対して斜めに配置されることを特徴とする半導体記憶装置。 - 半導体基板内に選択的に形成された素子領域を分離する素子分離領域と、
前記素子領域の表面に形成された第１導電型の第１の拡散領域と、
前記素子領域の表面に前記素子分離領域及び前記第１の拡散領域と接して形成された第２導電型の第３の拡散領域と、
前記半導体基板上に選択的に形成された第１乃至第３の電極と、
前記第１及び第２の電極間に隣接して形成され、前記第１の拡散領域に接する第１導電型の第１の単結晶シリコン層と、
前記第２及び第３の電極間に隣接して形成され、前記第１及び第３の拡散領域に接する第２導電型の第２の単結晶シリコン層と、
前記第１及び第２の単結晶シリコン層の上層にそれぞれ形成された第１導電型の第２の拡散領域と、
前記第１乃至第３の電極の上層にそれぞれ形成され、前記第２の拡散領域の上面と高さが等しい上面を有する絶縁膜と、
前記第２の単結晶シリコン層上の前記第２の拡散領域に接続するストレージノードコンタクトと、
前記ストレージノードコンタクトに接続するキャパシタと、
前記第１の単結晶シリコン層上の前記第２の拡散領域に接続するビット線コンタクトと、
前記ビット線コンタクトに接続するビット線と
を具備し、
前記素子領域は、前記ビット線に対して斜めに配置されることを特徴とする半導体記憶装置。 - 前記第２の拡散領域の下面は、前記絶縁膜の下面よりも下方に位置することを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
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| KR100449030B1 (ko) * | 2002-01-24 | 2004-09-16 | 삼성전자주식회사 | 스택형 캐패시터 및 그의 제조방법 |
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| KR100535024B1 (ko) * | 2002-07-18 | 2005-12-07 | 주식회사 하이닉스반도체 | 반도체 소자의 워드라인 형성 방법 |
| KR100735015B1 (ko) * | 2002-10-16 | 2007-07-03 | 삼성전자주식회사 | 셀프얼라인된 스토리지 노드를 구비한 반도체 장치의제조방법 |
| US6709982B1 (en) * | 2002-11-26 | 2004-03-23 | Advanced Micro Devices, Inc. | Double spacer FinFET formation |
| US7074717B2 (en) * | 2003-03-04 | 2006-07-11 | Micron Technology, Inc. | Damascene processes for forming conductive structures |
| CN1809545A (zh) * | 2003-06-20 | 2006-07-26 | 艾尼纳制药公司 | N－苯基－哌嗪衍生物和预防或者治疗5HT2c受体相关疾病的方法 |
| US6716686B1 (en) | 2003-07-08 | 2004-04-06 | Advanced Micro Devices, Inc. | Method for forming channels in a finfet device |
| US7498225B1 (en) | 2003-12-04 | 2009-03-03 | Advanced Micro Devices, Inc. | Systems and methods for forming multiple fin structures using metal-induced-crystallization |
| KR100621890B1 (ko) * | 2004-04-02 | 2006-09-14 | 삼성전자주식회사 | 반도체 메모리 장치의 스토리지전극 및 그 제조방법 |
| US7115489B2 (en) | 2004-07-16 | 2006-10-03 | Micron Technology, Inc. | Methods of growing epitaxial silicon |
| EP1717861B1 (en) * | 2005-04-27 | 2010-08-25 | STMicroelectronics Srl | Vertical MOSFET transistor operating as a selector in nonvolatile memory devices |
| US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| US20090127608A1 (en) * | 2007-11-20 | 2009-05-21 | Rolf Weis | Integrated circuit and method of manufacturing an integrated circuit |
| KR101192359B1 (ko) | 2007-12-17 | 2012-10-18 | 삼성전자주식회사 | Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법 |
| US8212298B2 (en) | 2008-01-29 | 2012-07-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device and methods of producing it |
| US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| WO2009096001A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
| JP5317343B2 (ja) | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| JP5237974B2 (ja) * | 2008-01-29 | 2013-07-17 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
| KR101432619B1 (ko) | 2008-07-07 | 2014-08-21 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101435520B1 (ko) | 2008-08-11 | 2014-09-01 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 패턴 형성 방법 |
| JP2010219326A (ja) * | 2009-03-17 | 2010-09-30 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| JP5356970B2 (ja) | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| WO2011111662A1 (ja) | 2010-03-08 | 2011-09-15 | 日本ユニサンティスエレクトロニクス株式会社 | 固体撮像装置 |
| US8487357B2 (en) | 2010-03-12 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high sensitivity and high pixel density |
| JP5066590B2 (ja) | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
| JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US8564034B2 (en) | 2011-09-08 | 2013-10-22 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US8669601B2 (en) | 2011-09-15 | 2014-03-11 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8748938B2 (en) | 2012-02-20 | 2014-06-10 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| JP2014236078A (ja) * | 2013-05-31 | 2014-12-15 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| WO2015033381A1 (ja) * | 2013-09-03 | 2015-03-12 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| US9859421B1 (en) * | 2016-09-21 | 2018-01-02 | International Business Machines Corporation | Vertical field effect transistor with subway etch replacement metal gate |
| US10199464B2 (en) | 2017-02-21 | 2019-02-05 | International Business Machines Corporation | Techniques for VFET top source/drain epitaxy |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834302B2 (ja) * | 1990-04-21 | 1996-03-29 | 株式会社東芝 | 半導体記憶装置 |
| JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3270250B2 (ja) * | 1994-08-17 | 2002-04-02 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US5753947A (en) | 1995-01-20 | 1998-05-19 | Micron Technology, Inc. | Very high-density DRAM cell structure and method for fabricating it |
| JPH09321296A (ja) | 1996-05-27 | 1997-12-12 | Toyota Central Res & Dev Lab Inc | 半導体装置およびその製造方法 |
| US5929476A (en) * | 1996-06-21 | 1999-07-27 | Prall; Kirk | Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors |
| JP2000260785A (ja) | 1999-03-12 | 2000-09-22 | Toyota Central Res & Dev Lab Inc | 縦型半導体素子及びその製造方法 |
-
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